[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2012212712A - 半導体装置の実装構造及び半導体装置の実装方法 - Google Patents

半導体装置の実装構造及び半導体装置の実装方法 Download PDF

Info

Publication number
JP2012212712A
JP2012212712A JP2011076410A JP2011076410A JP2012212712A JP 2012212712 A JP2012212712 A JP 2012212712A JP 2011076410 A JP2011076410 A JP 2011076410A JP 2011076410 A JP2011076410 A JP 2011076410A JP 2012212712 A JP2012212712 A JP 2012212712A
Authority
JP
Japan
Prior art keywords
semiconductor device
bonding material
bonding
electrode
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011076410A
Other languages
English (en)
Other versions
JP2012212712A5 (ja
JP6043049B2 (ja
Inventor
Miki Mori
三樹 森
Hajime Nakajima
元 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011076410A priority Critical patent/JP6043049B2/ja
Publication of JP2012212712A publication Critical patent/JP2012212712A/ja
Publication of JP2012212712A5 publication Critical patent/JP2012212712A5/ja
Application granted granted Critical
Publication of JP6043049B2 publication Critical patent/JP6043049B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/84909—Post-treatment of the connector or bonding area
    • H01L2224/84951—Forming additional members, e.g. for reinforcing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】 より省スペースな実装が可能な半導体装置の実装構造及び半導体装置の実装方法を提供する。
【解決手段】 基材５上の一部に形成されている配線層７と、前記配線層７の複数のパッド部を囲むように前記絶縁層６と前記配線層７上に形成されているレジスト層８とを有する配線基板２と、配線基板２の前記複数のパッド部の一方に設けられている第１の接合材９と、第１の電極３ａと前記第１の電極３ａの対向面側に第２の電極３ｂを有し、前記第１の接合材９と前記第１の電極３ｂとが接するように設けられている半導体装置３と、前記複数のパッド部の他方に電気的に接続して設けられている第２の接合材１０と、前記半導体装置３の前記第２の電極３ｂ上に設けられている第３の接合材１１とに接するように設けられている接続部材４とを有することを特徴としている。
【選択図】 図１

Description

本発明の実施形態は、半導体装置の実装構造及び半導体装置の実装方法に関する。
従来、半導体装置を配線基板上に実装する場合、半導体装置を含む半導体パッケージを配線基板上に実装してきた。
より具体的に説明すると、半導体パッケージは、半導体装置がリードフレームのうちの１つに設けられ、他のリードフレームとワイヤボンディング等の接続部材により電気的に接続している。そして、樹脂によりリードフレームのリード端子を露出するように樹脂封止して形成されている。
また、半導体パッケージを配線基板上に実装する際には、露出しているリード端子を配線基板の金属パッドに位置合わせして半田等により接続させて実装を行ってきた。
特開２００６−４０９２８号
しかし、従来の半導体装置の実装構造では、半導体装置を有する半導体パッケージのリードフレームの厚みや、接続部材まで覆うように封止している樹脂の厚みにより、半導体パッケージが大型化してしまっていた。そのため、他の電子部品を設ける場所や高さに制約が出てくるという課題があった。また、半導体パッケージのリード端子の長さを配慮して実装面積を確保しなければならないため、他の電子部品を設ける面積を確保するために、配線基板が大型化してしまっていた。
そこで本発明では、より省スペースな実装が可能な半導体装置の実装構造及び半導体装置の実装方法の提供を目的とする。
上記目的を達成するために、実施形態の半導体装置の実装構造は、基材上の一部に形成されている配線層と、配線層の複数のパッド部を囲むように絶縁層と配線層上に形成されているレジスト層とを有する配線基板と、配線基板の複数のパッド部の一方に設けられている第１の接合材と、第１の電極と第１の電極の対向面側に第２の電極を有し、第１の接合材と第１の電極とが接するように設けられている半導体装置と、複数のパッド部の他方に電気的に接続して設けられている第２の接合材と、半導体装置の第２の電極上に設けられている第３の接合材とに接するように設けられている接続部材とを有することを特徴としている。
また、実施形態の半導体装置の実装方法は、配線基板の複数のパッド部の一方に第１の接合材、複数のパッド部の他方に第２の接合材を設ける工程と、第１の接合材上に、半導体装置の第１の電極が接するように半導体装置を設ける工程と、半導体装置の第２の電極上に第３の接合材を設ける工程と、第２の接合材と第３の接合材上に接続部材を設ける工程とを有することを特徴としている。
本発明の第１実施形態に係る半導体装置の実装構造を示す図で、（ａ）は上面図、（ｂ）は配線基板の上面図、（ｃ）は（ａ）のＡ−Ａ線に沿う断面図。 本発明の第１実施形態の応用例に係る半導体装置の実装構造を示す図で、（ａ）は上面図、（ｂ）は配線基板の上面図、（ｃ）は（ａ）のＢ−Ｂ線に沿う断面図。 本発明の第１実施形態の応用例に係る半導体装置の実装構造を示す断面図。 本発明の第１実施形態に係る接続部材を示す断面図。 本発明の第１実施形態に係る半導体装置の実装方法を示す断面図。 本発明の第１実施形態の応用例に係る半導体装置の実装構造を示す図で、（ａ）は断面図、（ｂ）は接続部材の上面図、（ｃ）は（ｂ）のＸ−Ｘ線に沿う断面図。 本発明の第１実施形態の応用例に係る半導体装置の実装構造を示す断面図。 本発明の第２実施形態に係る半導体装置の実装構造を示す図で、（ａ）は上面図、（ｂ）は配線基板の上面図、（ｃ）は（ａ）のＣ−Ｃ線に沿う断面図。 本発明の第２実施形態に係る接続部材を示す断面図。 本発明の第２実施形態に係る半導体装置の実装方法を示す工程断面図。 本発明の応用例に係る半導体装置の実装構造を示す断面図。 本発明の応用例に係る半導体装置の実装構造を示す断面図。
以下、本発明の実施形態に係るより省スペースな実装が可能な半導体装置の実装構造及び半導体装置の実装方法を、図面を参照して詳細に説明する。
（第１実施形態）
まず、本発明の第１実施形態に係る半導体装置の実装構造について、図１乃至図４を参照して説明する。図１（ａ），（ｂ），（ｃ）に示すように、半導体装置の実装構造１は、配線基板２と、半導体装置３と、接続部材４とから構成されている。
配線基板２は、基材５と絶縁層６、配線層７、レジスト層８とから構成されている。また、基材５の材質としては、本実施形態ではＡｌから形成されている。これは、半導体装置３に大電流を流した際に発生する熱を効率よく放熱させるために設けている。なお、本実施形態では基材５の材質はＡｌであるが、これに限られることはなく、例えばＣｕ等の放熱性の高い金属や、ＡｌＮやＳｉ３Ｎ４等の放熱性の高いセラミックから形成されていれば良い。また、セラミックから形成されている場合、絶縁性が確保出来るため、絶縁層６が不要となる。
絶縁層６は、基材５を覆うように設けられており、基材５と後述する配線層７との導通を防ぐために設けられている。また、絶縁層６の材質としては絶縁性の樹脂、あるいは絶縁性の樹脂内に、例えばＳｉＯ２やＡｌ２Ｏ３等の放熱性の高い粒子を含むものから形成されている。
配線層７は、絶縁層６上の所定の位置に設けられており、配線層７の端部には、半導体装置３及び接続部材４と接続するための第１，第２のパッド部Ｐ１，Ｐ２が形成されている。また、配線層７の第１のパッド部Ｐ１の面積は、半導体装置３の第１の電極３ａの面積と同等又は大きい面積に形成されており、第２のパッド部Ｐ２の面積は、後述する接続部材４の第１の接合部材４ａの面積と同等又は大きい面積となるように形成されている。
配線層７の材質としては、本実施形態ではＣｕから形成されているが、これに限られることはなく、導電性の金属であればよい。
レジスト層８は、配線層７の第１，第２のパッド部Ｐ１，Ｐ２から一定の間隔を設けて囲むように、絶縁層６と配線層７上に形成されている。また、レジスト層８の材質としては、絶縁性の樹脂から形成されている。なお、本実施形態では第１，第２のパッド部Ｐ１，Ｐ２から一定の間隔を設けて囲むようにレジスト層８が形成されているが、これに限られることはなく、例えば図２（ａ），（ｂ），（ｃ）に示すように、間隔を設けずに第１，第２のパッド部Ｐ１，Ｐ２を囲むように設けても良く、また、図３に示すように配線層７の一部を覆うように形成されていてもよい。
半導体装置３は、一方の面に第１の電極３ａが形成され、他方の面に第２の電極３ｂが形成されており、お互いが対向するように設けられている。また、半導体装置３は、半導体装置３の第１の電極３ａと、配線層７の第１のパッド部Ｐ１とを第１の接合材９を介して接続するように設けている。接続の為に用いている第１の接合材９の材質としては、本実施形態では半田を使用しているが、これに限られることはなく、例えばＡｇペースト等の導電性の材質であればよい。
このように、配線基板２の第１のパッド部Ｐ１上に第１の接合材９を介して半導体装置３を設けることにより、従来の半導体パッケージのリードフレームの厚みや、接続部材まで覆うように封止している樹脂の厚みの分だけ薄くすることが可能となる。また、リードフレームのリード端子の長さを配慮して実装面積を確保する必要がないため、より省スペースに半導体装置３を実装することが可能となる。
更に、配線基板２と半導体装置３を第１の接合材９を介して設けていることにより、大電流を流した際に半導体装置３から発生する熱を、効率よく配線基板２へと放熱することが可能となる。その結果、半導体装置３の寿命を伸ばす事ができる。
接続部材４は、第２の接合材１０と接する第１の接合部材４ａと、第３の接合材１１と接する第２の接合部材４ｂと、第１の接合部材４ａと第２の接合部材４ｂと一定の間隔を設けて形成されている第１の部材４ｃと、第１の部材４ｃを支持し、第１の接合部材４ａと接続している第２の部材４ｄと、第１の部材４ｃを支持し、第２の接合部材４ｂと接続している第３の部材４ｅとから構成されている。
より詳しく説明すると、接続部材４の幅Ｗは、第１，第２の接合部材４ａ，４ｂの幅とほぼ同じ幅となるように形成されており、半導体装置３の第２の電極３ｂや第２のパッド部Ｐ２に対して同じ幅、もしくは少し狭くなるように形成されている。なお、本実施形態では接続部材４の幅Ｗが第１，第２の接合部材４ａ，４ｂの幅とほぼ同じ幅となるように形成されているが、異なる幅となるように形成されていてもよい。また、第１，第２の接続部材４ａ，４ｂの幅が異なる幅となるように形成されていてもよい。
また、図４に示すように、接続部材４は、板状のＣｕから形成されており、厚みＴが約０．１ｍｍ〜０．３ｍｍのものを用いている。そして、第３の部材４ｅの長さＬ２が、厚みＴより０．２ｍｍ以上長くなるように形成されている。すなわち、第１の部材４ｃと第２の接合部材４ｂの厚みの合計に、更に０．２ｍｍ以上を加えた長さとなるように形成されており、本実施形態では約０．４ｍｍ以上となるように形成されている。また、第２の部材４ｄの長さＬ１は、第１の部材４ｃが配線基板２に略平行となるような高さに調整されている。
この様に、第３の部材４ｅの長さＬ２が約０．４ｍｍ以上のものを用いている理由としては、第３の接合材１１と第２の接合部材４ｂの接続信頼性を確保するためである。
配線基板２の基材５や半導体装置３、接続部材４は、半導体装置３に大電流を流した際に発生する熱や、周囲の環境温度の差により膨張するのだが、それぞれの熱膨張係数が異なるため、接続部材４と半導体装置３を接続する第３の接合材１１や、基材５と接続部材４を接続する第２，第３の接合材１０，１１に応力がかかりやすくなる。また、この応力は、第２，第３の部材４ｄ，４ｅの長さＬ１，Ｌ２が短いほど応力が集中しやすくなり、特に第３の部材４ｅの長さＬ２を約０．４ｍｍ未満の長さに形成すると破断しやすくなる。そのため、第３の部材４ｅの長さＬ２を約０．４ｍｍ以上となるように形成することで、応力を分散させ、破断を防いでいる。
次に、本発明の第１実施形態に係る半導体装置の実装方法について図５を参照して説明する。
まず、図５（ａ）に示すように、基材５上に絶縁層６が形成され、絶縁層６上の一部に形成されている配線層７と、第１，第２のパッド部Ｐ１，Ｐ２を一定の間隔を設けて囲むように絶縁層６と配線層７上に形成されているレジスト層８とを有する配線基板２を用意し、第１のパッド部Ｐ１と第２のパッド部Ｐ２それぞれに第１の接合材９、第２の接合材１０を設ける。また、第１，第２の接合材９，１０は、本実施形態ではスクリーン印刷により設けているが、これに限られることはなく、一括で形成する事が可能であればどの様な方法でも良い。
次に、図５（ｂ）に示すように、第１の接合材９上に、半導体装置３の第１の電極３ａが接するように設ける。そして、図５（ｃ）に示すように、半導体装置３の第２の電極３ｂ上に第３の接合材１１を設ける。本実施形態では、第３の接合材１１はディスペンサを使用して設けているが、これに限られることは無く、例えば転写等、第３の接合材１１を設けることが出来ればどの様な方法でも良い。
その後、図５（ｄ）に示すように、接続部材４の第１の接合部材４ａと第２の接合部材４ｂとをそれぞれ第２の接合材１０と第３の接合材１１に接するように設け、加熱装置１２により加熱を行う。これにより、図１（ａ），（ｂ），（ｃ）に示すような半導体装置の実装構造１となる。
以上、第１実施形態の半導体装置の実装構造１によれば、配線基板２の第１のパッド部Ｐ１上に第１の接合材９を介して半導体装置３を設けている。これにより、小型化して実装することが可能となるため、より省スペースで半導体装置３を設けることができる。
更に、半導体装置３から発生する熱を、効率よく配線基板２へと放熱することが可能となり、その結果、半導体装置３の寿命を伸ばす事ができる。
なお、本実施形態の半導体装置の実装構造１では、半導体チップ３に対して１つの接続部材４を設けているが、これに限られることはなく、図６（ａ）に示す半導体装置の実装構造１００のように、第１の接続部材（接続部材）４と第２の接続部材（接続部材）１０１を設けてもよい。
すなわち、第３のパッド部Ｐ３と、半導体装置３の第３の電極３ｃが形成されている配線基板２上に、第４の接合材１０２と第５の接合材１０３がそれぞれ設けられている。そして、第２の接続部材１０１の第１の接合部材１０１ａは第４の接合材１０２と接するように設けられ、第２の接続部材１０１の第２の接合部材１０１ｂは第５の接合材１０３と接するように設けられている。
また、図６（ｂ），（ｃ）に示すように、第２の接続部材（接続部材）１０１は、第１の接合部材１０１ａの幅Ｗ１と、第１，第２の部材１０１ｃ，１０１ｄの幅Ｗ３，Ｗ４が同じ幅となるように形成されており、第２の接合部材１０１ｂの幅Ｗ２より広くなるように形成されている。そして、第３の部材１０１ｅは第２の接合部材１０１ｂから第１の部材１０１ｃに向かって、次第に広くなるように形成されている。
第２の接続部材（接続部材）１０１の厚みＴは、約０．２ｍｍであり、第１の接合部材１０１ａの幅Ｗ１と第１，第２の部材１０１ｃ，１０１ｄの幅Ｗ３，Ｗ４は約２．２ｍｍ、第２の接合部材１０１ｂの幅Ｗ２が約１．５ｍｍとなるように形成されている。そして、第２の部材１０１ｄの長さＬ１が約１．４５ｍｍ、第３の部材１０１ｅの長さＬ２が約１．１５ｍｍの長さとなるように形成されている。
また、この他に図７に示す半導体装置の実装構造２００ように、絶縁層６、配線層７、レジスト層８の一部と、半導体装置３の一部と、接続部材４の第２の接合部材４ｂ、第３の部材４ｅの一部を覆うように樹脂２０１を設けても良い。このように形成することにより、例えば低温の環境では、樹脂２０１が収縮することで、半導体装置３と接続部材４へと圧縮する力が働くため、第３の接合材１１に生じるクラックの発生を抑制することができる。その結果、接続信頼性を確保することが可能となる。
（第２実施形態）
次に、本発明の第２実施形態に係る半導体装置の実装構造について、図８、図９を参照して説明する。本実施形態の半導体装置の実装構造２０は、絶縁材２１に配線２２が形成されている点と、接続部材２３の第２の部材２３ｄの長さＬ３と第３の部材２３ｅの長さＬ４が同じである点で第１実施形態と異なり、その他の構成部分については、同様の構成を有している。従って、図８（ａ），（ｂ），（ｃ）及び図９では、第１実施形態と異なる配線２２が形成されている絶縁材２１と、接続部材２３を示し、以下の説明においては、第１実施形態と同様の構成部分については、詳細説明を省略して異なる構成部分についてのみ説明する。
絶縁材２１は、第２の接合材１０と第３の接合材１１を設ける位置がほぼ同じ位置となるような厚みに形成されており、第２のパッド部Ｐ２と、第２の接合材１０とを電気的に接続させるためにビア２２ａが形成されている。また、ビア２２ａ内にはＣｕのめっきが形成されている。なお、本実施形態ではビア２２ａにＣｕのめっきが設けられているがこれに限られることはなく、導電性のペーストの充填等、導電性の金属が形成されていればよい。
また、絶縁材２１は、第１のパッド部Ｐ１から一定の間隔を設けて囲むように、絶縁層６と配線層７上に形成されている。そのため、第１のパッド部Ｐ１と接続する配線層７の一部が露出する。なお、本実施形態では、第１のパッド部Ｐ１から一定の間隔を設けて囲むように絶縁材２１を設けているが、これに限られることはなく、一定の間隔無く囲むように絶縁材２１を設けてもよく、また、配線層７の一部を覆うように形成されていてもよい。
このように絶縁材２１を、第２の接合材１０と第３の接合材１１を設ける位置がほぼ同じとなるような厚みに形成することにより、例えばスクリーン印刷等で第２，第３の接合材１０，１１を一括で設けることができるようになる。そして、第３の接合材１１の供給量を安定化させることができる。
これは、例えばディスペンサ等により部分的に第２，第３の接合材１０，１１を供給する場合、第１の接合材９を供給する場合に比べて供給量が少ないため、バラつきが生じやすくなる。そのため、高い精度で第２，第３の接合材１０，１１を設けなければならない。本実施形態の絶縁材２１を形成することにより、例えばスクリーン印刷等のバラつきの少ない方法で第２，第３の接合材１０，１１を設けることができるので、供給量を安定化させ、半導体装置３と接続部材４の接続信頼性を更に確保することが可能となる。
接続部材２３は、第２の接合材１０と接する第１の接合部材２３ａと、第３の接合材１１と接する第２の接合部材２３ｂと、第１の接合部材２３ａと第２の接合部材２３ｂと一定の間隔を設けて形成されている第１の部材２３ｃと、第１の部材２３ｃを支持し、第１の接合部材２３ａと接続している第２の部材２３ｄと、第１の部材２３ｃを支持し、第２の接合部材２３ｂと接続している第３の部材２３ｅとから構成されている。
また、接続部材２３は、絶縁材２１の厚みの変更に伴い、接続部材２３の第１の部材２３ｃが配線基板２に対して略平行となるようにするため、図９に示すように第２の部材２３ｄの長さＬ３と第３の部材２３ｅの長さＬ４とがほぼ同じとなるように形成されている。
次に、本発明の第２実施形態に係る半導体装置の実装方法について図１０を参照して説明する。
まず、図１０（ａ）に示すように、第１のパッド部Ｐ１上に第１の接合材９を設ける。より詳しく説明すると、基材５上に絶縁層６、第１，第２のパッド部Ｐ１，Ｐ２を含む配線層７、第２のパッド部Ｐ２と電気的に接続可能に設けられた配線２２が形成された絶縁材２１から形成されている配線基板２を用意し、第１のパッド部Ｐ１上に例えばディスペンサ等を用いて第１の接合材９を設ける。
なお、本実施形態では、第１の接合材９をディスペンサにて設けているが、これに限られることはなく、設ける事が可能であればどのような方法でもよい。
次に、図１０（ｂ）に示すように、第１の接合材９上に、半導体装置３の第１の電極３ａが接するように設ける。そして、図１０（ｃ）に示すように、半導体装置３の第２の電極３ｂと配線２２上に第２，第３の接合材１０，１１を設ける。本実施形態では、第２，第３の接合材１０，１１をスクリーン印刷により一括で設けているが、これに限られることは無く、第２，第３の接合材１０，１１を安定的に供給することが出来ればどの様な方法でも良い。また、第１の接合材９上に半導体装置３を設けた後、半導体装置３の第２の電極３ｂと配線２２に第２，第３の接合材１０，１１を設けているが、半導体装置３と第１の接合材９を接合させるために、リフロー等により加熱する工程を入れてもよい。これにより、第２，第３の接合材１０，１１を設ける際に、半導体装置３の位置ズレを抑制することが可能となる。
その後、図１０（ｄ）に示すように、接続部材２３の第１の接合部材２３ａと第２の接合部材２３ｂとをそれぞれ第２の接合材１０と第３の接合材１１に接するように設け、加熱装置１２により加熱を行う。これにより、図８（ａ），（ｂ），（ｃ）に示すような半導体装置の実装構造２０となる。
以上、第２実施形態の半導体装置の実装構造２０によれば、配線基板２の第１のパッド部Ｐ１上に第１の接合材９を介して半導体装置３を設けることにより、小型化して実装することが可能となるため、より省スペースで半導体装置３を設けることができる。
また、半導体装置３から発生する熱を、効率よく配線基板２へと放熱することが可能となり、その結果、半導体装置３の寿命を伸ばす事ができる。
更に、絶縁材２１を、第２の接合材１０と第３の接合材１１を設ける位置がほぼ同じとなるような厚みに形成することにより、第３の接合材１１の供給量を安定化させることができ、接続部材２３との接続信頼性を確保することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、図１１に示す半導体装置の実装構造３０のように、接続部材３１が板状形状であってもよい。より詳しく説明すると、第２の接合材１０と接する第１の接合部材３１ａと、第３の接合材１１と接する領域である第２の接合部材３１ｂと、第１の接合部材３１ａと第２の接合部材３１ｂと同じ高さで接続している接合部材接続部３１ｃとで構成されている。この場合、接続部材３１を設けるためのスペースを減少させることが出来るため、更に小スペースで半導体装置３を設けることができる。
また、図１１のような構造にすることで、図１２（ａ）に示すような半導体装置の実装構造４０を形成することが可能となる。この半導体装置の実装構造４０は、例えばＣｕやＡｌ等の金属から形成されている基材４１上に絶縁層４２を設け、更にその上に接続部材３１と、接続部材３１の第１，第２の接合部材３１ａ，３１ｂを囲み、露出するように接続部材３１と絶縁層４２上に設けられたレジスト層４３が形成された接続部材付配線基板４４を用いて、第２，第３の接合材１０，１１と第１，第２の接合部材３１ａ，３１ｂとが接するような構造となっている。
なお、基材４１は、例えばＣｕやＡｌ等の金属から形成されたものを用いているが、これに限られることはなく、ＡｌＮやＳｉ３Ｎ４等の放熱性の高いセラミックから形成されていても良い。また、セラミックから形成されている場合、絶縁性が確保出来るため、絶縁層４２が不要となる。
これにより、省スペースな実装だけでなく、半導体装置３から放熱される熱を接続部材付配線基板４４から効率よく放熱させることが出来る。
また、図１２（ｂ）に示すように、配線基板２の絶縁材２１の一部と、向かい合う接続部材付配線基板４４のレジスト層４３の一部にダミー配線Ｄ１を形成し、ダミー接続部材Ｄ２を介して接続する構造にしてもよい。これにより、接続部材３１と半導体装置３の接続信頼性を確保することができる。
１，２０，３０，４０，１００，２００…半導体装置の実装構造
２…配線基板
３…半導体装置
３ａ…第１の電極
３ｂ…第２の電極
３ｃ…第３の電極
４，２３，３１，１０１…接続部材
４ａ，２３ａ，３１ａ，１０１ａ…第１の接合部材
４ｂ，２３ｂ，３１ｂ，１０１ｂ…第２の接合部材
４ｃ，２３ｃ…第１の部材
４ｄ，２３ｄ…第２の部材
４ｅ，２３ｅ…第３の部材
３１ｃ…接合部材接続部
５，４１…基材
６，４２…絶縁層
７…配線層
８，４３…レジスト層
９…第１の接合材
１０…第２の接合材
１１…第３の接合材
１２…加熱装置
２１…絶縁材
２２…配線
２２ａ…ビア
４４…接続部材付配線基板
１０２…第４の接合材
１０３…第５の接合材
２０１…樹脂
Ｐ１…第１のパッド部
Ｐ２…第２のパッド部
Ｐ３…第３のパッド部
Ｄ１…ダミー配線
Ｄ２…ダミー接続部材
Ｗ…幅
Ｔ…厚み
Ｌ１，Ｌ３…第２の部材の長さ
Ｌ２，Ｌ４…第３の部材の長さ

Claims (7)

  1. 基材上の一部に形成されている配線層と、前記配線層の複数のパッド部を囲むように前記絶縁層と前記配線層上に形成されているレジスト層とを有する配線基板と、
    前記配線基板の前記複数のパッド部の一方に設けられている第１の接合材と、
    第１の電極と前記第１の電極の対向面側に第２の電極を有し、前記第１の接合材と前記第１の電極とが接するように設けられている半導体装置と、
    前記複数のパッド部の他方に電気的に接続して設けられている第２の接合材と、前記半導体装置の前記第２の電極上に設けられている第３の接合材とに接するように設けられている接続部材と、
    を有することを特徴とする半導体装置の実装構造。
  2. 基材上の一部に形成されている配線層と、前記配線層の複数のパッド部を囲むように前記絶縁層と前記配線層上に形成されている絶縁材とを有する配線基板と、
    前記配線基板の前記複数のパッド部の一方に設けられている第１の接合材と、
    第１の電極と前記第１の電極の対向面側に第２の電極を有し、前記第１の接合材と前記第１の電極とが接するように設けられている半導体装置と、
    前記複数のパッド部の他方に電気的に接続して設けられている第２の接合材と、前記半導体装置の前記第２の電極上に設けられている第３の接合材とに接するように設けられている接続部材と、
    を有し、
    前記絶縁材は、前記第２の接合材と前記第３の接合材を設ける位置が同じ位置となるような厚みに形成され、前記配線層の前記複数のパッド部の他方と、前記第２の接合材とを電気的に接続させるための配線が形成されていることを特徴とする半導体装置の実装構造。
  3. 前記接続部材は、前記第２の接合材と接する第１の接合部材と、
    前記第３の接合材と接する第２の接合部材と、
    前記第１の接合部材と前記第２の接合部材と一定の間隔を設けて形成されている第１の部材と、
    前記第１の部材を支持し、前記第１の接合部材と接続している第２の部材と、
    前記第１の部材を支持し、前記第２の接合部材と接続している第３の部材と、
    を有することを特徴とする請求項１又は請求項２に記載の半導体装置の実装構造。
  4. 前記接続部材は、前記第２の接合材と接する第１の接合部材と、
    第３の接合材と接する第２の接合部材と、
    前記第１の接合部材と前記第２の接合部材と接続している接合部材接続部と、
    を有することを特徴とする請求項２記載の半導体装置の実装構造。
  5. 前記接続部材は、板状であることを特徴とする請求項１又は請求項２に記載の半導体装置の実装構造。
  6. 配線基板の複数のパッド部の一方に第１の接合材、前記複数のパッド部の他方に第２の接合材を設ける工程と、
    前記第１の接合材上に、半導体装置の第１の電極が接するように前記半導体装置を設ける工程と、
    前記半導体装置の第２の電極上に第３の接合材を設ける工程と、
    前記第２の接合材と前記第３の接合材上に接続部材を設ける工程と、
    を有することを特徴とする半導体装置の実装方法。
  7. 基材上の一部に形成されている配線層と、前記配線層の複数のパッド部を囲むように前記絶縁層と前記配線層上に形成されている絶縁材とを有し、前記複数のパッド部の少なくとも１つを囲む前記絶縁材には配線が形成されている配線基板を用いた実装方法であり、
    前記配線基板の前記複数のパッド部の一方に第１の接合材を設ける工程と、
    前記第１の接合材上に、半導体装置の第１の電極が接するように前記半導体装置を設ける工程と、
    前記絶縁材に形成されている前記配線上に第２の接合材、前記半導体装置上に第３の接合材を設ける工程と、
    前記第２の接合材と前記第３の接合材上に接続部材を設ける工程と、
    を有することを特徴とする半導体装置の実装方法。
JP2011076410A 2011-03-30 2011-03-30 半導体装置の実装構造及び半導体装置の実装方法 Active JP6043049B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011076410A JP6043049B2 (ja) 2011-03-30 2011-03-30 半導体装置の実装構造及び半導体装置の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011076410A JP6043049B2 (ja) 2011-03-30 2011-03-30 半導体装置の実装構造及び半導体装置の実装方法

Publications (3)

Publication Number Publication Date
JP2012212712A true JP2012212712A (ja) 2012-11-01
JP2012212712A5 JP2012212712A5 (ja) 2014-04-24
JP6043049B2 JP6043049B2 (ja) 2016-12-14

Family

ID=47266464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011076410A Active JP6043049B2 (ja) 2011-03-30 2011-03-30 半導体装置の実装構造及び半導体装置の実装方法

Country Status (1)

Country Link
JP (1) JP6043049B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014068935A1 (ja) * 2012-11-05 2014-05-08 日本精工株式会社 半導体モジュール
WO2014068936A1 (ja) * 2012-11-05 2014-05-08 日本精工株式会社 半導体モジュール
WO2015059882A1 (ja) 2013-10-21 2015-04-30 日本精工株式会社 半導体モジュール
EP2916348A4 (en) * 2012-11-05 2016-01-27 Nsk Ltd SEMICONDUCTOR MODULE
JP2016027677A (ja) * 2012-05-29 2016-02-18 日本精工株式会社 半導体モジュール
WO2016093276A1 (ja) * 2014-12-09 2016-06-16 国立大学法人大阪大学 接合構造体、及び、接合構造体の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040928A (ja) * 2004-07-22 2006-02-09 Nec Electronics Corp 半導体装置
JP2006344652A (ja) * 2005-06-07 2006-12-21 Toshiba Components Co Ltd 半導体装置及び半導体素子の搭載方法
JP2008098585A (ja) * 2006-10-16 2008-04-24 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2010050364A (ja) * 2008-08-25 2010-03-04 Hitachi Ltd 半導体装置
JP2010245212A (ja) * 2009-04-03 2010-10-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012212713A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 半導体装置の実装構造
JP2012217213A (ja) * 2012-08-01 2012-11-08 Toshiba Corp 画像処理装置および画像処理方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040928A (ja) * 2004-07-22 2006-02-09 Nec Electronics Corp 半導体装置
JP2006344652A (ja) * 2005-06-07 2006-12-21 Toshiba Components Co Ltd 半導体装置及び半導体素子の搭載方法
JP2008098585A (ja) * 2006-10-16 2008-04-24 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2010050364A (ja) * 2008-08-25 2010-03-04 Hitachi Ltd 半導体装置
JP2010245212A (ja) * 2009-04-03 2010-10-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012212713A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 半導体装置の実装構造
JP2012217213A (ja) * 2012-08-01 2012-11-08 Toshiba Corp 画像処理装置および画像処理方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016027677A (ja) * 2012-05-29 2016-02-18 日本精工株式会社 半導体モジュール
US9397030B2 (en) 2012-11-05 2016-07-19 Nsk Ltd. Semiconductor module
CN103930981A (zh) * 2012-11-05 2014-07-16 日本精工株式会社 半导体模块
US9609775B2 (en) 2012-11-05 2017-03-28 Nsk Ltd. Semiconductor module
CN103930981B (zh) * 2012-11-05 2016-07-13 日本精工株式会社 半导体模块
EP2916348A4 (en) * 2012-11-05 2016-01-27 Nsk Ltd SEMICONDUCTOR MODULE
WO2014068936A1 (ja) * 2012-11-05 2014-05-08 日本精工株式会社 半導体モジュール
US9402311B2 (en) 2012-11-05 2016-07-26 Nsk Ltd. Semiconductor module
JP5892250B2 (ja) * 2012-11-05 2016-03-23 日本精工株式会社 半導体モジュール
WO2014068935A1 (ja) * 2012-11-05 2014-05-08 日本精工株式会社 半導体モジュール
CN103918076A (zh) * 2012-11-05 2014-07-09 日本精工株式会社 半导体模块
WO2015059882A1 (ja) 2013-10-21 2015-04-30 日本精工株式会社 半導体モジュール
CN108565254B (zh) * 2013-10-21 2021-08-24 日本精工株式会社 半导体模块
JP5874869B2 (ja) * 2013-10-21 2016-03-02 日本精工株式会社 半導体モジュール
EP3024024A4 (en) * 2013-10-21 2016-10-05 Nsk Ltd SEMICONDUCTOR MODULE
US9633967B2 (en) 2013-10-21 2017-04-25 Nsk Ltd. Semiconductor module
CN108565254A (zh) * 2013-10-21 2018-09-21 日本精工株式会社 半导体模块
JP2016111259A (ja) * 2014-12-09 2016-06-20 国立大学法人大阪大学 接合構造体、及び、接合構造体の製造方法
WO2016093276A1 (ja) * 2014-12-09 2016-06-16 国立大学法人大阪大学 接合構造体、及び、接合構造体の製造方法

Also Published As

Publication number Publication date
JP6043049B2 (ja) 2016-12-14

Similar Documents

Publication Publication Date Title
US6972479B2 (en) Package with stacked substrates
JP2012212713A (ja) 半導体装置の実装構造
JP2008091714A (ja) 半導体装置
JP6043049B2 (ja) 半導体装置の実装構造及び半導体装置の実装方法
JP6012533B2 (ja) 電力用半導体装置
JP2011108924A (ja) 熱伝導基板及びその電子部品実装方法
JP2005064479A (ja) 回路モジュール
JP2015056638A (ja) 半導体装置およびその製造方法
JP5589950B2 (ja) 電子装置
JP4967701B2 (ja) 電力半導体装置
JP2006196709A (ja) 半導体装置およびその製造方法
JP2017123360A (ja) 半導体モジュール
JP5214121B2 (ja) 発光装置
JP2008294219A (ja) 半導体装置及びその製造方法
WO2023021938A1 (ja) 半導体装置
CN211182196U (zh) 引线框架、半导体器件以及电路装置
JP2009164511A (ja) 半導体装置およびその製造方法
JP5217013B2 (ja) 電力変換装置およびその製造方法
JP5217014B2 (ja) 電力変換装置およびその製造方法
CN110931448A (zh) 引线框架、半导体器件以及电路装置
JP4556732B2 (ja) 半導体装置及びその製造方法
JP2006261293A (ja) 半導体装置および該半導体装置用絶縁基板
JP2007012718A (ja) 電子部品収納用パッケージおよび電子装置
WO2023136074A1 (ja) 半導体装置
JP2009158825A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140310

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140310

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150213

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20150216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161014

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161111

R151 Written notification of patent or utility model registration

Ref document number: 6043049

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151