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JP2012204453A - 配線の形成方法 - Google Patents

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Abstract

【課題】側壁転写プロセスを用いて被加工膜を形成する場合に、従来に比して工程数を減少させ、製造コストの上昇を抑えることができる配線の形成方法を提供する。
【解決手段】実施形態によれば、まず、被加工膜11上にマスク膜12と所定の形状のパターンの芯材膜13とを形成し、その上にスペーサ膜14を形成する。ついで、スペーサ膜14を後のエッチング時のマスクとして残す位置から所定の距離の範囲にスペーサ膜14が位置するようにダミーのスペーサ膜143と、芯材膜13の側壁に側壁パターンとをリソグラフィ技術とエッチング技術とを用いて形成する。その後、芯材膜13を除去し、ダミーパターンが除去されるまでスペーサ膜14をエッチングし、所定の範囲に他のスペーサ膜14が存在しない位置にパターン変質部21を生成する。そして、パターン変質部21を除去し、スペーサ膜14をマスクとしてマスク膜12と被加工膜11をエッチングする。
【選択図】図1−6

Description

本発明の実施形態は、配線の形成方法に関する。
近年、半導体装置の微細化に伴い、リソグラフィの露光解像限界を超えた寸法を有するパターンを形成する方法が求められている。その1つの方法として、芯材の側面に側壁パターンを形成し、芯材を除去した後、側壁パターンをマスクにして下地の被加工膜をエッチングする側壁転写プロセスが知られている。
この側壁転写プロセスで加工された被加工膜は、ループ状を有しているため、たとえば被加工膜が導電性材料の場合には電気的にオープン(開放)にしなければならない。そのために、従来では、被加工膜を形成した後、レジストを被加工膜上に塗布し、リソグラフィ技術によってループカットを行う領域を開口したレジストパターンを形成し、RIE(Reactive Ion Etching)法などの異方性エッチングによって被加工膜を加工し、ループカットを行っていた。
特開2010−258224号公報
しかしながら、従来技術では、上記したようにループカットを行うための工程が別途必要であり、工程数の増加によって製造コストが上昇してしまうという問題点があった。
本発明の一つの実施形態は、側壁転写プロセスを用いて被加工膜を形成する場合に、従来に比して工程数を減少させ、製造コストの上昇を抑えることができる配線の形成方法を提供することを目的とする。
本発明の一つの実施形態によれば、まず、被加工膜形成工程で、被加工膜上にマスク膜と芯材膜とを積層させて形成し、芯材膜加工工程で、前記芯材膜を所定のパターンに加工し、スペーサ膜形成工程で、前記所定のパターンに加工された芯材膜およびマスク膜上にスペーサ膜を形成する。ついで、レジストパターン形成工程で、後の工程で前記スペーサ膜をマスクとして前記マスク膜をエッチングする際に、前記スペーサ膜を前記マスクとして残す位置から所定の距離の範囲にダミーのレジストパターンを形成する。その後、スペーサ膜エッチング工程で、前記レジストパターンをマスクとして前記スペーサ膜をその厚さ分だけエッチングし、前記芯材膜の側壁に側壁パターンを形成し、前記レジストパターンの形成位置に前記スペーサ膜のダミーパターンを形成する。ついで、芯材膜除去工程で、前記芯材膜を除去した後、パターン変質部生成工程で、前記スペーサ膜の前記ダミーパターンが除去されるまでエッチングを行い、前記所定の距離の範囲に他の前記スペーサ膜が存在しない位置の前記スペーサ膜を、エッチングによって前記マスク膜から放出される化学種と反応させたパターン変質部を生成する。そして、マスク膜エッチング工程で、前記パターン変質部を除去し、前記スペーサ膜をマスクとして前記マスク膜をエッチングし、さらに、被加工膜エッチング工程で、前記マスク膜をマスクとして前記被加工膜をエッチングする。
図1−1は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その1)。 図1−2は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その2)。 図1−3は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その3)。 図1−4は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その4)。 図1−5は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その6)。 図1−6は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その6)。 図1−7は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その7)。 図1−8は、本実施形態による配線の形成方法の手順の一例を模式的に示す図である(その8)。 図2は、ダミーパターンの配置の一例を示す上面図である。
以下に添付図面を参照して、実施形態にかかる配線の形成方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる配線層の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚や加工寸法は一例であり、これに限定されるものではない。
図1−1〜図1−8は、本実施形態による配線の形成方法の手順の一例を模式的に示す図であり、(a)は平面図であり、(b)は(a)のA−A断面図であり、(c)は(a)のB−B断面図である。
まず、図1−1に示されるように、半導体基板などの基板10上に、パターニングしたい被加工膜11と、マスク膜12と、芯材膜13と、を順に形成する。被加工膜11は、たとえばNAND型フラッシュメモリのメモリセルのゲート構造を構成するトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜の積層構造や、ReRAM(Resistive Random Access Memory)の電極層、整流層および抵抗変化層を含む積層構造などを例示することができるが、ここでは説明の簡略化のために半導体膜を加工するものとする。マスク膜12は、被加工膜11を加工する際のマスクになるとともに、側壁転写プロセスでストッパとしての機能も有する。マスク膜12として、たとえば厚さ50nmのDTEOS(Densified Tetra Ethyl Ortho Silicate)膜を用いることができる。芯材膜13は、側壁転写プロセスで側壁形成の際に使用する膜であり、たとえば厚さ120nmのSiN膜を用いることができる。
ついで、芯材膜13上に図示しないレジストを塗布し、フォトリソグラフィ技術によってレジストを所望のパターンに加工する。その後、RIE法などの異方性エッチングによって、パターニングされたレジストをマスクとして、芯材膜13をエッチングし、レジストを除去する。ここでは、芯材膜13は、所定のピッチで形成されるラインパターン131(ラインアンドスペース状のパターン)と、ラインパターン131のライン幅よりも太い幅の孤立パターン132と、を有するように加工されている。
また、ラインパターン131は、紙面上で右方向に行くほど上端の位置が下がるように形成される。ここでは、各ラインパターン131は同じ長さを有し、左隣のラインパターン131よりもaだけ上端が下方に位置するようにラインパターン131が形成される。
その後、図1−2に示されるように、側壁転写プロセスで芯材膜13の側壁となるスペーサ膜14を、芯材膜13が形成された基板10上をコンフォーマルに被覆するように形成する。スペーサ膜14として、たとえば減圧CVD(Chemical Vapor Deposition)法で形成した厚さ30nmのアモルファスシリコン膜を用いることができる。
ついで、図1−3に示されるように、スペーサ膜14上にレジストを塗布し、フォトリソグラフィ技術によって、つぎのエッチング工程での芯材膜13の保護のためにエッチングしたくない領域を覆うようにパターニングするとともに、芯材膜13の側壁に形成されるスペーサ膜14のカットをしたくない部分から所定の距離の範囲内にダミーのスペーサ膜14のパターンが残るようにパターニングし、レジストパターン15A,15Bを形成する。ここでは、孤立パターン132を所定の大きさにするとともにダミーの役割を有するレジストパターン15Aと、ダミーのレジストパターン15Bと、が形成されている。
レジストパターン15Aは、孤立パターン132を被覆し、最も近いラインパターン131Aの側面に形成されたスペーサ膜14との間の距離d1が所定の距離の範囲内となるように設けられる。また、紙面上の上端は隣接するラインパターン131Aの上端と略同じ位置であるが、下端は隣接するラインパターン131Aの下端の側面に形成されたスペーサ膜14の端部よりもaだけ短くなるように形成されている。
レジストパターン15Bは、最も近いラインパターン131Cの側面に形成されたスペーサ膜14との間の距離d2が所定の距離の範囲内となるように設けられるとともに、紙面上の下端は隣接するラインパターン131C下端と略同じ位置であるが、上端は隣接するラインパターン131Cの側面に形成されたスペーサ膜14の上端よりもaだけ短くなるように形成されている。
その後、図1−4に示されるように、RIE法などの異方性エッチングによって、レジストパターン15A,15Bをマスクとして、スペーサ膜14をエッチバックする。これによって、ラインパターン131の側面を囲むようにループ状のスペーサ膜141が残る。また、レジストパターン15Aを配置した箇所のマスク膜12上および芯材膜13上にスペーサ膜142が残り、レジストパターン15Bを配置した箇所のマスク膜12上にスペーサ膜143が残る。スペーサ膜143はダミーパターンである。
ついで、図1−5に示されるように、露出している箇所の芯材膜13を除去する。ここでは、芯材膜13としてSiN膜を用いているので、熱燐酸によって芯材膜13を除去することができる。
その後、図1−6に示されるように、図1−4のエッチバック工程で形成されたスペーサ膜142の裾部分142aと芯材膜13上の部分142b、およびダミーパターンであるスペーサ膜143をRIE法などの異方性エッチングによって除去する。このとき、パターンとして形成されているスペーサ膜14は、隣接するスペーサ膜141,142,143との間の距離によって、エッチング後の状態が異なってくる。隣接するスペーサ膜141,142,143との間の距離が所定値よりも小さい領域、すなわちラインアンドスペース状にパターンが形成されている領域やダミーパターンが配置された領域では、スペーサ膜141,142,143をマスクとしてマスク膜12が加工される。一方、隣接するスペーサ膜141,142,143との間の距離が所定値よりも大きい領域では、マスク膜12がエッチングされる際に放出される化学種がスペーサ膜141,142と反応し、反応生成物が生成される。以下では、スペーサ膜141,142中の反応生成物が生成された部分をパターン変質部21という。この場合には、マスク膜12はDTEOS膜によって構成され、スペーサ膜141,142,143はアモルファスシリコン膜によって構成されるので、DTEOS膜からの酸素の供給によってアモルファスシリコン膜が一部酸化されてシリコン酸化膜が形成され、マスク膜12と同じ組成のパターン変質部21が生成される。その結果、パターン変質部21はマスク材としての機能を失う。これによって、ループ状のスペーサ膜141は、ライン状のスペーサ膜141となる。また、このときスペーサ膜142の隣接するスペーサ膜141との間の距離が所定値よりも大きくなる箇所ではパターン変質部21が形成される。
エッチング時のスペーサ膜141,142からパターン変質部21への変化の有無は、隣接するスペーサ膜141,142,143との間の距離とスペーサ膜141,142,143の幅とによって制御することができる。たとえば、最も細いラインの寸法(幅)が30nm以下(たとえば20nm台)の場合には、隣接するパターンとの間の距離が100nm〜200nmよりも離れているとスペーサ膜141,142がパターン変質部21へと変化し、100nm以下の場合にはスペーサ膜141,142は変化しない。
ついで、図1−7に示されるように、スペーサ膜141,142と孤立パターン132とをマスクとしてRIE法などの異方性エッチングによってマスク膜12をエッチングする。このとき、スペーサ膜141,142に比してマスク膜12の方がエッチングされやすい条件でエッチングを行う。この例では、パターン変質部21はシリコン酸化膜であり、マスク膜12のDTEOS膜と同じ組成であるので、スペーサ膜141,142よりもエッチングされやすい。つまり、パターン変質部21はマスク材として機能せず、エッチング対象となる。その結果、エッチング後のパターン変質部21が形成された位置でのマスク膜12の高さは、スペーサ膜14の形成位置でのマスク膜12の高さに比して低くなっている(図1−7(c))。すなわち、パターン変質部21が形成された部分は、マスク膜12にパターンが転写されないので、ループ状に形成されたスペーサ膜141のパターンがループカットされ、ラインアンドスペース状のパターンとしてマスク膜12が加工される。
その後、図1−8に示されるように、RIE法などの異方性エッチングによって、ループカットされたパターンが形成されたマスク膜12をマスクに用いて被加工膜11をエッチングする。このとき、高さの低いマスク膜12はマスクとして機能しないので、所望のパターンを被加工膜11に転写加工することができる。以上のようにして、被加工膜11への側壁転写プロセスを用いたパターンの転写処理が終了する。
なお、上記した例では、マスク膜12に酸化シリコン系の膜を用い、スペーサ膜14にシリコン系の膜を用いる場合を例示したが、これに限定されるものではなく、スペーサ膜14を用いたマスク膜12のエッチング時にスペーサ膜14に酸化、還元、窒化またはその他の化学反応を起こさせるようなマスク膜12とスペーサ膜14の組み合わせの膜とすることができる。
たとえば、マスク膜12に窒化シリコン系の膜を用い、スペーサ膜14にシリコン系の膜を用いる場合には、隣接するスペーサ膜14からなるパターンとの間の距離が所定値よりも大きい領域では、マスク膜12のエッチング時にマスク膜12から放出される窒素によってスペーサ膜14が窒化され、パターン変質部21としてマスク膜12と同じ組成の窒化シリコン膜が生成される。そして、シリコン系のスペーサ膜14をマスクとした被加工膜11のエッチング時に、マスク膜12と同時にパターン変質部21が除去される。
また、マスク膜12にシリコン系の膜を用い、スペーサ膜14に酸化シリコン系の膜を用いる場合には、隣接するスペーサ膜14からなるパターンとの間の距離が所定値よりも大きい領域では、マスク膜12のエッチング時にマスク膜12から放出されるシリコンによってスペーサ膜14がシリコンリッチな組成になり、パターン変質部21としてシリコンリッチな酸化シリコン膜が生成される。そして、酸化シリコン系のスペーサ膜14をマスクとした被加工膜11のエッチング時に、マスク膜12と同時にパターン変質部21が除去される。
このほかに、マスク膜12に酸化シリコン系の膜を用い、スペーサ膜14にタングステンやアルミニウム、チタンなどの膜を用いることもできる。たとえば、スペーサ膜14にタングステン膜を用いる場合には、隣接するスペーサ膜14からなるパターンとの間の距離が所定値よりも大きい領域では、マスク膜12のエッチング時にマスク膜12から放出される酸素によってスペーサ膜14が酸化され、パターン変質部21として酸化タングステン(WOx)膜が生成される。酸化タングステン膜からなるパターン変質部21はシリコン酸化膜とは異なる材質であるので、図1−6の工程の後、コリン系やアルカリ系のエッチャントまたはCF系ガスやHBrガスなどを用いてパターン変質部21を除去する工程が追加される。そして、図1−7のスペーサ膜14をマスクとした被加工膜11のエッチングを行う。アルミニウムやチタンなどをスペーサ膜14に用いた場合も同様である。
また、上記した例では、ラインアンドスペース状のパターンは、隣接するパターンとの間でラインパターンの延在方向に所定の距離ずらして配置するようにしたが、これに限定されるものではない。
図2は、ダミーパターンの配置の一例を示す上面図である。図2(a)は、図1−4に対応する工程での上面図であり、図2(b)は、図1−8に対応する工程での上面図である。この例では、図2(a)に示されるように、芯材膜13からなるラインパターン131を、その延在方向の位置が隣接するラインパターン131で同じとなるように形成した場合が示されている。このようなラインパターン131の周囲にはスペーサ膜141がループ状に形成される。ラインパターン131の延在方向の両端でスペーサ膜141のループカットを行う場合には、ループ状のスペーサ膜141の延在方向の両端から所定の距離よりも離してダミーパターンを形成するようにすればよい。また、ラインパターン131の延在方向に垂直な方向に配列するループ状のスペーサ膜141の両端に、所定の距離以下の範囲で、ラインパターン131よりも長さの短いダミーパターンであるスペーサ膜143を配置すればよい。このように配置することで、図2(b)に示されるように、ダミーパターンが配置されないスペーサ膜141の延在方向の両端部分はパターン変質部21となる。そして、このスペーサ膜141を用いてマスク膜12のエッチングを行うことで、スペーサ膜141の延在方向の両端部分が自動的に除去される。その結果、延在方向の長さが揃い、延在方向に垂直な方向の上下端部の位置もそろったラインアンドスペース状のパターンを有するマスク膜12が形成される。
このように、本実施形態では、側壁転写プロセスで形成されたループ状のスペーサ膜14のパターンをマスク膜12に転写する際に、カットしたい位置では、隣接するスペーサ膜14からなるパターンとの間の距離を所定値よりも大きくし、カットしたくない位置では、隣接するスペーサ膜14からなるパターンとの間の距離を所定値以下とするように、スペーサ膜14を加工してダミーのパターン(スペーサ膜143)を配置した後にエッチングを行った。これによって、スペーサ膜14上の位置であって所定の距離の範囲にスペーサ膜14が存在しない位置では、マスク膜12のエッチング時に放出される化学種とスペーサ膜14とが反応し、マスクとして機能しないパターン変質部21が生成される。そして、このパターン変質部21を除去することで、スペーサ膜14中のカットしたい箇所のみパターンを削除することができる。そして、このようなパターンを有するスペーサ膜14を用いて加工を行うことで、側壁転写プロセスでも閉ループでない構造のパターンを被加工膜11に転写することができるという効果を有する。
また、スペーサ膜14をマスクとしたエッチングのみで、閉ループのパターンの一部を除去することができるので、従来必要であった閉ループのパターンをカットするためのリソグラフィ工程とエッチング工程とその後の洗浄処理工程などを設けなくてよい。つまり、従来に比して工程数を大幅に削減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…基板、11…被加工膜、12…マスク膜、13…芯材膜、14…スペーサ膜、15A,15B…レジストパターン、21…パターン変質部、21…反応生成物、21…パターン変質部、131,131A,131C…ラインパターン、132…孤立パターン、141,142,143…スペーサ膜。

Claims (5)

  1. 被加工膜上にマスク膜と芯材膜とを積層させて形成する被加工膜形成工程と、
    前記芯材膜を所定のパターンに加工する芯材膜加工工程と、
    前記所定のパターンに加工された芯材膜およびマスク膜上にスペーサ膜を形成するスペーサ膜形成工程と、
    後の工程で前記スペーサ膜をマスクとして前記マスク膜をエッチングする際に、前記スペーサ膜を前記マスクとして残す位置から所定の距離の範囲にダミーのレジストパターンを形成するレジストパターン形成工程と、
    前記レジストパターンをマスクとして前記スペーサ膜をその厚さ分だけエッチングし、前記芯材膜の側壁に側壁パターンを形成し、前記レジストパターンの形成位置に前記スペーサ膜のダミーパターンを形成するスペーサ膜エッチング工程と、
    前記芯材膜を除去する芯材膜除去工程と、
    前記スペーサ膜の前記ダミーパターンが除去されるまでエッチングを行い、前記所定の距離の範囲に他の前記スペーサ膜が存在しない位置の前記スペーサ膜を、エッチングによって前記マスク膜から放出される化学種と反応させたパターン変質部を生成するパターン変質部生成工程と、
    前記パターン変質部を除去し、前記スペーサ膜をマスクとして前記マスク膜をエッチングするマスク膜加工工程と、
    前記マスク膜をマスクとして前記被加工膜をエッチングする被加工膜エッチング工程と、
    を含むことを特徴とする配線の形成方法。
  2. 前記マスク膜は、前記スペーサ膜を酸化、還元、窒化または化学反応させる化学種を含むことを特徴とする請求項1に記載の配線の形成方法。
  3. 前記パターン変質部生成工程で、前記パターン変質部は、前記マスク膜のエッチング時に前記スペーサ膜に比してエッチングレートの大きい材料であり、
    前記マスク膜エッチング工程では、前記パターン変質部の除去と前記マスク膜のエッチングとを同時に行うことを特徴とする請求項1または2に記載の配線の形成方法。
  4. 前記マスク膜加工工程は、
    前記パターン変質部をエッチングによって除去するパターン変質部除去工程と、
    前記パターン変質部が除去された前記スペーサ膜をマスクとして前記マスク膜をエッチングするマスク膜エッチング工程と、
    を含むことを特徴とする請求項1または2に記載の配線の形成方法。
  5. 前記レジストパターン形成工程の前記スペーサ膜上の除去したくない位置は、前記芯材膜の周囲にループ状に形成される前記スペーサ膜のパターンのループカットを行いたくない位置であることを特徴とする請求項1〜4のいずれか1つに記載の配線の形成方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240321B2 (en) 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Mask having separated line patterns connected by a connecting pattern
WO2018179354A1 (ja) * 2017-03-31 2018-10-04 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
US10809615B2 (en) 2018-09-14 2020-10-20 Toshiba Memory Corporation Pattern forming method, master template, and method of manufacturing template

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240321B2 (en) 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Mask having separated line patterns connected by a connecting pattern
WO2018179354A1 (ja) * 2017-03-31 2018-10-04 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
JPWO2018179354A1 (ja) * 2017-03-31 2019-12-19 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
US11152215B2 (en) 2017-03-31 2021-10-19 Kokusai Electric Corporation Method of manufacturing semiconductor device, substrate processing apparatus and non-transitory computer-readable recording medium
US10809615B2 (en) 2018-09-14 2020-10-20 Toshiba Memory Corporation Pattern forming method, master template, and method of manufacturing template

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