[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2010109181A - 半導体装置内蔵基板の製造方法 - Google Patents

半導体装置内蔵基板の製造方法 Download PDF

Info

Publication number
JP2010109181A
JP2010109181A JP2008280170A JP2008280170A JP2010109181A JP 2010109181 A JP2010109181 A JP 2010109181A JP 2008280170 A JP2008280170 A JP 2008280170A JP 2008280170 A JP2008280170 A JP 2008280170A JP 2010109181 A JP2010109181 A JP 2010109181A
Authority
JP
Japan
Prior art keywords
insulating layer
semiconductor device
layer
wiring pattern
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008280170A
Other languages
English (en)
Other versions
JP4420965B1 (ja
Inventor
Toshio Kobayashi
敏男 小林
Sunao Arai
直 荒井
Koji Yamano
孝治 山野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008280170A priority Critical patent/JP4420965B1/ja
Priority to US12/608,562 priority patent/US7915078B2/en
Application granted granted Critical
Publication of JP4420965B1 publication Critical patent/JP4420965B1/ja
Publication of JP2010109181A publication Critical patent/JP2010109181A/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】接続端子の間隔の微細化が可能な半導体装置内蔵基板の製造方法を提供する。
【解決手段】半導体集積回路に形成された電極パッド上の接続端子１２を覆うように前記半導体集積回路上に第１絶縁層１３を形成し、前記第１絶縁層と対向する側の面１２Ａ，１３Ａが粗面とされた板状体を前記第１絶縁層に圧着することにより、前記接続端子の一部を前記第１絶縁層から露出させ、前記板状体を除去することにより半導体装置１０を製造する第１工程と、前記半導体装置１０を前記支持体の一方の面に配置する第２工程と、側面部を埋めるように、前記支持体の前記一方の面に第２絶縁層を形成する第３工程と、前記支持体を除去する第４工程と、前記第１絶縁層及び前記第２絶縁層の前記露出部側の面に、前記露出部と電気的に接続する第１配線パターン１４を形成する第５工程と、を有する。
【選択図】図１５

Description

本発明は、半導体装置を内蔵する半導体装置内蔵基板の製造方法に関する。
従来から、半導体装置を内蔵する配線基板（以降、半導体装置内蔵基板とする）が知られている。半導体装置内蔵基板の製造方法としては、例えば、半導体装置に、半導体装置の有する半導体集積回路と電気的に接続される接続端子であるバンプを形成して配線基板に埋め込み、絶縁層で半導体装置の周囲を被覆した後、絶縁層にレーザで孔明けしてバンプを露出させ、露出したバンプに配線パターン（再配線）を形成する方法が知られている（例えば、特許文献１参照）。
又、半導体装置に、半導体装置の有する半導体集積回路と電気的に接続される接続端子であるバンプを形成する第１の工程と、バンプ上に絶縁層を形成する第２の工程と、絶縁層にレーザで孔明けしてバンプに到達するビアホールを形成する第３の工程と、ビアホールに充填されるビア配線と、ビア配線に接続される配線パターン（再配線）とを形成する第４の工程と、を有し、ビアホールを形成する場合にバンプをレーザのストッパ層として用いる方法が知られている（例えば、特許文献２参照）。
特許第２８４２３７８号 特開２００５−３３２８８７号公報
しかしながら、従来の半導体装置内蔵基板の製造方法では、半導体装置の有する半導体集積回路と配線パターン（再配線）とを電気的に接続する接続端子であるバンプが隠れるように半導体装置上に絶縁層を形成して半導体装置を埋め込み、レーザで孔明けしてバンプを露出させる。このため、レーザで孔明けする工程に時間がかかり、半導体装置内蔵基板の製造コストを上昇させるという問題があった。
又、レーザは所定のスポット径（例えば、直径７０μｍ程度）で照射されるので、半導体装置の有する半導体集積回路と配線パターン（再配線）とを電気的に接続する接続端子であるバンプの間隔を１５０μｍ程度までしか微細化できないという問題があった。
上記の点に鑑み、製造コストの上昇を抑制するとともに、半導体装置の有する半導体集積回路と配線パターン（再配線）とを電気的に接続する接続端子の間隔の微細化が可能な半導体装置内蔵基板の製造方法を提供することを課題とする。
この半導体装置内蔵基板の製造方法は、半導体集積回路に形成された電極パッド上に接続端子を形成する工程と、前記接続端子を覆うように前記半導体集積回路上に第１絶縁層を形成する工程と、前記第１絶縁層上に、前記第１絶縁層と対向する側の面が粗面とされた板状体を配設する工程と、前記板状体の前記粗面を前記第１絶縁層に圧着することにより、前記接続端子の一部を前記第１絶縁層から露出させる工程と、前記板状体を除去する工程と、を含む工程により半導体装置を製造する第１工程と、支持体を準備し、前記第１絶縁層から露出する前記接続端子の露出部が前記支持体の一方の面と対向するように、前記半導体装置を前記支持体の一方の面に配置する第２工程と、前記支持体の一方の面に配置された前記半導体装置の少なくとも側面部を埋めるように、前記支持体の前記一方の面に第２絶縁層を形成する第３工程と、前記支持体を除去する第４工程と、前記第１絶縁層及び前記第２絶縁層の前記露出部側の面に、前記露出部と電気的に接続する第１配線パターンを形成する第５工程と、を有することを要件とする。
開示の製造方法によれば、製造コストの上昇を抑制するとともに、半導体装置の有する半導体集積回路と配線パターン（再配線）とを電気的に接続する接続端子の間隔の微細化が可能な半導体装置内蔵基板の製造方法を提供することができる。
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
〈第１の実施の形態〉
［本発明の第１の実施の形態に係る半導体装置内蔵基板の構造］
始めに、本発明の第１の実施の形態に係る半導体装置内蔵基板の構造について説明する。図１は、本発明の第１の実施の形態に係る半導体装置内蔵基板の断面図である。図１を参照するに、半導体装置内蔵基板２０は、半導体装置１０と、配線パターン１４と、ソルダーレジスト層１６と、外部接続端子１７と、絶縁層４１とを有する。
半導体装置１０は、半導体チップ１１と、接続端子１２と、絶縁層１３とを有する。半導体装置１０において、半導体チップ１１は、半導体基板２１と、半導体集積回路２２と、電極パッド２３と、保護膜２４とを有する。半導体基板２１は、半導体集積回路２２を形成するための基板である。半導体基板２１は、薄板化されている。半導体基板２１の厚さＴ1は、例えば、５０μｍ〜５００μｍとすることができる。半導体基板２１は、例えば、薄板化されたＳｉウエハが個片化されたものである。
半導体集積回路２２は、半導体基板２１の一方の面に設けられている。半導体集積回路２２は、半導体基板２１に形成された拡散層（図示せず）、半導体基板２１上に積層された絶縁層（図示せず）、及び積層された絶縁層（図示せず）に設けられたビアホール（図示せず）及び配線等（図示せず）から構成されている。
電極パッド２３は、半導体集積回路２２上に複数設けられている。電極パッド２３は、半導体集積回路２２に設けられた配線（図示せず）と電気的に接続されている。電極パッド２３の材料としては、例えば、Ａｌ等を用いることができる。電極パッド２３の材料として、Ｃｕ層の上にＡｌ層を形成したもの、Ｃｕ層の上にＳｉ層を形成し、その上に更にＡｌ層を形成したもの等を用いても構わない。
保護膜２４は、半導体集積回路２２上に設けられている。保護膜２４は、半導体集積回路２２を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜２４としては、例えばＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
接続端子１２は、電極パッド２３上に設けられている。接続端子１２は、突起部を有する形状である。接続端子１２の面１２Ａは絶縁層１３の面１３Ａから露出しており、配線パターン１４と電気的に接続されている。すなわち、接続端子１２は、半導体装置１０の有する半導体集積回路２２と配線パターン１４とを、電極パッド２３を介して電気的に接続する機能を有する。
接続端子１２の高さＨ１は、例えば、１０μｍ〜６０μｍとすることができる。接続端子１２としては、例えばＡｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とそれを覆うＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプは、例えばワイヤボンディング装置を用いて、ボンディングワイヤにより形成することができる。又、めっき法により形成することもできる。
絶縁層１３は、半導体チップ１１の回路形成面（主面）を封止保護すると共に、配線パターン１４を形成する際のベース材の一部となるものである。絶縁層１３は、接続端子１２の面１２Ａを除く接続端子１２及び半導体チップ１１を覆うように設けられている。絶縁層１３の面１３Ａは、接続端子１２の面１２Ａと略面一とされている。
絶縁層１３の材料としては、感光性を有する材料、感光性を有しない材料の何れを用いても構わない。絶縁層１３としては、例えば、粘着性を有するＢ−ステージ状態（半硬化状態）のシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film））、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ（Anisotropic Conductive Film））、ペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））、ビルドアップ樹脂（フィラー入りのエポキシ樹脂又はフィラーなしのエポキシ樹脂）、液晶ポリマー（liquid crystal polymer）等を挙げることができる。ＡＣＰ及びＡＣＦは、エポキシ系樹脂をベースとする絶縁樹脂にＮｉ／Ａｕに被膜された小径球状の樹脂が分散されたものであり、鉛直方向に対しては導電性を有し、水平方向には絶縁性を有する樹脂である。絶縁層１３の厚さＴ２は、例えば１０μｍ〜６０μｍとすることができる。
絶縁層４１は、半導体装置１０の側面部を埋めるように設けられている。絶縁層４１は、配線パターン１４を形成する際のベース材の一部となるものである。絶縁層４１の材料としては、エポキシ系樹脂、ポリイミド系樹脂等の樹脂材を用いることができる。
配線パターン１４は、接続端子１２の面１２Ａと接触するように、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａに設けられている。配線パターン１４は、接続端子１２及び電極パッド２３を介して、半導体集積回路２２と電気的に接続されている。配線パターン１４は、いわゆる再配線と呼ばれる場合があり、電極パッド２３の位置と、外部接続端子１７の位置とを異ならせるため（ファンアウト及び任意の位置への端子配置をするため、所謂ピッチ変換のため）に設けられる。
配線パターン１４は、金属層２６及び金属層２７を有する。金属層２６としては、例えばＣｕ層、Ｃｕ層及びＣｒ層からなる積層体、Ｃｕ層及びＴｉ層からなる積層体等を用いることができる。又、無電解Ｃｕメッキ層でもよいし、蒸着法、塗布法又は化学気相成長法（ＣＶＤ）等により形成された金属薄膜層であってもよいし、上記の金属層形成方法を組み合わせてもよい。金属層２６の厚さＴ６は、例えば２μｍとすることができる。金属層２７としては、例えばＣｕ層等を用いることができる。金属層２７の厚さＴ７は、例えば１０μｍとすることができる。
ソルダーレジスト層１６は、配線パターン１４、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａを覆うように設けられている。ソルダーレジスト層１６は、配線パターン１４の一部を露出する開口部１６Ｘを有する。ソルダーレジスト層１６の材料は、例えば感光性樹脂組成物である。
外部接続端子１７は、ソルダーレジスト層１６の開口部１６Ｘ内に露出する配線パターン１４上に設けられている。外部接続端子１７は、例えばマザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子である。外部接続端子１７としては、例えば、はんだバンプ等を用いることができる。外部接続端子１７の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。又、樹脂（例えばジビニルベンゼン等）をコアとするはんだボール（Ｓｎ−３．５Ａｇ）等を用いても構わない。なお、外部接続端子１７は、所謂ファンアウト型であり、半導体装置１０の内蔵されている領域よりも外側のみに設けられている。
以上が、本発明の第１の実施の形態に係る半導体装置内蔵基板の構造である。
［本発明の第１の実施の形態に係る半導体装置内蔵基板の製造方法］
続いて、本発明の第１の実施の形態に係る半導体装置内蔵基板の製造方法について説明する。図２〜図１８は、本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図である。図２〜図１８において、図１に示す半導体装置内蔵基板２０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図２〜図１１において、Ｃはダイシングブレードが半導体基板３１を切断する位置（以下、「基板切断位置Ｃ」とする）、Ａは複数の半導体装置形成領域（以下、「半導体装置形成領域Ａ」とする）、Ｂは複数の半導体装置形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域（以下、「スクライブ領域Ｂ」とする）を示している。
始めに、図２及び図３に示す工程では、複数の半導体装置形成領域Ａと、複数の半導体装置形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域Ｂとを有する半導体基板３１を準備する。図２は半導体基板を例示する断面図であり、図３は半導体基板を例示する平面図である。図２及び図３に示す半導体基板３１は、薄板化され、かつ基板切断位置Ｃにおいて切断されることにより、先に説明した半導体基板２１（図１参照）となるものである。半導体基板３１としては、例えばＳｉウエハ等を用いることができる。半導体基板３１の厚さＴ３は、例えば、５００μｍ〜７７５μｍとすることができる。
次いで、図４に示す工程では、半導体装置形成領域Ａに対応する半導体基板３１の一方の面に、周知の手法により、半導体集積回路２２、電極パッド２３、及び保護膜２４を有する半導体チップ１１を形成する。電極パッド２３の材料としては、例えばＡｌ等を用いることができる。電極パッド２３の材料として、Ｃｕ層の上にＡｌ層を形成したもの、Ｃｕ層の上にＳｉ層を形成し、その上に更にＡｌ層を形成したもの等を用いても構わない。保護膜２４としては、例えばＳｉＮ膜やＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
次いで、図５に示す工程では、半導体装置形成領域Ａに設けられた複数の電極パッド２３上にそれぞれ接続端子１２を形成する。接続端子１２としては、例えばＡｕバンプ、Ａｕめっき膜、無電解めっき法やＡｌジンケート法により形成されたＮｉ膜とＮｉ膜上に積層されるＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプは、例えばワイヤボンディング装置を用いて、ボンディングワイヤにより形成することができる。又、めっき法により形成することもできる。なお、図５に示す工程で形成された複数の接続端子１２には、高さばらつきが存在する。
次いで、図６に示す工程では、接続端子１２が設けられた側の複数の半導体チップ１１及び接続端子１２を覆うように絶縁層１３を形成する。絶縁層１３の材料としては、感光性を有する材料、感光性を有しない材料の何れを用いても構わない。絶縁層１３としては、例えば、粘着性を有するＢ−ステージ状態（半硬化状態）のシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film））、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ（Anisotropic Conductive Film））、ペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））、ビルドアップ樹脂（フィラー入りのエポキシ樹脂又はフィラーなしのエポキシ樹脂）、液晶ポリマー（liquid crystal polymer）等を挙げることができる。ＡＣＰ及びＡＣＦは、エポキシ系樹脂をベースとする絶縁樹脂にＮｉ／Ａｕに被膜された小径球状の樹脂が分散されたものであり、鉛直方向に対しては導電性を有し、水平方向には絶縁性を有する樹脂である。
絶縁層１３として粘着性を有したシート状の絶縁樹脂を用いた場合は、図５に示す構造体の一方の面側にシート状の絶縁樹脂を貼り付ける。又、絶縁層１３としてペースト状の絶縁樹脂を用いた場合は、図５に示す構造体の一方の面側に印刷法等によりペースト状の絶縁樹脂を形成し、その後、プリベークして絶縁樹脂を半硬化させる。この半硬化した絶縁樹脂は接着性を有する。絶縁層１３の厚さＴ４は、例えば２０μｍ〜１００μｍとすることができる。
次いで図７に示す工程では、絶縁層１３の面１３Ａに板状体２５を配設する。板状体２５は、絶縁層１３の面１３Ａと対向する側の面２５Ｂが粗面とされている。板状体２５の厚さＴ５は、例えば１０μｍとすることができる。板状体２５としては、例えばＣｕ箔等の金属箔を用いることができる。又、板状体２５として、ＰＥＴ等よりなるテンポラリーフィルムを用いても構わない。更に、予め樹脂フィルムの片面にＣｕ箔が設けられた、片面銅箔付き樹脂フィルムを用いることも可能である。ここでは、板状体２５として、金属箔を用いた場合を例にとり、以下の工程を説明する。
次いで図８に示す工程では、図７に示す構造体を加熱した状態で、板状体２５の面２５Ａ側から板状体２５を押圧して、板状体２５を絶縁層１３に圧着する。これにより絶縁層１３は押圧され、接続端子１２の面１２Ａは絶縁層１３の面１３Ａから露出する。又、絶縁層１３の面１３Ａに、板状体２５の面２５Ｂの粗面が転写される。図７に示す構造体を加熱することにより、絶縁層１３は硬化する。圧着後の絶縁層１３の厚さＴ２は、例えば１０μｍ〜６０μｍとすることができる。
次いで図９に示す工程では、図８に示す板状体２５をエッチング等により全て除去する。図７〜図９に示す工程により、後述する図１５に示す工程において、金属層２６と接続端子１２との密着性を高めることができる。
次いで図１０に示す工程では、半導体基板３１の裏面側から半導体基板３１を研磨又は研削して、半導体基板３１を薄板化する。半導体基板３１の薄板化には、例えばバックサイドグラインダー等を用いることができる。薄板化後の半導体基板３１の厚さＴ１は、例えば、５０μｍ〜５００μｍとすることができる。なお、図１０に示す工程は削除される場合もある。
次いで図１１に示す工程では、スクライブ領域Ｂに対応する半導体基板３１を基板切断位置Ｃに沿って切断することで、複数の半導体装置１０が製造される。半導体基板３１の切断は、例えば、ダイシング等によって行う。
次いで図１２に示す工程では、支持体４０を準備する。そして、接続端子１２の面１２Ａが支持体４０の面４０Ａと対向するように、複数の半導体装置１０を支持体４０の面４０Ａに配置する。支持体４０の面４０Ａは、例えば粘着性を有しており、配置された半導体装置１０は固定される。支持体４０の面４０Ａが粘着性を有していない場合には、例えば接着用テープ等により、配置された半導体装置１０を固定する。支持体４０としては、例えばＰＥＴフィルム、ポリイミドフィルム、金属板、ガラス板等を用いることができる。
次いで図１３に示す工程では、隣接して配置された半導体装置１０の、少なくとも側面部を埋めるように、支持体４０の面４０Ａに絶縁層４１を形成する。絶縁層４１の材料としては、エポキシ系樹脂、ポリイミド系樹脂等の樹脂材を用いることができる。絶縁層４１の形成方法の一例としては、支持体４０の面４０Ａにエポキシ系樹脂、ポリイミド系樹脂等の樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、例えば１９０℃程度の温度で熱処理して硬化させることにより絶縁層４１を得ることができる。又、支持体４０の面４０Ａにエポキシ系樹脂、ポリイミド系樹脂等の液状の樹脂を塗布した後に、例えば１９０℃程度の温度で熱処理して硬化させることにより絶縁層４１を得ることもできる。次いで図１４に示す工程では、図１３に示す支持体４０を除去する。
次いで図１５に示す工程では、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａに、接続端子１２の面１２Ａと接触するように金属層２６及び金属層２７を有する配線パターン１４を形成する。配線パターン１４は、接続端子１２及び電極パッド２３を介して、半導体集積回路２２と電気的に接続される。配線パターン１４の厚さは、例えば１２μｍとすることができる。
配線パターン１４は、具体的には以下に示すように形成する。始めに、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａにスパッタ法等により金属層２６を形成する。金属層２６と接続端子１２とは、電気的に接続される。金属層２６としては、例えばＣｕ層、Ｃｕ層及びＣｒ層からなる積層体、Ｃｕ層及びＴｉ層からなる積層体等を用いることができる。又、無電解Ｃｕメッキ層でもよいし、蒸着法、塗布法又は化学気相成長法（ＣＶＤ）等により形成された金属薄膜層であってもよいし、上記の金属層形成方法を組み合わせてもよい。金属層２６の厚さＴ６は、例えば２μｍとすることができる。
次いで、金属層２６の面を覆うように、例えば金属層２６を給電層として、電解メッキ法等により金属層２７を形成する。金属層２７としては、例えばＣｕ層等を用いることができる。金属層２７の厚さＴ７は、例えば１０μｍとすることができる。次いで、金属層２７の面にレジストを塗布し、このレジストをフォトリソグラフィ法により露光、現像することで配線パターン１４の形成領域に対応する部分の金属層２７の上部にレジスト膜を形成する。
次いで、レジスト膜をマスクとして金属層２６及び金属層２７をエッチングし、レジスト膜が形成されていない部分の金属層２６及び金属層２７を除去することで、配線パターン１４を形成する。その後、レジスト膜を除去する。その後、配線パターン１４の粗化処理を行う。配線パターン１４の粗化処理は、黒化処理又は粗化エッチング処理等の方法により行うことができる。上記粗化処理は、配線パターン１４の上面及び側面に形成されるソルダーレジスト層１６と配線パターン１４との密着性を向上させるためのものである。
次いで、図１６に示す工程では、配線パターン１４、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａを覆うように、配線パターン１４の一部を露出する開口部１６Ｘを有するソルダーレジスト層１６を形成する。具体的には、始めに配線パターン１４、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａを覆うように、例えば感光性樹脂組成物を塗布する。次いでフォトリソグラフィ法により感光性樹脂組成物を露光、現像し、外部接続端子１７に対応する部分の感光性樹脂組成物をエッチングにより除去し、配線パターン１４の一部を露出する開口部１６Ｘを形成することで、開口部１６Ｘを有するソルダーレジスト層１６を形成する。
次いで、図１７に示す工程では、開口部１６Ｘ内に露出する配線パターン１４上に外部接続端子１７を形成する。外部接続端子１７としては、例えば、はんだバンプ等を用いることができる。外部接続端子１７の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。又、樹脂（例えばジビニルベンゼン等）をコアとするはんだボール（Ｓｎ−３．５Ａｇ）等を用いても構わない。これにより、半導体装置内蔵基板２０に相当する複数の構造体が形成される。
次いで、図１８に示す工程では、図１７に示す構造体を絶縁層４１の略中央で切断することで、複数の半導体装置内蔵基板２０が製造される。図１７に示す構造体の切断は、例えばダイシング等によって行う。
以上が、本発明の第１の実施の形態に係る半導体装置内蔵基板の製造方法である。
本発明の第１の実施の形態によれば、始めに、接続端子１２の面１２Ａが絶縁層１３から露出した半導体装置１０を製造する。そして、少なくとも半導体装置１０の側面部を埋めるように絶縁層４１を形成する。更に、接続端子１２の面１２Ａと接触するように、接続端子１２と電気的に接続される配線パターン１４（再配線）を形成する。その結果、絶縁層にレーザで孔明けし接続端子を露出する工程が必要ないため、半導体装置内蔵基板２０の製造コストの上昇を抑制することができる。
又、絶縁層にレーザで孔明けし接続端子を露出する工程が必要ないため、接続端子１２の間隔はレーザのスポット径（例えば、直径７０μｍ程度）に制限されない。その結果、半導体装置１０の有する半導体集積回路２２と配線パターン１４（再配線）とを電気的に接続する接続端子１２の間隔の微細化が可能となる。接続端子１２の間隔は、配線パターンのＬ／Ｓ（ライン／スペース）と同程度まで微細化（例えば、間隔１００μｍ以下。最短間隔１μｍ程度）することができる。
〈第２の実施の形態〉
［本発明の第２の実施の形態に係る半導体装置内蔵基板の構造］
始めに、本発明の第２の実施の形態に係る半導体装置内蔵基板の構造について説明する。図１９は、本発明の第２の実施の形態に係る半導体装置内蔵基板の断面図である。図１９に示す半導体装置内蔵基板５０において、図１に示す半導体装置内蔵基板２０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１９を参照するに、第２の実施の形態に係る半導体装置内蔵基板５０は、第１の実施の形態に係る半導体装置内蔵基板２０の絶縁層４１が絶縁層５１に置換された以外は、半導体装置内蔵基板２０と同様である。以下、半導体装置内蔵基板２０と異なる部分についてのみ説明する。
半導体装置内蔵基板２０において、絶縁層４１は半導体装置１０の側面部のみを埋めるように形成されていたが、半導体装置内蔵基板５０において、絶縁層５１は半導体装置１０の側面部及び裏面部を埋めるように形成されている。絶縁層５１の材料としては、エポキシ系樹脂、ポリイミド系樹脂等の樹脂材を用いることができる。このような構造にすることにより、半導体装置１０の裏面部を保護することができる。
以上が、本発明の第２の実施の形態に係る半導体装置内蔵基板の構造である。
［本発明の第２の実施の形態に係る半導体装置内蔵基板の製造方法］
続いて、本発明の第２の実施の形態に係る半導体装置内蔵基板の製造方法について説明する。図２０及び図２１は、本発明の第２の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図である。図２０及び図２１において、図１９に示す半導体装置内蔵基板５０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
始めに、第１の実施の形態の図２〜図１２と同様の工程を行う。次いで、図２０に示す工程では、支持体４０の面４０Ａに、半導体装置１０の側面部及び裏面部を埋めるように絶縁層５１を形成する。絶縁層５１の材料としては、エポキシ系樹脂、ポリイミド系樹脂等の樹脂材を用いることができる。絶縁層５１の形成方法の一例としては、支持体４０の面４０Ａ及び半導体装置１０の裏面部にエポキシ系樹脂、ポリイミド系樹脂等の樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、例えば１９０℃程度の温度で熱処理して硬化させることにより絶縁層５１を得ることができる。又、支持体４０の面４０Ａ及び半導体装置１０の裏面部にエポキシ系樹脂、ポリイミド系樹脂等の液状の樹脂を塗布した後に、例えば１９０℃程度の温度で熱処理して硬化させることにより絶縁層５１を得ることもできる。
次いで、第１の実施の形態の図１４〜図１７と同様の工程を行う。次いで、図２１に示す工程では、図１７に相当する構造体を半導体装置１０の側面部を埋める絶縁層５１の略中央で切断することで、複数の半導体装置内蔵基板５０が製造される。図１７に相当する構造体の切断は、例えばダイシング等によって行う。
以上が、本発明の第２の実施の形態に係る半導体装置内蔵基板の製造方法である。
本発明の第２の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏する。又、本発明の第２の実施の形態に係る半導体装置内蔵基板５０は、半導体装置１０の発生する熱の放熱性に関しては、本発明の第１の実施の形態に係る半導体装置内蔵基板２０に劣るが、半導体装置１０の裏面部を保護したいような用途には有用である。
〈第３の実施の形態〉
［本発明の第３の実施の形態に係る半導体装置内蔵基板の構造］
始めに、本発明の第３の実施の形態に係る半導体装置内蔵基板の構造について説明する。図２２は、本発明の第３の実施の形態に係る半導体装置内蔵基板の断面図である。図２２に示す半導体装置内蔵基板６０において、図１に示す半導体装置内蔵基板２０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図２２を参照するに、第３の実施の形態に係る半導体装置内蔵基板６０は、第１の実施の形態に係る半導体装置内蔵基板２０の配線パターン１４とソルダーレジスト層１６との間に、絶縁層６１、ビアホール６１Ｘ及び配線パターン６４が設けられた以外は、半導体装置内蔵基板２０と同様である。以下、半導体装置内蔵基板２０と異なる部分についてのみ説明する。
半導体装置内蔵基板６０において、絶縁層６１は、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａに配線パターン１４を覆うように形成されている。絶縁層６１の材料としては、エポキシ系樹脂、ポリイミド系樹脂等の樹脂材を用いることができる。
配線パターン６４は、絶縁層６１の面６１Ａに形成されている。配線パターン６４は、金属層６６及び金属層６７を有する。金属層６６としては、例えばＣｕ層、Ｃｕ層及びＣｒ層からなる積層体、Ｃｕ層及びＴｉ層からなる積層体等を用いることができる。又、無電解Ｃｕメッキ層でもよいし、蒸着法、塗布法又は化学気相成長法（ＣＶＤ）等により形成された金属薄膜層であってもよいし、上記の金属層形成方法を組み合わせてもよい。金属層６６の厚さＴ８は、例えば２μｍとすることができる。金属層６７としては、例えばＣｕ層等を用いることができる。金属層６７の厚さＴ９は、例えば１０μｍとすることができる。配線パターン６４は、絶縁層６１を貫通するビアホール６１Ｘを介して、配線パターン１４と電気的に接続されている。
絶縁層６１の面６１Ａには、配線パターン６４を覆うようにソルダーレジスト層１６が形成されている。ソルダーレジスト層１６は、配線パターン６４の一部を露出する開口部１６Ｘを有する。開口部１６Ｘ内に露出する配線パターン６４上には、外部接続端子１７が形成されている。ソルダーレジスト層１６及び外部接続端子１７の詳細については、第１の実施の形態等と同様であるため、その説明は省略する。
以上が、本発明の第３の実施の形態に係る半導体装置内蔵基板の構造である。
［本発明の第３の実施の形態に係る半導体装置内蔵基板の製造方法］
続いて、本発明の第３の実施の形態に係る半導体装置内蔵基板の製造方法について説明する。図２３〜図２６は、本発明の第３の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図である。図２３〜図２６において、図２２に示す半導体装置内蔵基板６０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
始めに、第１の実施の形態の図２〜図１５と同様の工程を行う。次いで、図２３に示す工程では、図１５に示す構造体の絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａに配線パターン１４を覆うように絶縁層６１を形成する。絶縁層６１の材料としては、エポキシ系樹脂、ポリイミド系樹脂等の樹脂材を用いることができる。絶縁層６１の形成方法の一例としては、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａに配線パターン１４を覆うようにエポキシ系樹脂、ポリイミド系樹脂等の樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、例えば１９０℃程度の温度で熱処理して硬化させることにより絶縁層６１を得ることができる。又、絶縁層１３の面１３Ａ及び絶縁層４１の面４１Ａに配線パターン１４を覆うようにエポキシ系樹脂、ポリイミド系樹脂等の液状の樹脂を塗布した後に、例えば１９０℃程度の温度で熱処理して硬化させることにより絶縁層６１を得ることもできる。
次いで、図２４に示す工程では、配線パターン１４が露出するように、レーザ加工法等を用いて絶縁層６１を貫通する貫通穴であるビアホール６１Ｘを形成する。レーザとしては、例えばＣＯ２レーザやＹＡＧレーザ等を使用することができる。なお、絶縁層６１として感光性樹脂膜を用い、フォトリソグラフィによりパターニングしてビアホール６１Ｘを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングしてビアホール６１Ｘを形成する方法を用いても構わない。
次いで、図２５に示す工程では、絶縁層６１の面６１Ａに、金属層６６及び金属層６７を有する配線パターン６４を形成する。配線パターン６４は、ビアホール６１Ｘを介して、配線パターン１４と電気的に接続される。配線パターン６４の厚さは、例えば１２μｍとすることができる。
配線パターン６４は、具体的には以下に示すように形成する。始めに、絶縁層６１の面６１Ａ及びビアホール６１Ｘ内に金属層６６を形成する。金属層６６と配線パターン１４とは、電気的に接続される。金属層６６としては、例えばＣｕ層、Ｃｕ層及びＣｒ層からなる積層体、Ｃｕ層及びＴｉ層からなる積層体等を用いることができる。又、無電解Ｃｕメッキ層でもよいし、蒸着法、塗布法又は化学気相成長法（ＣＶＤ）等により形成された金属薄膜層であってもよいし、上記の金属層形成方法を組み合わせてもよい。金属層６６の厚さＴ８は、例えば２μｍとすることができる。
次いで、金属層６６の面を覆うように、例えば金属層６６を給電層として、電解メッキ法等により金属層６７を形成する。金属層６７としては、例えばＣｕ層等を用いることができる。金属層６７の厚さＴ９は、例えば１０μｍとすることができる。次いで、金属層６７の面にレジストを塗布し、このレジストをフォトリソグラフィ法により露光、現像することで配線パターン６４の形成領域に対応する部分の金属層６７の上部にレジスト膜を形成する。
次いで、レジスト膜をマスクとして金属層６６及び金属層６７をエッチングし、レジスト膜が形成されていない部分の金属層６６及び金属層６７を除去することで、配線パターン６４を形成する。その後、レジスト膜を除去する。その後、配線パターン６４の粗化処理を行う。配線パターン６４の粗化処理は、黒化処理又は粗化エッチング処理等の方法により行うことができる。上記粗化処理は、配線パターン６４の上面及び側面に形成されるソルダーレジスト層１６と配線パターン６４との密着性を向上させるためのものである。
次いで、第１の実施の形態の図１６及び図１７と同様の工程を行う。次いで、図２６に示す工程では、図１７に相当する構造体を絶縁層４１の略中央で切断することで、複数の半導体装置内蔵基板６０が製造される。図１７に相当する構造体の切断は、例えばダイシング等によって行う。
以上が、本発明の第３の実施の形態に係る半導体装置内蔵基板の製造方法である。
本発明の第３の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏する。又、半導体装置内蔵基板６０の一方の側に複数の配線層を積層形成することができる。
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、第３の実施の形態において、絶縁層６１上に配線パターン６４を覆うように、更に絶縁層と配線パターンを積層形成し、絶縁層に設けたビアホールを介して配線パターン同士を接続しても構わない。同様にして、更に絶縁層と配線パターンとを交互に形成することにより、複数層の配線パターンを有する半導体装置内蔵基板を実現することができる。
本発明の第１の実施の形態に係る半導体装置内蔵基板の断面図である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その２）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その３）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その４）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その５）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その６）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その７）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その８）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その９）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１０）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１１）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１２）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１３）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１４）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１５）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１６）である。 本発明の第１の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１７）である。 本発明の第２の実施の形態に係る半導体装置内蔵基板の断面図である。 本発明の第２の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１）である。 本発明の第２の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その２）である。 本発明の第３の実施の形態に係る半導体装置内蔵基板の断面図である。 本発明の第３の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その１）である。 本発明の第３の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その２）である。 本発明の第３の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その３）である。 本発明の第３の実施の形態に係る半導体装置内蔵基板の製造工程を例示する図（その４）である。
符号の説明
１０ 半導体装置
１１ 半導体チップ
１２ 接続端子
１２Ａ，１３Ａ，２５Ａ，２５Ｂ，４０Ａ，４１Ａ 面
１３，４１，５１，６１ 絶縁層
１４，６４ 配線パターン
１６ ソルダーレジスト層
１６Ｘ 開口部
１７ 外部接続端子
２０，５０，６０ 半導体装置内蔵基板
２１，３１ 半導体基板
２２ 半導体集積回路
２３ 電極パッド
２４ 保護膜
２５ 板状体
２６，２７，６６，６７ 金属層
４０ 支持体
６１Ｘ ビアホール
Ａ 半導体装置形成領域
Ｂ スクライブ領域
Ｃ 基板切断位置
Ｔ1〜Ｔ９ 厚さ
Ｈ１ 高さ

Claims (4)

  1. 半導体集積回路に形成された電極パッド上に接続端子を形成する工程と、前記接続端子を覆うように前記半導体集積回路上に第１絶縁層を形成する工程と、前記第１絶縁層上に、前記第１絶縁層と対向する側の面が粗面とされた板状体を配設する工程と、前記板状体の前記粗面を前記第１絶縁層に圧着することにより、前記接続端子の一部を前記第１絶縁層から露出させる工程と、前記板状体を除去する工程と、を含む工程により半導体装置を製造する第１工程と、
    支持体を準備し、前記第１絶縁層から露出する前記接続端子の露出部が前記支持体の一方の面と対向するように、前記半導体装置を前記支持体の一方の面に配置する第２工程と、
    前記支持体の一方の面に配置された前記半導体装置の少なくとも側面部を埋めるように、前記支持体の前記一方の面に第２絶縁層を形成する第３工程と、
    前記支持体を除去する第４工程と、
    前記第１絶縁層及び前記第２絶縁層の前記露出部側の面に、前記露出部と電気的に接続する第１配線パターンを形成する第５工程と、を有する半導体装置内蔵基板の製造方法。
  2. 前記第１絶縁層及び前記第２絶縁層の前記露出部側の面に、前記第１配線パターンを覆うように第３絶縁層を形成する第６工程と、
    前記第３絶縁層に、前記第１配線パターンを露出するビアホールを形成する第７工程と、
    前記第３絶縁層上に、前記ビアホールを介して前記第１配線パターンと電気的に接続する第２配線パターンを形成する第８工程と、を有する請求項１記載の半導体装置内蔵基板の製造方法。
  3. 前記第３絶縁層上に、更に絶縁層と配線パターンとを交互に形成する第９工程を有する請求項２記載の半導体装置内蔵基板の製造方法。
  4. 前記第３工程において、前記半導体装置の側面部及び裏面部を埋めるように、前記支持体の前記一方の面に前記第２絶縁層を形成する請求項１乃至３の何れか一項記載の半導体装置内蔵基板の製造方法。
JP2008280170A 2008-10-30 2008-10-30 半導体装置内蔵基板の製造方法 Expired - Fee Related JP4420965B1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008280170A JP4420965B1 (ja) 2008-10-30 2008-10-30 半導体装置内蔵基板の製造方法
US12/608,562 US7915078B2 (en) 2008-10-30 2009-10-29 Manufacturing method for semiconductor device embedded substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008280170A JP4420965B1 (ja) 2008-10-30 2008-10-30 半導体装置内蔵基板の製造方法

Publications (2)

Publication Number Publication Date
JP4420965B1 JP4420965B1 (ja) 2010-02-24
JP2010109181A true JP2010109181A (ja) 2010-05-13

Family

ID=42016914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008280170A Expired - Fee Related JP4420965B1 (ja) 2008-10-30 2008-10-30 半導体装置内蔵基板の製造方法

Country Status (2)

Country Link
US (1) US7915078B2 (ja)
JP (1) JP4420965B1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5685012B2 (ja) 2010-06-29 2015-03-18 新光電気工業株式会社 半導体パッケージの製造方法
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP5662551B1 (ja) * 2013-12-20 2015-01-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US10504865B2 (en) * 2017-09-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US11296030B2 (en) * 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964049A (ja) * 1995-08-30 1997-03-07 Oki Electric Ind Co Ltd チップサイズパッケージ及びその製造方法
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004128286A (ja) * 2002-10-04 2004-04-22 Sony Corp チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造
JP2004327724A (ja) * 2003-04-24 2004-11-18 Nec Electronics Corp 半導体装置及びその製造方法
JP2006222164A (ja) * 2005-02-08 2006-08-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006269594A (ja) * 2005-03-23 2006-10-05 Cmk Corp 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
TWI255538B (en) * 2003-06-09 2006-05-21 Siliconware Precision Industries Co Ltd Semiconductor package having conductive bumps on chip and method for fabricating the same
JP4441325B2 (ja) 2004-05-18 2010-03-31 新光電気工業株式会社 多層配線の形成方法および多層配線基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964049A (ja) * 1995-08-30 1997-03-07 Oki Electric Ind Co Ltd チップサイズパッケージ及びその製造方法
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004128286A (ja) * 2002-10-04 2004-04-22 Sony Corp チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造
JP2004327724A (ja) * 2003-04-24 2004-11-18 Nec Electronics Corp 半導体装置及びその製造方法
JP2006222164A (ja) * 2005-02-08 2006-08-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006269594A (ja) * 2005-03-23 2006-10-05 Cmk Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP4420965B1 (ja) 2010-02-24
US20100112804A1 (en) 2010-05-06
US7915078B2 (en) 2011-03-29

Similar Documents

Publication Publication Date Title
JP4803844B2 (ja) 半導体パッケージ
JP4708399B2 (ja) 電子装置の製造方法及び電子装置
JP5406572B2 (ja) 電子部品内蔵配線基板及びその製造方法
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2007305955A (ja) 半導体装置及びその製造方法
JP2004349361A (ja) 半導体装置およびその製造方法
JP4121542B1 (ja) 電子装置の製造方法
TW200832649A (en) Semiconductor device and method of manufacturing the same
JP2008300854A (ja) 半導体装置及びその製造方法
JP5436837B2 (ja) 半導体装置内蔵基板の製造方法
JP4420965B1 (ja) 半導体装置内蔵基板の製造方法
JP2008210912A (ja) 半導体装置及びその製造方法
JP5139039B2 (ja) 半導体装置及びその製造方法
JP2009076497A (ja) 半導体装置の製造方法
JP5355363B2 (ja) 半導体装置内蔵基板及びその製造方法
JP2008135553A (ja) 基板積層方法及び基板が積層された半導体装置
JP2019140145A (ja) 半導体装置およびその製造方法
TWI420610B (zh) 半導體裝置及其製造方法
JP5436836B2 (ja) 半導体装置内蔵基板の製造方法
JP5880036B2 (ja) 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板
JP2010278070A (ja) 半導体装置、並びに電子装置及びその製造方法
JP2006173234A (ja) 半導体装置およびその製造方法
JP2010157544A (ja) 半導体装置及びその製造方法、並びに電子機器
WO2018198544A1 (ja) 半導体装置の製造方法および半導体装置
JP5114239B2 (ja) ウェハーをパッケージングする方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091201

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4420965

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131211

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees