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JP2012195454A - 半導体装置 - Google Patents

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Abstract

【課題】パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止する。
【解決手段】半導体チップ５に形成された内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものである。チップタブ３の平面サイズは半導体チップ５の平面サイズよりも小さい。上方から見てチップタブ３の配置位置の全部が半導体チップ５の配置位置と重なっている。さらに、封止樹脂１３に起因して半導体チップ５に加わる応力の大きさがチップタブ３上で均一になる位置関係でチップタブ３の周縁と上記半導体チップ５の周縁は間隔をもって配置されている。上記回路部品は半導体チップ５内部で上記チップタブ３上に配置されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置に関する。
近年、携帯電話やデジタルカメラに代表される携帯電子機器の普及は目覚しいものがあり、それに使われるＩＣ（Integrated Circuit）にはこれまで以上の高精度化及び小型化が要求されている。特に精度への要求は極めて厳しく、バラツキ１％保証から０.５％保証、あるいはそれ以下の精度が求められる市場分野もある。
ここで言うバラツキとは、ＩＣが設計図どおりに寸分の狂いもなく形成された時のＩＣの性能と、実際に製造された現物のＩＣの性能とのズレを指す。
このバラツキにはさまざまな種類があるので一概にまとめることは難しいが、ここでは対象とするバラツキがＩＣの製造工程のどの部分で作り込まれたか、すなわち、何が原因となってそのバラツキが発生したか、という観点で考えると、以下の２つに分けることができる。
第１のバラツキは半導体ウエハの加工段階で生じるバラツキである。すなわち、半導体ウエハを加工してそこに目的の回路部品を構築する際に、設計値からごくわずかではあるが寸法や不純物濃度にズレが生じる。第１のバラツキはこの加工上のズレを原因とするバラツキであり、正規分布に従う場合が多い。
第１のバラツキは加工上のズレが原因なので製造装置の性能を上げることで改善できる。つまり製造装置の性能を上げることで前述の正規分布の幅を縮めることが可能であり、実際の製造装置分野ではこれまでこの改善が継続的に行なわれてきた。また、高い精度が必要な回路部分には加工上のズレが問題にならない程度の大きめのサイズを積極的に使う、といった回路設計的な手法でも対策が行なわれてきた。
第２のバラツキは、完成した半導体ウエハを切断して半導体チップとして個片化してパッケージと呼ばれる容器に収納する際に生じるバラツキである。これはＩＣが１枚の半導体ウエハの状態から個々の半導体チップの状態へとその形態が変わったことで生じるバラツキである。
図１０は、従来の半導体装置を説明するための概略的な平面図及び断面図である。断面図は平面図のＸ−Ｘ位置での断面である。図１０の平面図で封止樹脂は仮想線（二点鎖線）で表示されている。
半導体装置１０１の内部で、チップタブ１０３上に半導体チップ１０５が搭載されている。半導体チップ１０５の上面（チップタブ１０３とは反対側の面）に電極パッド１０７が設けられている。
電極パッド１０７はボンディングワイヤー１０９を介してリード１１１と電気的に接続されている。チップタブ１０３、半導体チップ１０５、ワイヤー１０９、及びリード１１１のインナーリード部分は封止樹脂１１３によって樹脂封止されている。
上記第２のバラツキは、図１０も参照して説明すると、半導体ウエハから切り出された半導体チップ１０１が封止樹脂１１３で封止される際に、半導体チップ１０１に機械的応力（以下では単に応力と記す）が加わることが原因で発生する。このような応力はパッケージ応力と呼ばれる。パッケージ応力が半導体チップ１０１に加わると半導体チップ１０１に歪みが生じ、半導体チップ１０１が変形する。その変形により半導体チップ１０１の内部に形成された回路部品の電気特性が変動し、ＩＣの出力信号の変動となって問題化する。
図１１は、従来の半導体装置の半導体チップに加わる応力の大きさを説明するための図である。縦軸は応力値（任意単位）を示し、横軸は半導体チップの中央部を０としたときの測定位置を示す。
従来の半導体装置において、半導体チップに加わるパッケージ応力は、半導体チップの中央部で最も大きく、半導体チップの周縁に向かうほど小さくなる。半導体チップの中央部から周縁にかけて、パッケージ応力は単調に変化しているので、パッケージ応力の大きさが一定となる領域は存在していない。
パッケージ応力に起因するバラツキを低減する方法として、例えば特許文献１，２，３に開示されている方法がある。
特許文献１に開示された方法は、パッケージ応力に起因して電気特性の変動を起こして欲しくない回路部品（例えばトランジスタ）をチップの中央部に配置することを提案している。その根拠として、チップの中央はパッケージから受ける応力が一番小さいから、と述べている。しかし、実際はそうではなく、図１１に示したように、半導体チップの中央部はパッケージ応力が最も大きくなる領域なのである。よって、この方法ではパッケージ応力による回路部品の特性変動を回避することはできないし、結果として、パッケージ応力に起因するＩＣの出力信号の変動も改善できない。
特許文献２に開示された方法は、パッケージ応力に起因して電気特性の変動を起こして欲しくない回路部品（例えば抵抗体）をチップの周辺部に配置することを提案している。その根拠として、半導体チップの周縁近傍はパッケー応力が小さいから、と述べている。図１１に示したように、この記述は一般的なパッケージ応力の分布として正しい。
一般的に半導体チップの周縁はパッケージ応力が最も小さくなる。ただし、その反面、場所によるパッケージ応力値の変化がもっとも大きくなる（急峻になる）ことを知っておく必要がある。つまり、パッケージ応力の分布を「等応力線」で表わした場合に、半導体チップの周縁近傍では、その「等応力線」の間隔が最も狭くなるわけである。このことは特許文献２の図２でも明示されている。そうすると、たとえパッケージ応力値が小さいとはいえ、場所が異なればパッケージ応力の絶対値が異なるわけで、複数本並べた抵抗体は配置された場所によってパッケージ応力に起因する電気特性の変動の度合が異なることになる。よって、この方法は、パッケージ応力による抵抗体の電気特性の変動の大きさを小さくすることはできるが、複数並べた抵抗体のそれぞれの電気特性の変動量はそれぞれで少しずつ異なることから、結果として、パッケージ応力に起因するＩＣの出力信号の変動を改善できない。
特許文献３に開示された方法は、パッケージ応力に起因して電気特性の変動を起こして欲しくない、ペア性が要求される回路部品の組を、半導体チップの中心（重心）を通る放射線上に配置することを提案している。その根拠として、パッケージ応力は半導体チップの周縁から中心に向かって力が加わるため、パッケージ応力の分布が半導体チップの中心を通る放射線状になる、と述べている。すなわち、回路部品を周縁から中心に向かって同方向となるように配置しておけば、それぞれの回路部品はパッケージ応力を受けるが、その応力値は同じになるので、電気特性の変動量は、ペア性が要求される回路部品で同じになる。ペア性が要求される回路部品で電気特性の変動量が同じでなれば、結果的にＩＣの出力信号は変動しなくなる、というものである。
しかし、この方法も必ずしも期待どおりの効果が得られるわけではない。なぜなら、パッケージ応力の大きさと方向は半導体チップのサイズやパッケージ形状（封止樹脂の形状）、さらには両者の位置関係（封止樹脂の重心とチップの重心の位置関係のこと。つまり封止樹脂の重心に半導体チップがあるかどうか）に影響を受けるので、特許文献３の提案のようにパッケージ応力の分布が必ず半導体チップの重心を通る放射線状になるとは限らないのである。つまり、パッケージ応力の分布が半導体チップの重心を通る放射線状になる前提条件が与えられていないので、たとえペア性が要求される回路部品を放射線上に配置してもその電気特性の変動量が必ず同じになるとは限らない。よって、特許文献３に開示された方法は、パッケージ応力に起因する回路部品の特性変動を回避することはできないし、結果として、パッケージ応力に起因するＩＣの出力信号の変動も改善できない。
以上のように、従来技術はパッケージ応力に起因する回路部品の電気特性の変動をゼロにすることはできないし、均一化もできない。
このように、従来技術は、回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路を備えているＩＣについて、パッケージ応力に起因する出力信号の変動を改善できない、という問題があった。
本発明は、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置において、パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止することを目的とするものである。
本発明にかかる半導体装置は、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置である。本発明の半導体装置において、上記内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものである。上記チップタブの平面サイズは上記半導体チップの平面サイズよりも小さい。上方から見て上記チップタブの配置位置の全部が上記半導体チップの配置位置と重なっている。さらに、上記封止樹脂に起因して上記半導体チップに加わる応力（パッケージ応力）の大きさが上記チップタブ上で均一になる位置関係で上記チップタブの周縁と上記半導体チップの周縁は間隔をもって配置されている。上記回路部品は上記半導体チップ内部で上記チップタブ上に配置されている。
ここで、回路部品とは、半導体チップに作り込まれる１個１個のトランジスタや抵抗体等の素子を意味する。半導体チップの内部回路の出力信号とは、内部回路の出力端子における電圧又は電流である。チップタブとは、半導体チップを封止樹脂で封止する際に半導体チップを載せる台座である。半導体チップの平面サイズとは、半導体チップを上方（回路形成面側）から見たときの見かけの大きさであり、半導体チップが二次元的に占有する大きさである。チップタブの平面サイズとは、半導体チップ搭載面が二次元的に占有する大きさである。
また。応力（Stress）とは、物体の内部に生じる力の大きさや作用方向を表現するために用いられる物理量で、ここでは応力テンソルを指す。この応力テンソル（微小変形理論における応力テンソル）は数式（１）のように表わされる。
Figure 2012195454
数式（１）で、各成分の第１の下添字は「応力成分を考えている微小面の法線の向き」を、第２の下添字は「考えている微小面に作用する力の向き」をそれぞれ表わしている。例えば、σｘｙとは、法線の方向がｘ軸の向きに一致する微小面において考えている、ｙ軸方向の力の成分を意味する。そのため、応力テンソルの成分には、微小面の法線と力の作用方向が一致する垂直応力（normal stress）成分と、一致しない（異なっている）せん断応力（shear stress）成分の２種類に分類することができる。よって垂直応力はσｘｘ、σｙｙ、σｚｚの３成分となる。垂直応力は、力の作用面と力の作用方向とが直交し、作用面を引っ張る方向に作用した場合には引張応力（tensile stress）、作用面を押し込む方向に作用した場合には圧縮応力（compressive stress）と呼ぶ。この明細書の中で回路部品の特性変動を予測するための基礎情報として「応力」を用いているがそれはこの垂直応力のことである。
また、パッケージ応力が均一とは、内部回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因して回路部品の電気特性が変動したときの内部回路の出力信号の変動を無視できる程度に均一であることを意味する。
本願発明者は、チップタブの平面サイズはが半導体チップの平面サイズよりも小さく、上方から見てチップタブの配置位置の全部が半導体チップの配置位置と重なっており、かつ、チップタブの周縁と半導体チップの周縁が十分な間隔をもっている場合、パッケージ応力の大きさがチップタブ上で均一になることを見いだした。
本発明の半導体装置では、チップタブ及び半導体チップはパッケージ応力の大きさがチップタブ上で均一になる位置関係で配置されており、内部回路を構成する複数の回路部品はチップタブ上に配置されているので、複数の回路部品は同じ大きさのパッケージ応力を受けて電気特性が変動するが、その変動量は複数の回路部品でバラツキがなく、同一になる。
本発明の半導体装置において、上記内部回路は上記カレントミラー回路及び一対の差動入力用トランジスタを備えた差動増幅回路であり、上記回路部品は上記カレントミラー回路及び上記差動入力用トランジスタを構成するトランジスタである例を挙げることができる。ここで、トランジスタはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であってもよいし、バイポーラトランジスタであってもよい。
また、本発明の半導体装置において、上記内部回路は、ゲートとソースが接続されたデプレッション型ＭＯＳＦＥＴと１つ又は複数のエンハンスメント型ＭＯＳＦＥＴであり、上記デプレッション型ＭＯＳＦＥＴを定電流源とし、上記デプレッション型ＭＯＳＦＥＴに上記エンハンスメント型ＭＯＳＦＥＴが直列接続されて形成された基準電圧発生回路であり、上記回路部品は上記デプレッション型ＭＯＳＦＥＴ及び上記エンハンスメント型ＭＯＳＦＥＴである例を挙げることができる。
また、上記差動増幅回路は上記基準電圧発生回路が出力する基準電圧を入力電圧とする例を挙げることができる。
また、本発明の半導体装置において、上記内部回路は分割抵抗回路であり、上記回路部品は上記分割抵抗回路を構成する抵抗体である例を挙げることができる。
ただし、本発明の半導体装置において、これらの内部回路及び回路部品は一例であり、本発明の半導体装置の内部回路及び回路部品はこれらに限定されるものではない。
本発明が適用される半導体装置の一例は、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置である。この例で本発明が適用された半導体装置は、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えている。
本発明が適用される半導体装置の他の例は、入力電圧を所定の電圧に変換して出力電圧として出力する際に出力電圧の制御を行なうための出力ドライバと、上記出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割電圧と上記基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置である。この例で本発明が適用された半導体装置は、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えている。
本発明の半導体装置は、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置において、半導体チップ及びチップタブは、封止樹脂に起因して半導体チップに加わる応力（パッケージ応力）の大きさがチップタブ上で均一になる位置関係及び平面サイズ関係で配置され、内部回路を構成する複数の回路部品は半導体チップ内部でチップタブ上に配置されており、それらの回路部品でパッケージ応力に起因する電気特性の変動量は同じになるので、回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止できる。
本発明の半導体装置において、内部回路はカレントミラー回路を備えた差動増幅回路及び一対の差動入力用トランジスタであり、回路部品はそのカレントミラー回路及び差動入力用トランジスタを構成するトランジスタであるようにすれば、パッケージ応力に起因する差動増幅回路の出力信号の変動を防止できる。
また、本発明の半導体装置において、内部回路は、ゲートとソースが接続されたデプレッション型ＭＯＳＦＥＴと１つ又は複数のエンハンスメント型ＭＯＳＦＥＴであり、デプレッション型ＭＯＳＦＥＴを定電流源とし、デプレッション型ＭＯＳＦＥＴにエンハンスメント型ＭＯＳＦＥＴが直列接続されて形成された基準電圧発生回路であり、回路部品はデプレッション型ＭＯＳＦＥＴ及びエンハンスメント型ＭＯＳＦＥＴであるようにすれば、パッケージ応力に起因する基準電圧発生回路の出力信号（基準電圧）の変動を防止できる。
また、本発明の半導体装置を構成する上記差動増幅回路はこの基準電圧発生回路が出力する基準電圧を入力電圧とするようにすれば、パッケージ応力に起因する差動増幅回路の出力信号の変動をより防止できる。
また、本発明の半導体装置において、内部回路は分割抵抗回路であり、回路部品は分割抵抗回路を構成する抵抗体であるようにすれば、パッケージ応力に起因する分割抵抗回路の出力信号の変動を防止できる。
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置において、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えているようにすれば、好ましくは２つ以上、さらに好ましくは全部を備えているようにすれば、パッケージ応力に起因する定電圧発生回路の出力信号の変動を防止できる。
入力電圧を所定の電圧に変換して出力電圧として出力する際に出力電圧の制御を行なうための出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割電圧と基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えているようにすれば、好ましくは２つ以上、さらに好ましくは全部を備えているようにすれば、パッケージ応力に起因する定電圧発生回路の出力信号の変動を防止できる。
一実施例を説明するための概略的な平面図及び断面図である。 本発明の半導体装置の半導体チップに加わる応力の大きさを説明するための図である。 他の実施例を説明するための概略的な平面図及び断面図である。 本発明の半導体装置で半導体チップに形成される内部回路としての差動増幅回路の一例を説明するための回路図である。 本発明の半導体装置で半導体チップに形成される内部回路としての基準電圧発生回路の一例を説明するための回路図である。 本発明の半導体装置で半導体チップに形成される内部回路としての分割回路の一例を説明するための回路図である。 図６の抵抗Ｒ１，Ｒ２のレイアウトを示す平面図である。 定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。 電圧検出回路を備えた半導体装置の一実施例を示す回路図である。 従来の半導体装置を説明するための概略的な平面図及び断面図である。 従来の半導体装置の半導体チップに加わる応力の大きさを説明するための図である。
図１は、一実施例を説明するための概略的な平面図及び断面図である。断面図は平面図のＡ−Ａ位置での断面である。図１の平面図で、封止樹脂は仮想線（二点鎖線）で表示されている。
半導体装置１の内部で、チップタブ３上に半導体チップ５が搭載されている。半導体チップ５の上面（チップタブ３とは反対側の面）に電極パッド７が設けられている。
電極パッド７はボンディングワイヤー９を介してリード１１と電気的に接続されている。チップタブ３、半導体チップ５、ワイヤー９、及びリード１１のインナーリード部分は封止樹脂１３によって樹脂封止されている。
チップタブ３の平面サイズは半導体チップ５の平面サイズよりも小さい。上方から見てチップタブ３の配置位置の全部が半導体チップ５の配置位置と重なっている。さらに、チップタブ３の周縁と半導体チップ５の周縁は封止樹脂１３に起因して上記半導体チップに加わる応力（パッケージ応力）の大きさがチップタブ５上で均一になる位置関係で間隔をもって配置されている。
図２は、本発明の半導体装置の半導体チップに加わる応力の大きさを説明するための図である。縦軸は応力値（任意単位）を示し、横軸は半導体チップの中央部を０としたときの測定位置を示す。
本発明の半導体装置１において、半導体チップ５に加わるパッケージ応力の大きさの分布はチップタブ３の影響を受けるので、チップタブ３と重なる位置でのパッケージ応力はある一定の大きさで均一になる。
図１に戻って説明を続けると、半導体装置１は半導体チップ５の内部に形成された内部回路として、その回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものを備えている。それらの回路部品は、半導体装置１の半導体チップ５内部でチップタブ３上に配置されている。
チップタブ３上に配置されている複数の回路部品は、パッケージ応力を受けてそれぞれ電気特性が変動する。ここで、図２に示したように、チップタブ３上で半導体チップ５に加わるパッケージ応力の大きさは均一なので、チップタブ３上に配置され、かつ同じ構造及び電気特性で設計された複数の回路部品は、同じ大きさのパッケージ応力を受け、電気特性が同じ量だけ変動する。したがって、回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動が起こらない。
このように、本発明は、パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止することができる。
図３は、他の実施例を説明するための概略的な平面図及び断面図である。断面図は平面図のＢ−Ｂ位置での断面である。図２の平面図で、封止樹脂は仮想線（二点鎖線）で表示されている。図１と同じ部分には同じ符号を付す。
この実施例の半導体装置１５は、図１を参照して説明した半導体装置１と比較して、チップタブ３の配置位置が互いに異なっている。図１に示された半導体装置１ではチップタブ３の重心位置と半導体チップ５の重心位置が一致している。これに対し、この実施例の半導体装置１５では、チップタブ３の重心位置と半導体チップ５の重心位置がずれている。
半導体装置１５において、チップタブ３の平面サイズは半導体チップ５の平面サイズよりも小さい。上方から見てチップタブ３の配置位置の全部が半導体チップ５の配置位置と重なっている。さらに、チップタブ３の周縁と半導体チップ５の周縁は封止樹脂１３に起因して上記半導体チップに加わる応力（パッケージ応力）の大きさがチップタブ５上で均一になる位置関係で間隔をもって配置されている。
このように、チップタブ３の重心位置と半導体チップ５の重心位置がずれていても、本発明の作用及び効果は得られる。
図４は、本発明の半導体装置で半導体チップに形成される内部回路としての差動増幅回路の一例を説明するための回路図である。
差動増幅回路は、Ｐチャネル型ＭＯＳＦＥＴからなるトランジスタＰｃｈ４１，Ｐｃｈ４２と、Ｎチャネル型ＭＯＳＦＥＴからなるトランジスタＮｃｈ４３，Ｎｃｈ４４を備えている。
一対の差動入力用のトランジスタＮｃｈ４３，Ｎｃｈ４４のドレインがそれぞれトランジスタＰｃｈ４１，Ｐｃｈ４２を介して電源４１に接続されている。トランジスタＰｃｈ４１，Ｐｃｈ４２のゲートが相互に接続され、いずれか一方の入力用トランジスタ、例えばトランジスタＮｃｈ４４のドレインに接続点４２で接続される。トランジスタＰｃｈ４１，Ｐｃｈ４２はカレントミラー回路を構成し、定電流負荷として機能する。
トランジスタＮｃｈ４３のゲートは差動増幅回路の反転入力端子（−）に接続され、トランジスタＮｃｈ４４のゲートは非反転入力端子（＋）に接続される。トランジスタＮｃｈ４３，Ｎｃｈ４４のソースは定電流源４３を介して接地電位に接続されている。トランジスタＰｃｈ４１とトランジスタＮｃｈ４３の接続点４４がこの差動増幅回路の出力端子となる。
この差動増幅回路の動作を説明する。ここで、反転入力端子（−）の電圧は一定電位とする。
非反転入力端子（＋）の電圧、すなわちトランジスタＮｃｈ４４のゲート電圧が上がると、トランジスタＮｃｈ４４を流れる電流量が増加し、接続点４２の電圧が下がり、トランジスタＰｃｈ４１，Ｐｃｈ４２のゲート電圧が下がり、トランジスタＰｃｈ４１，Ｐｃｈ４２を流れる電流量が増加し、接続点４４での電流量が増加する。反転入力端子（−）の電圧、すなわちトランジスタＮｃｈ４３のゲート電圧は一定電位なので、トランジスタＮｃｈ４３のオン抵抗は一定であり、接続点４４において電流量が増加すると電圧が上昇する。このように、非反転入力端子（＋）の電圧が上がると差動増幅回路の出力も上がる。
非反転入力端子（＋）の電圧、すなわちトランジスタＮｃｈ４４のゲート電圧が下がると、トランジスタＮｃｈ４４を流れる電流量が減少し、接続点４２の電圧が上がり、トランジスタＰｃｈ４１，Ｐｃｈ４２のゲート電圧が上がり、トランジスタＰｃｈ４１，Ｐｃｈ４２を流れる電流量が減少し、接続点４４での電流量が減少する。トランジスタＮｃｈ４３のオン抵抗は一定なので、接続点４４において電流量が減少すると電圧が下がる。このように、非反転入力端子（＋）の電圧が下がると差動増幅回路の出力も下がる。
この差動増幅回路は、本発明の半導体装置の半導体チップ内部に形成された内部回路を構成する。カレントミラー回路を構成するトランジスタＰｃｈ４１，Ｐｃｈ４２，Ｎｃｈ４３，Ｎｃｈ４４は、チップタブ上に配置された回路部品を構成する。
本発明の半導体装置でチップタブ上に配置されたトランジスタＰｃｈ４１，Ｐｃｈ４２は同じ大きさのパッケージ応力を同じように受けるので、それぞれ同じ方向に同じ量だけ電気特性変動を起こす。また、本発明の半導体装置でチップタブ上に配置されたトランジスタＮｃｈ４３，Ｎｃｈ４４は、それぞれ同じ方向に同じ量だけ電気特性変動を起こす。この場合、半導体チップが樹脂封止される前と比べて、差動増幅回路の出力信号は変動しない。
なお、トランジスタＰｃｈ４１，Ｐｃｈ４２，Ｎｃｈ４３，Ｎｃｈ４４の導電形を反対導電形にしても本発明を適用できる。
図５は、本発明の半導体装置で半導体チップに形成される内部回路としての基準電圧発生回路の一例を説明するための回路図である。
Ｎｃｈデプレッション型ＭＯＳＦＥＴからなるトランジスタＮｃｈ５１のドレインが電源５１に接続され、ゲートとソースが接続点５２で互いに接続されている。トランジスタＮｃｈ５１は定電流源を構成する。接続点５２には、Ｎｃｈエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＮｃｈ５２のゲートとドレインも接続されている。トランジスタＮｃｈ５２のソースは接地電位に接続されている。接続点５２の電圧が基準電圧発生回路の出力となる。
トランジスタＮｃｈ５２はトランジスタＮｃｈ５１による定電流で動作するので、接続点５２の電圧、すなわち基準電圧発生回路の出力はトランジスタＮｃｈ５２のしきい値電圧により決定される。
この基準電圧発生回路は、本発明の半導体装置の半導体チップ内部に形成された内部回路を構成する。基準電圧発生回路を構成するトランジスタＮｃｈ５１，Ｎｃｈ５２は、チップタブ上に配置された回路部品を構成する。
本発明の半導体装置でチップタブ上に配置されたトランジスタＮｃｈ５１，Ｎｃｈ５２は同じ大きさのパッケージ応力を同じように受けるので、それぞれ同じ方向に同じ量だけ電気特性変動を起こす。この場合、半導体チップが樹脂封止される前と比べて、基準電圧発生回路の出力信号は変動しない。
パッケージ応力がない状態での基準電圧発生回路の出力（Ｖｒｅｆ）は、
Ｖｒｅｆ＝（Ｎｃｈ５２のしきい値電圧の絶対値）−（Ｎｃｈ５１のしきい値電圧の絶対値）＝Ｖｔｈ（Ｎｃｈ５２）−Ｖｔｈ（Ｎｃｈ５１）
で表現できる。
ここで、パッケージ応力がこれらの回路部品に加わった場合を考える。パッケージ応力によりしきい値電圧の変動が生じるが、上述のように、チップタブ上ではパッケージ応力の大きさが均一であることから、パッケージ応力に起因するしきい値電圧（電気特性）の変動量は２つのトランジスタＮｃｈ５１，Ｎｃｈ５２で同じになる。
仮にランジスタＮｃｈ５１，Ｎｃｈ５２のしきい値電圧の変動量をΔＶｔｈとすると、パッケージ応力が加わった後の基準電圧発生回路の出力Ｖｒｅｆ（応力あり）は、
Ｖｒｅｆ（応力あり）＝（Ｎｃｈ５２のしきい値電圧の絶対値（応力あり））−（Ｎｃｈ５１のしきい値電圧の絶対値（応力あり））＝（Ｖｔｈ（Ｎｃｈ５２）＋ΔＶ）−（Ｖｔｈ（Ｎｃｈ５１）＋ΔＶ）＝Ｖｔｈ（Ｎｃｈ５２）−Ｖｔｈ（Ｎｃｈ５１）
となる。このように、パッケージ応力がない状態でのＶｒｅｆとパッケージ応力を受けている状態でのＶｒｅｆ（応力あり）とで、基準電圧発生回路の出力に変化は現れない。このように、基準電圧発生回路の出力信号は変動しない。
この実施例の基準電圧発生回路では、デプレッション型ＭＯＳＦＥＴＮｃｈ５１に１個のエンハンスメント型ＭＯＳＦＥＴが直列に接続されているが、定電流源を構成するデプレッション型ＭＯＳトランジスタに直列に接続されるＭＯＳＦＥＴは２個以上であってもよい。
また、トランジスタＮｃｈ５１，Ｎｃｈ５２の導電形がＰチャネル形であっても本発明を適用できる。
図６は、本発明の半導体装置で半導体チップに形成される内部回路としての分割回路の一例を説明するための回路図である。
端子Ｌと端子Ｍの間に抵抗Ｒ１，Ｒ２が直列に接続されている。抵抗体Ｒ１、Ｒ２間の端子Ｎの電圧は分割抵抗回路の出力電圧を構成する。
図７は、図６の抵抗Ｒ１，Ｒ２のレイアウトを示す平面図である。
複数の抵抗体７１が配列されている。１本の抵抗体１１を単位抵抗とする。符号Ｎ１〜Ｎ５は抵抗体７１の電位をとるための端子である。
この分割抵抗回路は、本発明の半導体装置の半導体チップ内部に形成された内部回路を構成する。抵抗体７１は、チップタブ上に配置された回路部品を構成する。
例えば、端子Ｎ１と端子Ｎ２を選択すれば１本分の抵抗値Ｒ０が得られる。端子２と端子５を選択すれば１本分の抵抗値Ｒ０が得られる。端子４と端子５を選択すれば２本分の抵抗値２Ｒ０が得られる。端子３と端子４を選択すれば４本分の抵抗値４Ｒ０が得られる。
これらの抵抗値を利用して端子Ｌと端子Ｍの電位差を分割して端子Ｎから取り出す例を説明する。
例えば、端子Ｌ＝３.０Ｖ（ボルト）、端子Ｍ＝０Ｖとして、ここから１.５Ｖを端子Ｎから取り出すことを考える。この場合、抵抗Ｒ１として端子Ｎ１，Ｎ２を結線し、抵抗Ｒ２として端子Ｎ２，Ｎ５を結線すれば目的が達成できる。すなわち、端子Ｎの電位Ｖ（Ｎ）は、
Ｖ（Ｎ）＝抵抗Ｒ２÷（抵抗Ｒ１＋抵抗Ｒ２）×３.０Ｖ＝Ｒ０÷（Ｒ０＋Ｒ０）×３.０Ｖ＝１÷２×３.０Ｖ＝１．５Ｖ
となる。
ここで、パッケージ応力が抵抗体７１に加わった場合を考える。パッケージ応力により抵抗体７１の抵抗値の変動が生じるが、チップタブ上ではパッケージ応力の大きさが均一であることから、この変動量は２つの抵抗体７１で同じになる。仮にその変動量をｒとすると、パッケージ応力が加わった後の端子Ｎの電圧Ｖ（Ｎ：応力）は、
Ｖ（Ｎ：応力）＝抵抗Ｒ２（応力あり）÷（抵抗Ｒ１（応力あり）＋抵抗Ｒ２（応力あり））×３.０Ｖ＝（Ｒ０＋ｒ）÷（（Ｒ０＋ｒ）＋（Ｒ０＋ｒ））×３.０Ｖ＝（Ｒ０＋ｒ）÷２（Ｒ０＋ｒ）×３.０Ｖ＝１÷２×３.０Ｖ＝１．５Ｖ
となる。
このように、パッケージ応力がない状態での分割抵抗回路の出力電圧Ｖ（Ｎ）とパッケージ応力を受けている状態での分割抵抗回路の出力電圧Ｖ（Ｎ：応力）とで、基準電圧発生回路の出力に変化は現れない。このように、分割抵抗回路の出力信号は変動しない。
この例では端子Ｌと端子Ｍの電圧を１／２にする例で説明したが、これが１／３や１／５であっても、あるいはどのような分割比であっても同様であることは言うまでもない。
図８は定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
電源８１からの電源を負荷８２に安定して供給すべく、定電圧発生回路８３が設けられている。定電圧発生回路８３は、電源８１が接続される入力端子（Ｖｉｎ）８４、基準電圧源としての基準電圧発生回路（Ｖｒｅｆ）８５、差動増幅回路８６、トランジスタからなる出力ドライバ８７、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）８８を備えている。
定電圧発生回路８３の差動増幅回路８６では、出力端子が出力ドライバ７１のゲートに接続され、反転入力端子（−）に基準電圧発生回路８５から基準電圧Ｖｒｅｆが印加され、非反転入力端子（＋）に出力電圧Ｖｏｕｔを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
定電圧発生回路８３において、基準電圧発生回路８５として、本発明を構成する内部回路としての基準電圧発生回路、例えば図５を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路８６として、本発明を構成する内部回路としての差動増幅回路、例えば図４を参照して説明した差動増幅回路を備えている。また、抵抗Ｒ１，Ｒ２からなる分割抵抗回路として、本発明を構成する内部回路としての分割抵抗回路、例えば図６及び図７を参照して説明した分割抵抗回路を備えている。
本発明を構成する内部回路としての基準電圧発生回路、差動増幅回路及び分割抵抗回路は、パッケージ応力に起因する出力の変動を防止できるので、電圧検出回路８３はパッケージ応力に起因する出力信号の変動を防止できる。
図９は電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路９１において、符号９２は演算増幅器で、その反転入力端子（−）に基準電圧発生回路９３が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）９４から入力される測定すべき端子の電圧が分割抵抗Ｒ１，Ｒ２によって分割されて差動増幅回路９２の非反転入力端子（＋）に入力される。差動増幅回路９２の出力は出力端子（Ｖｏｕｔ）９５を介して外部に出力される。
電圧検出回路９１では、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは差動増幅回路９２の出力がハイレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると差動増幅回路９２の出力がロウレベルになる。
電圧検出回路９１において、基準電圧発生回路９３として、本発明を構成する内部回路としての基準電圧発生回路、例えば図５を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路９２として、本発明を構成する内部回路としての差動増幅回路、例えば図４を参照して説明した差動増幅回路を備えている。また、抵抗Ｒ１，Ｒ２からなる分割抵抗回路として、本発明を構成する内部回路としての分割抵抗回路、例えば図６及び図７を参照して説明した分割抵抗回路を備えている。
本発明を構成する内部回路としての基準電圧発生回路、差動増幅回路及び分割抵抗回路は、パッケージ応力に起因する出力の変動を防止できるので、電圧検出回路９１はパッケージ応力に起因する出力信号の変動を防止できる。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数、などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
本発明は、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置に応用できる。
１，１５ 半導体装置
５ 半導体チップ
１３ 封止樹脂
７１ 抵抗体
８３ 定電圧発生回路
８５，９３ 基準電圧発生回路
８６，９２ 差動増幅回路
９１ 電圧検出回路
Ｒ１，Ｒ２ 分割抵抗回路を構成する抵抗
Ｐｃｈ４１，Ｐｃｈ４２ 差動入力用トランジスタ
Ｎｃｈ４３，Ｎｃｈ４４ カレントミラー回路を構成するトランジスタ
Ｎｃｈ５１ デプレッション型ＭＯＳＦＥＴ
Ｎｃｈ５２ エンハンスメント型ＭＯＳＦＥＴ
特開平１１−１４５３４４号公報 特開平１０−１８９８７５号公報 特開平６−９７３６８号公報

Claims (7)

  1. 内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置において、
    前記内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものであり、
    前記チップタブの平面サイズは前記半導体チップの平面サイズよりも小さく、
    上方から見て前記チップタブの配置位置の全部が前記半導体チップの配置位置と重なり、かつ、前記封止樹脂に起因して前記半導体チップに加わる応力の大きさが前記チップタブ上で均一になる位置関係で前記チップタブの周縁と前記半導体チップの周縁は間隔をもって配置されており、
    前記回路部品は前記半導体チップ内部で前記チップタブ上に配置されていることを特徴とする半導体装置。
  2. 前記内部回路はカレントミラー回路及び一対の差動入力用トランジスタを備えた差動増幅回路であり、前記回路部品は前記カレントミラー回路を構成するトランジスタ及び前記差動入力用トランジスタである請求項１に記載の半導体装置。
  3. 前記内部回路は、ゲートとソースが接続されたデプレッション型ＭＯＳＦＥＴと１つ又は複数のエンハンスメント型ＭＯＳＦＥＴであり、前記デプレッション型ＭＯＳＦＥＴを定電流源とし、前記デプレッション型ＭＯＳＦＥＴに前記エンハンスメント型ＭＯＳＦＥＴが直列接続されて形成された基準電圧発生回路であり、前記回路部品は前記デプレッション型ＭＯＳＦＥＴ及び前記エンハンスメント型ＭＯＳＦＥＴである請求項１に記載の半導体装置。
  4. 前記差動増幅回路は請求項３に記載された前記基準電圧発生回路が出力する基準電圧を入力電圧とする請求項２に記載の半導体装置。
  5. 前記内部回路は分割抵抗回路であり、前記回路部品は前記分割抵抗回路を構成する抵抗体である請求項１に記載の半導体装置。
  6. 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置において、
    前記差動増幅回路として請求項２に記載された差動増幅回路を備え、前記基準電圧発生回路として請求項３に記載された基準電圧発生回路を備え、もしくは前記分割抵抗回路として請求項５に記載された分割抵抗回路を備え、又はそれら複数もしくは全部を備えていることを特徴とする半導体装置。
  7. 入力電圧を所定の電圧に変換して出力電圧として出力する際に出力電圧の制御を行なうための出力ドライバと、前記出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割電圧と前記基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、
    前記差動増幅回路として請求項２に記載された差動増幅回路を備え、前記基準電圧発生回路として請求項３に記載された基準電圧発生回路を備え、もしくは前記分割抵抗回路として請求項５に記載された分割抵抗回路を備え、又はそれら複数もしくは全部を備えていることを特徴とする半導体装置。
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