JP2012049216A - ヘテロ接合電界効果トランジスタの製造方法 - Google Patents

Abstract

【課題】電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタの製造方法の提供を目的とする。
【解決手段】本発明に係るヘテロ接合電界効果トランジスタの製造方法は、（ａ）チャネル層３０、バリア層４０、キャップ層５０が順に積層された積層体を備える窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層上にＳｉを含まないキャップ膜１１０を形成する工程と、（ｃ）工程（ｂ）の後、前記窒化物半導体層に選択的に不純物を注入し、熱処理により前記不純物を活性化して不純物領域６０を形成する工程と、（ｄ）工程（ｃ）の後、キャップ膜１１０を除去して不純物領域６０上にソース電極８０及びドレイン電極９０を形成する工程と、（ｅ）前記窒化物半導体層の少なくとも一部を除去した領域にゲート電極１００を形成する工程と、を備える。
【選択図】図４

Description

この発明は、窒化物を含む半導体からなるヘテロ接合電界効果トランジスタの製造方法に関するものである。

従来の窒化物半導体からなるヘテロ接合電界効果トランジスタ（ヘテロ接合ＦＥＴ：Field Effect Transistor）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルス電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、実際に高周波で動作させた際にＤＣ特性から予測できる出力や効率に比べてドレイン電流が大きく減少してしまう。

電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには最も強く電界がかかるゲート電極／半導体界面を半導体表面から遠ざけることが効果的である。そのため、半導体表面のゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。そして、リセス部分の深さは深ければ深いほど、ゲート電極／半導体界面を半導体表面から遠ざけるため効果が大きい。

しかし、リセスゲート構造を形成するためには、ゲート電極直下の半導体層のリセス深さを制御性良くエッチングする必要があり、エッチングレートのみでこれを制御することは難しい。

そこで、ＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合ＦＥＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が多く用いられている（例えば、非特許文献１参照）。

IEEE EDL, VOL.29, NO.4, APRIL 2008, p303

ＡｌＧａＮやＧａＮの層中の特に表面側には、エピタキシャル成長やトランジスタを作製するプロセス中に多くのｎ型不純物が混入している。ＡｌＧａＮによる分極の効果が有効に働く領域は空乏層になるため、この領域に存在するｎ型不純物は活性化されず、電流のリークパスにはならない。

しかし、ＡｌＧａＮから遠く離れた領域では分極の効果が及ばないため、この領域に混入したｎ型不純物は活性化されてキャリアとなり、電流のリークパスとなりうる。

従って、ＡｌＧａＮの分極の効果が及ばないほど最表面のＧａＮキャップ層が厚い場合、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際に、ゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下に繋がる耐圧の低下や、ノイズ特性の劣化、信頼性の低下などが生じる。

そこで、本発明は上述の問題点に鑑み、電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタの製造方法の提供を目的とする。

本発明に係るヘテロ接合電界効果トランジスタの製造方法は、（ａ）チャネル層、バリア層、キャップ層が順に積層された積層体を備える窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層上にＳｉを含まないキャップ膜を形成する工程と、（ｃ）前記工程（ｂ）の後、前記窒化物半導体層に選択的に不純物を注入し、熱処理により前記不純物を活性化して不純物領域を形成する工程と、（ｄ）前記工程（ｃ）の後、前記キャップ膜を除去して前記ドーピング領域上にソース電極及びドレイン電極を形成する工程と、（ｅ）前記窒化物半導体層の少なくとも一部を除去した領域にゲート電極を形成する工程と、を備える。

本発明に係るヘテロ接合電界効果トランジスタの製造方法では、前記窒化物半導体層上にＳｉを含まないキャップ膜を形成するため、その後の熱処理工程でキャップ膜から窒化物半導体層にＳｉが混入することがなく、厚いキャップ膜を用いた場合でもゲートリーク電流を低減することができるため、電流コラプスの抑制とゲートリーク電流の低減の両立が可能である。

実施の形態１に係るヘテロ接合電界効果トランジスタの構成を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 キャップ層の厚さとゲート電流及びゲート端電界強度との関係を示した図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの変形例の構成を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの変形例の構成を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの変形例の構成を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの変形例の構成を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの変形例の構成を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの変形例の構成を示す断面図である。 実施の形態１に係るヘテロ接合電界効果トランジスタの変形例の製造工程を示す断面図である。 実施の形態２に係るヘテロ接合電界効果トランジスタの構成を示す断面図である。 実施の形態２に係るヘテロ接合電界効果トランジスタの製造工程を示す断面図である。 本発明に係るヘテロ接合電界効果トランジスタの構成を示す断面図である。

（実施の形態１）
＜前提技術＞
非特許文献１のようなＧａＮ／ＡｌＧａＮ／ＧａＮ構造では、最上層にＧａＮ層を形成した分だけ半導体表面からチャネルとなる２次元電子ガスが発生するＡｌＧａＮ／ＧａＮ界面までの距離が長くなる。そのため、ＧａＮキャップ層を形成しない従来の構造で一般的に用いられている、半導体表面に電極金属を堆積し合金化したソース/ドレイン電極によっては十分に低い抵抗が得られない。

そこで、非特許文献１では、ソース／ドレイン電極を形成する領域のＧａＮ層及びＡｌＧａＮ層を除去した後、その領域にソース／ドレイン電極を形成することによって、低抵抗な電極を実現している。しかしながら、ソース／ドレイン電極はゲート電極に比べて広い領域を占めるため、ＧａＮ層及びＡｌＧａＮ層を除去したことによって生じる段差はソース／ドレイン電極形成後のプロセス安定性に悪影響を及ぼし、歩留まりの低下をもたらすことが懸念される。

「Phys. Status Solidi, C3, p.2364 2006」に示すＳｉイオン注入ドーピング技術は、半導体表面に段差を形成することなく、ソース／ドレイン電極領域のみを低抵抗化できるため、ＧａＮ／ＡｌＧａＮ／ＧａＮ構造において低抵抗なソース／ドレイン電極を形成するための有効な手段の一つとなる。ただし、Ｓｉイオン注入ドーピング技術では注入したＳｉイオンを活性化させるための熱処理時のキャップ膜としてＳｉＮを使うことが一般的であり、このプロセスではＧａＮやＡｌＧａＮの結晶が成長する際とほぼ同等の１０００℃を超える温度で処理するため、ソース／ドレイン電極領域以外の半導体層中にｎ型のドーパントとして振舞うＳｉが混入し活性化する恐れがある。ＧａＮキャップ層を形成しない従来のＡｌＧａＮ／ＧａＮ構造では、表面側のＡｌＧａＮバリア層中にＳｉが混入し、それが活性化されても、ＡｌＧａＮバリア層に発生する分極の効果によってＡｌＧａＮバリア層は空乏化されるため、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた場合でも、ゲート電極とドレイン電極の間にリーク電流は発生しない。一方、表面にＧａＮキャップ層を形成したヘテロ接合ＦＥＴでは、ＡｌＧａＮバリア層に発生する分極の効果が及ばないほどＧａＮキャップ層が厚い場合、ＧａＮキャップ層の表面側の領域は空乏化されないため、その領域に混入し活性化したＳｉからキャリアが発生して電流のリークパスとなりうる。

そこで、本発明は注入したＳｉイオンを活性化させるための熱処理時のキャップ膜の材料を工夫することによってリーク電流の低減を図る。

＜構成＞
図１は、本実施の形態に係るヘテロ接合電界効果トランジスタ（ヘテロ接合ＦＥＴ）の構成を示す断面図である。

実施の形態１に係るヘテロ接合ＦＥＴは、ＳｉＣからなる半絶縁性基板１０と、ＳｉＣ基板１０上に形成されたバッファ層２０と、バッファ層２０上に形成されたＧａＮからなるチャネル層３０と、チャネル層３０上に形成されたＡｌＧａＮからなるバリア層４０と、バリア層４０上に形成されたＮｉ／Ａｕからなるゲート電極１００及びＧａＮからなる厚さが２８ｎｍより大きい（後述するように本発明によってこれが可能となる）キャップ層５０と、キャップ層５０上に形成されたＴｉ／Ａｌからなるソース電極８０及びドレイン電極９０と、素子分離領域７０と、ソース／ドレイン電極８０，９０の下部においてチャネル層３０、バリア層４０、キャップ層５０に形成された高濃度不純物領域６０とを備えている。

ゲート電極１００はキャップ層５０を除去した領域に形成され、ゲート電極１００の下面はバリア層４０の上面と接するように形成されている。高濃度不純物領域６０はｎ型不純物としてＳｉイオンがドーピングされた領域であり、ソース／ドレイン電極８０，９０の抵抗を抑える効果を奏する。

＜工程＞
図２〜図９は、実施の形態１に係るヘテロ接合ＦＥＴの製造工程の一例を示した図である。これらの図において、図１の構成要素と同一又は対応する構成要素には同一の符号を付している。以下、実施の形態１に係るヘテロ接合ＦＥＴの製造工程を図２〜図９に沿って説明する。

まず、半絶縁性基板１０上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用し、窒化物半導体層としてバッファ層２０、ＧａＮからなるチャネル層３０、ＡｌＧａＮからなるバリア層４０、ＧａＮからなる厚さが２８ｎｍより大きいキャップ層５０をそれぞれ下から順にエピタキシャル成長させる（図２）。

次に、キャップ層５０上にＡｌＮ等のＳｉを含まない材料からなるキャップ膜１１０を、スパッタ法等を用いて堆積する（図３）。なお、スパッタ法以外の形成方法として、図２のエピタキシャル層成長時に最上層としてキャップ膜１１０を成長させても良い。或いは、エピタキシャル層成長後にＣＶＤ法やＥＢ蒸着法等で形成しても良い。

その後、レジストマスク１２０を形成して、ソース／ドレイン電極８０，９０を形成する領域の下側の少なくとも一部の半導体層内に、例えばイオン注入法を用いてＳｉイオンを打ち込む。注入ドーズ量は１×１０¹³〜１×１０¹⁷（ｃｍ^-2）、注入エネルギーは１０〜１０００（ｋｅＶ）とする。それから熱処理を行って注入したＳｉイオンを活性化させ、高濃度不純物領域６０が形成される（図４）。

次に、ＫＯＨ等を用いたウェットエッチングによってキャップ膜１１０を除去する（図５）。そして、Ｔｉ／Ａｌからなるソース電極８０及びドレイン電極９０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図６）。

次に、トランジスタを作製する領域外のチャネル層３０、バリア層４０、キャップ層５０に、例えばイオン注入法やエッチングなどを用いて素子分離領域７０を形成する（図７）。

そして、レジストマスク１３０を形成して、Ｃｌ₂等を用いたドライエッチング法等によってゲート電極１００を形成する領域のキャップ層５０を除去する（図８）。キャップ層５０とバリア層４０のＡｌ組成比が異なる場合には、エッチングの際にＣｌ₂等の塩素系のガスに加えて例えば酸素やＳＦ₆等のフッ素系のガスを用いることによって、選択的にキャップ層５０だけエッチングすることが可能となり、エッチング深さの制御性が向上する。

レジストマスク１３０を除去した後、Ｎｉ／Ａｕからなるゲート電極１００を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図９）。

以上の工程により、図１に示す構造のヘテロ接合ＦＥＴを作製できる。以上ではトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜や配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。

＜キャップ層＞
上述の方法で作製したヘテロ接合ＦＥＴでは、ＧａＮキャップ層５０が２８ｎｍよりも厚い場合でも、注入したＳｉイオンを活性化させる熱処理時のキャップ膜１１０にＳｉを含まないＡｌＮ等の材料を用いているので、ゲートリーク電流を十分に低く保つことができる。以下にその理由を説明する。

図１に示す構造でＧａＮキャップ層５０の厚さが０、２０、５０、１００ｎｍと異なる4種類のヘテロ接合ＦＥＴを図２〜図９に示す方法で作製し、ゲート電極１００とドレイン電極９０の間に−１０Ｖの電圧を印加したときの電流値を測定して図１０に示した。なお、キャップ膜１１０にはＡｌＮではなくＳｉＮを用いる。

図１０に示すように、ＧａＮキャップ層５０が２０ｎｍよりも薄い場合には、ゲートリーク電流は２．０×１０^-6（Ａ／ｍｍ）以下の十分に低い値であった。それに対して、ＧａＮキャップ層５０が５０ｎｍよりも厚い場合のゲートリーク電流は、２０ｎｍ以下の場合よりも２桁程度大きい１．０×１０^-4（Ａ／ｍｍ）程度もあり、耐圧や信頼性の劣化が懸念される。

このように大きなゲートリーク電流が発生する要因としては、注入したＳｉイオンを活性化するための熱処理時にキャップ膜１１０のＳｉＮからＧａＮキャップ層５０中の特に表面側にＳｉが混入し、このＳｉがキャリアとして振舞うことが挙げられる。ＧａＮキャップ層５０のＡｌＧａＮ層４０側の領域は、ＡｌＧａＮバリア層４０による分極の効果を受けて空乏化されるため、ＧａＮに対してｎ型不純物となるＳｉが混入して活性化したとしてもキャリアは発生せず、リークパスにならない。すなわち、ＧａＮキャップ層５０がＡｌＧａＮバリア層４０に生じる分極の効果が及ぶほど薄い場合には、ＧａＮキャップ層５０中にｎ型不純物が混入してもリーク電流が発生しないことになる。

それに対して、ＧａＮキャップ層５０が厚く、表面側にＡｌＧａＮ層４０による分極の効果が及ばない領域が存在する場合、その領域は空乏化されないため、ｎ型不純物が混入するとキャリアが発生する。従って、その領域がリークパスとなり大きなリーク電流が発生する。

図１０には、この効果によるゲートリーク電流値を計算した結果も示している。この計算では、まずＧａＮキャップ層５０の表面側に発生するキャリア濃度を、ＧａＮキャップ層５０の厚さが異なる構造において、ポアソン方程式を用いて計算したバンド構造から導いた。続いて、それらを用いてゲート電極１００からＧａＮキャップ層５０中にショットキー障壁をトンネルして流れる電流を計算した。最後に、ＧａＮキャップ層５０を形成していない場合の実際のヘテロ接合ＦＥＴにおける電流値を、ＧａＮキャップ層５０以外を流れる電流値と仮定して計算したトンネル電流に足し合わせ、図１０にプロットした。計算値は実測値とよく一致し、またこの計算結果により、ＧａＮキャップ層５０の厚さが２８ｎｍより厚い場合に大きなリーク電流が発生することがわかった。つまり、ＡｌＧａＮバリア層４０に生じる分極の効果が及ぶ領域は、ＧａＮキャップ層５０のうちＡｌＧａＮバリア層４０から２８ｎｍ以内の範囲のみであり、それよりも表面側にＳｉ等のｎ型不純物が混入した場合には、キャリアが発生してリーク電流の要因となる。

なお、図１０には、ＧａＮキャップ層５０の厚さが異なる場合のドレイン電極９０側のゲート電極端に生じる電界強度を、ポアソン方程式を解いて計算した結果も示している。電流コラプスは、ゲート電極端に生じる電界強度が強いほど大きくなるため、本計算結果よりＧａＮキャップ層５０が厚いほど、電流コラプスを抑制する観点からは好ましい構造であることが分かる。つまり、電流コラプスの抑制とゲートリーク電流の抑制は、ＧａＮキャップ層５０の厚さに関してトレードオフの関係にあるといえる。

このトレードオフから脱却するためには、ＧａＮキャップ層５０のうちＡｌＧａＮバリア層５０から２８ｎｍより離れた領域にＳｉ等のｎ型不純物が混入することを抑制する必要がある。注入したＳｉイオンを活性化する際の熱処理は、窒化物半導体のエピタキシャル成長温度に近い１０００℃を超える温度で行なう必要があるため、ｎ型不純物であるＳｉを構成元素に持つＳｉＮ等をキャップ膜１１０として用いるとＳｉが半導体層へ拡散する可能性が高く、上述したリーク電流の原因となる。したがって、ＧａＮキャップ層５０の厚さを２８ｎｍより大きくしたうえで活性化熱処理時のキャップ膜１１０にＳｉを含まないＡｌＮ等からなる膜を用いることによって、電流コラプスを抑制すると共にゲートリーク電流も低減することが可能となる。

＜変形例１＞
キャップ膜１１０にはＳｉを含まない材料を用いることにより、熱処理工程においてＧａＮキャップ中へＳｉが混入することを防ぐことが出来る。よって、キャップ膜１１０の材料は例示したＡｌＮに限らず、ＢＮやダイヤモンド、ＤＬＣ（Diamond Like Carbon）、ＡｌＯ_x，ＡｌＯ_xＮ_y，ＭｇＯ_x等を用いても良い。また、これらのうち１種類以上の複数の膜を重ねて用いても良い。

また、上述の説明ではＳｉイオンを注入する際のキャップ膜を注入後のＳｉイオンを活性化させる熱処理工程のキャップ膜としても用いたが、これらは異なる膜であっても良い。すなわち、Ｓｉイオン注入が終わった後にキャップ膜を一度除去し、再度同一の材料若しくは異なる材料からなる活性化熱処理時のキャップ膜を堆積しなおしても良い。このようにキャップ膜を堆積しなおす場合には、少なくとも活性化熱処理時のキャップ膜にＳｉを含まない材料の膜を用いればよく、Ｓｉイオン注入時のキャップ膜としては、従来と同様にＳｉＮ等のＳｉを含む材料を用いることも出来る。とはいえ、Ｓｉイオン注入時にも活性加熱処理時に比べると低温ではあるが基板の温度は上昇するため、Ｓｉを含む材料をキャップ膜として用いる場合には半導体層中へＳｉが僅かに混入する可能性があり、Ｓｉを含まない材料のキャップ膜を用いた方が好ましい。

＜変形例２＞
半絶縁性基板１０にはＳｉＣの他、Ｓｉ、サファイア、ＧａＮ，ＡｌＮ等を用いることが可能である。ＧａＮを用いた場合には、半絶縁性基板１０上にバッファ層２０を形成しなくとも、その上にチャネル層３０等を形成することが出来るため、バッファ層２０の形成は任意である。

＜変形例３＞
高濃度不純物領域６０は、ｎ型不純物が高濃度で含まれている限りドーパントは必ずしもＳｉである必要はなく、例えば酸素等でも良い。また、図１、図４において、高濃度不純物領域６０は半導体表面からチャネル層３０にいたる領域まで形成されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極８０及びドレイン電極９０の下側の少なくとも一部の半導体層内に形成されていれば良い。

ドーパントの変更や、注入領域、注入深さの制御は、図４に示すＳｉイオン注入時の注入イオン種やマスクパターン、注入エネルギー、ドーズ量を変更することで可能である。

＜変形例４＞
ソース／ドレイン電極８０、９０は必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られる限り、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属や、これらから構成される多層膜で形成されていてもよい。

このような構造のソース／ドレイン電極８０、９０は、図６に示すソース／ドレイン電極８０、９０の形成時に、Ｔｉ／Ａｌに替えて例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。

＜変形例５＞
ゲート電極１００は必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ₂などのシリサイド、ＴｉＮ，ＷＮなどの窒化物金属、またはこれらから構成される多層膜であっても良い。

このような構造のゲート電極１００は、図９に示すゲート電極の形成工程で、Ｎｉ／Ａｕに替えて例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属や、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ₂等のシリサイド、ＴｉＮ、ＷＮ等の窒化物金属、またはこれらから構成される多層膜からなるゲート電極１００を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。

＜変形例６＞
ゲート電極１００の底面はキャップ層５０の表面と接していなければ、キャップ層５０の表面と接触している場合に比べて電流コラプスを抑制することができる。そのため、ゲート電極１００の底面は必ずしもバリア層４０と接している必要はなく、例えば、キャップ層５０の内部と接触した構造（図１１）や、バリア層４０の内部と接触した構造（図１２）でもよい。

ただし、ゲート電極１００直下の半導体層を制御性よくエッチングするには、構造の異なる層をエッチングする際のエッチングレートの違いを用いて行なうことが好ましく、その場合には、図１、９に示すようにゲート電極１００の底面がバリア層４０の上面と接する構造がより好ましい。

図１１，１２に示すようなゲート構造のへテロ接合ＦＥＴは、図８に示すエッチング工程でエッチング時間やガス流量を調整し、所望のエッチング深さにすることによって作製することができる。

＜変形例７＞
また、ゲート電極はその断面が四角形のものに限らず、例えば図１３に示すゲート電極１０１のようにバリア層４０と接触する領域を小さくした、Ｔ型もしくはＹ型構造でも良い。このような構造にすることにより、ゲート電極１０１が半導体層と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。

また、図１４に示すように、ゲート電極１０１の庇部がキャップ層５０の表面と接するように形成しても構わない。このような構造にすることによって、高電圧動作時にゲート電極１０１のドレイン電極９０側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。

又、図１４に示したゲート電極１０１の構造において、少なくともゲート電極１０１の庇部との間を含むキャップ層５０の表面に、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等からなる絶縁膜１５０を形成した図１５に示すような構造にしても良い。このような構造にすることによって、高電圧動作時にゲート電極１０１のドレイン電極９０側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。

さらに、図１６に示すように絶縁膜１５０をゲート電極１０１の庇部とキャップ層５０の間のみに形成することによって、ソース電極８０とゲート電極１０１の間や、ゲート電極１０１とドレイン電極９０の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することが出来る。

図１６に示すゲート電極１０１は、図９のゲート電極形成工程において、エッチング領域よりも広いレジストパターンを用いて蒸着法などにより電極を堆積することにより形成される。

また、図８に示すキャップ層５０をエッチングする前工程で、例えば蒸着法やプラズマＣＶＤ法等を用いて、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物などからなる絶縁膜１５０を堆積し（図１７）、その後ゲート電極１０１を形成することにより、図１５に示す構造のヘテロ接合ＦＥＴを作製できる。

さらに、図１５に示す構造のヘテロ接合ＦＥＴを形成した後、フッ酸などを用いたウェットエッチングによって絶縁膜１５０を全て除去することにより、図１３に示す構造のヘテロ接合ＦＥＴを作製できる。また、ウェットエッチングの処理条件（時間や濃度）を調整することにより、ゲート電極１０１の庇部とキャップ層５０の間にのみ絶縁膜１５０を残した図１６に示す構造のヘテロ接合ＦＥＴを作製できる。

＜効果＞
本実施の形態に係るヘテロ接合電界効果トランジスタの製造方法は、（ａ）チャネル層３０、バリア層４０、キャップ層５０が順に積層された積層体を備える窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層上にＳｉを含まないキャップ膜１１０を形成する工程と、（ｃ）工程（ｂ）の後、前記窒化物半導体層に選択的に不純物を注入し、熱処理により前記不純物を活性化して高濃度不純物領域６０（不純物領域）を形成する工程と、（ｄ）工程（ｃ）の後、キャップ膜１１０を除去して高濃度不純物領域６０上にソース電極８０及びドレイン電極９０を形成する工程と、（ｅ）前記窒化物半導体層の少なくとも一部を除去した領域にゲート電極１００を形成する工程とを備える。Ｓｉを含まないキャップ膜１１０を形成することにより、工程（ｃ）の熱処理においてキャップ膜１１０から窒化物半導体層にＳｉが混入することがなく、厚いキャップ膜１１０を用いた場合でもゲートリーク電流を低減することができるため、電流コラプスの抑制とゲートリーク電流の低減の両立が可能である。

また、工程（ａ）でキャップ層５０の厚みを２８ｎｍよりも大きくすることにより、電流コラプスを抑制することが可能である。

さらに、工程（ｅ）で、キャップ層５０を除去してゲート電極１００の底部がバリア層４０の上面と接するようにゲート電極１００を形成する場合、キャップ層５０とバリア層４０のエッチングレートの違いを利用して制御性良くエッチングすることができるため、歩留りが向上する。

また、工程（ｃ）でＳｉを不純物として窒化物半導体層に注入することにより、ソース／ドレイン電極８０，９０の抵抗を低減することができる。

さらに、工程（ｂ）でＡｌＮを材料とするキャップ膜１１０を形成することにより、工程（ｃ）の熱処理においてキャップ膜１１０から窒化物半導体層にＳｉが混入することがなく、厚いキャップ膜１１０を用いた場合でもゲートリーク電流を低減することができるため、電流コラプスの抑制とゲートリーク電流の低減の両立が可能である。

（実施の形態２）
図１８は、実施の形態２に係るヘテロ接合ＦＥＴの構成を示す断面図である。図１８において、図１と同一又は対応する構成要素には同一の参照符号を付している。実施の形態２に係るヘテロ接合ＦＥＴでは、チャネル層３０とバリア層４０の間に、これらの層を形成する材料よりもバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１４０が形成されている。これ以外の構成は実施の形態１と同様であるため、説明を省略する。

スペーサ層１４０を設けることにより、チャネル層３０のバリア層４０側に発生する２次元電子ガス（２ＤＥＧ）の閉じ込め効果を大きくできるため、濃度が増大し、また合金散乱も減少するため移動度が向上し、トランジスタの大電流化さらには高出力化を図ることが出来る。

実施の形態２に係るヘテロ接合ＦＥＴでは、図２に示すチャネル層３０をエピタキシャル成長させた後に、チャネル層３０、バリア層４０を形成する材料よりもバンドギャップが大きい材料を用いてスペーサ層１１０を形成する（図１９）。その後は実施の形態１と同様にして、図１８に示すヘテロ接合ＦＥＴが形成される。

＜変形例＞
チャネル層３０、スペーサ層１４０、バリア層４０、キャップ層５０のバンドギャップをそれぞれＢ₃₀，Ｂ₁₄₀，Ｂ₄₀，Ｂ₅₀としたとき、これらがＢ₃₀＜Ｂ₄₀＜Ｂ₁₀₀、Ｂ₅₀＜Ｂ₄₀という関係にあれば、ヘテロ接合ＦＥＴを動作させ、且つスペーサ層１４０による２次元電子ガスの濃度及び移動度を向上させ、且つ選択的にゲート電極１００の領域のキャップ層５０のみを除去することが出来る。よって、必ずしもキャップ層５０をＧａＮ、バリア層４０をＡｌＧａＮとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されていれば良い。

例えば、チャネル層３０、スペーサ層１４０、バリア層４０、キャップ層５０を構成する化合物半導体をそれぞれＡｌ_X30Ｇａ_1-X30Ｎ、Ａｌ_X140Ｇａ_1-X140Ｎ、Ａｌ_X40Ｇａ_1-X40Ｎ、Ａｌ_X50Ｇａ_1-X50Ｎとすると、０≦Ｘ₃₀＜１、０＜Ｘ₁₄₀≦１、０＜Ｘ₄₀≦１、０≦Ｘ₅₀＜１、Ｘ₃₀＜Ｘ₄₀＜Ｘ_140、Ｘ₅₀≦Ｘ₄₀という関係を満たす化合物半導体で構成されていれば良い。さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類からなる化合物半導体で構成されていても良い。

但し、チャネル層３０、スペーサ層１４０、バリア層４０、キャップ層５０は、ＡｌとＧａとＮのうちＮを含む少なくとも２元素から成る化合物で構成される場合、バリア層４０に大きな分極効果が発生するためチャネル層３０のバリア層４０側に高濃度の２次元電子ガスを発生させることができ、トランジスタの大電流化や高出力化に有利である。

又、ヘテロ接合ＦＥＴは、チャネル層３０に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。Ａｌ_XＧａ_1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３０をＡｌ_X30Ｇａ_1-X30Ｎで構成する場合、よりＡｌ組成が高い（Ｘ₃₀が１に近い）方が好ましい。又、バリア層４０に用いる半導体材料のバンドギャップが大きいほど、バリア層４０を介してゲート電極１００からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４０として用いるＡｌ_X40Ｇａ_1-X40Ｎも同様に、よりＡｌ組成が高いほうが好ましい。

又、チャネル層３０、スペーサ層１４０、バリア層４０、キャップ層５０は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。

図１９に示すチャネル層３０、スペーサ層１４０、バリア層４０、キャップ層５０のエピタキシャル成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは不純物の原料ガスとなるシランや酸素などの流量や圧力、温度、時間を調整してチャネル層３０、バリア層４０、キャップ層５０を所望の組成、膜厚、ドーピング濃度に形成することによって、上述した様々な構成のヘテロ接合ＦＥＴが形成される。

＜効果＞
本実施の形態のヘテロ接合ＦＥＴでは、チャネル層３０とバリア層４０の間にこれらの層を形成する材料よりもバンドギャップが大きい材料からなるスペーサ層１４０が形成されるため、チャネル層３０のバリア層４０側に発生する２次元電子ガスの閉じ込め効果を大きくできるため、濃度が増大し、また合金散乱も減少するため移動度が向上し、トランジスタの大電流化さらには高出力化を図ることが出来る。

（その他）
以上、本発明を種々の実施例について説明したが、変形例を含めたこれらの実施例を適宜に組み合わせて本発明を実施することが可能である。例えば図２０に示すように、Ｔ型形状のゲート電極１０１の底面がバリア層４０内に位置する構成とし、ゲート電極１０１の庇部との間を含むキャップ層５０の表面に絶縁膜１５０が形成されたヘテロ接合ＦＥＴとしても良い。

また、種々の実施例で製造工程を説明したが、工程は適宜入れ替えても良い。例えば、ソース電極／ドレイン電極８０，９０を形成する前に、素子分離領域７０を形成しても構わない。

１０ 半絶縁性基板、２０ バッファ層、３０ チャネル層、４０ バリア層、５０ キャップ層、６０ 高濃度ドーピング領域、７０ 素子分離領域、８０ ソース電極、９０ ドレイン電極、１００，１０１ ゲート電極、１１０ キャップ膜、１２０，１３０ レジストマスク、１４０ スペーサ層、１５０ 絶縁膜。

Claims (5)

1. （ａ）チャネル層、バリア層、キャップ層が順に積層された積層体を備える窒化物半導体層を準備する工程と、
   （ｂ）前記窒化物半導体層上にＳｉを含まないキャップ膜を形成する工程と、
   （ｃ）前記工程（ｂ）の後、前記窒化物半導体層に選択的に不純物を注入し、熱処理により前記不純物を活性化して不純物領域を形成する工程と、
   （ｄ）前記工程（ｃ）の後、前記キャップ膜を除去して前記不純物領域上にソース電極及びドレイン電極を形成する工程と、
   （ｅ）前記窒化物半導体層の少なくとも一部を除去した領域にゲート電極を形成する工程と、
   を備えたヘテロ接合電界効果トランジスタの製造方法。
2. 前記工程（ａ）は、厚みが２８ｎｍよりも大きい前記キャップ層を備える前記窒化物半導体層を準備する工程である、請求項１に記載のヘテロ接合電界効果トランジスタの製造方法。
3. 前記工程（ｅ）は、前記キャップ層を除去して前記ゲート電極の底部が前記バリア層の上面と接するように前記ゲート電極を形成する工程である、請求項１又は２に記載のヘテロ接合電界効果トランジスタの製造方法。
4. 前記工程（ｃ）は、Ｓｉを前記不純物として前記窒化物半導体層に注入する工程である、請求項１〜３のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
5. 前記工程（ｂ）はＡｌＮを材料とする前記キャップ膜を形成する工程である、請求項１〜４のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。

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