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TWI567744B - 半導體裝置的操作方法 - Google Patents

半導體裝置的操作方法 Download PDF

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TWI567744B
TWI567744B TW101114626A TW101114626A TWI567744B TW I567744 B TWI567744 B TW I567744B TW 101114626 A TW101114626 A TW 101114626A TW 101114626 A TW101114626 A TW 101114626A TW I567744 B TWI567744 B TW I567744B
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Inventor
朴鎮壽
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愛思開海力士有限公司
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Description

半導體裝置的操作方法 相關申請案的交叉參考
本案聲明擁有公元2011年4月26日提出申請的韓國專利申請案號10-2011-0038986之優先權，其整個內容在此援用作為參考。
本發明係關於一種半導體裝置的操作方法，尤其係關於一種程式化方法。
半導體裝置的操作可分類為程式、讀取及抹除操作。
程式操作係指藉供應一高的程式電壓(例如20V)到耦接至記憶單元的字元線而提高記憶單元的閾電壓之操作。讀取操作係指供應一高的程式電壓到耦接至記憶單元的字元線而依照記憶單元的閾電壓是否高於或低於驗證電壓決定記憶單元的程式狀態之操作。抹除操作係指藉供應一抹除電壓到井(well)而降低記憶單元的閾電壓的操作。
可被程式為一個狀態的記憶單元被稱為單層單元(SLC)，可被程式為複數個狀態的記憶單元被稱為多層單元(MLC)。
MLC正被使用在半導體裝置中，因為MLC更適於一較高的容量。MLC之程式操作將說明於下。
第1A及1B圖係顯示先前技術程式化方法的曲線圖。更具體言之，下面將說明以第一、第二、及第三狀態P1,P2及P3程式一個記憶單元的方法。
參照第1A圖，在一特定記憶單元區塊之所有記憶單元被抹除之後，在從記憶單元區塊之頁面中選取的一分頁上，一最低有效位元(LSB)程式操作被執行在從記憶單元區塊之頁面中選擇的一頁面上(更具體上，一頁係耦接到相同字元線之記憶單元群組)。LSB程式操作被執行，而提高以第二狀態P2或以高於第二狀態P2的第三狀態P3待程式化的記憶單元之閾電壓。在以第二或第三狀態P2或P3待程式的記憶單元之閾電壓被提高後，最高有效位元(MSB)程式操作在被選取頁面上執行。
MSB程式操作被執行，而提高以高於抹除狀態ER但低於第二狀態P2或第三狀態或P3的第一狀態P1待程式化的記憶單元之閾電壓。更具體言之，從抹除狀態ER的記憶單元區塊中以第一狀態P1待程式化的記憶單元之閾電壓，係藉執行MSB程式操作而提高。又，從LSB程式操作已經被執行的記憶單元中以第二狀態P2或第三狀態P3待程式化的記憶單元之閾電壓，係藉執行MSB程式操作而提高。
尤其，在對記憶單元程式化為第三狀態P3的程式操作中，使用高的程式電壓因為相關記憶單元的閾電壓係從抹除狀態ER成階狀地提高到第三狀態P3。
但是，已被程式化的記憶單元之閾電壓可被位移，因為在靠近選取之字元線的記憶單元上之干涉受供應到選取之字元線的程式電壓的增加而進一步提高。若記憶單元之閾電壓可被改變時，被讀取操作所讀出的數據不一定可靠。
依照實施例，程式操作係藉供應一正或負的程式電壓而非高的程式電壓到一字元線而執行，使得耦接到字元線的記憶單元被程式成具有不同的正閾電壓或不同的負閾電壓。
一種包含複數個記憶單元區塊的半導體裝置之操作方法，包括：對應於一程式指令而選擇記憶單元區塊的其中一個；執行一預程式操作及一預抹除操作，使得包含在被選取記憶單元區塊中的記憶單元之閾電壓被分佈於第一正電壓與第一負電壓之間；供應一程式容許電壓到位元線之第一群組且供應程式禁止電壓到位元線之第二群組；其中第一群組及第二群組為互斥；及供應正程式電壓到一耦接到記憶單元的被選取之字元線。
一種半導體裝置之操作方法，半導體裝置包含複數個已執行程式操作的記憶單元區塊，包括：對應於一程式指令而選擇記憶單元區塊的其中一個；執行一預程式操作及一預抹除操作，使得包含在被選取記憶單元區塊中的記憶單元之閾電壓被分佈於第一正電壓與第一負電壓之間；供應一程式容許電壓到位元線之第一群組且供應程式禁止電壓到位元線之第二群組；其中第一群組及第二群組為互斥；執行第一正程式操作，以使從該等記憶單元中選取的記憶單元之閾電壓到達第一正目標電壓；及執行第二正程式操作，以使從每一個具有已到達第一正目標電壓的該等記憶單元中選取的記憶單元之閾電壓到達比第一正目標電壓更高的第二正目標電壓。
隨後，將參照附圖詳細地說明本發明之實施例。提供圖面係使熟於此技術者瞭解本發明之實施例的範圍。
第2圖係顯示依本發明之程式化方法的半導體裝置之方塊圖。
參照第2圖，半導體儲存裝置包含一記憶單元陣列110、複數個電路(130,140,150,160,170及180)、及控制器120。複數個電路(130,140,150,160,170及180)係構成用於在包含於記憶單元陣列110中的記憶單元上執行程式操作或讀取操作。控制器120係構成用於複數個控制電路(130,140,150,160,170及180)，使得複數個電路(130,140,150,160,170及180)響應於接收的數據來設定選擇的記憶單元之閾電壓。
在NAND快閃儲存裝置中，複數個電路包含電壓產生器130、列解碼器140、頁面緩衝器150、行選擇器160、I/O電路170、及合格/不合格(P/F)檢查電路180。
記憶單元陣列110包含複數個記憶單元區塊。一個記憶單元區塊被顯示在第2圖中，且第2圖之記憶單元區塊可藉下列方法選擇。記憶單元區塊包含複數個串ST。複數個串ST包含通常串及旗標串，且通常串及旗標串具有相同的結構。每一串ST包含耦接到共用源極線CSL之源極選擇電晶體SST、複數個記憶單元F0至Fn、及耦接到位元線BLe或BLo之汲極選擇電晶體DST。包含在旗標串中的記憶單元被稱為旗標單元，但是旗標單元具有與包含在通常串中的記憶單元相同的構造。尤 其，旗標單元儲存複數個操作之不同數據。在程式操作中，旗標單元儲存用於包含在特定頁面之記憶單元的程式狀態的數據。更具體上，旗標單元儲存關於記憶單元的LSB程式或MSB程式的數據。
源極選擇電晶體SST之閘極被耦接到一源極選擇線SSL。記憶單元F0至Fn之閘極被耦接到各字元線WL0至WLn。汲極選擇電晶體DST之閘極被耦接到汲極選擇線DSL。串ST被耦接到各位元線BLe或BLo與共用源極線CSL之間。位元線依照位元線之配置被區分為偶數位元線(稱為偶位元線)BLe及奇數位元線(稱為奇位元線)BLo。又，被耦接到偶位元線BLe之串ST被稱為偶串，被耦接到奇位元線BLo之串ST被稱為奇串。
控制器120響應於一指令信號CMD而內部第產生一程式操作信號PGM、一讀取操作信號READ、或一抹除操作信號ERASE。控制器120亦產生頁面緩衝器信號PB SIGNAL，依照待執行操作之型式以控制頁面緩衝器群組150之頁面緩衝器PB。又，控制器120響應於一位址信號ADD而內部地產生一列位址信號RADD及一行位址信號CADD。控制器120依照在程式或抹除驗證操作中P/F檢查電路180之檢查信號PFS來檢查記憶單元之閾電壓是否已經提高到一目標電壓。控制器120更依照檢查的結果決定是否再度執行程式操作或抹除操作、或終止程式操作或抹除操作。
電壓供應電路(130,140)係響應於信號PGM、READ、ERASE、及RADD而供應程式操作、抹除操作、 或讀取操作所需的電壓到記憶單元區塊之汲極選擇線DSL、字元線WL0至WLn、及源極選擇線SSL。電壓供應電路包含電壓產生器130及列解碼器140。
電壓產生器130響應於信號PGM、READ、及ERASE而輸出用於程式、讀取、或抹除記憶單元的操作電壓(例如Vpgm、Vpass、及Vread)到接地線。尤其，在程式或讀取操作中，電壓產生器130輸出一正或負電壓到字元線。關於此點，電壓產生器130包含一用於產生正電壓的電路及一用於產生負電壓的電路。
列解碼器140響應於列位址信號RADD而將由電壓產生器130產生的電壓傳遞到記憶單元區塊的汲極選擇線DSL、源極選擇線SSL、及字元線WL0至WLn。
頁面緩衝器群組150偵測記憶單元是否在程式化或抹除狀態。頁面緩衝器群組150包含每一個耦接到一對位元線BLe或BLo的頁面緩衝器PB。頁面緩衝器群組150響應於多個頁面緩衝器信號PB SIGNAL，而將儲存數據在記憶單元F0至Fn所需的電壓供應到位元線BLe或BLo。
尤其，在記憶單元F0至Fn之程式操作、抹除操作、或讀取操作中，頁面緩衝器群組150對應於記憶單元F0至Fn之閾電壓，預先充電位元線BLe或BLo或儲存數據，數據係在頁面緩衝器PB之閂鎖器中依照位元線BLe或BLo電壓之變化而偵測。尤其，在程式操作中，若儲存在頁面緩衝器PB之閂鎖器中的程式數據為”0”時，每一個頁面緩衝器群組150之頁面緩衝器PB供應程式准許 電壓(例如接地電壓0V)到位元線BLe或BLo，且若儲存在頁面緩衝器PB之閂鎖器中的程式數據為”1”時，每一個頁面緩衝器PB供應程式禁止電壓(例如電源電壓Vcc)到位元線BLe或BLo。在讀取操作中，頁面緩衝器PB每一個響應於儲存在記憶單元F0至Fn中的數據而控制位元線BLe或BLo之電壓，且偵測儲存在記憶單元F0至Fn中的電壓。又，頁面緩衝器PB每一個在抹除操作之較早階段供應抹除准許電壓(例如程式禁止電壓)到位元線BLe或BLo，且供應一程式准許電壓(例如0V)到在抹除操作期間依照抹除驗證操作之結果執行的程式操作中耦接到抹除串ST之位元線BLe或BLo。程式准許電壓係視依照抹除驗證操作之結果儲存在頁面緩衝器PB之閂鎖器中的數據而決定。
行選擇器160響應於行位址信號CADD而選擇頁面緩衝器PB。儲存在被行選擇器160選擇的頁面緩衝器PB之閂鎖器中的數據被輸出。又，行選擇器160通過一行線CL接收來自頁面緩衝器群組150的數據，並將數據傳遞到P/F檢查電路180。
I/O電路170在程式操作的期間，在控制器120之控制下將外部數據DATA傳遞到行選擇器160，使得外部數據DATA被輸入到頁面緩衝器PB。當外部數據DATA依序地被傳遞到頁面緩衝器PB時，頁面緩衝器PB將外部數據DATA儲存在頁面緩衝器PB的閂鎖器中。又，在讀取操作中，I/O電路170將從頁面緩衝器PB接收的外部數據DATA通過行選擇器160輸出到半導體裝置的電 路外側。
P/F檢查電路180檢查在程式或抹除操作之後的驗證操作中是否有錯誤的單元，並將檢查結果以檢查信號PFS的形式輸出。又，P/F檢查電路180計量錯誤單元的數目並將計量之結果以計量信號CS的形式輸出。
控制器120在程式操作中控制被供應到字元線的程式電壓Vpgm，且亦控制電壓產生器130，使得在程式驗證操作中驗證電壓可選擇地被供應到字元線。在某些實施例中，控制器120可響應於P/F檢查電路180之檢查信號PFS控制電壓產生器130。
第3A及3B圖係顯示依本發明之程式化方法的特徵之NAND快閃記憶單元的橫剖面圖。
參照第3A圖，NAND快閃記憶單元係構成如下。記憶單元係形成在半導體基板302上方。一井(well)形成在半導體基板302中。記憶單元係構成包含一隧道狀介電層304、浮動閘305、介電層306、及控制閘307依序地堆疊在半導體基板302上。控制閘307被耦接到字元線WL。
當一正(+)電壓被供應到字元線WL且程式准許電壓(例如接地電壓0V)被供應到井時，電子被感應到浮動閘305，且記憶單元的閾電壓上升。
參照第3B圖，當一負(-)電壓被供應到字元線WL且程式准許電壓被供應到井時，被感應到浮動閘305的電子離開至井，且記憶單元的閾電壓下降。
換言之，當正電壓被供應到如在第3A圖中字元線 WL且程式准許電壓被供應到井時，記憶單元的閾電壓上升。當負電壓被供應到如第3B圖之字元線WL且程式准許電壓被供應到井時，記憶單元的閾電壓下降。若此原理被應用到程式操作時，記憶單元能藉例如僅使用低程式電壓而非使用高程式電壓(例如20V)而被程式成許多不同的程式狀態。此操作將參照第4圖而詳細地說明。
第4圖係顯示依本發明之程式操作的閾電壓之曲線圖。
參照第4圖，在先前技術中，在從記憶單元區塊選擇的記憶單元被程式之前，記憶單元區塊之所有記憶單元被抹除。但是在本發明中，將所有記憶單元之閾電壓移動到一基準電壓的操作被執行，以取代所有記憶單元被抹除的操作。因而，記憶單元區塊響應於程式指令被選擇時，且將所有記憶單元區塊之記憶單元(隨後僅稱為記憶單元區塊)之閾電壓移動到基準電壓的操作隨後被執行而不執行抹除所有記憶單元區塊之記憶單元的操作。
基準電壓能以許多方式設定，例如基準電壓可設定為接地電壓0V。為了將閾電壓移動到基準電壓，在記憶單元區塊上執行一包含預程式操作及一預抹除操作的初期操作。預程式操作被執行，以提升比基準電壓0V低的閾電壓，且預抹除操作被執行以降低比基準電壓0V高的閾電壓。
初期操作將詳細說明如下。
預程式操作能依照增量階脈衝程式(ISPP)法執行， 或者可藉供應一程式電壓(或程式脈衝)到耦接到記憶單元區塊之所有字元線而執行。例如，預程式操作可在程式准許電壓被供應到井或通道時藉著供應一正預程式電壓到所有字元線而執行。預程式操作被執行，以將每一個低於基準電壓0V的記憶單元的閾電壓移動到靠近基準電壓0V的電壓410。在此，可省略預程式操作之驗證操作以減少操作所需之時間。更具體地，在預程式操作中，一高於接地電壓0V的低電壓(例如10V至15V)被供應到所有的字元線。因而，每一個高於基準電壓0V的記憶單元之閾電壓並不提高，且每一個低於基準電壓0V的記憶單元之閾電壓則以階狀方式提高。
預抹除操作可在程式禁止電壓被供應到井或通道時藉著供應一負預抹除電壓到所有字元線而執行。預抹除操作被執行，以將每一個高於基準電壓0V的記憶單元的閾電壓降低到靠近基準電壓0V的電壓410。在此，可省略預抹除操作之驗證操作以減少操作所需之時間。更具體地，在預程式化操作中，一低於接地電壓0V的低電壓(例如-0.1V至-5V)被供應到所有的字元線。因而，每一個高於基準電壓0V的記憶單元之閾電壓可降低。若需要的話，執行預程式化操作及預抹除操作之次序可改變。
如上述，所有記憶單元之閾電壓可藉執行初期操作而分佈在靠近基準電壓0V的電壓410當中。
已執行初期操作的記憶單元區塊之程式操作將詳細說明如下。
一抹除操作在以第一狀態411待執行程式的記憶單 元上執行，此記憶單元係從包含在記憶單元區塊之頁面選擇的頁面中之記憶單元當中選取，抹除操作係當程式禁止電壓Vcc被供應到耦接至被選取記憶單元的位元線時，藉供應一負抹除電壓到耦接至已選取之頁面的被選擇字元線且供應一正通過電壓到其餘字元線而執行。例如，負抹除電壓可為-0.1V至-5V，且正通過電壓可為7V至10V。為了在串中產生通道升壓，正通過電壓可在負抹除電壓被供應到被選取的字元線之前被供應到所有字元線。由於正通過電壓及程式禁止電壓，通道升壓在相關的串中產生。當負抹除電壓被供應到被選取的字元線時，耦接到被選取字元線的記憶單元被抹除，且記憶單元在第一狀態411。在抹除操作中，一目標位準係比基準電壓0V更低的第一目標位準VT1。
一程式操作在以高於第一狀態411的第二狀態412待程式化的記憶單元上執行，記憶單元係從被選擇頁面的記憶單元中選擇。更具體地，程式操作係在程式准許電壓(例如接地電壓0V)被供應到耦接至被選擇的記憶單元之位元線時，藉供應一正程式電壓到耦接至選取的頁面之被選擇字元線且供應一正通過電壓到其餘字元線而執行。在程式操作中，正通過電壓可為12V至15V。
如上述，記憶單元能藉著供應負抹除電壓或正程式電壓到被選擇的字元線，而以第一狀態411或高於第一狀態411的第二狀態412被程式化。更具體地，在記憶單元的閾電壓被分佈成靠近基準電壓0V之後，記憶單元能藉著供應負抹除電壓或正程式電壓到被選擇的字元 線，而以第一狀態411或第二狀態412被程式化。使用上述原理的MLC之程式化方法將說明如下。
第5圖係顯示依本發明之一實施例的半導體裝置之程式操作的流程圖；第6A至6C圖係顯示依第5圖之程式操作的閾電壓之曲線圖；且第7圖係顯示使用於第5圖之程式操作的電壓之記憶單元區塊的電路圖。
在本實施例中，將一個記憶單元以四個狀態進行程式化的MLC程式化方法，使得被選擇的記憶單元以第一狀態S1、高於第一狀態S1的第二狀態S2、高於第二狀態S2的第三狀態S3、高於第三狀態S3的第四狀態S4進行程式化。
第一階段502
參照第5及6A圖，當記憶單元區塊的程式操作開始時，所有記憶單元區塊的記憶單元被重設。更具體地，因為所有記憶單元可能以許多不同狀態602及603被程式化，預程式化及預抹除操作在所有記憶單元上被執行，使得所有記憶單元之閾電壓被移動到靠近基準電壓之電壓狀態610。基準電壓可設定到許多位準，但是較佳為設定為接地電壓0V。當預程式化操作在所有記憶單元上執行時，每一個比基準電壓低的記憶單元之閾電壓被提升到靠近基準電壓之電壓610。當預抹除操作在所有記憶單元上執行時，每一個比基準電壓高的記憶單元之閾電壓被下降到靠近基準電壓之電壓610。更具體地，所有記憶單元區塊之記憶單元的閾電壓係在基準電壓的中心周圍。
第二階段503
參照第5,6B，及7圖，一LSB程式操作在從包含在記憶單元區塊之複數個頁面中選擇的頁面Sel.PG上執行(更具體地，頁面Sel.PG係耦接到相同字元線之記憶單元群組)。LSB程式操作被執行，以將包含在被選擇的頁面Sel.PG且等待以第三狀態S3或第四狀態S4進行程式化的所有記憶單元程式，使得所有記憶單元的閾電壓變成第三狀態S3。LSB程式操作能依據ISPP方法執行。
針對LSB程式操作，程式准許電壓(例如接地電壓0V)被供應到被選取的位元線(例如BLe)，且程式禁止電壓Vcc被供給到未被選取的位元線(例如BLo)。當程式准許電壓或程式禁止電壓被供應到位元線BLe及BLo時，一關機電壓被供應到源極選擇線SSL，一開機電壓被供應到汲極選擇線DSL，且一通過電壓Vpass被供應到所有字元線WLo至WLn。在此時，由於通過電壓Vpass及程式禁止電壓，通道升壓在耦接到未被選擇之位元線BLo的串中產生。其次，耦接到各被選擇的位元線BLe之被選擇的記憶單元Fe的閾電壓，藉著供應一正程式電壓Vpgm到其被耦接至被選擇的頁面Sel.PG(622)之被選擇字元線WL2。
例如，關機電壓可為0V，開機電壓可為2V至3V，正程式電壓可為12V至15V，且通過電壓可為7V至10V。電源電壓Vcc被供應到共同源極選擇線CLS。在LSB程式操作中，重複進行程式操作及驗證操作到所有被選擇的記憶單元Fe之閾電壓到達第三目標電壓VT3 為止。第三目標電壓VT3被設定比基準電壓0V高。在LSB程式操作期間，由於通道升壓在耦接到未被選擇之位元線BLo的串中產生，耦接到未被選擇的位元線BLo之未被選擇的記憶單元Fo維持初期狀態610而不被程式化。
第三階段504
參照第5,6B，及7圖，一LSB抹除操作在已被選擇的頁面Sel.PG上執行。LSB抹除操作被執行，以將包含在被選擇的頁面Sel.PG且以第二狀態S2或第一狀態S1待程式化的所有記憶單元抹除，使得所有記憶單元的閾電壓具有第二狀態S2。LSB抹除操作能依增量階段脈衝抹除(ISPE)方法執行。
在第三階段504中，在第二階段503之被選擇的位元線BLe係為在第三階段504中之未被選擇的位元線BLe。因而，在第三階段504中，抹除准許電壓(例如程式禁止電壓)被供應到被選擇的位元線BLo，且抹除禁止電壓(更具體，程式准許電壓)被供應到未被選擇的位元線BLe。當抹除准許電壓或抹除禁止電壓被供應到位元線BLe及BLo時，關機電壓被供應到源極選擇線SSL，一開機電壓被供應到汲極選擇線DSL，且一通過電壓Vpass被供應到所有字元線WLo至WLn。在此時，由於通過電壓Vpass及抹除准許電壓，通道升壓在耦接到被選擇之位元線BLo的串中產生。換言之，通道之電位升高。
其次，當一負抹除電壓Vpgm被供應到耦接至被選 擇的頁面Sel.PG之被選擇的字元線WL2時，由於通道與被選擇的字元線WL2之間的電位差，使耦接至被選擇之位元線BLo的被選擇的記憶單元Fo的電子離開到井。因而，被選擇的記憶單元Fo之閾電壓下降(624)。例如，負抹除電壓Vpgm可為-0.1V至-5V，且通過電壓可為7V至10V。在此，為了防止通道洩漏，電源電壓Vcc被供應到共同源極選擇線CLS。在LSB抹除操作中，抹除操作及驗證操作被重複進行到所有被選擇的記憶單元Fo之閾電壓到達第二目標電壓VT2為止。第二目標電壓VT2被設定比基準電壓低。若基準電壓為0V時，第二目標電壓VT2具有一負電壓。
第四階段505
參照第5,6C，及7圖，一MSB程式操作在已被選擇的頁面Sel.PG上執行。MSB程式操作被執行，以便將從已執行LSB程式操作到第二階段503的記憶單元622中被選擇的記憶單元Fe加以程式化，使得被選擇的記憶單元Fe之閾電壓具有第四狀態S4。MSB程式操作能依據ISPP方法執行。
針對MSB程式操作，程式准許電壓(例如接地電壓0V)被供應到與被選擇的記憶單元Fe耦接的被選取位元線BLe，且程式禁止電壓Vcc被供給到未被選取的位元線BLo。當程式准許電壓或程式禁止電壓被供應到位元線BLe及BLo時，一關機電壓被供應到源極選擇線SSL，一開機電壓被供應到汲極選擇線DSL，且通過電壓Vpass被供應到所有字元線WLo至WLn。在此時，由於通過電 壓Vpass及程式禁止電壓，通道升壓在耦接到未被選擇之位元線BLo的串中產生。
其次，被選擇之記憶單元Fe的閾電壓，藉著供應一正程式電壓Vpgm到與被選擇的頁面Sel.PG(632)耦接的被選擇字元線WL2。例如，關機電壓可為0V，開機電壓可為2V至3V，正程式電壓可為12V至15V，且通過電壓可為7V至10V。電源電壓Vcc被供應到共同源極選擇線CLS。在MSB程式操作中，重複進行程式操作及驗證操作直到所有被選擇的記憶單元Fe之閾電壓到達第四目標電壓VT4為止。在MSB程式操作期間，由於通道升壓在耦接到未被選擇之位元線BLo的串中產生，故耦接到未被選擇的位元線BLo之未被選擇的記憶單元Fo維持先前狀態622而不被程式化。
第五階段506
參照第5,6C，及7圖，一MSB抹除操作在已被選擇的頁面Sel.PG上執行。MSB抹除操作被執行用以將在第三狀態504中已執行LSB抹除操作的記憶單元624中選擇的記憶單元Fo抹除，使得選擇之記憶單元Fo的閾電壓具有第一狀態S1。LSB抹除操作能依據ISPE方法執行。
更具體地，在第五階段506中，在第四階段505中被選擇的位元線BLe係為在第五階段506中之未被選擇的位元線BLe。因而，在第五階段506中，抹除准許電壓(例如，程式禁止電壓)被供應到被選擇的位元線BLo，且抹除禁止電壓(例如，程式准許電壓)被供應到未被選 擇的位元線BLe。當抹除准許電壓或抹除禁止電壓被供應到位元線BLe及BLo時，關機電壓被供應到源極選擇線SSL，一開機電壓被供應到汲極選擇線DSL，且通過電壓Vpass被供應到所有字元線WLo至WLn。在此時，由於通過電壓Vpass及抹除准許電壓，使通道升壓在與被選擇之位元線BLo耦接的串中產生。更具體地，通道之電位升高。
其次，當一負抹除電壓Vpgm被供應到與被選擇的頁面Sel.PG耦接之被選擇的字元線WL2時，由於通道與被選擇的字元線WL2之間的電位差，使耦接至被選擇之位元線BLo的被選擇的記憶單元Fo的電子離開到井。因而，被選擇的記憶單元Fo之閾電壓下降(634)。例如，負抹除電壓Vpgm可為-0.1V至-5V，且通過電壓可為7V至10V。在此，為了防止通道洩漏，電源電壓Vcc被供應到共同源極選擇線CLS。在MSB抹除操作中，重複進行抹除操作及驗證操作直到所有被選擇的記憶單元Fo之閾電壓到達第一目標電壓VT1為止。第一目標電壓VT1被設定比基準電壓低。若基準電壓為0V時，第二目標電壓VT2具有一負電壓。
如上述，每一個被選擇記憶單元程式化以具有比基準電壓更高的目標值，或被抹除而具有比基準電壓更低的目標值。因而，被選擇的記憶單元可不使用更的正程式電壓而進行程式。因而，由於相鄰記憶單元之間的干擾可在程式操作中被禁止，使程式或讀取操作能更可靠。
又，由於在程式操作之被選擇的字元線中係使用低 程式電壓，故可防止干擾的產生。因而，由於在程式操作中記憶單元的閾電壓之移動可被抑制，使程式或讀取操作能更可靠。
110‧‧‧儲存單元陣列
130,140,150,160,170,180‧‧‧電路
120‧‧‧控制器
130‧‧‧電壓產生器
140‧‧‧列解碼器
150‧‧‧頁面緩衝器群組
160‧‧‧行選擇器
170‧‧‧I/O電路
180‧‧‧合格/不合格(P/F)檢查電路
F0 to Fn‧‧‧記憶單元
SST‧‧‧源極選擇電晶體
SSL‧‧‧源極選擇線
CSL‧‧‧共用源極線
BLe,BLo‧‧‧位元線
DST‧‧‧汲極選擇電晶體
WL0 to WLn‧‧‧字元線
DSL‧‧‧汲極選擇線
302‧‧‧半導體基板
304‧‧‧隧道狀介電層
305‧‧‧浮動閘
306‧‧‧介電層
307‧‧‧控制閘
410‧‧‧電壓
411‧‧‧第一狀態
610‧‧‧電壓狀態
602,603‧‧‧不同狀態
622‧‧‧被選擇的頁面Sel.PG
第1A及1B圖係顯示先前技術之程式化方法的曲線圖；第2圖係顯示依本發明之程式化方法的半導體裝置之方塊圖；第3A及3B圖係顯示依本發明之程式化方法的特徵之記憶單元的橫剖面圖；第4圖係顯示依本發明之程式操作的閾電壓之曲線圖；第5圖係顯示依本發明之一實施例的半導體裝置之程式操作的流程圖；第6A至6C圖係顯示依第5圖之程式操作的閾電壓之曲線圖；第7圖係顯示使用於第5圖之程式操作的電壓之記憶單元區塊的電路圖。
502‧‧‧第一步驟
503‧‧‧第二步驟
504‧‧‧第三步驟
504‧‧‧第四步驟
506‧‧‧第五步驟

Claims (29)

  1. 一種包含複數個記憶單元區塊的半導體裝置之操作方法，包括：響應於一程式指令而選擇該等記憶單元區塊中之一者；執行一預程式操作及一預抹除操作，使得包含在該選取的記憶單元區塊中的記憶單元之閾電壓被分佈於第一正電壓與第一負電壓之間；供應一程式容許電壓到位元線之第一群組且供應程式禁止電壓到位元線之第二群組；其中第一群組及第二群組為互斥；及供應正程式電壓到一耦接於記憶單元的選取之字元線；執行一負抹除操作，使得除了該等選擇的記憶單元以外的記憶單元之閾電壓，在供應該正程式電壓後到達一負目標電壓。
  2. 如申請專利範圍第1項之操作方法，其中該預程式操作被執行以提高從該被選擇的記憶單元區塊之記憶單元中具有一抹除狀態的記憶單元之閾電壓，並用以維持從該被選擇的記憶單元區塊之記憶單元中具有一程式化狀態的記憶單元之閾電壓。
  3. 如申請專利範圍第1項之操作方法，其中該預程式操作包括：供應該程式准許電壓到該被選擇的記憶單元區塊之位元線；及 供應正預程式電壓到耦接於該被選擇的記憶單元區塊的字元線。
  4. 如申請專利範圍第1項之操作方法，其中該預抹除操作被執行以降低從該被選擇的記憶單元區塊之記憶單元當中具有一程式化狀態的記憶單元之閾電壓，且用以維持已預程式的記憶單元之該閾電壓。
  5. 如申請專利範圍第1項之操作方法，其中該預抹除操作包括：供應該程式准許電壓到耦接於該被選擇的記憶單元區塊之位元線；及供應負預抹除電壓到耦接於該被選擇的記憶單元區塊的字元線。
  6. 如申請專利範圍第1項之操作方法，其中當正程式電壓被供應至該選擇的字元線時，一通過電壓被供應到其餘的字元線。
  7. 如申請專利範圍第1項之操作方法，其中該負抹除操作包括：供應負抹除電壓到該選擇的字元線；及供應通過電壓到除了該選擇記憶單元區塊中該選擇的字元線以外的字元線。
  8. 如申請專利範圍第1項之操作方法，更包括在執行該負抹除操作前，在耦接到位元線之第二群組之串中產生通道升壓。
  9. 如申請專利範圍第8項之操作方法，其中該通道升壓係藉供應正通過電壓到耦接於該選擇的記憶單元區塊 的字元線而產生。
  10. 如申請專利範圍第1項之操作方法，其中該程式准許電壓係接地電壓。
  11. 如申請專利範圍第1項之操作方法，其中該程式禁止電壓係電源電壓。
  12. 如申請專利範圍第1項之操作方法，其中該位元線之第一群組被耦接到選擇的記憶單元，且該位元線之第二群組被耦接到其餘的記憶單元。
  13. 一種半導體裝置之操作方法，該半導體裝置包含複數個已執行程式操作的記憶單元區塊，其包括：響應於一程式指令而選擇記憶單元區塊中之一者；執行一預程式操作及一預抹除操作，使得包含在該選擇的記憶單元區塊中的記憶單元之閾電壓被分佈於第一正電壓與第一負電壓之間；供應一程式容許電壓到位元線之第一群組，且供應程式禁止電壓到位元線之第二群組；其中該第一群組及第二群組為互斥；執行第一正程式操作，以使從該等記憶單元中選取的記憶單元之閾電壓到達第一正目標電壓；及執行第二正程式操作，以使從每一個具有已到達該第一正目標電壓的該等記憶單元中選取的記憶單元之閾電壓到達比該第一正目標電壓更高的第二正目標電壓。
  14. 如申請專利範圍第13項之操作方法，其中該預程式 操作被執行以提高從該選擇的記憶單元區塊之記憶單元中具有一抹除狀態的記憶單元之閾電壓，且用以維持從被選擇的記憶單元區塊之記憶單元中具有一程式狀態的記憶單元之閾電壓。
  15. 如申請專利範圍第14項之操作方法，其中該預程式操作包括：供應該程式准許電壓到該選擇的記憶單元區塊之位元線；及供應正預程式電壓到耦接於該選擇的記憶單元區塊的字元線。
  16. 如申請專利範圍第13項之操作方法，其中該預抹除操作被執行以降低從該選擇的記憶單元區塊之記憶單元中具有一程式狀態的記憶單元之閾電壓，且用以維持該已預程式的記憶單元之閾電壓。
  17. 如申請專利範圍第16項之操作方法，其中該預抹除操作包括：供應該程式准許電壓到耦接於該選擇的記憶單元區塊之位元線；及供應負預抹除電壓到耦接於該選擇的記憶單元區塊的字元線。
  18. 如申請專利範圍第13項之操作方法，其中該第一正程式操作包括：供應一階梯狀上升正程式電壓到耦接於該選擇的記憶單元的選取之字元線；及供給通過電壓到除該選取之字元線外的字元線。
  19. 如申請專利範圍第18項之操作方法，其中該第一正程式操作包括重複進行正程式操作及驗證操作直到該選擇的記憶單元的閾電壓達到該第一正目標電壓為止。
  20. 如申請專利範圍第18項之操作方法，其中該第二正程式操作包括：供應比該第一正程式電壓更高的一階梯狀上升之正程式電壓到該選取之字元線；及供給該通過電壓到除該選取之字元線外的字元線。
  21. 如申請專利範圍第13項之操作方法，更包括執行第一負抹除操作，使得從該選擇的記憶單元區塊之記憶單元中該等選取的記憶單元以外的記憶單元之閾電壓到達第三負目標電壓，其中該第一負抹除操作係在該第一正程式操作及該第二正程式操作之前被執行。
  22. 如申請專利範圍第21項之操作方法，其中該第一負抹除操作包括：供應一負抹除電壓到耦接於該選擇的記憶單元的選取之字元線；及供給通過電壓到除了該選取之字元線以外的字元線。
  23. 如申請專利範圍第21項之操作方法，其中該第一負抹除操作包括重複進行負抹除操作及驗證操作直到該等選擇的記憶單元的閾電壓達到該第三負目標電壓為止。
  24. 如申請專利範圍第21項之操作方法，更包括執行第二負抹除操作，使得從每一個具有已到達該第三負目標電壓的閾電壓之該等記憶單元當中選擇之記憶單元的閾電壓，到達比該第三負目標電壓更低的第四負目標電壓，其中該第二負抹除操作係在該第二正程式操作後被執行。
  25. 如申請專利範圍第24項之操作方法，其中該第二負抹除操作包括：供應比該第一負抹除電壓更低且呈階梯狀下降的第二負抹除電壓到該選取之字元線；及供給通過電壓到除該選取之字元線外的字元線。
  26. 如申請專利範圍第21項之操作方法，更包括在執行該第一負抹除操作之前，在耦接到該位元線之第二群組的串中產生通道升壓。
  27. 如申請專利範圍第26項之操作方法，其中該通道升壓係藉供應正通過電壓到耦接於該選擇的記憶單元區塊的字元線而產生。
  28. 如申請專利範圍第13項之操作方法，其中該程式准許電壓係接地電壓且該程式禁止電壓係電源電壓。
  29. 如申請專利範圍第13項之操作方法，其中該位元線之第一群組被耦接到該選擇的記憶單元，且該位元線之第二群組被耦接到其餘的記憶單元。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102009435B1 (ko) * 2012-08-24 2019-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102040904B1 (ko) * 2012-11-05 2019-11-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150091687A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 장치
CN104934059B (zh) * 2014-03-19 2018-11-09 华邦电子股份有限公司 非易失性存储器写入装置以及方法
KR20160052278A (ko) * 2014-11-04 2016-05-12 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102683413B1 (ko) 2017-02-02 2024-07-10 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법
JP6970578B2 (ja) * 2017-10-02 2021-11-24 キヤノン株式会社 通信装置およびその制御方法、プログラム
KR102442216B1 (ko) * 2018-04-19 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR102643672B1 (ko) * 2018-12-19 2024-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US10658045B1 (en) * 2019-05-15 2020-05-19 Western Digital Technologies, Inc. Enhanced solid-state drive write performance with background erase
KR20210111051A (ko) 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20210117612A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 반도체 장치
KR20220033784A (ko) 2020-09-10 2022-03-17 삼성전자주식회사 메모리 컨트롤러, 메모리 장치 및 스토리지 장치
CN112116944A (zh) * 2020-09-24 2020-12-22 深圳市芯天下技术有限公司 可减少难编程的存储单元编程干扰的编程方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
TW408331B (en) * 1997-12-11 2000-10-11 Amic Technology Inc A circuit and method for eliminates flash memory arrays
US6198662B1 (en) * 1999-06-24 2001-03-06 Amic Technology, Inc. Circuit and method for pre-erasing/erasing flash memory array
US20050248989A1 (en) * 2004-05-05 2005-11-10 Guterman Daniel C Bitline governed approach for program control of non-volatile memory
TW200615960A (en) * 2004-08-30 2006-05-16 Spansion Llc Non-volatile memory device and erasing method therefor
TWI258145B (en) * 2004-12-21 2006-07-11 Winbond Electronics Corp Method for erasing and soft-programming nonvolatile memory elements
US20060203565A1 (en) * 2005-03-10 2006-09-14 Hynix Semiconductor, Inc. Flash memory device with improved pre-program function and method for controlling pre-program operation therein

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치
KR20020055254A (ko) 2000-12-28 2002-07-08 박종섭 플래쉬 메모리 장치
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
US7436733B2 (en) * 2006-03-03 2008-10-14 Sandisk Corporation System for performing read operation on non-volatile storage with compensation for coupling
US7426139B2 (en) * 2006-11-02 2008-09-16 Macronix International Co., Ltd. Dynamic program and read adjustment for multi-level cell memory array
US7539052B2 (en) 2006-12-28 2009-05-26 Micron Technology, Inc. Non-volatile multilevel memory cell programming
KR100874920B1 (ko) 2007-03-15 2008-12-19 삼성전자주식회사 셀 사이의 커플링에 의한 영향을 감소시킨 플래시 메모리장치 및 그 구동방법
US7755940B2 (en) * 2007-12-05 2010-07-13 Micron Technology, Inc. Method, apparatus, and system for erasing memory
US8374038B2 (en) * 2010-05-04 2013-02-12 Macronix International Co., Ltd. Erase process for use in semiconductor memory device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
TW408331B (en) * 1997-12-11 2000-10-11 Amic Technology Inc A circuit and method for eliminates flash memory arrays
US6198662B1 (en) * 1999-06-24 2001-03-06 Amic Technology, Inc. Circuit and method for pre-erasing/erasing flash memory array
US6353556B2 (en) * 1999-06-24 2002-03-05 Amic Technology, Inc. Method for operating non-volatile memory cells
US20050248989A1 (en) * 2004-05-05 2005-11-10 Guterman Daniel C Bitline governed approach for program control of non-volatile memory
TW200615960A (en) * 2004-08-30 2006-05-16 Spansion Llc Non-volatile memory device and erasing method therefor
TWI258145B (en) * 2004-12-21 2006-07-11 Winbond Electronics Corp Method for erasing and soft-programming nonvolatile memory elements
US20060203565A1 (en) * 2005-03-10 2006-09-14 Hynix Semiconductor, Inc. Flash memory device with improved pre-program function and method for controlling pre-program operation therein

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Publication number Publication date
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