JP2011024109A

JP2011024109A - Solid-state imaging device and camera with the same

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Publication number: JP2011024109A
Application number: JP2009169114A
Authority: JP
Inventors: Masayuki Hirota; 正幸弘田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-07-17
Filing date: 2009-07-17
Publication date: 2011-02-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a solid-state imaging device that performs linear A/D conversion at high speed by applying an offset to a voltage input to an A/D converter without increasing the time required for the A/D conversion. <P>SOLUTION: The solid-state imaging device includes a plurality of pixels 101x arranged in a matrix for performing photoelectric conversion, column signal lines Vx arranged for respective columns, column amplifiers 100x arranged for the respective columns for amplifying an analog signal outputted from the pixels 101x to the column signal lines Vx, an A/D converter 12 for converting the analog signal outputted from the column amplifiers 100x to a digital signal, and offset setting circuits 150x arranged for the respective columns for setting a voltage offset to the analog signal input to the A/D converter 12. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、複数の画素に蓄積された信号電荷を読み出して二次元の画像信号を得るように構成された固体撮像装置およびそれを備えるカメラに関する。 The present invention relates to a solid-state imaging device configured to read out signal charges accumulated in a plurality of pixels and obtain a two-dimensional image signal, and a camera including the same.

列並列にアナログ−デジタル変換器（以下、Ａ／Ｄ変換器という）が配置された従来の固体撮像装置１０００を図８に示す。この構成において、参照信号ＲＡＭＰと画素から読み出される各列のアナログ信号の電圧を比較する差動比較器１１０２ｘ（以下、比較器１１０２ｘという）の詳細構成を図９に、その駆動タイミングを図１０に示す。 FIG. 8 shows a conventional solid-state imaging device 1000 in which analog-digital converters (hereinafter referred to as A / D converters) are arranged in parallel. In this configuration, FIG. 9 shows a detailed configuration of a differential comparator 1102x (hereinafter referred to as a comparator 1102x) that compares the reference signal RAMP and the voltage of the analog signal of each column read from the pixel, and FIG. Show.

従来の列並列に配置されたＡ／Ｄ変換器は、入力信号に対する出力信号値が安定的に理想的な変換特性を持つようにすることを目的としたものとして、例えば図９に示す比較器１１０２ｘのオートゼロ後、即ち図９に示すリセット手段であるトランジスタ１１０５、１１０６によるリセット動作後に、ＶＲＥＦ端子の電圧を、図１０に示すように、一旦電圧ＶＳ１から電圧ＶＳ２に変更することにより電圧オフセットを設け、しかる後にＶＲＥＦ端子に入力される参照信号ＲＡＭＰを階段状（傾斜状）に変化させている。これにより、リセットパルスＸＲＥＳＥＴによる比較器１１０２ｘのリセット状態によらず、即ちＶＲＥＦ端子の電圧と画素から読み出される各列のアナログ信号が入力されるＶＳＬ端子の電圧の比較期間中に比較器１１０２ｘの出力Ｖｃｏが確実に反転するようになる。 A conventional A / D converter arranged in parallel with a column is intended to ensure that an output signal value with respect to an input signal stably has ideal conversion characteristics. For example, a comparator shown in FIG. After the auto-zeroing of 1102x, that is, after the reset operation by the transistors 1105 and 1106 as the reset means shown in FIG. 9, the voltage offset is changed by once changing the voltage at the VREF terminal from the voltage VS1 to the voltage VS2 as shown in FIG. The reference signal RAMP that is provided and then input to the VREF terminal is changed stepwise (inclined). Accordingly, the output of the comparator 1102x does not depend on the reset state of the comparator 1102x by the reset pulse XRESET, that is, during the comparison period of the voltage of the VREF terminal and the voltage of the VSL terminal to which the analog signal of each column read from the pixel is input. Vco is reliably reversed.

すなわち、オートゼロ期間が短かった場合などに、差動アンプ１１１０の２つの入力端ＶＲＥＦ端子およびＶＳＬ端子の電圧に多少のばらつきが残ったとしても、ＶＲＥＦ端子の電圧とＶＳＬ端子の電圧との比較開始時点で、ＶＲＥＦ端子の電圧は画素から読み出される各列のアナログ信号が与えられるＶＳＬ端子の電圧よりも必ず高くなるために、比較期間中に比較器１１０２ｘの出力Ｖｃｏが確実に反転するようになる。その結果、Ａ／Ｄ変換動作を確実に行うことができる。 That is, when the auto-zero period is short, even if some variations remain in the voltages at the two input terminals VREF terminal and VSL terminal of the differential amplifier 1110, the comparison between the voltage at the VREF terminal and the voltage at the VSL terminal is started. At this time, the voltage at the VREF terminal is necessarily higher than the voltage at the VSL terminal to which the analog signal of each column read from the pixel is applied, so that the output Vco of the comparator 1102x is reliably inverted during the comparison period. . As a result, the A / D conversion operation can be performed reliably.

特開２００６−３４００４４号公報JP 2006-340044 A 特開２００７−３０６３４８号公報JP 2007-306348 A

しかし、上記した従来技術のように、参照信号ＲＡＭＰにオフセットを設けてＡ／Ｄ変換するには、参照信号生成部にオフセットを設ける機能を持たせる分、参照信号ＲＡＭＰが参照信号生成部からＡ／Ｄ変換器のすべての比較器に入るため、ＶＲＥＦ端子の電圧がＶＳ１からＶＳ２に安定するまでに時間を要するので、画素からアナログ信号を読み出してデジタル信号に変換するＡ／Ｄ変換期間が増大するという課題を有している。 However, in order to provide A / D conversion by providing an offset to the reference signal RAMP as in the prior art described above, the reference signal RAMP is supplied from the reference signal generating unit to the A signal by the amount of the function of providing the offset to the reference signal generating unit. Since it takes all the comparators of the / D converter, it takes time for the voltage at the VREF terminal to stabilize from VS1 to VS2, so the A / D conversion period for reading the analog signal from the pixel and converting it to a digital signal increases. Have the problem of doing.

前記課題を鑑み、本発明は、Ａ／Ｄ変換期間を短縮する固体撮像装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a solid-state imaging device that shortens the A / D conversion period.

上記課題を解決するため、本発明の一形態における固体撮像装置は、行列状に配置された光電変換する複数の画素と、列毎に設けられた列信号線と、列毎に設けられ、前記画素から前記列信号線に出力されたアナログ信号を増幅する複数の列アンプ回路と、前記列アンプ回路から出力されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路と、列毎に設けられ、前記アナログ−デジタル変換回路に入力されるアナログ信号に電圧オフセットを設定する複数のオフセット設定回路とを備える。 In order to solve the above problems, a solid-state imaging device according to an embodiment of the present invention includes a plurality of pixels that perform photoelectric conversion arranged in a matrix, a column signal line provided for each column, and a column signal line provided for each column. A plurality of column amplifier circuits that amplify analog signals output from the pixels to the column signal lines, an analog-digital conversion circuit that converts analog signals output from the column amplifier circuits into digital signals, and provided for each column And a plurality of offset setting circuits for setting a voltage offset to the analog signal input to the analog-digital conversion circuit.

この構成によれば、アナログ−デジタル変換回路に入力される電圧に列毎にオフセットを設けることが可能となり、参照信号ＲＡＭＰに電圧オフセットを追加する必要がないので、参照信号ＲＡＭＰが安定するのを待つ必要がなく、Ａ／Ｄ変換期間を短縮することが可能となる。さらに、余分な電荷をディスチャージする期間を設ける必要が無くなるので、高速なＡ／Ｄ変換が可能となるという利点がある。 According to this configuration, it is possible to provide an offset for each column in the voltage input to the analog-digital conversion circuit, and it is not necessary to add a voltage offset to the reference signal RAMP, so that the reference signal RAMP is stabilized. There is no need to wait, and the A / D conversion period can be shortened. Furthermore, since it is not necessary to provide a period for discharging extra charges, there is an advantage that high-speed A / D conversion is possible.

また、前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記電圧オフセットを設定するようにしてもよい。 Each of the plurality of offset setting circuits may set the voltage offset when resetting the analog-digital conversion circuit.

また、前記複数の列アンプ回路のそれぞれは、入力端子と出力端子とを備える増幅素子と、前記列信号線と前記入力端子との間に挿入された入力容量素子と、前記入力端子と前記出力端子との間に挿入された帰還容量素子と、前記入力端子と前記出力端子とを短絡することにより前記列アンプ回路をリセットするリセットスイッチ素子とを有し、前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記帰還容量素子を短絡させずに前記帰還容量素子にベース電圧を印加することにより前記電圧オフセットを設定するようにしてもよい。 Each of the plurality of column amplifier circuits includes an amplifying element having an input terminal and an output terminal, an input capacitance element inserted between the column signal line and the input terminal, the input terminal, and the output A feedback capacitive element inserted between the input terminal and a reset switch element that resets the column amplifier circuit by short-circuiting the input terminal and the output terminal, and each of the plurality of offset setting circuits is The voltage offset may be set by applying a base voltage to the feedback capacitive element without short-circuiting the feedback capacitive element when the analog-digital conversion circuit is reset.

この構成によれば、アナログ−デジタル変換回路をリセットするときに各画素で光電変換されたアナログ信号に電圧オフセットが設定されるので、電圧オフセットを設定する時間がリセット期間に隠蔽され、Ａ／Ｄ変換をより早く行うことができる。 According to this configuration, when the analog-digital conversion circuit is reset, the voltage offset is set in the analog signal photoelectrically converted in each pixel, so that the time for setting the voltage offset is hidden in the reset period, and the A / D Conversion can be done faster.

また、前記複数のオフセット設定回路のそれぞれは、前記列アンプ回路の前記出力端子と前記帰還容量素子の一端を接続する配線に挿入された帰還スイッチ素子と、前記帰還容量素子の前記一端と前記ベース電圧が供給されるベース電圧線との間に挿入されたオフセットスイッチ素子とを有し、前記リセットスイッチ素子が開いた直後に前記帰還スイッチ素子が閉じるようにしてもよい。 Each of the plurality of offset setting circuits includes a feedback switch element inserted in a wiring connecting the output terminal of the column amplifier circuit and one end of the feedback capacitive element, the one end of the feedback capacitive element, and the base An offset switch element inserted between a base voltage line to which a voltage is supplied, and the feedback switch element may be closed immediately after the reset switch element is opened.

この構成によれば、各画素で光電変換されたアナログ信号に電圧オフセットを設定するための回路構成を簡略化することができる。 According to this configuration, it is possible to simplify a circuit configuration for setting a voltage offset to an analog signal photoelectrically converted by each pixel.

また、前記アナログ−デジタル変換回路は、ランプ信号が入力される第１入力容量素子と、アナログ信号が入力される第２入力容量素子と、前記第１入力容量素子を介して入力されたランプ信号と、前記第２入力容量素子を介して入力されたアナログ信号とを比較する比較回路と、前記比較回路の比較結果が反転するまでの時間をカウントするカウンタとを有し、前記アナログ−デジタル変換回路は、前記第１入力容量素子および前記第２入力容量素子を放電することによりリセットした後に前記比較回路による比較を開始し、前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記第２入力容量素子を放電させずにベース電圧を印加することにより前記電圧オフセットを設定するようにしてもよい。 The analog-digital conversion circuit includes a first input capacitive element to which a ramp signal is input, a second input capacitive element to which an analog signal is input, and a ramp signal input via the first input capacitive element. A comparison circuit that compares the analog signal input via the second input capacitance element, and a counter that counts the time until the comparison result of the comparison circuit is inverted, the analog-digital conversion The circuit starts the comparison by the comparison circuit after resetting by discharging the first input capacitance element and the second input capacitance element, and each of the plurality of offset setting circuits includes the analog-digital conversion circuit. The voltage offset is set by applying a base voltage without discharging the second input capacitance element when resetting. It may be.

この構成によれば、アナログ−デジタル変換回路をリセットするときに各画素で光電変換されたアナログ信号に電圧オフセットが設定されるので、電圧オフセットを設定する時間がリセット期間に隠蔽され、Ａ／Ｄ変換をより早く行うことができる。 According to this configuration, when the analog-digital conversion circuit is reset, the voltage offset is set in the analog signal photoelectrically converted in each pixel. Therefore, the time for setting the voltage offset is concealed in the reset period, and A / D Conversion can be done faster.

また、前記複数の列アンプ回路のそれぞれは、入力端子と出力端子とを備える増幅素子と、前記列信号線と前記入力端子との間に挿入された入力容量素子と、前記入力端子と前記出力端子との間に挿入された帰還容量素子と、前記入力端子と前記出力端子とを短絡することにより前記列アンプ回路をリセットするリセットスイッチ素子と、前記増幅素子の出力端子と前記アナログ−デジタル変換回路の入力端子との間に挿入され、前記増幅素子の出力端子と前記オフセット設定回路の前記ベース電圧線とを切り替えて前記アナログ−デジタル変換回路の入力端子に接続する切替スイッチ素子とを有し、前記切替スイッチ素子は、前記リセットスイッチ素子が閉じて前記列アンプ回路をリセットするときに前記ベース電圧線を前記アナログ−デジタル変換回路の入力端子に接続して前記ベース電圧を設定し、前記リセットスイッチ素子が開いた直後に前記増幅素子の出力端子を前記アナログ−デジタル変換回路の入力端子に接続して前記増幅されたアナログ信号を出力するようにしてもよい。 Each of the plurality of column amplifier circuits includes an amplifying element having an input terminal and an output terminal, an input capacitance element inserted between the column signal line and the input terminal, the input terminal, and the output A feedback capacitive element inserted between the terminals, a reset switch element that resets the column amplifier circuit by short-circuiting the input terminal and the output terminal, an output terminal of the amplifying element, and the analog-digital conversion A switching element that is inserted between the input terminal of the circuit and switches between the output terminal of the amplification element and the base voltage line of the offset setting circuit to connect to the input terminal of the analog-digital conversion circuit. The changeover switch element connects the base voltage line to the analog-decoder when the reset switch element is closed to reset the column amplifier circuit. The base voltage is set by connecting to the input terminal of the analog conversion circuit, and immediately after the reset switch element is opened, the output terminal of the amplification element is connected to the input terminal of the analog-to-digital conversion circuit to perform the amplification. An analog signal may be output.

また、本発明は、固体撮像装置として実現できるだけでなく、上記した構成を備えるカメラとして実現することもできる。 In addition, the present invention can be realized not only as a solid-state imaging device but also as a camera having the above-described configuration.

本発明によれば、Ａ／Ｄ変換期間を短縮する固体撮像装置を提供することができる。 According to the present invention, it is possible to provide a solid-state imaging device that shortens the A / D conversion period.

本発明の第１の実施形態に係る固体撮像装置の構成を示したブロック図1 is a block diagram showing a configuration of a solid-state imaging device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る固体撮像装置の列アンプの構成を示したブロック図1 is a block diagram showing a configuration of a column amplifier of a solid-state imaging device according to a first embodiment of the present invention. 図１に示した差動比較器内部のブロック図Block diagram inside the differential comparator shown in FIG. 本発明の第１の実施形態に係る固体撮像装置の動作タイミング図Operation timing chart of the solid-state imaging device according to the first embodiment of the present invention 本発明の第２の実施形態に係る固体撮像装置の構成を示したブロック図The block diagram which showed the structure of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る固体撮像装置の列アンプのブロック図The block diagram of the column amplifier of the solid-state imaging device concerning the 2nd Embodiment of this invention 本発明の第２の実施形態に係る固体撮像装置の動作タイミング図Operation timing chart of solid-state imaging device according to second embodiment of the present invention 従来の固体撮像装置の構成を示したブロック図Block diagram showing the configuration of a conventional solid-state imaging device 従来の固体撮像装置の差動比較器内部のブロック図Block diagram inside the differential comparator of a conventional solid-state imaging device 従来の固体撮像装置の動作タイミング図Operation timing diagram of conventional solid-state imaging device

（第１の実施形態）
本発明の第１の実施形態を説明する。本実施形態では、アナログ−デジタル変換回路に入力されるアナログ信号に電圧オフセットを設定するオフセット設定回路を、列毎に備えた固体撮像装置について説明する。 (First embodiment)
A first embodiment of the present invention will be described. In the present embodiment, a solid-state imaging device including an offset setting circuit that sets a voltage offset for an analog signal input to an analog-digital conversion circuit for each column will be described.

図１では、本発明の第１の実施形態を説明する固体撮像装置の構成を示したブロック図を示す。図２では固体撮像装置としてのＣＭＯＳイメージセンサにおける列アンプを示す。図３では固体撮像装置としてのＣＭＯＳイメージセンサにおけるＡ／Ｄ変換装置の差動比較器を示す。 FIG. 1 is a block diagram showing a configuration of a solid-state imaging device for explaining a first embodiment of the present invention. FIG. 2 shows a column amplifier in a CMOS image sensor as a solid-state imaging device. FIG. 3 shows a differential comparator of an A / D conversion device in a CMOS image sensor as a solid-state imaging device.

図１に示すように、本実施形態にかかる固体撮像装置１は、画素アレイ１１と、列アンプ（コラムアンプ）１００ｘと、列並列アナログ／デジタル変換装置（以下、Ａ／Ｄ変換装置と略記する）１２と、タイミング制御回路１３と、行走査回路１４と、列走査回路１５とを備えている。 As shown in FIG. 1, a solid-state imaging device 1 according to the present embodiment is abbreviated as a pixel array 11, a column amplifier (column amplifier) 100x, and a column parallel analog / digital conversion device (hereinafter referred to as an A / D conversion device). ) 12, a timing control circuit 13, a row scanning circuit 14, and a column scanning circuit 15.

画素アレイ１１は、複数の単位画素（以下、単に画素という）１０１ａ、１０１ｂ、…（代表して１０１ｘと表す）が複数、例えばマトリックス状に２次元配置されて構成されている。上記各画素１０１ｘは、例えばフォトダイオードと画素内アンプとから構成されている。 The pixel array 11 includes a plurality of unit pixels (hereinafter simply referred to as pixels) 101a, 101b,... (Represented by 101x as a representative), for example, two-dimensionally arranged in a matrix. Each of the pixels 101x is composed of, for example, a photodiode and an in-pixel amplifier.

また、画素アレイ１１には、各画素１０１ｘに対して、行ごとに行線Ｈ０、Ｈ１、…（代表してＨｙと記す）と、列毎に列線Ｖ０、Ｖ１、…（代表してＶｘと記す）が配線されている。行線Ｈｙの各一端は、行アドレスや行走査を制御する行走査回路１４の各行に対応した各出力端に接続されている。また、列線Ｖｘの各一端は、列アンプ１００ｘにそれぞれ接続されている。そして、各画素１０１ｘで光電変換されたアナログ信号が、行毎に列線Ｖｘを介して列アンプ１００ｘに入力される。 Further, the pixel array 11 includes, for each pixel 101x, row lines H0, H1,... (Represented as Hy) for each row, and column lines V0, V1,. Is marked). Each one end of the row line Hy is connected to each output end corresponding to each row of the row scanning circuit 14 that controls the row address and row scanning. Each end of the column line Vx is connected to the column amplifier 100x. The analog signal photoelectrically converted by each pixel 101x is input to the column amplifier 100x via the column line Vx for each row.

列アンプ１００ｘは、列線Ｖｘから入力された各画素１０１ｘからのアナログ信号を反転増幅し、反転増幅したアナログ信号ＶＳＬ０、ＶＳＬ１、ＶＳＬｘ、…（代表してＶＳＬｘと記す）を次段のＡ／Ｄ変換装置１２へ出力する。また、各列アンプ１００ｘには、オフセット設定回路１５０ｘが接続され、列アンプ１００ｘに出力基準電圧Ｖｂａｓｅを印加するベース電圧線から、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットを設定する構成となっている。 The column amplifier 100x inverts and amplifies the analog signal from each pixel 101x input from the column line Vx, and the inverted and amplified analog signals VSL0, VSL1, VSLx,... (Represented as VSLx as a representative) are A / The data is output to the D converter 12. Further, an offset setting circuit 150x is connected to each column amplifier 100x, and a voltage offset is set to an analog signal input to the A / D converter 12 from a base voltage line that applies the output reference voltage Vbase to the column amplifier 100x. It is the composition to do.

Ａ／Ｄ変換装置１２は、参照信号（参照電圧）を生成する参照信号生成部１０４と、列毎に比較器１０２ａ、１０２ｂ、…（代表して１０２ｘと記す）とカウンタ（例えばアップダウンカウンタ）１０３ａ、１０３ｂ、…（代表して１０３ｘと記す）とを備えている。 The A / D converter 12 includes a reference signal generation unit 104 that generates a reference signal (reference voltage), comparators 102a, 102b,... (Represented as 102x representative) for each column, and a counter (for example, an up / down counter). 103a, 103b,... (Represented as 103x as a representative).

比較器１０２ｘには、参照信号生成部１０４から生成される参照電圧ＲＡＭＰと、列アンプ１００ｘより出力されたアナログ信号ＶＳＬｘが入力される。比較器１０２ｘは、参照電圧ＲＡＭＰとアナログ信号ＶＳＬｘの電圧を比較し、比較結果をカウンタ１０３ｘに出力する。 The comparator 102x receives the reference voltage RAMP generated from the reference signal generator 104 and the analog signal VSLx output from the column amplifier 100x. The comparator 102x compares the reference voltage RAMP and the voltage of the analog signal VSLx, and outputs the comparison result to the counter 103x.

カウンタ１０３ｘは、比較器１０２ｘによる参照電圧ＲＡＭＰとアナログ信号ＶＳＬｘの電圧の比較完了までの比較時間をカウントしてその結果を保持し、ｎビット（ｎは自然数）のデジタル信号に変換する機能を有する。上記カウンタ１０３ｘは、構成を簡略化するためにアップダウンカウンタ構成とする。 The counter 103x has a function of counting the comparison time until the comparison of the voltage of the reference voltage RAMP and the analog signal VSLx by the comparator 102x is completed, holding the result, and converting it to an n-bit (n is a natural number) digital signal. . The counter 103x has an up / down counter configuration in order to simplify the configuration.

また、画素アレイ１１の信号を順次読み出すための制御回路として、内部クロックＣＫを生成するタイミング制御回路１３、行アドレスや行走査を制御する行走査回路１４、そして列アドレスや列走査を制御する列走査回路１５が配置されている。 Further, as a control circuit for sequentially reading out signals from the pixel array 11, a timing control circuit 13 for generating an internal clock CK, a row scanning circuit 14 for controlling a row address and a row scanning, and a column for controlling a column address and a column scanning. A scanning circuit 15 is arranged.

次に、上記列アンプ１００ｘの駆動方式について、図２の列アンプ１００ｘの回路図、図３の比較器１０２ｘの回路図、図４の固体撮像装置１の動作タイミング図によって説明する。 Next, the driving method of the column amplifier 100x will be described with reference to the circuit diagram of the column amplifier 100x in FIG. 2, the circuit diagram of the comparator 102x in FIG. 3, and the operation timing diagram of the solid-state imaging device 1 in FIG.

図２に示すように、列アンプ１００ｘは、一般的なスイッチドキャパシタアンプであり、入力端子Ｖｘと、出力端子ＶＳＬｘと、反転アンプ（増幅素子）１４０と、入力容量素子Ｃｓと、帰還容量素子Ｃｆと、リセットスイッチ素子１００ｃとを備えている。また、帰還容量素子Ｃｆと出力端子ＶＳＬｘの間には、列アンプ１００ｘに出力基準電圧Ｖｂａｓｅを印加するベース電圧線と、オフセットスイッチ素子１００ａ、帰還スイッチ素子１００ｂとを備えたオフセット設定回路１５０ｘが接続され、帰還容量素子Ｃｆに出力基準電圧Ｖｂａｓｅを印加して電圧オフセットを設定する構成となっている。 As shown in FIG. 2, the column amplifier 100x is a general switched capacitor amplifier, and includes an input terminal Vx, an output terminal VSLx, an inverting amplifier (amplifying element) 140, an input capacitive element Cs, and a feedback capacitive element. Cf and a reset switch element 100c are provided. An offset setting circuit 150x including a base voltage line for applying the output reference voltage Vbase to the column amplifier 100x, an offset switch element 100a, and a feedback switch element 100b is connected between the feedback capacitor element Cf and the output terminal VSLx. Thus, the output reference voltage Vbase is applied to the feedback capacitive element Cf to set the voltage offset.

列アンプ１００ｘのリセット時は、信号ＡＭＰＣＬ、ＮＡＭＰＣＬにより帰還スイッチ素子１００ｂが開放され（オフ動作）、オフセットスイッチ素子１００ａ、リセットスイッチ素子１００ｃが閉じられ（オン動作）て、列アンプ１００ｘがリセットされる。帰還スイッチ素子１００ｂが開放されることにより、帰還容量素子Ｃｆはリセットのときに短絡されず、帰還容量素子Ｃｆに出力基準電圧Ｖｂａｓｅに対応した電荷が充電される。そして、図４に示すように、リセットスイッチ素子１００ｃより反転アンプ１４０のリセット電圧（スイッチングレベル）Ｖｂが出力端子ＶＳＬｘに出力される。リセット電圧Ｖｂは、リセットスイッチ素子１００ｃがオンのときの入力端子Ｖｘの電圧Ｖｏｆｆに相当する。 When the column amplifier 100x is reset, the feedback switch element 100b is opened (off operation) by the signals AMPCL and NAMPCL, the offset switch element 100a and the reset switch element 100c are closed (on operation), and the column amplifier 100x is reset. . By opening the feedback switch element 100b, the feedback capacitor element Cf is not short-circuited at the time of reset, and the feedback capacitor element Cf is charged with a charge corresponding to the output reference voltage Vbase. As shown in FIG. 4, the reset voltage (switching level) Vb of the inverting amplifier 140 is output from the reset switch element 100c to the output terminal VSLx. The reset voltage Vb corresponds to the voltage Voff of the input terminal Vx when the reset switch element 100c is on.

リセット後は、信号ＡＭＰＣＬ、信号ＮＡＭＰＣＬによりオフセットスイッチ素子１００ａ、リセットスイッチ素子１００ｃが開放され（オフ動作）、帰還スイッチ素子１００ｂが閉じられ（オン動作）て、列アンプ１００ｘの帰還容量素子Ｃｆに充電された電荷によって、出力端子ＶＳＬｘに出力基準電圧Ｖｂａｓｅが出力される。これにより、列毎に、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットＶｂａｓｅ−Ｖｂが設定される。 After the reset, the offset switch element 100a and the reset switch element 100c are opened (off operation) by the signals AMPCL and NAMPCL, the feedback switch element 100b is closed (on operation), and the feedback capacitance element Cf of the column amplifier 100x is charged. The output reference voltage Vbase is output to the output terminal VSLx by the generated charge. Thereby, the voltage offset Vbase-Vb is set to the analog signal input to the A / D converter 12 for each column.

その後、図１に示した各画素１０１ｘから出力データである画素信号成分Ｖｏｆｆ−Ｖｓｉｇが出力されて列アンプ１００ｘの入力端子Ｖｘに入力されるとともに、列アンプ１００ｘはアンプ動作を始め、各画素１０１ｘの受光量に応じた出力Ｖｓｉｇが増幅され出力基準電圧Ｖｂａｓｅに重畳して出力される。なお、アナログ信号ＶＳＬｘは、反転アンプ１４０により反転増幅されている。 Thereafter, a pixel signal component Voff-Vsig, which is output data, is output from each pixel 101x shown in FIG. 1 and input to the input terminal Vx of the column amplifier 100x, and the column amplifier 100x starts an amplifier operation, and each pixel 101x The output Vsig corresponding to the received light amount is amplified and superimposed on the output reference voltage Vbase. The analog signal VSLx is inverted and amplified by the inverting amplifier 140.

この種のスイッチドキャパシタアンプでは、列アンプ１００ｘの出力端子ＶＳＬｘに出力される電圧は
（数１）
ＶＳＬｘ＝Ｖｂａｓｅ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となる。 In this type of switched capacitor amplifier, the voltage output to the output terminal VSLx of the column amplifier 100x is (Equation 1)
VSLx = Vbase + (Cs / Cf) * Vsig
It becomes.

なお、このとき、本駆動においてはＶｂａｓｅ＞Ｖｂと設定することを前提とする。 At this time, in this driving, it is assumed that Vbase> Vb is set.

上記を前提として、次段の比較器１０２ｘの説明を行う。図３に比較器１０２ｘの回路図を示す。 Based on the above, the next-stage comparator 102x will be described. FIG. 3 shows a circuit diagram of the comparator 102x.

図３に示す比較器１０２ｘは、入力端子ＶＳＬ、ＶＲＥＦ、ＸＲＥＳＥＴと、出力端子Ｖｃｏとを備えている。各列アンプ１００ｘから得られるアナログ信号は比較器１０２ｘの入力端子ＶＳＬに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰは比較器１０２ｘの入力端子ＶＲＥＦに入力される。また、入力端子ＸＲＥＳＥＴには、比較器１０２ｘをリセットするための信号ＸＲＥＳＥＴが入力される。具体的には、図４に示すように、比較器１０２ｘによって入力端子ＶＳＬに入力されたアナログ信号と入力端子ＶＲＥＦに入力された参照電圧ＲＡＭＰの比較を行う前に、入力端子ＸＲＥＳＥＴには“Ｌ（Ｌｏｗ）”レベルの信号が入力される。 The comparator 102x shown in FIG. 3 includes input terminals VSL, VREF, and XRESET, and an output terminal Vco. The analog signal obtained from each column amplifier 100x is input to the input terminal VSL of the comparator 102x, and the reference voltage RAMP generated by the reference signal generator 104 is input to the input terminal VREF of the comparator 102x. In addition, a signal XRESET for resetting the comparator 102x is input to the input terminal XRESET. Specifically, as shown in FIG. 4, before comparing the analog signal input to the input terminal VSL by the comparator 102x with the reference voltage RAMP input to the input terminal VREF, the input terminal XRESET has “L” A (Low) "level signal is input.

また、比較器１０２ｘは、少なくとも初段に差動増幅器１１０を有し、この差動増幅器１１０の入力側、すなわち参照電圧ＲＡＭＰが入力される側に、入力素子１１１、画素からのアナログ信号が入力される側に入力素子１１２を備え、参照電圧ＲＡＭＰ入力と入力素子１１１との間に容量素子１０７を、アナログ入力と入力素子１１２との間に容量素子１０８を備えている。 The comparator 102x has a differential amplifier 110 at least in the first stage, and an analog signal from the input element 111 and the pixel is input to the input side of the differential amplifier 110, that is, the side to which the reference voltage RAMP is input. The input element 112 is provided on the input side, the capacitive element 107 is provided between the reference voltage RAMP input and the input element 111, and the capacitive element 108 is provided between the analog input and the input element 112.

入力端子ＸＲＥＳＥＴに“Ｌ（Ｌｏｗ）”レベルの信号が入力されると、比較器１０２ｘに用いられている初段の差動増幅器１１０の動作点が決定し、初段の差動増幅器１１０の動作点と入力端子ＶＳＬ、ＶＲＥＦそれぞれの入力電圧の差分が容量素子１０７、容量素子１０８にそれぞれサンプル（保持）される。この動作により、列並列に配置された比較器１０２ｘの差動増幅器１１０のオフセットを除去する。 When an “L (Low)” level signal is input to the input terminal XRESET, the operating point of the first-stage differential amplifier 110 used in the comparator 102x is determined. The difference between the input voltages of the input terminals VSL and VREF is sampled (held) in the capacitive element 107 and the capacitive element 108, respectively. By this operation, the offset of the differential amplifier 110 of the comparator 102x arranged in parallel with the column is removed.

つまり、図４および図１に示すように、まず、比較器１０２ｘの入力端子ＸＲＥＳＥＴにリセット信号を入力して比較器１０２ｘをリセットし、比較器１０２ｘの両側（入出力側）の電位を同一にする。このとき列アンプ１００ｘも同時にリセットがかけられており、列アンプ１００ｘの出力端子ＶＳＬｘにはリセット電圧Ｖｂが出力されている。したがって、比較器１０２ｘの入力端子ＶＳＬにはリセット電圧Ｖｂが入力され、容量素子１０８にリセット電圧Ｖｂに対応した電荷が充電され、図３に示した比較器１０２ｘのＶＳＬｉｎの電位がＶｂに設定される。 That is, as shown in FIGS. 4 and 1, first, a reset signal is input to the input terminal XRESET of the comparator 102x to reset the comparator 102x, and the potentials on both sides (input / output sides) of the comparator 102x are made the same. To do. At this time, the column amplifier 100x is also reset at the same time, and the reset voltage Vb is output to the output terminal VSLx of the column amplifier 100x. Therefore, the reset voltage Vb is input to the input terminal VSL of the comparator 102x, the electric charge corresponding to the reset voltage Vb is charged in the capacitive element 108, and the potential of VSLin of the comparator 102x shown in FIG. 3 is set to Vb. The

また、比較器１０２ｘの入力端子ＶＲＥＦには参照電圧ＲＡＭＰの基準電圧が入力され、容量素子１０７に参照電圧ＲＡＭＰの基準電圧に対応した電荷が充電される。 The reference voltage RAMP reference voltage is input to the input terminal VREF of the comparator 102x, and the capacitor 107 is charged with a charge corresponding to the reference voltage RAMP reference voltage.

比較器１０２ｘのリセットの後、比較器１０２ｘのリセット電圧Ｖｂと参照電圧ＲＡＭＰの基準電圧はオフセット除去される（オートゼロと呼ばれる）。つまり、比較器１０２ｘのリセット電圧Ｖｂと参照電圧ＲＡＭＰの基準電圧が、それぞれ比較器１０２ｘのＶＳＬｉｎ、ＶＲＥＦｉｎの基準電位となる。 After the reset of the comparator 102x, the reset voltage Vb of the comparator 102x and the reference voltage RAMP are offset removed (referred to as auto-zero). That is, the reset voltage Vb of the comparator 102x and the reference voltage of the reference voltage RAMP become the reference potentials of VSLin and VREFin of the comparator 102x, respectively.

一方、列アンプ１００ｘは、リセットされた後、出力基準電圧Ｖｂａｓｅを出力し、比較器１０２ｘの入力端子ＶＳＬには出力基準電圧Ｖｂａｓｅが印加され、リセット後ＶＳＬｉｎに電圧オフセットＶｂａｓｅ−Ｖｂが設定される。 On the other hand, the column amplifier 100x outputs the output reference voltage Vbase after being reset, the output reference voltage Vbase is applied to the input terminal VSL of the comparator 102x, and the voltage offset Vbase−Vb is set to VSLin after the reset. .

さらに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰが入力端子ＶＲＥＦに入力され、上記２つの信号の比較を行う。参照電圧ＲＡＭＰは、図４に示すように、時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、アップダウンカウンタ１０３ｘ（１０３ａ、１０３ｂ、…）により、タイミング制御回路１３から発生されたクロックＣＫのダウンカウントが開始される。 Further, the reference voltage RAMP generated by the reference signal generation unit 104 is input to the input terminal VREF, and the two signals are compared. As shown in FIG. 4, the reference voltage RAMP has a stepped waveform that changes with time. At the same time as the reference voltage RAMP changes with time, the up / down counter 103x (103a, 103b,...) Starts to count down the clock CK generated from the timing control circuit 13.

なお、比較器１０２ｘのリセット時には、画素１０１ｘからは受光前の基準電圧であるアナログ信号Ｖｏｆｆが出力されている。そして、任意の行線Ｈｙの画素１０１ｘから列線ＶｘへのＶｏｆｆの読み出しが安定した後、列アンプ１００ｘは、画素から得られた列線Ｖｘからのアナログ信号Ｖｏｆｆをリセット解除時にサンプルし、ＣＤＳ（ＣｏｒｒｅｌａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ：相関２重サンプリング）の基準電圧とする。以後、列アンプ１０１ｘへの入力はオフセットＶｏｆｆが除去されて画素信号成分Ｖｓｉｇとして入力される。 When the comparator 102x is reset, an analog signal Voff that is a reference voltage before light reception is output from the pixel 101x. Then, after the Voff reading from the pixel 101x of the arbitrary row line Hy to the column line Vx is stabilized, the column amplifier 100x samples the analog signal Voff from the column line Vx obtained from the pixel when the reset is released, and CDS A reference voltage of (Correlated Double Sampling) is used. Thereafter, the input to the column amplifier 101x is input as the pixel signal component Vsig after the offset Voff is removed.

１回目の読み出しでは、上記した画素１０１ｘに光が入射される前の信号成分が読み出される。時間的に変化する階段状の波形である参照電圧ＲＡＭＰと列アンプ出力信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力Ｖｃｏは反転し、カウンタ１０３ｘのダウンカウントがストップし、比較期間に応じたカウントが保持される。なお、アナログ信号ＶＳＬｘは、反転アンプ１４０により反転増幅されている。この１回目の読み出し時は、具体的には列アンプ１００ｘの出力電圧に電圧オフセット（Ｖｂａｓｅ−Ｖｂ）が設定された電圧Ｖｂａｓｅを読み出しており、本発明の例では８ビット分のカウント期間を設けて、図４に示すように、アナログ信号Ｖｂａｓｅに対応するカウント値が得られる。 In the first reading, the signal component before the light is incident on the pixel 101x is read. When the reference voltage RAMP, which is a step-like waveform that changes with time, and the column amplifier output signal VSLx become equal, the output Vco of the comparator 102x is inverted, the down-counting of the counter 103x is stopped, and according to the comparison period A count is maintained. The analog signal VSLx is inverted and amplified by the inverting amplifier 140. At the time of the first reading, specifically, the voltage Vbase in which the voltage offset (Vbase−Vb) is set to the output voltage of the column amplifier 100x is read. In the example of the present invention, a count period of 8 bits is provided. Thus, as shown in FIG. 4, a count value corresponding to the analog signal Vbase is obtained.

２回目の読み出しは、画素１０１ｘ毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。すなわち、任意の行Ｈｙの画素１０１ｘから列線Ｖｘへの２回目の読み出しが安定した後、比較器１０２ｘに、画素から得られたアナログ信号Ｖｘを列アンプ１０１ｘにより反転増幅したＶＳＬｘと、参照信号生成部１０４により生成される参照電圧ＲＡＭＰを入力し、上記２つの信号の比較を行う。 In the second reading, a signal component corresponding to the amount of incident light for each pixel 101x is read, and the same operation as the first reading is performed. That is, after the second reading from the pixel 101x in any row Hy to the column line Vx is stabilized, the analog signal Vx obtained from the pixel is inverted and amplified by the column amplifier 101x to the comparator 102x, and the reference signal The reference voltage RAMP generated by the generation unit 104 is input, and the two signals are compared.

このとき、列アンプ１００ｘの出力端子ＶＳＬｘに出力される電圧は
（数２）
ＶＳＬｘ＝Ｖｂａｓｅ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となっている。 At this time, the voltage output to the output terminal VSLx of the column amplifier 100x is:
VSLx = Vbase + (Cs / Cf) * Vsig
It has become.

比較を行う際、図４に示すように、参照電圧ＲＡＭＰは時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、カウンタ１０３ｘでアップカウントがなされる。すなわち、信号線レベルのＡ／Ｄ変換期間をアップカウントする。そして、参照電圧ＲＡＭＰと任意の画素から得られる反転増幅されたアナログ信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力は反転し、カウンタ１０３ｘのアップカウントがストップする。したがって、１回目の比較期間に応じたカウント値から２回目の比較期間に応じたカウント値の差分のカウント値が得られる。 When performing the comparison, as shown in FIG. 4, the reference voltage RAMP has a stepped waveform that changes with time. At the same time as the reference voltage RAMP changes with time, the counter 103x counts up. That is, the A / D conversion period at the signal line level is up-counted. When the reference voltage RAMP and the inverted and amplified analog signal VSLx obtained from an arbitrary pixel become equal, the output of the comparator 102x is inverted and the up-counting of the counter 103x is stopped. Therefore, the count value of the difference between the count values corresponding to the second comparison period is obtained from the count values corresponding to the first comparison period.

具体的には、図４に示すように、１回目の読み出しでダウンカウントされたＶｂａｓｅに対応するカウント値から、２回目の読み出しでアップカウントされたＶｂａｓｅ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値の差分である（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値が得られる。したがって、画素１００ｘの受光量に対応したアナログ信号Ｖｓｉｇが、列アンプ１００ｘにより反転増幅され、反転増幅されたアナログ信号（Ｃｓ／Ｃｆ）＊ＶｓｉｇがＡ／Ｄ変換されて、（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応したデジタル信号が得られる。そして、カウンタ１０３ｘに残ったデータは信号線のカウンタデータのみとなる。なお、画素の固定パターンのばらつきは初段の列アンプ１０１ｘのＣＤＳにより除去されている。 Specifically, as shown in FIG. 4, the count corresponding to Vbase + (Cs / Cf) * Vsig up-counted by the second reading from the count value corresponding to Vbase down-counted by the first reading. A count value corresponding to (Cs / Cf) * Vsig which is the difference between the values is obtained. Therefore, the analog signal Vsig corresponding to the amount of light received by the pixel 100x is inverted and amplified by the column amplifier 100x, and the inverted and amplified analog signal (Cs / Cf) * Vsig is A / D converted to (Cs / Cf) *. A digital signal corresponding to Vsig is obtained. The data remaining in the counter 103x is only the counter data of the signal line. Note that the variation in the fixed pattern of the pixels is removed by the CDS of the column amplifier 101x in the first stage.

以上のＡ／Ｄ変換期間終了後、列走査回路１５により、アナログ信号（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値が画素信号デジタル出力値として外部に出力され、その後、順次行毎に同様の動作が繰り返され、ＣＭＯＳセンサー出力画像が得られる。 After the end of the A / D conversion period, the column scanning circuit 15 outputs a count value corresponding to the analog signal (Cs / Cf) * Vsig to the outside as a pixel signal digital output value. The operation is repeated and a CMOS sensor output image is obtained.

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図５は第２の実施形態に係る固体撮像装置２の構成を示したブロック図、図６は第２の実施形態における列アンプ２００ｘのブロック図、図７は第２の実施形態に係る固体撮像装置２の動作タイミング図を示す。第２の実施形態における固体撮像装置２は、図５に示すように、列アンプ２００ｘおよびオフセット設定回路２５０ｘの構成が第１の実施形態と相違する。その他の構成については、前述した第１の実施形態と同じため、記述を省略する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described. FIG. 5 is a block diagram showing a configuration of the solid-state imaging device 2 according to the second embodiment, FIG. 6 is a block diagram of the column amplifier 200x in the second embodiment, and FIG. 7 is a solid-state imaging according to the second embodiment. The operation | movement timing diagram of the apparatus 2 is shown. As shown in FIG. 5, the solid-state imaging device 2 in the second embodiment is different from the first embodiment in the configuration of the column amplifier 200x and the offset setting circuit 250x. Since other configurations are the same as those of the first embodiment described above, description thereof is omitted.

図５に示す列アンプ２００ｘは、列線Ｖｘから入力された各画素１０１ｘからのアナログ信号を反転増幅し、反転増幅したアナログ信号ＶＳＬ０、ＶＳＬ１、…（代表してＶＳＬｘと記す）を次段のＡ／Ｄ変換装置１２へ出力する。また、各列アンプ２００ｘは、列アンプ２００ｘに出力基準電圧Ｖｂａｓｅを印加するベース電圧線を備え、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットを設定するオフセット設定回路２５０ｘを備えている。 The column amplifier 200x shown in FIG. 5 inverts and amplifies the analog signal from each pixel 101x input from the column line Vx, and the inverted and amplified analog signals VSL0, VSL1,... (Represented as VSLx as a representative) in the next stage. Output to the A / D converter 12. Each column amplifier 200x includes a base voltage line that applies the output reference voltage Vbase to the column amplifier 200x, and an offset setting circuit 250x that sets a voltage offset to an analog signal input to the A / D converter 12. Yes.

第２の実施形態の列アンプ２００ｘの駆動方式について、図６の列アンプ２００ｘのブロック図、図７の固体撮像装置２の動作タイミング図によって説明する。 A driving method of the column amplifier 200x according to the second embodiment will be described with reference to a block diagram of the column amplifier 200x in FIG. 6 and an operation timing chart of the solid-state imaging device 2 in FIG.

図６に示すように、列アンプ２００ｘの構成は、第１の実施形態と同様、一般的なスイッチドキャパシタアンプであり、入力端子Ｖｘと、出力端子ＶＳＬｘと、反転アンプ（増幅素子）２４０と、入力容量素子Ｃｓと、帰還容量素子Ｃｆと、リセットスイッチ２００ｃとを備えている。また、反転アンプ２４０の出力線には、Ａ／Ｄ変換装置１２に出力基準電圧Ｖｂａｓｅを出力するベース電圧線と、切替スイッチ２００ｄとを備えたオフセット設定回路２５０ｘが接続されている。 As shown in FIG. 6, the configuration of the column amplifier 200x is a general switched capacitor amplifier as in the first embodiment, and includes an input terminal Vx, an output terminal VSLx, an inverting amplifier (amplifying element) 240, and the like. , An input capacitance element Cs, a feedback capacitance element Cf, and a reset switch 200c. Further, an offset setting circuit 250x having a base voltage line for outputting the output reference voltage Vbase to the A / D converter 12 and a changeover switch 200d is connected to the output line of the inverting amplifier 240.

切替スイッチ２００ｄは、反転アンプ２４０の出力線に挿入され、反転アンプ２４０の出力線とオフセット設定回路２５０ｘのベース電圧線を、切替スイッチ２００ｄの切り替えにより列アンプ回路２００ｘの出力端子ＶＳＬｘに切り替えて接続する。これにより、反転アンプ２４０により反転増幅されたアナログ信号とオフセット設定回路２５０ｘから出力されるベース電圧が、切替スイッチ２００ｄにより切り替えられて出力端子ＶＳＬｘに出力される。 The changeover switch 200d is inserted into the output line of the inverting amplifier 240, and the output line of the inverting amplifier 240 and the base voltage line of the offset setting circuit 250x are switched to the output terminal VSLx of the column amplifier circuit 200x by switching the changeover switch 200d. To do. As a result, the analog signal inverted and amplified by the inverting amplifier 240 and the base voltage output from the offset setting circuit 250x are switched by the changeover switch 200d and output to the output terminal VSLx.

また、オフセット設定回路２５０ｘは、ベース電圧として出力基準電圧Ｖｂａｓｅを出力する。そして、Ａ／Ｄ変換装置１２の比較器１０２ｘに配置された容量素子１０８に出力基準電圧Ｖｂａｓｅを印加して電圧オフセットを設定する構成となっている。 The offset setting circuit 250x outputs the output reference voltage Vbase as the base voltage. The output reference voltage Vbase is applied to the capacitive element 108 arranged in the comparator 102x of the A / D converter 12 to set the voltage offset.

列アンプ２００ｘのリセット時は、信号ＡＭＰＣＬ、ＮＡＭＰＣＬにより切替スイッチ２００ｄがオフセット設定回路２５０ｘのベース電圧線に接続するように切り替えられ（オフ動作）、リセットスイッチ２００ｃが閉じられ（オン動作）て、列アンプ２００ｘがリセットされる。この期間に、図７に示すように、外部印加のオフセット設定回路２５０ｘより基準電圧Ｖｂａｓｅが出力端子ＶＳＬｘに出力され、比較器１０２ｘの容量素子１０８に出力基準電圧Ｖｂａｓｅに対応した電荷が充電される。 When the column amplifier 200x is reset, the signal AMPCL and NAMPCL are switched so that the changeover switch 200d is connected to the base voltage line of the offset setting circuit 250x (off operation), and the reset switch 200c is closed (on operation). The amplifier 200x is reset. During this period, as shown in FIG. 7, the reference voltage Vbase is output from the externally applied offset setting circuit 250x to the output terminal VSLx, and the capacitor 108 of the comparator 102x is charged with a charge corresponding to the output reference voltage Vbase. .

リセット後は、信号ＡＭＰＣＬ、ＮＡＭＰＣＬによりリセットスイッチ２００ｃが開放され（オフ動作）、切替スイッチ２００ｄが反転アンプ２４０の出力線に接続するように切り替えられ（オン動作）、列アンプ２００ｘのリセット電圧Ｖｂが出力される。リセット電圧Ｖｂは、リセットスイッチ素子２００ｃがオンのときの入力端子Ｖｘの電圧Ｖｏｆｆに相当する。 After resetting, the reset switch 200c is opened by the signals AMPCL and NAMPCL (off operation), the changeover switch 200d is switched to connect to the output line of the inverting amplifier 240 (on operation), and the reset voltage Vb of the column amplifier 200x is changed. Is output. The reset voltage Vb corresponds to the voltage Voff of the input terminal Vx when the reset switch element 200c is on.

その後、各画素１０１ｘから出力データである画素信号成分Ｖｏｆｆ−Ｖｓｉｇが出力されて列アンプ２００ｘの入力端子Ｖｘに入力されるとともに、列アンプ２００ｘはアンプ動作を始め、各画素１０１ｘの受光量に応じた出力Ｖｓｉｇが増幅されリセット電圧Ｖｂに重畳して出力される。これにより、列毎に、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットＶｂ−Ｖｂａｓｅが設定される。なお、アナログ信号ＶＳＬｘは、反転アンプ２４０により反転増幅されている。 Thereafter, a pixel signal component Voff-Vsig, which is output data, is output from each pixel 101x and is input to the input terminal Vx of the column amplifier 200x. The column amplifier 200x starts an amplifier operation and corresponds to the amount of light received by each pixel 101x. The output Vsig is amplified and superimposed on the reset voltage Vb. As a result, the voltage offset Vb-Vbase is set in the analog signal input to the A / D converter 12 for each column. The analog signal VSLx is inverted and amplified by the inverting amplifier 240.

この種のスイッチドキャパシタアンプでは、列アンプ２００ｘの出力端子ＶＳＬｘに出力される電圧は
（数３）
ＶＳＬｘ＝Ｖｂ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となる。 In this type of switched capacitor amplifier, the voltage output to the output terminal VSLx of the column amplifier 200x is (Equation 3)
VSLx = Vb + (Cs / Cf) * Vsig
It becomes.

なお、このとき、本駆動においてはＶｂ＞Ｖｂａｓｅと設定することを前提とする。 At this time, it is assumed that Vb> Vbase is set in this driving.

上記を前提として、次段の比較器１０２ｘの説明を行う。なお、比較器１０２ｘの構成は、図３に示した比較器１０２ｘと同様の構成である。 Based on the above, the next-stage comparator 102x will be described. The configuration of the comparator 102x is the same as that of the comparator 102x shown in FIG.

各列アンプ２００ｘから得られるアナログ信号は比較器１０２ｘの入力端子ＶＳＬに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰは比較器１０２ｘの入力端子ＶＲＥＦに入力される。また、入力端子ＸＲＥＳＥＴには、比較器１０２ｘをリセットするための信号ＸＲＥＳＥＴが入力される。具体的には、図７に示すように、比較器１０２ｘによって入力端子ＶＳＬに入力されたアナログ信号と入力端子ＶＲＥＦに入力された参照電圧ＲＡＭＰの比較を行う前に、入力端子ＸＲＥＳＥＴ信号には“Ｌ（Ｌｏｗ）”レベルの信号が入力される。 The analog signal obtained from each column amplifier 200x is input to the input terminal VSL of the comparator 102x, and the reference voltage RAMP generated by the reference signal generator 104 is input to the input terminal VREF of the comparator 102x. In addition, a signal XRESET for resetting the comparator 102x is input to the input terminal XRESET. Specifically, as shown in FIG. 7, before the analog signal input to the input terminal VSL by the comparator 102x is compared with the reference voltage RAMP input to the input terminal VREF, the input terminal XRESET signal is “ An L (Low) "level signal is input.

この動作により、比較器１０２ｘに用いられている初段の差動増幅器１１０の動作点が決定し、初段の差動増幅器１１０の動作点と入力端子ＶＳＬ、ＶＲＥＦそれぞれの入力電圧の差分が容量素子１０７、容量素子１０８にそれぞれサンプル（保持）される。この動作により、列並列に配置された比較器１０２ｘの差動増幅器１１０のオフセットを除去する。なお、容量素子１０７、容量素子１０８がそれぞれ本発明における第１入力容量素子、第２入力容量素子に相当する。 With this operation, the operating point of the first-stage differential amplifier 110 used in the comparator 102x is determined, and the difference between the operating point of the first-stage differential amplifier 110 and the input voltages of the input terminals VSL and VREF is the capacitance element 107. , Each sampled (held) in the capacitor element 108. By this operation, the offset of the differential amplifier 110 of the comparator 102x arranged in parallel with the column is removed. Note that the capacitive element 107 and the capacitive element 108 correspond to the first input capacitive element and the second input capacitive element in the present invention, respectively.

つまり、図６および図７に示すように、まず、比較器１０２ｘの入力端子ＸＲＥＳＥＴにリセット信号を入力して比較器１０２ｘをリセットし、比較器１０２ｘの両側（入出力側）の電位を同一にする。このとき列アンプ２００ｘも同時にリセットがかけられており、列アンプ２００ｘの出力端子ＶＳＬｘには出力基準電圧Ｖｂａｓｅが出力されている。したがって、比較器１０２ｘの入力端子ＶＳＬには出力基準電圧Ｖｂａｓｅが入力され、リセットのときに容量素子１０８は放電されず出力基準電圧Ｖｂａｓｅに対応した電荷が充電され、図３に示した比較器１０２ｘのＶＳＬｉｎの電位がＶｂａｓｅに設定される。 That is, as shown in FIGS. 6 and 7, first, a reset signal is input to the input terminal XRESET of the comparator 102x to reset the comparator 102x, and the potentials on both sides (input / output sides) of the comparator 102x are made the same. To do. At this time, the column amplifier 200x is also reset at the same time, and the output reference voltage Vbase is output to the output terminal VSLx of the column amplifier 200x. Therefore, the output reference voltage Vbase is input to the input terminal VSL of the comparator 102x, the capacitor 108 is not discharged at the time of resetting, and the electric charge corresponding to the output reference voltage Vbase is charged, and the comparator 102x shown in FIG. The potential of VSLin is set to Vbase.

比較器１０２ｘのリセットの後、出力基準電圧Ｖｂａｓｅと参照電圧ＲＡＭＰの基準電圧はオフセット除去される（オートゼロと呼ばれる）。つまり、出力基準電圧Ｖｂと参照電圧ＲＡＭＰの基準電圧が、それぞれ比較器１０２ｘのＶＳＬｉｎ、ＶＲＥＦｉｎの基準電位となる。 After the comparator 102x is reset, the output reference voltage Vbase and the reference voltage RAMP are removed from the reference voltage (referred to as auto-zero). That is, the reference voltages of the output reference voltage Vb and the reference voltage RAMP become the reference potentials of VSLin and VREFin of the comparator 102x, respectively.

一方、列アンプ２００ｘは、リセットされた後、列アンプ２００ｘのリセット電圧Ｖｂを出力し、比較器１０２ｘの入力端子ＶＳＬに電圧Ｖｂが印加され、リセット後ＶＳＬｉｎにＶｂ−Ｖｂａｓｅの電圧オフセットが設定される。 On the other hand, the column amplifier 200x, after being reset, outputs the reset voltage Vb of the column amplifier 200x, the voltage Vb is applied to the input terminal VSL of the comparator 102x, and a voltage offset of Vb−Vbase is set to VSLin after the reset. The

さらに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰが入力端子ＶＲＥＦに入力され、上記２つの信号の比較を行う。参照電圧ＲＡＭＰは、図７に示すように、時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、アップダウンカウンタ１０３ｘ（１０３ａ、１０３ｂ、…）により、タイミング制御回路１３から発生されたクロックＣＫのダウンカウントが開始される。 Further, the reference voltage RAMP generated by the reference signal generation unit 104 is input to the input terminal VREF, and the two signals are compared. As shown in FIG. 7, the reference voltage RAMP has a stepped waveform that changes with time. At the same time as the reference voltage RAMP changes with time, the up / down counter 103x (103a, 103b,...) Starts to count down the clock CK generated from the timing control circuit 13.

なお、比較器１０２ｘのリセット時には、画素１０１ｘからは受光前の基準電圧であるアナログ信号Ｖｏｆｆが出力されている。そして、任意の行線Ｈｙの画素１０１ｘから列線ＶｘへのＶｏｆｆの読み出しが安定した後、列アンプ２００ｘは、画素から得られた列線Ｖｘからのアナログ信号Ｖｏｆｆをリセット解除時にサンプルし、ＣＤＳの基準電圧とする。そして、画素の固定パターンのばらつきは初段の列アンプ１０１ｘのＣＤＳにより除去される。以後列アンプ１０１ｘへの入力はオフセットＶｏｆｆが除去されて画素信号成分Ｖｓｉｇとして入力される。 When the comparator 102x is reset, an analog signal Voff that is a reference voltage before light reception is output from the pixel 101x. Then, after the Voff reading from the pixel 101x of the arbitrary row line Hy to the column line Vx is stabilized, the column amplifier 200x samples the analog signal Voff from the column line Vx obtained from the pixel when the reset is released, and CDS Reference voltage. Then, the variation in the fixed pattern of the pixels is removed by the CDS of the first stage column amplifier 101x. Thereafter, the input to the column amplifier 101x is input as the pixel signal component Vsig after the offset Voff is removed.

１回目の読み出しでは、上記した画素１０１ｘに光が入射される前の信号成分が読み出される。時間的に変化する階段状の波形である参照電圧ＲＡＭＰと列アンプ出力信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力Ｖｃｏは反転し、カウンタ１０３ｘのダウンカウントがストップし、比較期間に応じたカウントが保持される。なお、アナログ信号ＶＳＬｘは、反転アンプ２４０により反転増幅されている。この１回目の読み出し時は、具体的には列アンプ２００ｘの出力電圧に電圧オフセット（Ｖｂ−Ｖｂａｓｅ）が設定された電圧Ｖｂを読み出しており、本発明の例では９ビット分のカウント期間を設けて、図７に示すように、アナログ信号Ｖｂに対応するカウント値が得られる。 In the first reading, the signal component before the light is incident on the pixel 101x is read. When the reference voltage RAMP, which is a step-like waveform that changes with time, and the column amplifier output signal VSLx become equal, the output Vco of the comparator 102x is inverted, the down-counting of the counter 103x is stopped, and according to the comparison period A count is maintained. The analog signal VSLx is inverted and amplified by the inverting amplifier 240. At the time of the first reading, specifically, the voltage Vb in which the voltage offset (Vb−Vbase) is set to the output voltage of the column amplifier 200x is read, and a count period of 9 bits is provided in the example of the present invention. Thus, as shown in FIG. 7, a count value corresponding to the analog signal Vb is obtained.

このとき、列アンプ２００ｘの出力端子ＶＳＬｘに出力される電圧は
（数４）
ＶＳＬｘ＝Ｖｂ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となっている。 At this time, the voltage output to the output terminal VSLx of the column amplifier 200x is:
VSLx = Vb + (Cs / Cf) * Vsig
It has become.

比較を行う際、図７に示すように、参照電圧ＲＡＭＰは時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、カウンタ１０３ｘでアップカウントがなされる。すなわち、信号線レベルのＡ／Ｄ変換期間をアップカウントする。そして参照電圧ＲＡＭＰと任意の画素から得られる反転増幅されたアナログ信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力は反転し、カウンタ１０３ｘのアップカウントがストップする。したがって、１回目の比較期間に応じたカウント値から２回目の比較期間に応じたカウント値の差分のカウント値が得られる。 When performing the comparison, as shown in FIG. 7, the reference voltage RAMP has a stepped waveform that changes with time. At the same time as the reference voltage RAMP changes with time, the counter 103x counts up. That is, the A / D conversion period at the signal line level is up-counted. When the reference voltage RAMP and the inverted amplified analog signal VSLx obtained from an arbitrary pixel become equal, the output of the comparator 102x is inverted and the up-counting of the counter 103x is stopped. Therefore, the count value of the difference between the count values corresponding to the second comparison period is obtained from the count values corresponding to the first comparison period.

具体的には、図７に示すように、１回目の読み出しでダウンカウントされたＶｂに対応するカウント値から、２回目の読み出しでアップカウントされたＶｂ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値の差分である（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値が得られる。したがって、画素２００ｘの受光量に対応したアナログ信号Ｖｓｉｇが、列アンプ２００ｘにより反転増幅され、反転増幅されたアナログ信号（Ｃｓ／Ｃｆ）＊ＶｓｉｇがＡ／Ｄ変換されて、（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応したデジタル信号が得られる。そして、カウンタ１０３ｘに残ったデータは信号線のカウンタデータのみとなる。なお、画素の固定パターンのばらつきは初段の列アンプ１０１ｘのＣＤＳにより除去されている。 Specifically, as shown in FIG. 7, the count corresponding to Vb + (Cs / Cf) * Vsig up-counted by the second reading from the count value corresponding to Vb down-counted by the first reading. A count value corresponding to (Cs / Cf) * Vsig which is the difference between the values is obtained. Therefore, the analog signal Vsig corresponding to the amount of light received by the pixel 200x is inverted and amplified by the column amplifier 200x, and the inverted and amplified analog signal (Cs / Cf) * Vsig is A / D converted to (Cs / Cf) *. A digital signal corresponding to Vsig is obtained. The data remaining in the counter 103x is only the counter data of the signal line. Note that the variation in the fixed pattern of the pixels is removed by the CDS of the column amplifier 101x in the first stage.

（まとめ）
以上、図面を用いて説明したように本発明の実施形態に係る固体撮像装置は、従来技術では参照電圧側に意図的オフセットをつけていたのに対し、列毎にＡ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットを設定するオフセット設定回路を備え、列アンプより得られるアナログ信号出力に関し列アンプのリセット期間中の出力電圧とリセット解除後の増幅電圧の基準出力電圧に意図的にオフセットをつけるように駆動する。 (Summary)
As described above with reference to the drawings, the solid-state imaging device according to the embodiment of the present invention has an intentional offset on the reference voltage side in the prior art, whereas the A / D conversion device 12 is provided for each column. An offset setting circuit that sets a voltage offset to the input analog signal is provided, and the analog signal output obtained from the column amplifier is intentionally set to the output voltage during the reset period of the column amplifier and the reference output voltage of the amplified voltage after reset release. Drive to add an offset.

したがって、Ａ／Ｄ変換装置１２のリセット前後において、Ａ／Ｄ変換装置１２に入力される電圧に列毎にオフセットを設けることが可能となり、参照信号生成部１０４にオフセット機能を追加する必要がないので、参照信号ＲＡＭＰが安定するのを待つ必要がなく、Ａ／Ｄ変換期間を短縮することが可能となる。さらに、余分な電荷をディスチャージする期間を設ける必要が無くなるので、高速なＡ／Ｄ変換が可能となるという利点がある。また、Ａ／Ｄ変換装置１２をリセットするときに各画素１０１ｘで光電変換されたアナログ信号に電圧オフセットが設定されるので、電圧オフセットを設定する時間がリセット期間に隠蔽され、Ａ／Ｄ変換をより早く行うことができる。 Therefore, before and after the reset of the A / D converter 12, it is possible to provide an offset for each column in the voltage input to the A / D converter 12, and there is no need to add an offset function to the reference signal generator 104. Therefore, it is not necessary to wait for the reference signal RAMP to stabilize, and the A / D conversion period can be shortened. Furthermore, since it is not necessary to provide a period for discharging extra charges, there is an advantage that high-speed A / D conversion is possible. In addition, when the A / D converter 12 is reset, a voltage offset is set in the analog signal photoelectrically converted by each pixel 101x, so that the time for setting the voltage offset is hidden in the reset period, and A / D conversion is performed. Can be done faster.

なお、本発明は、前記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。 In addition, this invention is not limited to the said embodiment, You may perform a various improvement and deformation | transformation within the range which does not deviate from the summary of this invention. Unless it deviates from the meaning of this invention, the form which carried out the various deformation | transformation which those skilled in the art can think to this embodiment, and the structure constructed | assembled combining the component in different embodiment is also contained in the scope of the present invention. .

本発明にかかる固体撮像装置は、Ａ／Ｄ変換の時間が増大することなく参照電圧ＲＡＭＰにオフセットを設けて線形性のあるＡ／Ｄ変換を高速に行うことができるイメージセンサとして、特に、デジタルスチルカメラ、ビデオカメラ、監視カメラなどの種々の撮像機器のイメージセンサとして有用である。 The solid-state imaging device according to the present invention is particularly useful as an image sensor capable of performing linear A / D conversion at high speed by providing an offset to the reference voltage RAMP without increasing the A / D conversion time. It is useful as an image sensor for various imaging devices such as a still camera, a video camera, and a surveillance camera.

１、２固体撮像装置
１２Ａ／Ｄ変換装置（アナログ−デジタル変換回路）
１００ｘ、２００ｘ列アンプ（列アンプ回路）
１００ａオフセットスイッチ素子
１００ｂ帰還スイッチ素子
１００ｃ、２００ｃリセットスイッチ素子
１０１ｘ画素
１０３ｘカウンタ
１０７容量素子（第１入力容量素子）
１０８容量素子（第２入力容量素子）
１０２ｘ比較器（比較回路）
１４０、２４０反転アンプ（増幅素子）
１５０ｘ、２５０ｘオフセット設定回路
２００ｄ切替スイッチ素子
Ｃｆ入力容量素子
Ｃｓ帰還容量素子
Ｖｘ列信号線 1, 2 Solid-state imaging device 12 A / D conversion device (analog-digital conversion circuit)
100x, 200x column amplifier (column amplifier circuit)
100a Offset switch element 100b Feedback switch element 100c, 200c Reset switch element 101x Pixel 103x Counter 107 Capacitor element (first input capacitor element)
108 capacitive element (second input capacitive element)
102x comparator (comparison circuit)
140, 240 Inverting amplifier (amplifying element)
150x, 250x offset setting circuit 200d changeover switch element Cf input capacitance element Cs feedback capacitance element Vx column signal line

Claims

A plurality of pixels for photoelectric conversion arranged in a matrix;
A column signal line provided for each column;
A plurality of column amplifier circuits that are provided for each column and amplify analog signals output from the pixels to the column signal lines;
An analog-digital conversion circuit that converts an analog signal output from the column amplifier circuit into a digital signal;
A solid-state imaging device comprising a plurality of offset setting circuits provided for each column and for setting a voltage offset to an analog signal input to the analog-digital conversion circuit.

The solid-state imaging device according to claim 1, wherein each of the plurality of offset setting circuits sets the voltage offset when resetting the analog-digital conversion circuit.

Each of the plurality of column amplifier circuits is
An amplifying element comprising an input terminal and an output terminal;
An input capacitive element inserted between the column signal line and the input terminal;
A feedback capacitive element inserted between the input terminal and the output terminal;
A reset switch element that resets the column amplifier circuit by short-circuiting the input terminal and the output terminal;
Each of the plurality of offset setting circuits sets the voltage offset by applying a base voltage to the feedback capacitance element without short-circuiting the feedback capacitance element when the analog-digital conversion circuit is reset. 2. The solid-state imaging device according to 2.

Each of the plurality of offset setting circuits includes:
A feedback switch element inserted in a wiring connecting the output terminal of the column amplifier circuit and one end of the feedback capacitive element;
An offset switch element inserted between the one end of the feedback capacitive element and a base voltage line to which the base voltage is supplied;
The solid-state imaging device according to claim 3, wherein the feedback switch element is closed immediately after the reset switch element is opened.

The analog-digital conversion circuit includes:
A first input capacitive element to which a ramp signal is input;
A second input capacitive element to which an analog signal is input;
A comparison circuit that compares the ramp signal input via the first input capacitance element with the analog signal input via the second input capacitance element;
A counter that counts the time until the comparison result of the comparison circuit is inverted,
The analog-digital conversion circuit starts comparison by the comparison circuit after resetting by discharging the first input capacitance element and the second input capacitance element,
2. The offset setting circuit according to claim 1, wherein each of the plurality of offset setting circuits sets the voltage offset by applying a base voltage without discharging the second input capacitance element when resetting the analog-digital conversion circuit. Solid-state imaging device.

Each of the plurality of column amplifier circuits is
An amplifying element comprising an input terminal and an output terminal;
An input capacitive element inserted between the column signal line and the input terminal;
A feedback capacitive element inserted between the input terminal and the output terminal;
A reset switch element that resets the column amplifier circuit by short-circuiting the input terminal and the output terminal;
Inserted between the output terminal of the amplification element and the input terminal of the analog-digital conversion circuit, and switches the output terminal of the amplification element and the base voltage line of the offset setting circuit to switch the analog-digital conversion circuit. A changeover switch element connected to the input terminal,
The changeover switch element applies the base voltage by connecting the base voltage line to an input terminal of the analog-digital conversion circuit when the reset switch element is closed to reset the column amplifier circuit, and the reset switch 6. The solid-state imaging device according to claim 5, wherein an output terminal of the amplifying element is connected to an input terminal of the analog-digital conversion circuit immediately after the element is opened to output the amplified analog signal.

A camera provided with the solid-state imaging device according to claim 1.