JP2011023106A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置に関し、より特定的には、磁気トンネル接合(MTJ:Magnetic Tunneling Junction)を有するメモリセルを備えたランダムアクセスメモリに関する。 The present invention relates to a semiconductor device, and more particularly to a random access memory including a memory cell having a magnetic tunnel junction (MTJ).
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。 An MRAM (Magnetic Random Access Memory) device has attracted attention as a storage device that can store nonvolatile data with low power consumption. An MRAM device is a storage device that performs non-volatile data storage using a plurality of thin film magnetic bodies formed in a semiconductor integrated circuit and allows random access to each of the thin film magnetic bodies.
特に、近年では磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を利用した薄膜磁性体をメモリセルとして用いることによって、MRAM装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.(以下、非特許文献1)および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. (以下、非特許文献2)等の技術文献に開示されている。 In particular, in recent years, it has been announced that the performance of an MRAM device is dramatically improved by using a thin film magnetic material using a magnetic tunnel junction (MTJ) as a memory cell. For MRAM devices with memory cells with magnetic tunnel junctions, see “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb 2000. (hereinafter Non-Patent Document 1) and “Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. It is disclosed.
図23は、磁気トンネル接合部を有するメモリセル(以下単にMTJメモリセルとも称する)の構成を示す概略図である。 FIG. 23 is a schematic diagram showing a configuration of a memory cell having a magnetic tunnel junction (hereinafter also simply referred to as an MTJ memory cell).
図23を参照して、MTJメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部MTJと、アクセストランジスタATRとを備える。アクセストランジスタATRは、電界効果トランジスタで形成され、磁気トンネル接合部MTJと接地電圧Vssとの間に結合される。 Referring to FIG. 23, the MTJ memory cell includes a magnetic tunnel junction MTJ whose resistance value changes according to the data level of stored data, and an access transistor ATR. Access transistor ATR is formed of a field effect transistor, and is coupled between magnetic tunnel junction MTJ and ground voltage Vss.
MTJメモリセルに対しては、データ書込を指示するためのライトワード線WWLと、データ読出を指示するためのリードワード線RWLと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線BLとが配置される。 For MTJ memory cells, write word line WWL for instructing data writing, read word line RWL for instructing data reading, and the level of stored data at the time of data reading and data writing A bit line BL which is a data line for transmitting the electrical signal is disposed.
図24は、MTJメモリセルからのデータ読出動作を説明する概念図である。
図24を参照して、磁気トンネル接合部MTJは、一定方向の固定磁界を有する磁性体層(以下、単に固定磁気層とも称する)FLと、自由磁界を有する磁性体層(以下、単に自由磁気層とも称する)VLとを有する。固定磁気層FLおよび自由磁気層VLとの間には、絶縁体膜で形成されるトンネルバリアTBが配置される。自由磁気層VLにおいては、記憶データのレベルに応じて、固定磁気層FLと同一方向の磁界および固定磁気層FLと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
FIG. 24 is a conceptual diagram illustrating a data read operation from the MTJ memory cell.
Referring to FIG. 24, the magnetic tunnel junction MTJ includes a magnetic layer (hereinafter simply referred to as a fixed magnetic layer) FL having a fixed magnetic field in a certain direction and a magnetic layer (hereinafter simply referred to as free magnetic layer) having a free magnetic field. VL). A tunnel barrier TB formed of an insulator film is disposed between the fixed magnetic layer FL and the free magnetic layer VL. In the free magnetic layer VL, either one of the magnetic field in the same direction as that of the fixed magnetic layer FL and the magnetic field in a direction different from that of the fixed magnetic layer FL is nonvolatilely written in accordance with the level of stored data.
データ読出時においては、アクセストランジスタATRがリードワード線RWLの活性化に応じてターンオンされる。これにより、ビット線BL〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜接地電圧Vssの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Isが流れる。 At the time of data reading, access transistor ATR is turned on in response to activation of read word line RWL. As a result, a sense current Is supplied as a constant current from a control circuit (not shown) flows through a current path from the bit line BL to the magnetic tunnel junction MTJ to the access transistor ATR to the ground voltage Vss.
磁気トンネル接合部MTJの抵抗値は、固定磁気層FLと自由磁気層VLとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層FLの磁界方向と自由磁気層VLに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部MTJの抵抗値は小さくなる。 The resistance value of the magnetic tunnel junction MTJ changes according to the relative relationship in the magnetic field direction between the fixed magnetic layer FL and the free magnetic layer VL. Specifically, when the magnetic field direction of the pinned magnetic layer FL and the magnetic field direction written in the free magnetic layer VL are the same, the resistance of the magnetic tunnel junction MTJ is greater than when both magnetic field directions are different. The value becomes smaller.
したがって、データ読出時においては、センス電流Isによって磁気トンネル接合部MTJで生じる電圧降下は、自由磁気層VLに記憶された磁界方向に応じて異なる。これにより、ビット線BLを一旦高電圧にプリチャージした状態とした後にセンス電流Isの供給を開始すれば、ビット線BLの電圧レベル変化の監視によってMTJメモリセルの記憶データのレベルを読出すことができる。 Therefore, at the time of data reading, the voltage drop generated at the magnetic tunnel junction MTJ by the sense current Is differs depending on the magnetic field direction stored in the free magnetic layer VL. Thus, if the supply of the sense current Is is started after the bit line BL is once precharged to a high voltage, the level of the data stored in the MTJ memory cell is read by monitoring the voltage level change of the bit line BL. Can do.
図25は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
図25を参照して、データ書込時においては、リードワード線RWLは非活性化され、アクセストランジスタATRはターンオフされる。この状態で、自由磁気層VLに磁界を書込むためのデータ書込電流がライトワード線WWLおよびビット線BLにそれぞれ流される。自由磁気層VLの磁界方向は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
FIG. 25 is a conceptual diagram illustrating a data write operation for the MTJ memory cell.
Referring to FIG. 25, at the time of data writing, read word line RWL is inactivated and access transistor ATR is turned off. In this state, a data write current for writing a magnetic field in free magnetic layer VL is supplied to write word line WWL and bit line BL. The magnetic field direction of free magnetic layer VL is determined by a combination of directions of data write currents flowing through write word line WWL and bit line BL, respectively.
図26は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。 FIG. 26 is a conceptual diagram illustrating the relationship between the direction of the data write current and the magnetic field direction during data writing.
図26を参照して、横軸で示される磁界Hxは、ライトワード線WWLを流れるデータ書込電流によって生じる磁界H(WWL)の方向を示す。一方、縦軸に示される磁界Hyは、ビット線BLを流れるデータ書込電流によって生じる磁界H(BL)の方向を示す。 Referring to FIG. 26, magnetic field Hx indicated by the horizontal axis indicates the direction of magnetic field H (WWL) generated by the data write current flowing through write word line WWL. On the other hand, the magnetic field Hy indicated on the vertical axis indicates the direction of the magnetic field H (BL) generated by the data write current flowing through the bit line BL.
自由磁気層VLに記憶される磁界方向は、磁界H(WWL)とH(BL)との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層VLに記憶される磁界方向は更新されない。 The magnetic field direction stored in the free magnetic layer VL is newly written only when the sum of the magnetic fields H (WWL) and H (BL) reaches the region outside the asteroid characteristic line shown in the figure. . That is, when a magnetic field corresponding to the region inside the asteroid characteristic line is applied, the magnetic field direction stored in the free magnetic layer VL is not updated.
したがって、磁気トンネル接合部MTJの記憶データを書込動作によって更新するためには、ライトワード線WWLとビット線BLとの両方に電流を流す必要がある。磁気トンネル接合部MTJに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。 Therefore, in order to update the data stored in the magnetic tunnel junction MTJ by the write operation, it is necessary to pass a current through both the write word line WWL and the bit line BL. The magnetic field direction once stored in the magnetic tunnel junction MTJ, that is, the stored data is held in a nonvolatile manner until new data writing is executed.
データ読出動作時においても、ビット線BLにはセンス電流Isが流れる。しかし、センス電流Isは一般的に、上述したデータ書込電流よりは1〜2桁程度小さくなるように設定されるので、センス電流Isの影響によりデータ読出時においてMTJメモリセルの記憶データが誤って書換えられる可能性は小さい。 Even during the data read operation, sense current Is flows through bit line BL. However, since the sense current Is is generally set to be about 1 to 2 digits smaller than the data write current described above, the stored data in the MTJ memory cell is erroneously read at the time of data reading due to the influence of the sense current Is. The possibility of rewriting is small.
上述した非特許文献1,2においては、このようなMTJメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるMRAMデバイスを構成する技術が開示されている。
図27は、行列状に集積配置されたMTJメモリセルを示す概念図である。
図27を参照して、半導体基板上に、MTJメモリセルを行列状に配置することによって、高集積化されたMRAMデバイスを実現することができる。図27においては、MTJメモリセルをn行×m列(n,m:自然数)に配置する場合が示される。
FIG. 27 is a conceptual diagram showing MTJ memory cells integrated and arranged in a matrix.
Referring to FIG. 27, a highly integrated MRAM device can be realized by arranging MTJ memory cells in a matrix on a semiconductor substrate. FIG. 27 shows a case where MTJ memory cells are arranged in n rows × m columns (n, m: natural numbers).
既に説明したように、各MTJメモリセルに対して、ビット線BL、ライトワード線WWLおよびリードワード線RWLを配置する必要がある。したがって、行列状に配されたn×m個のMTJメモリセルに対して、n本のライトワード線WWL1〜WWLnおよびリードワード線RWL1〜RWLnと、m本のビット線BL1〜BLmとを配置する必要がある。このように、MTJメモリセルに対しては、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が一般的である。 As already described, it is necessary to arrange the bit line BL, the write word line WWL, and the read word line RWL for each MTJ memory cell. Therefore, n write word lines WWL1 to WWLn and read word lines RWL1 to RWLn and m bit lines BL1 to BLm are arranged for n × m MTJ memory cells arranged in a matrix. There is a need. As described above, an MTJ memory cell is generally provided with an independent word line corresponding to each of the read operation and the write operation.
図28は、半導体基板上に配置されたMTJメモリセルの構造図である。
図28を参照して、半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成された金属配線を介して接地電圧Vssと結合される。ライトワード線WWLには、第2の金属配線層M2に形成された金属配線が用いられる。また、ビット線BLは第3の金属配線層M3に設けられる。
FIG. 28 is a structural diagram of an MTJ memory cell arranged on a semiconductor substrate.
Referring to FIG. 28, access transistor ATR is formed in p type region PAR on semiconductor main substrate SUB. Access transistor ATR has source /
磁気トンネル接合部MTJは、ライトワード線WWLが設けられる第2の金属配線層M2とビット線BLが設けられる第3の金属配線層M3との間に配置される。アクセストランジスタATRのソース/ドレイン領域120は、コンタクトホールに形成された金属膜150と、第1および第2の金属配線層M1およびM2と、バリアメタル140とを介して、磁気トンネル接合部MTJと電気的に結合される。バリアメタル140は、磁気トンネル接合部MTJと金属配線との間を電気的に結合するために設けられる緩衝材である。
The magnetic tunnel junction MTJ is disposed between the second metal wiring layer M2 provided with the write word line WWL and the third metal wiring layer M3 provided with the bit line BL. Source /
既に説明したように、MTJメモリセルにおいては、リードワード線RWLとライトワード線WWLとは独立の配線として設けられる。また、ライトワード線WWLおよびビット線BLは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線BLおよびライトワード線WWLは金属配線を用いて形成される。 As already described, in the MTJ memory cell, the read word line RWL and the write word line WWL are provided as independent wirings. The write word line WWL and the bit line BL need to pass a data write current for generating a magnetic field having a magnitude greater than a predetermined value at the time of data writing. Therefore, the bit line BL and the write word line WWL are formed using metal wiring.
一方、リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート130と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。
On the other hand, the read word line RWL is provided to control the gate voltage of the access transistor ATR, and it is not necessary to actively flow a current. Therefore, from the viewpoint of increasing the degree of integration, the read word line RWL is formed using a polysilicon layer or a polycide structure in the same wiring layer as the
このように、MTJメモリセルを半導体基板上に集積し配置する場合には、データ書込用のライトワード線のために配線層を1層余分に設ける必要があり、金属配線層数の増加に伴うプロセス工程の複雑化に起因する製造コストの上昇を招いていた。 Thus, when MTJ memory cells are integrated and arranged on a semiconductor substrate, it is necessary to provide one extra wiring layer for the write word line for data writing, which increases the number of metal wiring layers. This has led to an increase in manufacturing cost due to the complicated process steps.
また、ビット線BL1〜BLmの各々には、同一メモリセル列に属する多数のMTJメモリセルが常時接続されているので、ビット線容量が増大してしまう。この結果、特にデータ読出動作の高速化を図ることが困難となってしまう。 In addition, since a large number of MTJ memory cells belonging to the same memory cell column are always connected to each of the bit lines BL1 to BLm, the bit line capacity increases. As a result, it is particularly difficult to increase the speed of the data read operation.
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、MTJメモリセルを有するMRAMデバイスにおいて、データ読出動作の高速化および、配線層数の減少による製造コスト低減を図ることである。 The present invention has been made to solve such problems, and an object of the present invention is to increase the speed of data read operation and reduce the number of wiring layers in an MRAM device having MTJ memory cells. This is to reduce the manufacturing cost.
この発明のある局面では、半導体装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備える。複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含む。半導体装置は、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、第1のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時およびデータ読出時のそれぞれにおいて第2のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線とをさらに備える。複数のデータ線の各々は、対応する列に属する複数の磁性体メモリセルにおいて、メモリセル選択ゲートを介して記憶部と電気的に結合され、複数のデータ線は、データ読出の実行前において第1の電圧に設定される。半導体装置は、各記憶部を第1の電圧よりも低い第2の電圧と結合するための、磁性体メモリセルの行または列に対応して設けられる複数の第1の配線をさらに備える。そして、メモリアレイが形成される領域において、複数の第1の配線が形成される第1の配線層は、複数のデータ線が形成される第2の配線層よりも上層である。 One aspect of the present invention is a semiconductor device including a memory array having a plurality of magnetic memory cells arranged in a matrix. Each of the plurality of magnetic memory cells has a resistance value that changes in accordance with the level of stored data to be written when the data write magnetic field applied by the first and second data write currents is larger than a predetermined magnetic field. A memory portion and a memory cell selection gate for allowing a data read current to pass through the memory portion during data reading are included. The semiconductor device is provided corresponding to each row of the magnetic memory cells, and a plurality of selectively activated according to the row selection result in order to flow the first data write current during data writing. Write word lines, a plurality of read word lines provided corresponding to the rows and operating corresponding memory cell selection gates according to the row selection result in data reading, and columns of magnetic memory cells And a plurality of data lines through which the second data write current and the data read current flow respectively at the time of data writing and at the time of data reading. Each of the plurality of data lines is electrically coupled to the storage unit via the memory cell selection gate in the plurality of magnetic memory cells belonging to the corresponding column. 1 voltage is set. The semiconductor device further includes a plurality of first wirings provided corresponding to the rows or columns of the magnetic memory cells for coupling each storage unit with a second voltage lower than the first voltage. In the region where the memory array is formed, the first wiring layer in which the plurality of first wirings are formed is an upper layer than the second wiring layer in which the plurality of data lines are formed.
好ましくは、複数の第1の配線の各々は、第2の電圧に固定された基準配線である。あるいは好ましくは、複数の第1の配線は、複数の書込ワード線と共通の配線であり、複数の第1の配線の各々は、データ読出時には第2の電圧に固定される一方で、データ書込時には各書込ワード線として機能する。 Preferably, each of the plurality of first wirings is a reference wiring fixed at the second voltage. Alternatively, preferably, the plurality of first wirings are wirings common to the plurality of write word lines, and each of the plurality of first wirings is fixed to the second voltage during data reading, while the data It functions as each write word line at the time of writing.
この発明の他のある局面では、半導体装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備える。複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含む。半導体装置は、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、第1のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第2のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とをさらに備える。複数の読出データ線の各々は、対応する列に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。メモリアレイが形成される領域において、複数の読出データ線は、複数の書込データ線よりも下層の配線層に形成される。 In another aspect of the present invention, the semiconductor device includes a memory array having a plurality of magnetic memory cells arranged in a matrix. Each of the plurality of magnetic memory cells has a resistance value that changes in accordance with the level of stored data to be written when the data write magnetic field applied by the first and second data write currents is larger than a predetermined magnetic field. A memory portion and a memory cell selection gate for allowing a data read current to pass through the memory portion during data reading are included. The semiconductor device is provided corresponding to each row of the magnetic memory cells, and a plurality of selectively activated according to the row selection result in order to flow the first data write current during data writing. Write word lines and a plurality of read word lines provided corresponding to the rows and operating corresponding memory cell selection gates according to the row selection result in data reading, and rows of magnetic memory cells And a plurality of write data lines for flowing a second data write current at the time of data writing, and a plurality of write data lines corresponding to the columns, respectively, for flowing a data read current at the time of data reading And a plurality of read data lines. Each of the plurality of read data lines is electrically coupled to each of the plurality of storage units belonging to the corresponding column via each memory cell selection gate. In the region where the memory array is formed, the plurality of read data lines are formed in a lower wiring layer than the plurality of write data lines.
この発明によれば、MTJメモリセルを有するMRAMデバイス(半導体装置)において、データ読出動作の高速化および、配線層数の減少による製造コスト低減を図ることができる。 According to the present invention, in an MRAM device (semiconductor device) having MTJ memory cells, it is possible to increase the data read operation speed and reduce the manufacturing cost by reducing the number of wiring layers.
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[Embodiment 1]
FIG. 1 is a schematic block diagram showing an overall configuration of an
図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。
Referring to FIG. 1,
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、n行×m列に行列状に配された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成は後に詳細に説明するが、MTJメモリセルの行にそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置され、MTJメモリセルの列にそれぞれ対応して複数のビット線BLおよび基準配線SLが配置される。
The
MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAに応じてメモリアレイ10における行選択を実行する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する列デコーダ25と、行デコーダ20の行選択結果に基づいてリードワード線RWLおよびライトワード線WWLを選択的に活性化するためのワード線ドライバ30と、データ書込時においてライトワード線WWLにデータ書込電流を流すためのワード線電流制御回路40と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出/書込制御回路50,60とを備える。
The
読出/書込制御回路50および60は、メモリアレイ10の両端部におけるビット線BLの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線BLに流す。
Read /
図2は、実施の形態1に従うメモリアレイ10の構成を示すブロック図である。
図2を参照して、メモリアレイ10は、n行×m列(n,m:自然数)に配置された複数のMTJメモリセルMCを有する。実施の形態1に従う構成においては、各MTJメモリセルMCに対して、リードワード線RWL、ライトワード線WWL、ビット線BLおよび基準配線SLが配置される。リードワード線RWLおよびライトワード線WWLは、メモリセルの行にそれぞれ対応して行方向に沿って配置される。一方、ビット線BLおよび基準配線SLは、メモリセルの列にそれぞれ対応して、列方向に沿って配置される。
FIG. 2 is a block diagram showing a configuration of
Referring to FIG. 2,
この結果、メモリアレイ10全体においては、リードワード線RWL1〜RWLn、ライトワード線WWL1〜WWLn、ビット線BL1〜BLmおよび基準配線SL1〜SLmが設けられる。なお、以下においては、ライトワード線、リードワード線、ビット線および基準配線を総括的に表現する場合には、符号WWL、RWL、BLおよびSLをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してRWL1,WWL1のように表記するものとする。
As a result, in the
ワード線電流制御回路40は、ライトワード線WWL1〜WWLnを接地電圧Vssと結合する。これにより、ライトワード線WWLを選択状態(Hレベル,電源電圧Vcc)に活性化した場合に、各ライトワード線にデータ書込電流Ipを流すことができる。
Word line
図3は、実施の形態1に従うMTJメモリセルの接続態様を示す回路図である。
図3を参照して、磁気トンネル接合部MTJおよびアクセストランジスタATRからなるMTJメモリセルに対して、リードワード線RWL、ライトワード線WWL、ビット線BLおよび基準配線SLが設けられる。
FIG. 3 is a circuit diagram showing a connection mode of MTJ memory cells according to the first embodiment.
Referring to FIG. 3, a read word line RWL, a write word line WWL, a bit line BL, and a reference line SL are provided for an MTJ memory cell including a magnetic tunnel junction MTJ and an access transistor ATR.
MTJメモリセルは、直列に結合された磁気トンネル接合部MTJおよびアクセストランジスタATRを含む。すでに説明したように、アクセストランジスタATRには、半導体基板上に形成された電界効果トランジスタであるMOSトランジスタが代表的に適用される。 The MTJ memory cell includes a magnetic tunnel junction MTJ and an access transistor ATR coupled in series. As already described, a MOS transistor that is a field effect transistor formed on a semiconductor substrate is typically applied to the access transistor ATR.
アクセストランジスタATRのゲートはリードワード線RWLと結合される。アクセストランジスタATRは、リードワード線RWLが選択状態(Hレベル,電源電圧Vcc)に活性化されるとターンオンして、ビット線BLと磁気トンネル接合部MTJとを電気的に結合する。一方、リードワード線RWLが非選択状態(Lレベル,接地電圧Vss)に非活性化される場合には、アクセストランジスタATRはターンオフして、ビット線BLと磁気トンネル接合部MTJとを電気的に遮断する。 Access transistor ATR has its gate coupled to read word line RWL. Access transistor ATR is turned on when read word line RWL is activated to a selected state (H level, power supply voltage Vcc), and electrically couples bit line BL and magnetic tunnel junction MTJ. On the other hand, when read word line RWL is deactivated to a non-selected state (L level, ground voltage Vss), access transistor ATR is turned off to electrically connect bit line BL and magnetic tunnel junction MTJ. Cut off.
磁気トンネル接合部MTJは、基準配線SLとアクセストランジスタATRとの間に電気的に結合される。基準配線SLは、接地電圧Vssと結合される。したがって、アクセストランジスタATRのターンオンに応答して、ビット線BL〜アクセストランジスタATR〜磁気トンネル接合部MTJ〜基準配線SLの電流経路が形成される。この電流経路にセンス電流Isを流すことにより、磁気トンネル接合部MTJの記憶データのレベルに応じた電圧降下がビット線BLに生じる。 Magnetic tunnel junction MTJ is electrically coupled between reference line SL and access transistor ATR. Reference line SL is coupled to ground voltage Vss. Therefore, in response to turn-on of access transistor ATR, a current path from bit line BL to access transistor ATR to magnetic tunnel junction MTJ to reference line SL is formed. By causing the sense current Is to flow through this current path, a voltage drop corresponding to the stored data level of the magnetic tunnel junction MTJ is generated in the bit line BL.
ライトワード線WWLは、リードワード線RWLと平行に、磁気トンネル接合部MTJと近接して設けられる。データ書込時においては、ライトワード線WWLおよびビット線BLにデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和によってMTJメモリセルの記憶データのレベルが書換えられる。 The write word line WWL is provided in parallel with the read word line RWL and in proximity to the magnetic tunnel junction MTJ. At the time of data writing, a data write current is supplied to write word line WWL and bit line BL, and the level of data stored in the MTJ memory cell is rewritten by the sum of magnetic fields generated by these data write currents.
このように、リードワード線RWLおよびライトワード線WWLは平行に配置される。ビット線BLはリードワード線RWLおよびライトワード線WWLと交差する方向に配置され、基準配線SLはビット線BLと平行に配置される。 Thus, the read word line RWL and the write word line WWL are arranged in parallel. The bit line BL is arranged in a direction crossing the read word line RWL and the write word line WWL, and the reference line SL is arranged in parallel with the bit line BL.
図4は、実施の形態1に従うMTJメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。 FIG. 4 is a timing chart illustrating data writing and data reading with respect to the MTJ memory cell according to the first embodiment.
まず、データ書込時の動作について説明する。
ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLの電圧を選択状態(Hレベル)に駆動する。非選択行においては、ライトワード線WWLの電圧レベルは非選択状態(Lレベル)のままである。
First, the operation at the time of data writing will be described.
The
リードワード線RWLは、データ書込時においては、活性化されず非選択状態(Lレベル)に維持される。ワード線電流制御回路40によって、各ライトワード線WWLは、接地電圧Vssと結合されているので、選択行のライトワード線WWLにはデータ書込電流Ipが流される。一方、非選択行のライトワード線WWLには電流は流れない。
Read word line RWL is not activated and maintained in a non-selected state (L level) during data writing. Since each write word line WWL is coupled to the ground voltage Vss by the word line
読出/書込制御回路50および60は、メモリアレイ10の両端におけるビット線BLの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば“1”の記憶データを書込む場合には、読出/書込制御回路60側のビット線電圧を高電圧状態(電源電圧Vcc)に設定し、反対側の読出/書込制御回路50側のビット線電圧を低電圧状態(接地電圧Vss)に設定する。これにより、読出/書込制御回路60から50へ向かう方向にデータ書込電流+Iwがビット線BLを流れる。一方、“0”の記憶データを書込む場合には、読出/書込制御回路50側および60側のビット線電圧を高電圧状態(電源電圧Vcc)および低電圧状態(接地電圧Vss)にそれぞれ設定し、読出/書込制御回路50から60へ向かう方向にデータ書込電流−Iwがビット線BLを流れる。
Read /
この際に、データ書込電流±Iwを各ビット線に流す必要はなく、読出/書込制御回路50および60は、列デコーダ25の列選択結果に応じて、選択列に対応する一部のビット線に対してデータ書込電流±Iwを選択的に流すように、上述したビット線BLの電圧を制御すればよい。
At this time, it is not necessary to pass the data write current ± Iw to each bit line, and the read /
このようにデータ書込電流Ipおよび±Iwの方向を設定することによって、データ書込時において、書込まれる記憶データのレベル“1”,“0”に応じて、逆方向のデータ書込電流+Iwおよび−Iwのいずれか一方を選択し、ライトワード線WWLのデータ書込電流Ipをデータレベルに関係なく一定方向に固定することによって、ライトワード線WWLに流れるデータ書込電流Ipの方向を常に一定にすることができるので、既に説明したようにワード線電流制御回路40の構成を簡略化することができる。
By setting the direction of the data write currents Ip and ± Iw in this way, the data write current in the reverse direction according to the level “1”, “0” of the stored data to be written at the time of data writing By selecting either + Iw or -Iw and fixing the data write current Ip of the write word line WWL in a fixed direction regardless of the data level, the direction of the data write current Ip flowing through the write word line WWL is changed. Since it can always be constant, the configuration of the word line
次にデータ読出時の動作ついて説明する。
データ読出時において、ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLを選択状態(Hレベル)に駆動する。非選択行においては、リードワード線RWLの電圧レベルは非選択状態(Lレベル)に維持される。また、データ読出時においては、ライトワード線WWLは活性化されることなく非選択状態(Lレベル)に維持されたままである。
Next, the operation at the time of data reading will be described.
At the time of data reading,
データ読出動作前において、ビット線BLはたとえば高電圧状態(電源電圧Vcc)にプリチャージされる。この状態からデータ読出が開始されて、選択行においてリードワード線RWLがHレベルに活性化されると、対応するアクセストランジスタATRがターンオンする。 Before the data read operation, bit line BL is precharged to a high voltage state (power supply voltage Vcc), for example. When data reading is started from this state and read word line RWL is activated to H level in the selected row, corresponding access transistor ATR is turned on.
これに応じて、MTJメモリセルにおいては、アクセストランジスタATRを介して、接地電圧Vssと結合された基準配線SLとビット線BLとの間にセンス電流Isの電流経路が形成される。センス電流Isにより、MTJメモリセルの記憶データのデータレベルに応じて異なる電圧降下がビット線BLに生じる。図4においては、一例として記憶されるデータレベルが“1”である場合に、固定磁気層FLと自由磁気層VLとにおける磁界方向が同一であるとすると、記憶データが“1”である場合にビット線BLの電圧降下ΔV1は小さく、記憶データが“0”である場合のビット線BLの電圧降下ΔV2は、ΔV1よりも大きくなる。これらの電圧降下ΔV1およびΔV2の差を検知することによって、MTJメモリセルに記憶されたデータのレベルを読出すことができる。 Accordingly, in the MTJ memory cell, a current path of the sense current Is is formed between the reference line SL coupled to the ground voltage Vss and the bit line BL via the access transistor ATR. Due to the sense current Is, a different voltage drop occurs in the bit line BL depending on the data level of the storage data of the MTJ memory cell. In FIG. 4, when the data level stored as an example is “1” and the magnetic field directions in the fixed magnetic layer FL and the free magnetic layer VL are the same, the stored data is “1”. The voltage drop ΔV1 of the bit line BL is small, and the voltage drop ΔV2 of the bit line BL when the stored data is “0” is larger than ΔV1. By detecting the difference between these voltage drops ΔV1 and ΔV2, the level of data stored in the MTJ memory cell can be read.
基準配線SLの電圧レベルは、データ読出時において接地電圧Vssに設定される。データ書込時においては、アクセストランジスタATRがターンオフされるため、基準配線SLが磁気トンネル接合部MTJに特に影響を及ぼすことはない。よって、基準配線SLの電圧レベルは、データ読出時と同様に接地電圧Vssとすればよい。この結果、基準配線SLは、接地電圧Vssを供給するノードと、たとえば読出/書込制御回路50もしくは60内の領域において結合する態様とすればよい。
The voltage level of reference line SL is set to ground voltage Vss at the time of data reading. At the time of data writing, since access transistor ATR is turned off, reference line SL does not particularly affect magnetic tunnel junction MTJ. Therefore, the voltage level of the reference wiring SL may be set to the ground voltage Vss as in the data reading. As a result, reference wiring SL may be coupled to a node supplying ground voltage Vss, for example, in a region in read /
図5は、実施の形態1に従うMTJメモリセルの配置を説明する構造図である。
図5を参照して、アクセストランジスタATRは、半導体主基板SUB上のp型領域PARに形成される。ビット線BLは、第1の金属配線層M1に形成されて、アクセストランジスタATRの一方のソース/ドレイン領域110と電気的に結合される。
FIG. 5 is a structural diagram illustrating the arrangement of MTJ memory cells according to the first embodiment.
Referring to FIG. 5, access transistor ATR is formed in p type region PAR on semiconductor main substrate SUB. Bit line BL is formed in first metal interconnection layer M1, and is electrically coupled to one source /
他方のソース/ドレイン領域120は、第1の金属配線層M1および第2の金属配線層M2に設けられた金属配線、コンタクトホールに形成された金属膜150およびバリアメタル140を経由して、磁気トンネル接合部MTJと結合される。ライトワード線WWLは、磁気トンネル接合部と近接して第2の金属配線層M2に設けられる。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。
The other source /
基準配線SLは、独立した金属配線層である第3の金属配線層M3に配置される。基準配線SLは、半導体基板上のいずれかのノードにおいて、接地電圧Vssを供給するノードと結合される。 The reference wiring SL is arranged in the third metal wiring layer M3 that is an independent metal wiring layer. Reference wiring SL is coupled to a node supplying ground voltage Vss at any node on the semiconductor substrate.
これにより、MTJメモリセルにおいて、磁気トンネル接合部MTJとビット線BLとは直接的に結合されず、アクセストランジスタATRを介して結合される。これにより、各ビット線BLは、対応するメモリセル列に属する多数の磁気トンネル接合部MTJと直接結合されず、データ読出の対象となる、すなわち対応するリードワード線RWLが選択状態(Hレベル)に活性化されたメモリセル行に属するMTJメモリセルとのみ電気的に結合される。このように、ビット線BLの容量を抑制することができ、特にデータ読出時の動作を高速化できる。 As a result, in the MTJ memory cell, the magnetic tunnel junction MTJ and the bit line BL are not directly coupled but coupled via the access transistor ATR. As a result, each bit line BL is not directly coupled to a large number of magnetic tunnel junctions MTJ belonging to the corresponding memory cell column, and the corresponding read word line RWL is selected (H level). Only the MTJ memory cells belonging to the activated memory cell row are electrically coupled. In this way, the capacity of the bit line BL can be suppressed, and in particular, the operation at the time of data reading can be speeded up.
[実施の形態1の変形例]
図6は、実施の形態1の変形例に従うメモリアレイ10の構成を示すブロック図である。
[Modification of Embodiment 1]
FIG. 6 is a block diagram showing a configuration of
図6を参照して、実施の形態1の変形例に従うメモリアレイ10においては、図2に示される構成と比較して、基準配線SLが、メモリセル行に対応してSL1〜SLnのn本設けられる点が異なる。その他の構成については、図2で説明したのと同様であるので詳細な説明は繰返さない。
Referring to FIG. 6, in
図7は、実施の形態1の変形例に従うMTJメモリセルの接続態様を示す回路図である。 FIG. 7 is a circuit diagram showing a connection mode of MTJ memory cells according to the modification of the first embodiment.
図7を参照して、実施の形態1と同様に、MTJメモリセルに対応してリードワード線RWL、ライトワード線WWL、ビット線BLおよび基準配線SLが配置される。図3で説明したMTJメモリセルの構成と比較して、実施の形態1の変形例に従うMTJメモリセルにおいては、磁気トンネル接合部MTJと結合される基準配線SLがリードワード線RWLおよびライトワード線WWLと平行に配置される点が異なる。 Referring to FIG. 7, as in the first embodiment, read word line RWL, write word line WWL, bit line BL and reference line SL are arranged corresponding to the MTJ memory cell. Compared to the configuration of the MTJ memory cell described with reference to FIG. 3, in the MTJ memory cell according to the modification of the first embodiment, the reference wiring SL coupled to the magnetic tunnel junction MTJ is connected to the read word line RWL and the write word line. The difference is that it is arranged in parallel with WWL.
図8は、実施の形態1の変形例に従うMTJメモリセルの配置を説明する構造図である。 FIG. 8 is a structural diagram illustrating the arrangement of MTJ memory cells according to the modification of the first embodiment.
図8を参照して、図5で説明した実施の形態1に従う構造と同様に、ビット線BLおよびライトワード線WWLは、第1および第2の金属配線層M1およびM2にそれぞれ設けられる。実施の形態1の変形例においては、磁気トンネル接合部MTJと結合される基準配線SLをリードワード線RWLおよびライトワード線WWLと平行に設けることによって、これらのワード線のうちの一方と同一配線層に配置することが可能となる。図8においては、基準配線SLをライトワード線WWLとともに第2の金属配線層M2に配置する例を示している。 Referring to FIG. 8, similarly to the structure according to the first embodiment described in FIG. 5, bit line BL and write word line WWL are provided in first and second metal wiring layers M1 and M2, respectively. In the modification of the first embodiment, the reference wiring SL coupled to the magnetic tunnel junction MTJ is provided in parallel with the read word line RWL and the write word line WWL, so that the same wiring as one of these word lines is provided. It becomes possible to arrange in a layer. FIG. 8 shows an example in which the reference wiring SL is arranged in the second metal wiring layer M2 together with the write word line WWL.
これにより、実施の形態1の変形例に従うMTJメモリセルにおいては、基準配線SLを配置するための新たな金属配線層(図5における第3の金属配線層M3)を設けることなく、基準配線SLを配置できる。この結果、実施の形態1で説明したデータ読出の高速化に加えて、金属配線層数の削減による製造コストの低減をさらに図ることができる。 Thereby, in the MTJ memory cell according to the modification of the first embodiment, the reference wiring SL is not provided without providing a new metal wiring layer (third metal wiring layer M3 in FIG. 5) for arranging the reference wiring SL. Can be placed. As a result, in addition to the high-speed data reading described in the first embodiment, the manufacturing cost can be further reduced by reducing the number of metal wiring layers.
なお、実施の形態1の変形例に従うMTJメモリセルは、実施例1に従うMTJメモリセルと比較して、基準配線SLの配置方向のみが異なるので、データ読出動作およびデータ書込動作は、リードワード線RWL、ライトワード線WWL、リードビット線RBLおよびライトビット線WBLの電圧および電流を図4の場合と同様に制御することによって実行することができる。 Note that the MTJ memory cell according to the modification of the first embodiment differs from the MTJ memory cell according to the first embodiment only in the arrangement direction of the reference wiring SL. This can be executed by controlling the voltage and current of the line RWL, the write word line WWL, the read bit line RBL, and the write bit line WBL in the same manner as in FIG.
[実施の形態2]
図9は、実施の形態2に従うメモリアレイ10の構成を示すブロック図である。
[Embodiment 2]
FIG. 9 is a block diagram showing a configuration of
図9を参照して、メモリアレイ10は、n行×m列に配置されたMTJメモリセルを有する。各メモリセル行に対応してリードワード線RWLおよびライトワード線WWLが配置され、各メモリセル列に対応してビット線BLが配置される。したがって、メモリアレイ10全体では、リードワード線RWL1〜RWLn、ライトワード線WWL1〜WWLnおよびビット線BL1〜BLmが配置される。ワード線電流制御回路40は、各ライトワード線WWLを接地電圧Vssと結合する。
Referring to FIG. 9,
実施の形態2においては、データ読出時に磁気トンネル接合部MTJを接地電圧Vssと結合してセンス電流Isの経路を確保する基準配線SLの機能を、ライトワード線WWLに共有させることによって、配線層の削減を図る。 In the second embodiment, the function of the reference wiring SL that secures the path of the sense current Is by combining the magnetic tunnel junction MTJ with the ground voltage Vss at the time of data reading is shared by the write word line WWL. To reduce
図10は、実施の形態2に従うMTJメモリセルの接続態様を示す回路図である。
図10を参照して、アクセストランジスタATRは、磁気トンネル接合部MTJとライトワード線WWLとの間に電気的に結合される。磁気トンネル接合部MTJは、アクセストランジスタATRとビット線BLとの間に結合される。アクセストランジスタATRのゲートは、リードワード線RWLと結合される。
FIG. 10 is a circuit diagram showing a connection mode of MTJ memory cells according to the second embodiment.
Referring to FIG. 10, access transistor ATR is electrically coupled between magnetic tunnel junction MTJ and write word line WWL. Magnetic tunnel junction MTJ is coupled between access transistor ATR and bit line BL. Access transistor ATR has its gate coupled to read word line RWL.
ライトワード線WWLは、データ読出時において、接地電圧Vssに設定される。これにより、データ読出時においてリードワード線RWLが選択状態(Hレベル)に活性化されると、アクセストランジスタATRがターンオンして、ビット線BL〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜ライトワード線WWLの経路にセンス電流Isを流すことができる。 Write word line WWL is set to ground voltage Vss at the time of data reading. As a result, when read word line RWL is activated to a selected state (H level) during data reading, access transistor ATR is turned on, and bit line BL to magnetic tunnel junction MTJ to access transistor ATR to write word line. A sense current Is can flow through the path of WWL.
一方、データ書込時においては、アクセストランジスタATRをターンオフして、ビット線BLおよびライトワード線WWLにデータ書込電流を流すことによって磁気トンネル接合部MTJに書込まれる記憶データのレベルに対応した磁界を発生することができる。 On the other hand, at the time of data writing, the access transistor ATR is turned off and the data write current is supplied to the bit line BL and the write word line WWL to correspond to the level of the stored data written to the magnetic tunnel junction MTJ. A magnetic field can be generated.
図11は、実施の形態2に従うMTJメモリセルの配置を説明する構造図である。
図11を参照して、ライトワード線WWLおよびビット線BLは第1の金属配線層M1および第2の金属配線層M2にそれぞれ配置される。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。
FIG. 11 is a structural diagram illustrating the arrangement of MTJ memory cells according to the second embodiment.
Referring to FIG. 11, write word line WWL and bit line BL are arranged in first metal wiring layer M1 and second metal wiring layer M2, respectively. Read word line RWL is arranged in the same layer as
ライトワード線WWLを、データ読出時において接地電圧Vssに設定することによって、基準配線SLを設けることなく、2層の金属配線層M1およびM2によって、MTJメモリセルを配置することができる。この結果、金属配線層の数を削減して製造コストを低減できる。 By setting the write word line WWL to the ground voltage Vss at the time of data reading, MTJ memory cells can be arranged by the two metal wiring layers M1 and M2 without providing the reference wiring SL. As a result, the number of metal wiring layers can be reduced and the manufacturing cost can be reduced.
次に、実施の形態2に従うMTJメモリセルに対するデータ読出およびデータ書込動作を説明する。 Next, data reading and data writing operations for the MTJ memory cell according to the second embodiment will be described.
再び図4を参照して、データ読出時においては、ライトワード線WWLは非選択状態(Lレベル)のままに維持される。ワード線電流制御回路40によって、各ライトワード線WWLは接地電圧Vssと結合されるので、データ読出時において、ライトワード線WWLの電圧レベルは基準配線SLの電圧レベルと同じく接地電圧Vssである。一方、データ書込時において、基準配線SLには電流が流れず、またMTJメモリセルに対して磁界を発生させることもない。
Referring to FIG. 4 again, at the time of data reading, write word line WWL is maintained in a non-selected state (L level). Since each write word line WWL is coupled to the ground voltage Vss by the word line
したがって、基準配線SLを省略しても、ライトワード線WWL、リードワード線RWLおよびビット線BLの電圧と電流とを図4と同様に設定することによって、実施の形態2に従うMTJメモリセルに対してデータ読出およびデータ書込動作を実行することが可能である。 Therefore, even if reference wiring SL is omitted, the voltage and current of write word line WWL, read word line RWL and bit line BL are set in the same manner as in FIG. Thus, data reading and data writing operations can be executed.
[実施の形態2の変形例]
図12は、実施の形態2の変形例に従うメモリアレイ10の構成を示すブロック図である。
[Modification of Embodiment 2]
FIG. 12 is a block diagram showing a configuration of
図12を参照して、実施の形態2の変形例においても、n行×m列に配置されたMTJメモリセルの各行に対応してリードワード線RWLおよびライトワード線WWLが設けられ、各列に対してビット線BLが配置される。したがって、メモリアレイ10全体に対しては、リードワード線RWL1〜RWLn、ライトワード線WWL1〜WWLnおよびビット線BL1〜BLmが設けられる。ワード線電流制御回路40は、各ライトワード線WWLを接地電圧Vssと結合する。
Referring to FIG. 12, also in the modification of the second embodiment, read word line RWL and write word line WWL are provided corresponding to each row of MTJ memory cells arranged in n rows × m columns. In contrast, bit line BL is arranged. Therefore, read word lines RWL1 to RWLn, write word lines WWL1 to WWLn, and bit lines BL1 to BLm are provided for the
図13は、実施の形態2の変形例に従うMTJメモリセルの接続態様を示す回路図である。 FIG. 13 is a circuit diagram showing a connection mode of MTJ memory cells according to the modification of the second embodiment.
図13を参照して、ビット線BLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと電気的に結合される。磁気トンネル接合部MTJは、ライトワード線WWLおよびアクセストランジスタATRの間に結合される。リードワード線RWLは、アクセストランジスタATRのゲートと結合される。リードワード線RWLとライトワード線WWLは平行に配置され、ビット線BLは、これらのワード線と交差する方向に配置される。 Referring to FIG. 13, bit line BL is electrically coupled to magnetic tunnel junction MTJ through access transistor ATR. Magnetic tunnel junction MTJ is coupled between write word line WWL and access transistor ATR. Read word line RWL is coupled to the gate of access transistor ATR. The read word line RWL and the write word line WWL are arranged in parallel, and the bit line BL is arranged in a direction intersecting with these word lines.
図14は、実施の形態2の変形例に従うMTJメモリセルの配置を示す構造図である。
図14を参照して、ビット線BLおよびライトワード線WWLは、第1の金属配線層M1および第2の金属配線層M2にそれぞれ配置される。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。磁気トンネル接合部MTJは、ライトワード線WWL2と直接結合される。これにより、ライトワード線WWLと磁気トンネル接合部MTJとの間隔を狭くすることができるので、データ書込時において両者間の磁気カップリングを大きく設定することができる。この結果、ライトワード線を流れるデータ書込電流Ipを小さくすることができ、磁気ノイズの発生を抑制できる。
FIG. 14 is a structural diagram showing an arrangement of MTJ memory cells according to the modification of the second embodiment.
Referring to FIG. 14, bit line BL and write word line WWL are arranged in first metal wiring layer M1 and second metal wiring layer M2, respectively. Read word line RWL is arranged in the same layer as
データ書込時およびデータ読出時における、ライトワード線WWL、リードワード線RWLおよびビット線BLの電圧と電流との設定は、実施の形態2の場合と同様であるので、詳細な説明は繰り返さない。このように実施の形態2の変形例に従う構成においても、基準配線SLを省略して、2つの金属配線層M1およびM2を用いてMTJメモリセルを配置できる。 Since the voltage and current settings of write word line WWL, read word line RWL, and bit line BL at the time of data writing and data reading are the same as in the second embodiment, detailed description will not be repeated. . Thus, also in the configuration according to the modification of the second embodiment, the MTJ memory cell can be arranged using the two metal wiring layers M1 and M2 without the reference wiring SL.
また、ビット線BLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと結合される構成となっているので、各ビット線BLは、データ読出の対象となる、すなわち対応するリードワード線RWLが選択状態(Hレベル)に活性化されたメモリセル行に属するMTJメモリセルとのみ電気的に結合される。この結果、実施の形態1と同様に、ビット線BLの容量を抑制することができ、特にデータ読出時の動作を高速化できる。 Further, since the bit line BL is coupled to the magnetic tunnel junction MTJ via the access transistor ATR, each bit line BL is a target of data reading, that is, the corresponding read word line RWL is Only the MTJ memory cells belonging to the memory cell row activated in the selected state (H level) are electrically coupled. As a result, as in the first embodiment, the capacity of the bit line BL can be suppressed, and in particular, the operation at the time of data reading can be increased.
[実施の形態3]
図15は、実施の形態3に従うメモリアレイ10の構成を示すブロック図である。
[Embodiment 3]
FIG. 15 is a block diagram showing a configuration of
図15を参照して、実施の形態3においては、n行×m列に配置されたMTJメモリセルの各行に対応してリードワード線RWLおよびライトワード線WWLが設けられる。一方、ビット線は、データ読出に用いられるリードビット線RBLと、データ書込に用いられるライトビット線WBLとに分割されて、各メモリセル列に対応して配置される。したがって、メモリアレイ10全体に対しては、リードワード線RWL1〜RWLn、ライトワード線WWL1〜WWLn、リードビット線RBL1〜RBLmおよびライトビット線WBL1〜WBLmが設けられる。
Referring to FIG. 15, in the third embodiment, read word line RWL and write word line WWL are provided corresponding to each row of MTJ memory cells arranged in n rows × m columns. On the other hand, the bit line is divided into a read bit line RBL used for data reading and a write bit line WBL used for data writing, and is arranged corresponding to each memory cell column. Therefore, read word lines RWL1 to RWLn, write word lines WWL1 to WWLn, read bit lines RBL1 to RBLm, and write bit lines WBL1 to WBLm are provided for the
なお、ライトビット線およびリードビット線についても、総括的に表現する場合には、符号WBLおよびRBLをそれぞれ用いて表記することとし、特定のライトビット線およびリードビット線を示す場合には、これらの符号に添字を付してWBL1,RBL1のように表記するものとする。 Note that the write bit line and the read bit line are also expressed using the symbols WBL and RBL, respectively, when collectively expressed, and when a specific write bit line and a read bit line are indicated, A suffix is added to the reference numeral, and it is expressed as WBL1, RBL1.
ワード線電流制御回路40は、各ライトワード線WWLを接地電圧Vssと結合する。読出/書込制御回路50および60は、リードビット線RBLおよびライトビット線WBLの両端の電圧を制御する。
Word line
図16は、実施の形態3に従うMTJメモリセルの接続態様を示す回路図である。
図16を参照して、アクセストランジスタATRは、磁気トンネル接合部MTJとリードビット線RBLとの間に電気的に結合される。すなわち、リードビット線RBLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと電気的に結合される。
FIG. 16 is a circuit diagram showing a connection mode of MTJ memory cells according to the third embodiment.
Referring to FIG. 16, access transistor ATR is electrically coupled between magnetic tunnel junction MTJ and read bit line RBL. That is, read bit line RBL is electrically coupled to magnetic tunnel junction MTJ through access transistor ATR.
磁気トンネル接合部MTJは、アクセストランジスタATRおよびライトビット線WBLと結合される。リードワード線RWLおよびライトワード線WWLは、リードビット線RBLおよびライトビット線WBLとそれぞれ交差する方向に設けられる。リードワード線RWLは、アクセストランジスタATRのゲートと結合される。 Magnetic tunnel junction MTJ is coupled to access transistor ATR and write bit line WBL. The read word line RWL and the write word line WWL are provided in directions intersecting with the read bit line RBL and the write bit line WBL, respectively. Read word line RWL is coupled to the gate of access transistor ATR.
図17は、実施の形態3に従うMTJメモリセルに対するデータ書込およびデータ読出の第1の動作例を説明するタイミングチャートである。 FIG. 17 is a timing chart illustrating a first operation example of data writing and data reading with respect to the MTJ memory cell according to the third embodiment.
まずデータ書込時の動作について説明する。
ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLの電圧を選択状態(Hレベル)に駆動する。非選択行においては、ライトワード線WWLの電圧レベルは非選択状態(Lレベル)のままである。ワード線電流制御回路40によって各ライトワード線WWLは接地電圧Vssと結合されているので、選択行においてライトワード線WWLにデータ書込電流Ipが流れる。
First, the operation at the time of data writing will be described.
The
ライトビット線WBLは、データ書込時前にLレベル(接地電圧)にプリチャージされた状態から、図4で説明したデータ書込時におけるビット線BLの電圧と同様に制御される。これにより、書込まれる記憶データのデータレベルに応じたデータ書込電流±Iwをライトビット線WBLに流すことができる。この結果、図4の場合と同様に、MTJメモリセルに対してデータ書込を実行することができる。 Write bit line WBL is controlled in the same manner as the voltage of bit line BL at the time of data writing described with reference to FIG. 4 from a state precharged to L level (ground voltage) before data writing. Thereby, data write current ± Iw corresponding to the data level of the stored data to be written can be supplied to write bit line WBL. As a result, data writing can be performed on the MTJ memory cell as in the case of FIG.
一方、リードワード線RWLは、データ書込時においては、非選択状態(Lレベル)のままに維持される。リードビット線RBLは、高電圧状態(Vcc)にプリチャージされる。アクセストランジスタATRがターンオフ状態を維持するので、データ書込時においてリードビット線RBLには電流が流れない。 On the other hand, read word line RWL is maintained in a non-selected state (L level) during data writing. Read bit line RBL is precharged to a high voltage state (Vcc). Since access transistor ATR maintains a turn-off state, no current flows through read bit line RBL during data writing.
次に、データ読出時の動作を説明する。
データ読出時においては、ライトワード線WWLは非選択状態(Lレベル)に維持され、その電圧レベルはワード線電流制御回路40によって接地電圧Vssに固定される。
Next, the operation at the time of data reading will be described.
At the time of data reading, write word line WWL is maintained in a non-selected state (L level), and its voltage level is fixed to ground voltage Vss by word line
ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLを選択状態(Hレベル)に駆動する。非選択行においては、リードワード線RWLの電圧レベルは非選択状態(Lレベル)のままである。リードビット線RBLは、データ読出前において高電圧状態(Vcc)にプリチャージされる。
The
読出/書込制御回路50および60は、データ読出時において、ライトビット線WBLを接地電圧Vssに設定するとともに、データ読出を実行するための一定量のセンス電流Isをリードビット線RBLに供給する。
Read /
この状態で、リードワード線RWLの活性化に応答したアクセストランジスタATRをターンオンすることにより、センス電流Isの電流経路がMTJメモリセルに形成される。この結果、記憶データに応じた電圧降下がリードビット線RBLに現われる。これにより、図4に示したのと同様のデータ読出動作を実行することが可能となる。 In this state, by turning on the access transistor ATR in response to the activation of the read word line RWL, a current path of the sense current Is is formed in the MTJ memory cell. As a result, a voltage drop corresponding to the stored data appears on the read bit line RBL. As a result, a data read operation similar to that shown in FIG. 4 can be executed.
このように、データ書込時を含む、データ読出時以外におけるリードビット線RBLの電圧を、データ読出時におけるプリチャージ電圧と一致させているので(図17の例では、電源電圧Vcc)、データ読出前に新たなプリチャージ動作を起動する必要がない。したがって、プリチャージ動作を効率化して、データ読出を高速化できる。 As described above, since the voltage of read bit line RBL other than at the time of data reading including the time of data writing matches the precharge voltage at the time of data reading (power supply voltage Vcc in the example of FIG. 17), data There is no need to start a new precharge operation before reading. Therefore, the precharge operation can be made efficient, and the data reading can be speeded up.
同様に、データ書込時以外におけるライトビット線WBLの電圧を、データ読出時においてセンス電流経路を形成するために設定される電圧(図17の例では、接地電圧Vss)と一致させることによって、データ読出時にライトビット線WBLの電圧を変化させる必要がないため、データ読出を高速化できる。 Similarly, by making the voltage of the write bit line WBL other than at the time of data writing coincide with the voltage (ground voltage Vss in the example of FIG. 17) set to form the sense current path at the time of data reading, Since it is not necessary to change the voltage of write bit line WBL at the time of data reading, data reading can be speeded up.
図18は、実施の形態3に従うMTJメモリセルに対するデータ書込およびデータ読出の第2の動作例を説明するタイミングチャートである。 FIG. 18 is a timing chart illustrating a second operation example of data writing and data reading with respect to the MTJ memory cell according to the third embodiment.
図18においては、リードビット線RBLのプリチャージ電圧およびデータ書込時以外におけるライトビット線WBLの電圧は、接地電圧Vssおよび電源電圧Vccにそれぞれ設定される。すなわち、リードビット線RBLのプリチャージ電圧とデータ書込時以外におけるライトビット線WBLの電圧とは、図17の場合と入換えて設定される。 In FIG. 18, the precharge voltage of read bit line RBL and the voltage of write bit line WBL other than during data writing are set to ground voltage Vss and power supply voltage Vcc, respectively. That is, the precharge voltage of the read bit line RBL and the voltage of the write bit line WBL other than at the time of data writing are set interchangeably with the case of FIG.
図18における、その他の部分の電圧および電流波形は、図17の場合と同様であるので、詳細な説明は繰り返さない。このような電圧設定としても、データ読出時において、アクセストランジスタATRのターンオンに応答して、センス電流Isの電流経路をMTJメモリセルに形成することができる。 The voltage and current waveforms in other parts in FIG. 18 are the same as those in FIG. 17, and therefore detailed description will not be repeated. Even with such voltage setting, the current path of the sense current Is can be formed in the MTJ memory cell in response to the turn-on of the access transistor ATR during data reading.
したがって、データ読出時にリードビット線RBLに生じる電圧変化の極性は図17の場合とは逆となるが、データ読出動作およびデータ書込動作を実行することが可能である。 Therefore, the polarity of the voltage change that occurs in read bit line RBL at the time of data reading is opposite to that in FIG. 17, but the data reading operation and data writing operation can be executed.
また、図17の場合と同様に、データ読出前における、リードビット線RBLのプリチャージ動作およびライトビット線WBLの電圧変化を行なう必要がないため、データ読出の高速化を図ることができる。 Similarly to the case of FIG. 17, since it is not necessary to perform the precharge operation of read bit line RBL and the voltage change of write bit line WBL before data reading, it is possible to increase the speed of data reading.
図19は、実施の形態3に従うMTJメモリセルの配置を示す構造図である。
図19を参照して、リードビット線RBLは第1の金属配線層M1に形成されて、アクセストランジスタATRのソース/ドレイン領域110と結合される。ライトワード線WWLは第2の金属配線層M2に配置される。ライトビット線WBLは、磁気トンネル接合部MTJと結合されて第3の金属配線層M3に形成される。MTJメモリセルは、第1および第2の金属配線層M1,M2、金属膜150およびバリアメタル140を介してアクセストランジスタATRのソース/ドレイン領域120と結合される。
FIG. 19 is a structural diagram showing an arrangement of MTJ memory cells according to the third embodiment.
Referring to FIG. 19, read bit line RBL is formed in first metal interconnection layer M1 and coupled to source /
このように、リードビット線RBLは、磁気トンネル接合部MTJと直接結合されず、アクセストランジスタATRを介して、データ読出の対象となるMTJメモリセルの磁気トンネル接合部MTJのみと接続することができる。これにより、リードビット線RBLの容量を抑制して、データ読出時の動作を高速化できる。 Thus, the read bit line RBL is not directly coupled to the magnetic tunnel junction MTJ, but can be connected only to the magnetic tunnel junction MTJ of the MTJ memory cell that is the target of data reading via the access transistor ATR. . As a result, the capacity of the read bit line RBL can be suppressed, and the operation at the time of data reading can be speeded up.
また、ライトビット線WBLについては、磁気トンネル接合部MTJとの間隔を狭くすることができるので、データ書込時における磁気カップリングを大きく設定して、データ書込時にライトビット線WBLを流れるデータ書込電流±Iwの電流値を小さくすることができる。この結果、磁気ノイスの抑制がさらに可能となる。 Further, since the interval between the write bit line WBL and the magnetic tunnel junction MTJ can be narrowed, the data that flows through the write bit line WBL at the time of data writing by setting a large magnetic coupling at the time of data writing. The current value of the write current ± Iw can be reduced. As a result, the magnetic noise can be further suppressed.
[実施の形態3の変形例]
図20は、実施の形態3の変形例に従うメモリアレイ10の構成を示すブロック図である。
[Modification of Embodiment 3]
FIG. 20 is a block diagram showing a configuration of
図20を参照して、実施の形態3の変形例においても、ビット線はライトビット線WBLとリードビット線RBLとに分割され、MTJメモリセルのそれぞれの列に対応してリードビット線RBL1〜RBLmおよびライトビット線WBL1〜WBLmが配置される。また、MTJメモリセルの行のそれぞれに対応してリードワード線RWL1〜RWLnおよびライトワード線WWL1〜WWLnが配置される。実施の形態3の変形例においては、各MTJメモリセルにおける接続態様が実施の形態3の場合と異なる。 Referring to FIG. 20, also in the modification of the third embodiment, the bit line is divided into write bit line WBL and read bit line RBL, and read bit lines RBL1 to RBL1 corresponding to the respective columns of MTJ memory cells. RBLm and write bit lines WBL1 to WBLm are arranged. Read word lines RWL1 to RWLn and write word lines WWL1 to WWLn are arranged corresponding to the respective rows of MTJ memory cells. In the modification of the third embodiment, the connection mode in each MTJ memory cell is different from that in the third embodiment.
図21は、実施の形態3の変形例に従うMTJメモリセルの接続態様を示す回路図である。 FIG. 21 is a circuit diagram showing a connection mode of MTJ memory cells according to the modification of the third embodiment.
図21を参照して、実施の形態3の変形例に従うMTJメモリセルにおいては、アクセストランジスタATRは、リードビット線RBLと磁気トンネル接合部MTJとの間に電気的に結合される。磁気トンネル接合部MTJは、アクセストランジスタATRおよびライトワード線WWLの間に結合される。アクセストランジスタATRのゲートはリードワード線RWLと結合される。 Referring to FIG. 21, in the MTJ memory cell according to the modification of the third embodiment, access transistor ATR is electrically coupled between read bit line RBL and magnetic tunnel junction MTJ. Magnetic tunnel junction MTJ is coupled between access transistor ATR and write word line WWL. Access transistor ATR has its gate coupled to read word line RWL.
図17で説明したように、データ読出時におけるライトワード線WWLの電圧レベルは接地電圧Vssに設定されるので、ライトワード線WWLをライトビット線WBLに代えて磁気トンネル接合部MTJと結合することができる。これによりデータ読出時においては、リードワード線RWLの活性化に応答して、アクセストランジスタATRがターンオンして、リードビット線RBL〜アクセストランジスタATR〜磁気トンネル接合部MTJ〜ライトワード線WWLの間にセンス電流Isの電流経路を形成できる。これにより、磁気トンネル接合部MTJの記憶データに応じた電圧降下をリードビット線RBLに生じさせることができる。 As described with reference to FIG. 17, since the voltage level of write word line WWL at the time of data reading is set to ground voltage Vss, write word line WWL is coupled to magnetic tunnel junction MTJ instead of write bit line WBL. Can do. Thus, at the time of data reading, in response to activation of read word line RWL, access transistor ATR is turned on, and between read bit line RBL-access transistor ATR-magnetic tunnel junction MTJ-write word line WWL. A current path for the sense current Is can be formed. Thereby, a voltage drop corresponding to the data stored in the magnetic tunnel junction MTJ can be generated in the read bit line RBL.
一方、データ書込時においては、ライトワード線WWLおよびライトビット線WBLをそれぞれ流れるデータ書込電流によって、互いに直交する磁界を磁気トンネル接合部MTJに発生することができる。 On the other hand, at the time of data writing, magnetic field perpendicular to each other can be generated at magnetic tunnel junction MTJ by data write currents flowing through write word line WWL and write bit line WBL.
したがって、実施の形態3の変形例に従うMTJメモリセルに対するデータ書込およびデータ読出動作は、リードワード線RWL、ライトワード線WWL、リードビット線RBLおよびライトビット線WBLの電圧および電流を図17もしくは図18と同様に設定することによって実行できる。 Therefore, in the data write and data read operations for the MTJ memory cell according to the modification of the third embodiment, the voltages and currents of read word line RWL, write word line WWL, read bit line RBL and write bit line WBL are set as shown in FIG. It can be executed by setting the same as in FIG.
図22は、実施の形態3の変形例に従うMTJメモリセルの配置を説明する構造図である。 FIG. 22 is a structural diagram illustrating the arrangement of MTJ memory cells according to a modification of the third embodiment.
図22を参照して、実施の形態3の変形例においては、ライトビット線WBLは、他の配線やMTJメモリセルと結合させる必要がないので、磁気トンネル接合部MTJとの磁気カップリングの向上を優先して自由に配置することができる。ライトビット線WBLは、たとえば図19に示すように第2の金属配線層M2を用いて、磁気トンネル接合部MTJの直下に配置される。 Referring to FIG. 22, in the modification of the third embodiment, the write bit line WBL does not need to be coupled to other wirings or MTJ memory cells, so that the magnetic coupling with the magnetic tunnel junction MTJ is improved. Can be arranged freely with priority. Write bit line WBL is arranged immediately below magnetic tunnel junction MTJ using second metal interconnection layer M2, for example, as shown in FIG.
ライトワード線WWLは、磁気トンネル接合部MTJと電気的に結合されて第3の金属配線層M3に配置される。リードワード線RWL、アクセストランジスタATRおよびリードビット線RBLの配置については図19と同様であるので説明は繰返さない。 The write word line WWL is electrically coupled to the magnetic tunnel junction MTJ and disposed in the third metal wiring layer M3. Arrangement of read word line RWL, access transistor ATR and read bit line RBL is the same as in FIG. 19, and therefore description thereof will not be repeated.
このような構成とすることにより、リードビット線RBLをアクセストランジスタATRを介して磁気トンネル接合部MTJと結合するので、リードビット線RBLを同一メモリセル列に属する多数の磁気トンネル接合部MTJと直接接続することなく、リードビット線RBLの容量を抑制できる。この結果、データ読出動作を高速化できる。 With such a configuration, the read bit line RBL is coupled to the magnetic tunnel junction MTJ via the access transistor ATR. Therefore, the read bit line RBL is directly connected to a number of magnetic tunnel junctions MTJ belonging to the same memory cell column. The capacity of the read bit line RBL can be suppressed without connection. As a result, the data reading operation can be speeded up.
また、磁気トンネル接合部MTJとライトワード線WWLとの間隔を狭くできるので、データ書込時における磁気カップリングを大きくすることができ、ライトワード線WWLのデータ書込電流Ipの電流量を小さく設定することができる。ライトワード線WWLおよびライトビット線WBLを流れるデータ書込電流の電流量を抑制することによって、磁気ノイズの抑制をさらに図ることができる。 Further, since the interval between the magnetic tunnel junction MTJ and the write word line WWL can be narrowed, the magnetic coupling at the time of data writing can be increased, and the amount of data write current Ip of the write word line WWL can be reduced. Can be set. By suppressing the amount of data write current flowing through the write word line WWL and the write bit line WBL, magnetic noise can be further suppressed.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
10 メモリアレイ、20 行デコーダ、25 列デコーダ、30 ワード線ドライバ、40 ワード線電流制御回路、50,60 読出/書込制御回路、ATR アクセストランジスタ、BL ビット線、FL 自由磁気層、MTJ 磁気トンネル接合部、RBL リードビット線、RWL リードワード線、TB トンネルバリア、VL 固定磁気層、WBL ライトビット線、WWL ライトワード線。 10 memory array, 20 row decoder, 25 column decoder, 30 word line driver, 40 word line current control circuit, 50, 60 read / write control circuit, ATR access transistor, BL bit line, FL free magnetic layer, MTJ magnetic tunnel Junction, RBL read bit line, RWL read word line, TB tunnel barrier, VL pinned magnetic layer, WBL write bit line, WWL write word line.
Claims (4)
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第1および第2のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、前記第1のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時および前記データ読出時のそれぞれにおいて前記第2のデータ書込電流および前記データ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、
前記複数のデータ線の各々は、対応する前記列に属する複数の前記磁性体メモリセルにおいて、前記メモリセル選択ゲートを介して前記記憶部と電気的に結合され、
前記複数のデータ線は、前記データ読出の実行前において第1の電圧に設定され、
前記半導体装置は、
各前記記憶部を前記第1の電圧よりも低い第2の電圧と結合するための、前記磁性体メモリセルの前記行または前記列に対応してそれぞれ設けられる複数の第1の配線をさらに備え、
前記メモリアレイが形成される領域において、前記複数の第1の配線が形成される前記第1の配線層は、前記複数のデータ線が形成される第2の配線層よりも上層である、半導体装置。 A semiconductor device,
A memory array having a plurality of magnetic memory cells arranged in a matrix;
Each of the plurality of magnetic memory cells includes:
A storage unit whose resistance value changes according to the level of stored data to be written when the data write magnetic field applied by the first and second data write currents is larger than a predetermined magnetic field;
A memory cell selection gate for allowing a data read current to pass through the storage unit during data read,
A plurality of writes provided corresponding to the rows of the magnetic memory cells and selectively activated in accordance with a row selection result in order to flow the first data write current during data writing A word line,
A plurality of read word lines, each provided corresponding to the row, for operating the memory cell selection gate corresponding to a row selection result in data reading;
A plurality of data lines provided corresponding to the columns of the magnetic memory cells, respectively, for flowing the second data write current and the data read current at the time of data writing and at the time of data reading, respectively. And further comprising
Each of the plurality of data lines is electrically coupled to the storage unit via the memory cell selection gate in the plurality of magnetic memory cells belonging to the corresponding column,
The plurality of data lines are set to a first voltage before execution of the data reading,
The semiconductor device includes:
A plurality of first wirings respectively provided corresponding to the rows or the columns of the magnetic memory cells for coupling each storage unit with a second voltage lower than the first voltage. ,
In the region where the memory array is formed, the first wiring layer in which the plurality of first wirings are formed is an upper layer than the second wiring layer in which the plurality of data lines are formed. apparatus.
前記複数の第1の配線の各々は、前記データ読出時には前記第2の電圧に固定される一方で、前記データ書込時には各前記書込ワード線として機能する、請求項1記載の半導体装置。 The plurality of first wirings are wirings common to the plurality of write word lines,
2. The semiconductor device according to claim 1, wherein each of the plurality of first wirings is fixed to the second voltage at the time of data reading, and functions as the write word line at the time of data writing.
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第1および第2のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記半導体装置は、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、前記第1のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、前記データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時において前記第2のデータ書込電流を流すための複数の書込データ線と、
前記列に対応してそれぞれ設けられ、前記データ読出時において前記データ読出電流を流すための複数の読出データ線とをさらに備え、
前記複数の読出データ線の各々は、対応する前記列に属する複数の前記記憶部の各々と各前記メモリセル選択ゲートを介して電気的に結合され、
前記メモリアレイが形成される領域において、前記複数の読出データ線は、前記複数の書込データ線よりも下層の配線層に形成される、半導体装置。 A semiconductor device,
A memory array having a plurality of magnetic memory cells arranged in a matrix;
Each of the plurality of magnetic memory cells includes:
A storage unit whose resistance value changes according to the level of stored data to be written when the data write magnetic field applied by the first and second data write currents is larger than a predetermined magnetic field;
A memory cell selection gate for allowing a data read current to pass through the storage unit during data read,
The semiconductor device includes:
A plurality of writes provided corresponding to the rows of the magnetic memory cells and selectively activated in accordance with a row selection result in order to flow the first data write current during data writing A word line,
A plurality of read word lines, each provided corresponding to the row, for operating the memory cell selection gate corresponding to a row selection result in the data read;
A plurality of write data lines provided corresponding to the columns of the magnetic memory cells, respectively, for flowing the second data write current during the data write;
A plurality of read data lines provided corresponding to the columns, respectively, for flowing the data read current during the data read;
Each of the plurality of read data lines is electrically coupled to each of the plurality of storage units belonging to the corresponding column via each memory cell selection gate,
The semiconductor device, wherein in the region where the memory array is formed, the plurality of read data lines are formed in a lower wiring layer than the plurality of write data lines.
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