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JP2011119028A - Thin-film magnetic material storage device - Google Patents

Thin-film magnetic material storage device Download PDF

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JP2011119028A
JP2011119028A JP2011067435A JP2011067435A JP2011119028A JP 2011119028 A JP2011119028 A JP 2011119028A JP 2011067435 A JP2011067435 A JP 2011067435A JP 2011067435 A JP2011067435 A JP 2011067435A JP 2011119028 A JP2011119028 A JP 2011119028A
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Hideto Hidaka
秀人 日高
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Renesas Electronics Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film magnetic material storage device that efficiently and stably writes data. <P>SOLUTION: A data write current for applying a data write magnetic field along an axis of hard magnetization to a selected memory cell is supplied to a write word line WWWLi corresponding to a selected row. A data write current for applying a data write magnetic field along an axis of easy magnetization to the selected memory cell is supplied to bit lines BLj and /BLj corresponding to a selected column. During data write, supply of the data write current of the write word line WWWLi is started earlier than that of the bit lines BLj and /BLj. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合(MTJ:Magnetic Tunneling Junction)を有するメモリセルを備えたランダムアクセス可能な薄膜磁性体記憶装置に関する。   The present invention relates to a thin film magnetic memory device, and more particularly to a randomly accessible thin film magnetic memory device including a memory cell having a magnetic tunnel junction (MTJ).

低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。   An MRAM (Magnetic Random Access Memory) device has attracted attention as a storage device that can store nonvolatile data with low power consumption. An MRAM device is a storage device that performs non-volatile data storage using a plurality of thin film magnetic bodies formed in a semiconductor integrated circuit and allows random access to each of the thin film magnetic bodies.

特に、近年では磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を利用したトンネル磁気抵抗素子をメモリセルとして用いることによって、MRAM装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。   In particular, in recent years, it has been announced that the performance of an MRAM device is dramatically improved by using a tunnel magnetoresistive element using a magnetic tunnel junction (MTJ) as a memory cell. For MRAM devices with memory cells with magnetic tunnel junctions, see “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb 2000. and “Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.

図39は、磁気トンネル接合部を有するメモリセル(以下、単に「MTJメモリセル」とも称する)の構成を示す概略図である。   FIG. 39 is a schematic diagram showing the configuration of a memory cell having a magnetic tunnel junction (hereinafter also simply referred to as “MTJ memory cell”).

図39を参照して、MTJメモリセルは、記憶データのデータレベルに応じて電気抵抗値が変化する磁気トンネル接合部MTJと、アクセストランジスタATRとを備える。アクセストランジスタATRは、電界効果トランジスタで形成され、ビット線BLと接地電圧VSSとの間に、磁気トンネル接合部MTJと直列に接続される。   Referring to FIG. 39, the MTJ memory cell includes a magnetic tunnel junction MTJ whose electrical resistance value changes according to the data level of stored data, and an access transistor ATR. Access transistor ATR is formed of a field effect transistor, and is connected in series with magnetic tunnel junction MTJ between bit line BL and ground voltage VSS.

MTJメモリセルに対しては、データ書込を指示するためのライトワード線WWLと、データ読出を指示するためのリードワード線RWLと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線BLとが配置される。   For MTJ memory cells, write word line WWL for instructing data writing, read word line RWL for instructing data reading, and the level of stored data at the time of data reading and data writing A bit line BL which is a data line for transmitting the electrical signal is disposed.

図40は、MTJメモリセルからのデータ読出動作を説明する概念図である。
図40を参照して、磁気トンネル接合部MTJは、一定方向の固定磁化方向を有する磁性体層(以下、単に「固定磁気層」とも称する)FLと、自由な磁化方向を有する磁性体層(以下、単に「自由磁気層」とも称する)VLとを有する。固定磁気層FLおよび自由磁気層VLとの間には、絶縁体膜で形成されるトンネルバリアTBが配置される。自由磁気層VLは、記憶データのレベルに応じた方向、すなわち固定磁気層FLと同一方向あるいは異なる方向のいずれか一方に磁化されている。
FIG. 40 is a conceptual diagram illustrating a data read operation from the MTJ memory cell.
Referring to FIG. 40, magnetic tunnel junction MTJ includes a magnetic layer (hereinafter, also simply referred to as “fixed magnetic layer”) FL having a fixed magnetization direction and a magnetic layer having a free magnetization direction ( (Hereinafter also simply referred to as “free magnetic layer”) VL. A tunnel barrier TB formed of an insulator film is disposed between the fixed magnetic layer FL and the free magnetic layer VL. The free magnetic layer VL is magnetized in a direction corresponding to the level of stored data, that is, either in the same direction as the fixed magnetic layer FL or in a different direction.

データ読出時においては、アクセストランジスタATRがリードワード線RWLの活性化に応じてターンオンされる。これにより、ビット線BL〜磁気トンネル接合部MTJ〜接地電圧VSSの電流パスに、図示しない制御回路から一定電流として供給されるセンス電流Isが流れる。   At the time of data reading, access transistor ATR is turned on in response to activation of read word line RWL. As a result, a sense current Is supplied as a constant current from a control circuit (not shown) flows through a current path from the bit line BL to the magnetic tunnel junction MTJ to the ground voltage VSS.

磁気トンネル接合部MTJの電気抵抗値は、固定磁気層FLと自由磁気層VLとの間の磁化方向の相対関係に応じて変化する。具体的には、固定磁気層FLの磁化方向と自由磁気層VLに書込まれた磁化方向とが同一である場合には、両者の磁化方向が異なる場合に比べて磁気トンネル接合部MTJの電気抵抗値は小さくなる。   The electric resistance value of the magnetic tunnel junction MTJ changes according to the relative relationship of the magnetization direction between the fixed magnetic layer FL and the free magnetic layer VL. Specifically, when the magnetization direction of the pinned magnetic layer FL is the same as the magnetization direction written in the free magnetic layer VL, the electric current of the magnetic tunnel junction MTJ is compared to the case where the magnetization directions of the two are different. The resistance value becomes smaller.

したがって、データ読出時においては、センス電流Isによって磁気トンネル接合部MTJで生じる電圧変化は、自由磁気層VLに記憶された磁界方向に応じて異なる。これにより、たとえばビット線BLを一旦高電圧にプリチャージした状態とした後にセンス電流Isの供給を開始すれば、ビット線BLの電圧レベル変化を検知することによってMTJメモリセルの記憶データのレベルを読出すことができる。   Therefore, at the time of data reading, the voltage change caused at the magnetic tunnel junction MTJ by the sense current Is differs according to the magnetic field direction stored in the free magnetic layer VL. Thus, for example, if the supply of the sense current Is is started after the bit line BL is once precharged to a high voltage, the level of data stored in the MTJ memory cell is detected by detecting the voltage level change of the bit line BL. Can be read.

図41は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
図41を参照して、データ書込時においては、リードワード線RWLは非活性化され、これに応答してアクセストランジスタATRはターンオフされる。この状態で、自由磁気層VLを記憶データレベルに応じた方向に磁化するためのデータ書込磁界を発生させるデータ書込電流が、ライトワード線WWLおよびビット線BLにそれぞれ流される。自由磁気層VLの磁化方向は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
FIG. 41 is a conceptual diagram illustrating a data write operation for the MTJ memory cell.
Referring to FIG. 41, at the time of data writing, read word line RWL is inactivated, and in response, access transistor ATR is turned off. In this state, a data write current for generating a data write magnetic field for magnetizing free magnetic layer VL in the direction corresponding to the stored data level is supplied to write word line WWL and bit line BL. The magnetization direction of free magnetic layer VL is determined by a combination of directions of data write currents flowing through write word line WWL and bit line BL, respectively.

図42は、データ書込時におけるデータ書込電流の方向とデータ書込磁界の方向との関係を説明する概念図である。   FIG. 42 is a conceptual diagram illustrating the relationship between the direction of data write current and the direction of data write magnetic field during data write.

図42を参照して、横軸で示される磁界Hxは、ライトワード線WWLを流れるデータ書込電流によって生じるデータ書込磁界H(WWL)の方向を示す。一方、縦軸に示される磁界Hyは、ビット線BLを流れるデータ書込電流によって生じるデータ書込磁界H(BL)の方向を示す。   Referring to FIG. 42, magnetic field Hx indicated by the horizontal axis indicates the direction of data write magnetic field H (WWL) generated by the data write current flowing through write word line WWL. On the other hand, the magnetic field Hy indicated on the vertical axis indicates the direction of the data write magnetic field H (BL) generated by the data write current flowing through the bit line BL.

自由磁気層VLの磁化方向は、データ書込磁界H(WWL)とH(BL)との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当するデータ書込磁界が印加された場合においては、自由磁気層VLの磁化方向は更新されない。   The magnetization direction of free magnetic layer VL is newly written only when the sum of data write magnetic fields H (WWL) and H (BL) reaches a region outside the asteroid characteristic line shown in the figure. . That is, when the data write magnetic field corresponding to the area inside the asteroid characteristic line is applied, the magnetization direction of the free magnetic layer VL is not updated.

したがって、MTJメモリセルに記憶データを書込むためには、ライトワード線WWLとビット線BLとの両方にデータ書込電流を流す必要がある。磁気トンネル接合部MTJに一旦記憶された磁化方向すなわち記憶データレベルは、新たなデータ書込が実行されるまでの間、不揮発的に保持される。   Therefore, in order to write storage data to the MTJ memory cell, it is necessary to pass a data write current to both the write word line WWL and the bit line BL. The magnetization direction once stored in the magnetic tunnel junction MTJ, that is, the stored data level is held in a nonvolatile manner until new data writing is executed.

データ読出動作時においても、ビット線BLにはセンス電流Isが流れる。しかし、センス電流Isは一般的に、上述したデータ書込電流よりは1〜2桁程度小さくなるように設定されるので、センス電流Isの影響によりデータ読出時においてMTJメモリセルの記憶データが誤って書換えられる可能性は小さい。   Even during the data read operation, sense current Is flows through bit line BL. However, since the sense current Is is generally set to be about 1 to 2 digits smaller than the data write current described above, the stored data in the MTJ memory cell is erroneously read at the time of data reading due to the influence of the sense current Is. The possibility of rewriting is small.

上述した技術文献においては、このようなMTJメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるMRAMデバイスを構成する技術が開示されている。   The above-described technical literature discloses a technique for constructing an MRAM device that is a random access memory by integrating such MTJ memory cells on a semiconductor substrate.

図43は、行列状に集積配置されたMTJメモリセルを示す概念図である。
図43を参照して、半導体基板上に、MTJメモリセルを行列状に配置することによって、高集積化されたMRAMデバイスを実現することができる。図43においては、MTJメモリセルをn行×m列(n,m:自然数)に配置する場合が示される。行列状に配されたn×m個のMTJメモリセルに対して、n本のライトワード線WWL1〜WWLnおよびリードワード線RWL1〜RWLnと、m本のビット線BL1〜BLmとが配置される。
FIG. 43 is a conceptual diagram showing MTJ memory cells integrated and arranged in a matrix.
Referring to FIG. 43, a highly integrated MRAM device can be realized by arranging MTJ memory cells in a matrix on a semiconductor substrate. FIG. 43 shows a case where MTJ memory cells are arranged in n rows × m columns (n, m: natural numbers). For n × m MTJ memory cells arranged in a matrix, n write word lines WWL1 to WWLn and read word lines RWL1 to RWLn and m bit lines BL1 to BLm are arranged.

データ読出時には、リードワード線RWL1〜RWLnのうちの1本が選択的に活性化されて、選択されたメモリセル行(以下、単に「選択行」とも称する)に属するメモリセルは、ビット線BL1〜BLmのそれぞれと接地電圧VSSとの間に電気的に結合される。この結果、ビット線BL1〜BLmの各々には、対応するメモリセルの記憶データレベルに応じた電圧変化が生じる。   At the time of data reading, one of read word lines RWL1 to RWLn is selectively activated, and a memory cell belonging to a selected memory cell row (hereinafter also simply referred to as “selected row”) is connected to bit line BL1. Are electrically coupled between each of .about.BLm and ground voltage VSS. As a result, a voltage change according to the storage data level of the corresponding memory cell occurs in each of the bit lines BL1 to BLm.

したがって、選択されたメモリセル列(以下、単に「選択列」とも称する)に対応するビット線の電圧を、センスアンプ等を用いて所定の参照電圧と比較することによって、選択されたメモリセルの記憶データレベルを読出すことができる。   Therefore, by comparing the voltage of the bit line corresponding to the selected memory cell column (hereinafter also simply referred to as “selected column”) with a predetermined reference voltage using a sense amplifier or the like, The stored data level can be read.

ロイ・ショイアーライン(Roy Scheuerlein)他6名、“各セルにFETスイッチおよび磁気トンネル接合を用いた10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129Roy Scheuerlein and 6 others, “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Using FET Switches and Magnetic Tunnel Junctions in Each Cell Junction and FET Switch in each Cell), (USA), 2000 IEICE International Solid Circuit Conference and Technical Papers TA7.2 (2000 IEEE ISSCC Digest of Technical Papers, TA7.2), p. 128-129 ダーラム(M.Durlam)他5名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.3(2000 IEEE ISSCC Digest of Technical Papers, TA7.3),p.130−131D. Durlam and five others, “Nonvolatile RAM based on Magnetic Tunnel Junction Elements” (USA), 2000 International Solid State Circuit Conference / Technology of the Institute of Electrical and Electronics Engineers, 2000 Proceedings TA7.3 (2000 IEEE ISSCC Digest of Technical Papers, TA7.3), p. 130-131

しかしながら、このような方式のデータ読出動作では、選択行に属するメモリセルの全てにおいてセンス電流Isの経路が形成されるので、非選択のメモリセル列(以下、単に「非選択列」とも称する)列に対応するビット線においても、データ読出に直接寄与することのない無駄な充放電電流が生じる。これにより、データ読出時の消費電力が増大してしまう。   However, in such a data read operation, the path of the sense current Is is formed in all the memory cells belonging to the selected row, so that the non-selected memory cell column (hereinafter also simply referred to as “non-selected column”). Even in the bit lines corresponding to the columns, useless charging / discharging currents that do not directly contribute to data reading occur. As a result, power consumption during data reading increases.

さらに、上述した技術文献に記載されるように、磁気トンネル接合部の両端に印加されるバイアス電圧が大きくなると、固定磁気層FLと自由磁気層VLとの間の磁化方向の相対関係、すなわち記憶データレベルに応じた電気抵抗値の変化が現れにくくなる。このため、データ読出時において、磁性体メモリセルの両端に印加される電圧が大きくなると、記憶データレベルに対応したビット線の電圧変化の差異が顕著に現れず、データ読出動作の高速性および安定性が阻害されるおそれがある。   Further, as described in the technical literature described above, when the bias voltage applied to both ends of the magnetic tunnel junction is increased, the relative relationship of the magnetization direction between the fixed magnetic layer FL and the free magnetic layer VL, that is, memory Changes in the electrical resistance value according to the data level are less likely to appear. Therefore, when the voltage applied to both ends of the magnetic memory cell is increased during data reading, the difference in the voltage change of the bit line corresponding to the stored data level does not appear remarkably, and the high-speed and stable data reading operation is achieved. Sex may be impaired.

また、選択メモリセルと結合されたビット線の電圧と比較するための参照電圧の生成には、ダミーメモリセルが一般的に用いられる。MTJメモリセルのデータ読出に用いられるダミーセルとしては、たとえば、MTJメモリセルにおいて、“1(Hレベル)”および“0(Lレベル)”データを記憶した場合にそれぞれ対応する電気抵抗値R1およびR0の中間値に相当する電気抵抗値Rdを有する抵抗素子を適用することができる。このような抵抗素子に対して、MTJメモリセルとの同様のセンス電流Isを供給することによって、当該参照電圧をに生成することができる。   A dummy memory cell is generally used to generate a reference voltage for comparison with the voltage of the bit line coupled to the selected memory cell. As dummy cells used for data reading of the MTJ memory cell, for example, in the MTJ memory cell, electric resistance values R1 and R0 respectively corresponding when “1 (H level)” and “0 (L level)” data are stored are stored. A resistance element having an electrical resistance value Rd corresponding to an intermediate value of can be applied. By supplying the same sense current Is as that of the MTJ memory cell to such a resistance element, the reference voltage can be generated.

一般的に、ダミーメモリセルは、ダミー行もしくはダミー列を形成するように配置される。   Generally, dummy memory cells are arranged so as to form a dummy row or a dummy column.

ダミー行を形成するようにダミーセルを配置する場合には、隣接する2本ずつのビット線によって形成されるビット線対によって、いわゆる折返し型ビット線構成に基づいたデータ読出を実行することが可能である。このような構成では、隣接する2本のビット線の1本ずつに、選択されたMTJメモリセルおよびダミーメモリセルをそれぞれ結合することができる。このため選択されたMTJメモリセルおよびダミーメモリセルのそれぞれとセンスアンプとの間のRC時定数を揃えて、データ読出マージンを確保することができる。   When dummy cells are arranged so as to form a dummy row, data reading based on a so-called folded bit line configuration can be executed by a pair of bit lines formed by two adjacent bit lines. is there. In such a configuration, the selected MTJ memory cell and dummy memory cell can be coupled to each of two adjacent bit lines. For this reason, the RC time constant between each of the selected MTJ memory cell and dummy memory cell and the sense amplifier can be made uniform to ensure a data read margin.

しかしながら、非選択のメモリセル列に対応するダミーメモリセルに対してもセンス電流を流す必要があるので、データ読出時の消費電力が増大してしまう。   However, since it is necessary to flow a sense current also to the dummy memory cells corresponding to the non-selected memory cell columns, the power consumption during data reading increases.

反対に、ダミー列を形成するようにダミーセルを配置する場合には、複数のダミーメモリセルにセンス電流を供給する必要がない一方で、選択されたMTJメモリセルが結合されるビット線と、ダミー列に対応して設けられダミーメモリセルと結合されるダミービット線とを必ずしも近接して配置することができない。この結果、選択されたMTJメモリセルおよびダミーメモリセルのそれぞれとセンスアンプとの間のRC時定数の違いによって、データ読出マージンを損なう、あるいはデータ読出速度の低下を招くおそれがある。   On the other hand, when the dummy cells are arranged so as to form a dummy column, it is not necessary to supply a sense current to the plurality of dummy memory cells, while the bit line to which the selected MTJ memory cell is coupled, The dummy bit lines provided corresponding to the columns and coupled to the dummy memory cells cannot always be arranged close to each other. As a result, a difference in RC time constant between each selected MTJ memory cell and dummy memory cell and the sense amplifier may impair the data read margin or reduce the data read speed.

一方、すでに説明したように、MTJメモリセルに対するデータ書込は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流によってそれぞれ発生するデータ書込磁界の組合せによって実行される。したがって、磁気トンネル接合部MTJ中の自由磁気層VLを効果的かつ安定的に磁化するように、データ書込電流の供給を行なう必要がある。   On the other hand, as already described, data writing to the MTJ memory cell is executed by a combination of data write magnetic fields generated by data write currents flowing through write word line WWL and bit line BL, respectively. Therefore, it is necessary to supply the data write current so that the free magnetic layer VL in the magnetic tunnel junction MTJ is effectively and stably magnetized.

また、選択されたMTJメモリセルに印加されるデータ書込磁界は、隣接する他のMTJメモリセルにとっては磁界ノイズとして作用するので、データ書込対象以外のメモリセルにおいて、誤ったデータ書込が生じないように配慮する必要がある。特に、データ書込に必要な所定磁界の発生に必要なデータ書込電流を低減できれば、低消費電力化および磁気ノイズ抑制による動作安定化の両方に効果を上げることができる。   In addition, since the data write magnetic field applied to the selected MTJ memory cell acts as magnetic field noise for other adjacent MTJ memory cells, erroneous data writing is performed in memory cells other than the data write target. Care must be taken not to occur. In particular, if the data write current required for generating a predetermined magnetic field required for data writing can be reduced, it is possible to improve both the power consumption and the operation stabilization by suppressing magnetic noise.

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力で高速なデータ読出を実行可能な薄膜磁性体記憶装置を提供することである。   The present invention has been made to solve such problems, and an object of the present invention is to provide a thin film magnetic memory device capable of performing high-speed data reading with low power consumption. .

この発明の他の目的は、効率的かつ安定的なデータ書込を実行可能な薄膜磁性体記憶装置を提供することである。   Another object of the present invention is to provide a thin film magnetic memory device capable of performing efficient and stable data writing.

請求項1記載の薄膜磁性体記憶装置は、印加磁界によって書込まれた記憶データレベルに応じて電気抵抗値が変化する複数のメモリセルと、各々が、複数のメモリセルの一定区分ごとに設けられ、データ読出時に記憶データレベルを読出すための複数の第1のデータ線と、複数の第1のデータ線に対応してそれぞれ配置されて、各々がデータ読出時において、一定区分に属するメモリセルのうちの選択された1つを介して、複数の第1のデータ線のうちの対応する1本と電気的に結合される複数のソース線と、複数の第1のデータ線に対応してそれぞれ配置される複数の第1のデータ線選択部と、複数のソース線に対応してそれぞれ配置される複数のソース線選択部を備える。第1のデータ線選択部は、データ読出の前において、複数の第1のデータ線のうちの対応する1本を第1の電圧にプリチャージするとともに、データ読出時において、対応する1本の第1のデータ線を第1の電圧から電気的に切離す。各ソース線選択部は、データ読出の前に、複数のソース線のうちの対応する1本を第2の電圧にプリチャージするためのソース線プリチャージ部と、データ読出時において、対応する1本のソース線を第3の電圧と電気的に結合するためのソース線駆動部とを含む。   The thin film magnetic memory device according to claim 1 is provided with a plurality of memory cells whose electric resistance values change according to a stored data level written by an applied magnetic field, and each of the memory cells is provided for each predetermined section of the plurality of memory cells. And a plurality of first data lines for reading a stored data level at the time of data reading and a plurality of first data lines corresponding to the plurality of first data lines, each of which belongs to a certain section at the time of data reading. A plurality of source lines electrically coupled to a corresponding one of the plurality of first data lines via a selected one of the cells and a plurality of first data lines; And a plurality of first data line selection units arranged respectively, and a plurality of source line selection units arranged corresponding to the plurality of source lines. The first data line selection unit precharges the corresponding one of the plurality of first data lines to the first voltage before the data reading, and at the time of data reading the corresponding one data line The first data line is electrically disconnected from the first voltage. Each source line selection unit corresponds to a source line precharge unit for precharging a corresponding one of a plurality of source lines to a second voltage before data reading, and a corresponding one at the time of data reading. And a source line driver for electrically coupling the source line to the third voltage.

請求項2記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、第1および第2の電圧は、同一の電圧である。   The thin film magnetic memory device according to claim 2 is the thin film magnetic memory device according to claim 1, wherein the first and second voltages are the same voltage.

請求項3記載の薄膜磁性体記憶装置は、請求項2記載の薄膜磁性体記憶装置であって、同一の電圧は接地電圧に相当する。   The thin film magnetic memory device according to claim 3 is the thin film magnetic memory device according to claim 2, wherein the same voltage corresponds to the ground voltage.

請求項4記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、各メモリセルは、その両端に印加される電圧が大きくなるにつれて、記憶データレベルに違いに応じて生じる電気抵抗値の差が現れにくくなる特性を有し、第1および第2の電圧は、同一の電圧であり、各ソース線駆動部は、対応する1本のソース線と第3の電圧との間に所定の通過電流量の電流経路を形成して、対応する1本のソース線における、データ読出時の電圧変化速度を調整するための第1の電流スイッチ部を有する。   The thin film magnetic memory device according to claim 4 is the thin film magnetic memory device according to claim 1, wherein each memory cell is subjected to a difference in stored data level as the voltage applied to both ends thereof increases. Therefore, the first and second voltages are the same voltage, and each source line driver has a corresponding one source line and a third voltage. Is provided with a first current switch section for adjusting a voltage change speed at the time of data reading in a corresponding one source line.

請求項5記載の薄膜磁性体記憶装置は、請求項4記載の薄膜磁性体記憶装置であって、各ソース線プリチャージ部は、対応する1本のソース線と第2の電圧との間に電気的に結合される第2の電流スイッチ部を有し、第1の電流スイッチ部の通過電流量は、第2の電流スイッチ部の通過電流量よりも小さい。   The thin film magnetic memory device according to claim 5 is the thin film magnetic memory device according to claim 4, wherein each source line precharge unit is provided between the corresponding one source line and the second voltage. It has the 2nd current switch part electrically connected, and the amount of passage currents of the 1st current switch part is smaller than the amount of passage currents of the 2nd current switch part.

請求項6記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、複数のメモリセルは行列状に配置され、複数の第1のデータ線は、メモリセル列にそれぞれ対応して設けられ、各第1のデータ線選択部は、対応するメモリセル列がデータ読出対象に選択された場合において、対応する1本の第1のデータ線を第1の電圧と電気的に切離し、非選択のメモリセル列に対応する残りの第1のデータ線は、第1の電圧に維持される。   The thin film magnetic memory device according to claim 6 is the thin film magnetic memory device according to claim 1, wherein the plurality of memory cells are arranged in a matrix, and the plurality of first data lines are arranged in the memory cell column. Each of the first data line selection units is provided corresponding to each of the first data lines corresponding to the first voltage and the electrical voltage when the corresponding memory cell column is selected as a data read target. The remaining first data lines corresponding to the non-selected memory cell columns are maintained at the first voltage.

請求項7記載の薄膜磁性体記憶装置は、請求項6記載の薄膜磁性体記憶装置であって、メモリセル列にそれぞれ対応して配置され、各々が対応するメモリセル列の選択および非選択にそれぞれ対応して活性化もしくは非活性化される複数のコラム選択線をさらに備える。第1のデータ線選択部は、対応する1本の第1のデータ線と第1の電圧との間に電気的に結合されて、対応する1つのコラム選択線の活性化および非活性化にそれぞれ応答してオフおよびオンするトランジスタスイッチを有する。   The thin-film magnetic memory device according to claim 7 is the thin-film magnetic memory device according to claim 6, and is arranged corresponding to each memory cell column, and each selects and deselects the corresponding memory cell column. A plurality of column selection lines that are activated or deactivated correspondingly are further provided. The first data line selection unit is electrically coupled between one corresponding first data line and the first voltage to activate and deactivate one corresponding column selection line. Each has a transistor switch that is turned off and on in response.

請求項8記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、複数のメモリセルは行列状に配置され、複数のソース線は、メモリセル列にそれぞれ対応して設けられる。ソース線駆動部は、対応するメモリセル列がデータ読出対象に選択された場合において、対応する1本のソース線を第3の電圧と電気的に結合し、非選択のメモリセル列に対応する残りのソース線は、第2の電圧に維持される。   The thin film magnetic memory device according to claim 8 is the thin film magnetic memory device according to claim 1, wherein the plurality of memory cells are arranged in a matrix, and the plurality of source lines correspond to the memory cell columns, respectively. Provided. When the corresponding memory cell column is selected as a data read target, the source line driving unit electrically couples the corresponding one source line with the third voltage and corresponds to the non-selected memory cell column. The remaining source lines are maintained at the second voltage.

請求項9記載の薄膜磁性体記憶装置は、請求項8記載の薄膜磁性体記憶装置であって、メモリセル列にそれぞれ対応して配置され、各々が対応するメモリセル列の選択および非選択にそれぞれ対応して活性化および非活性化される複数のコラム選択線をさらに備える。ソース線駆動部は、対応する1本のソース線と第3の電圧との間に電気的に結合されて、複数のコラム選択線のうちの対応する1本の活性化および非活性化にそれぞれ応答してオンおよびオフする第1のトランジスタスイッチを有し、ソース線プリチャージ部は、対応する1本のソース線と第2の電圧との間に電気的に結合されて、対応する1本のコラム選択線の活性化および非活性化にそれぞれ応答してオフおよびオンする第2のトランジスタスイッチを有する。   The thin film magnetic memory device according to claim 9 is the thin film magnetic memory device according to claim 8, which is arranged corresponding to each of the memory cell columns, and each selects and deselects the corresponding memory cell column. A plurality of column selection lines that are respectively activated and deactivated are further provided. The source line driver is electrically coupled between the corresponding one source line and the third voltage to activate and deactivate corresponding one of the plurality of column selection lines. A first transistor switch that is turned on and off in response, and the source line precharge portion is electrically coupled between the corresponding one source line and the second voltage, The second transistor switch is turned off and on in response to activation and deactivation of the column selection line.

請求項10記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、データ読出時において、複数の第1のデータ線のうちの1本の電圧と比較するための参照電圧が伝達される第2のデータ線と、第1および第2のデータ線の電圧差を検知増幅するためのデータ読出回路と、記憶データレベルにそれぞれ対応する、各メモリセルの電気抵抗値の中間の電気抵抗値を有するダミーメモリセルと、第2のデータ線に対応して配置され、データ読出時において、ダミーメモリセルを介して、第2のデータ線と電気的に結合されるダミーソース線と、第2のデータ線に対応する第2のデータ線選択部と、ダミーソース線に対応にするダミーソース線選択部とを備える。第2のデータ線選択部は、データ読出前において、第2のデータ線を第1の電圧にプリチャージするとともに、データ読出時において、第2のデータ線を第1の電圧と電気的に切離す。ダミーソース線選択部は、データ読出の前に、ダミーソース線を第2の電圧にプリチャージするためのダミーソース線プリチャージ部と、データ読出時において、ダミーソース線を第3の電圧と電気的に結合するためのダミーソース線駆動部とを含む。   The thin film magnetic memory device according to claim 10 is the thin film magnetic memory device according to claim 1, for comparing with a voltage of one of the plurality of first data lines at the time of data reading. A second data line to which a reference voltage is transmitted, a data read circuit for detecting and amplifying a voltage difference between the first and second data lines, and an electric resistance value of each memory cell corresponding to each stored data level Dummy memory cell having an intermediate electric resistance value and a dummy data cell arranged corresponding to the second data line and electrically coupled to the second data line via the dummy memory cell at the time of data reading A source line; a second data line selection unit corresponding to the second data line; and a dummy source line selection unit corresponding to the dummy source line. The second data line selection unit precharges the second data line to the first voltage before data reading, and electrically disconnects the second data line from the first voltage during data reading. Release. The dummy source line selection unit includes a dummy source line precharge unit for precharging the dummy source line to the second voltage before data reading, and the dummy source line is electrically connected to the third voltage during data reading. And a dummy source line driver for coupling them.

請求項11記載の薄膜磁性体記憶装置は、請求項10記載の薄膜磁性体記憶装置であって、データ読出回路と第3の電圧との間に形成される、データ読出対象に選択されたメモリセルを含む第1の電流経路中の第1のデータ線の電気抵抗値と、ダミーメモリセルを含む第2の電流経路中の第2のデータ線との電気抵抗値とが同様となるように、複数の第1のデータ線および第2のデータ線の単位長当たりの電気抵抗値は設計される。   The thin film magnetic memory device according to claim 11 is the thin film magnetic memory device according to claim 10, wherein the memory is formed between the data read circuit and the third voltage and is selected as a data read target. The electric resistance value of the first data line in the first current path including the cell is the same as the electric resistance value of the second data line in the second current path including the dummy memory cell. The electrical resistance values per unit length of the plurality of first data lines and second data lines are designed.

請求項12記載の薄膜磁性体記憶装置は、請求項10記載の薄膜磁性体記憶装置であって、第2のデータ線は、複数の第1のデータ線のそれぞれに対応して複数本配置され、複数個の第2のデータ線にそれぞれ対応するダミーソース線の各々は、各複数のソース線と共通の配線を共有して設けられ、各ダミーソース線に対応するダミーソース線選択部は、
各ソース選択部を共有して設けられる。
The thin film magnetic memory device according to claim 12 is the thin film magnetic memory device according to claim 10, wherein a plurality of second data lines are arranged corresponding to each of the plurality of first data lines. Each of the dummy source lines corresponding to each of the plurality of second data lines is provided so as to share a common wiring with each of the plurality of source lines, and the dummy source line selection unit corresponding to each of the dummy source lines includes:
Each source selection unit is provided in common.

請求項13記載の薄膜磁性体記憶装置は、データ記憶を実行するためのメモリセルと、第1のデータ書込磁界を発生させる第1のデータ書込電流を流すための第1の信号線と、第2のデータ書込磁界を発生させる第2のデータ書込電流を流すための第2の信号線とを備える。メモリセルは、記憶データのレベルに応じて電気抵抗値が変化する磁気記憶部を含む。磁気記憶部は、固定された所定の磁化方向を保持する第1の磁性体層と、磁化困難軸方向に沿った磁界を印加するための第1のデータ書込磁界および、磁化容易軸方向に沿った磁界を印加するための第2のデータ書込磁界の組合せに応じて書込まれる磁化方向を保持する第2の磁性体層とを有する。データ書込時において、第1のデータ書込電流の供給は、第2のデータ書込電流の供給よりも先に開始される。   The thin-film magnetic memory device according to claim 13 includes a memory cell for executing data storage, and a first signal line for flowing a first data write current for generating a first data write magnetic field. And a second signal line for supplying a second data write current for generating a second data write magnetic field. The memory cell includes a magnetic storage unit whose electrical resistance value changes according to the level of stored data. The magnetic storage unit includes a first magnetic layer that holds a fixed predetermined magnetization direction, a first data write magnetic field for applying a magnetic field along the hard axis direction, and an easy axis direction And a second magnetic layer that retains the magnetization direction written in accordance with the combination of the second data write magnetic fields for applying the magnetic field along. At the time of data writing, the supply of the first data write current is started before the supply of the second data write current.

請求項14記載の薄膜磁性体記憶装置は、請求項13記載の薄膜磁性体記憶装置であって、第2の信号線は、データ読出時において、磁気記憶部を通過させるためのデータ読出電流を流し、第2の信号線における、データ読出動作の開始からデータ読出電流が流れ始める時間は、データ書込動作の開始から第2のデータ書込電流が流れ始めるまでの時間よりも短い。   The thin film magnetic memory device according to claim 14 is the thin film magnetic memory device according to claim 13, wherein the second signal line supplies a data read current for passing through the magnetic memory portion during data read. In the second signal line, the time when the data read current starts to flow from the start of the data read operation is shorter than the time from the start of the data write operation to when the second data write current starts to flow.

請求項15記載の薄膜磁性体記憶装置は、請求項13記載の薄膜磁性体記憶装置であって、データ読出時において、メモリセルを介して第2の信号線と電気的に結合される第3の信号線と、第2の信号線の電圧を制御するための第1の信号線選択部と、第3の信号線の電圧を制御するための第2の信号線選択部とをさらに備える。第1の信号線選択部は、データ読出の前において、第2の信号線を第1の電圧にプリチャージするとともに、データ読出時において、第2の信号線を第1の電圧から電気的に切離す。第2の信号線選択部は、データ読出の前に、第3の信号線を第2の電圧にプリチャージするためのプリチャージ部と、データ読出時において、第3の信号線を第3の電圧と電気的に結合するための信号線駆動部とを含む。   The thin-film magnetic memory device according to claim 15 is the thin-film magnetic memory device according to claim 13, and is electrically coupled to the second signal line via the memory cell at the time of data reading. , A first signal line selector for controlling the voltage of the second signal line, and a second signal line selector for controlling the voltage of the third signal line. The first signal line selection unit precharges the second signal line to the first voltage before data reading, and electrically connects the second signal line from the first voltage during data reading. Separate. The second signal line selection unit includes a precharge unit for precharging the third signal line to the second voltage before data reading, and a third signal line for the third signal line during data reading. And a signal line driver for electrically coupling to the voltage.

請求項16記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時において選択的に活性化されて、第1のデータ書込磁界を発生させるための第1のデータ書込電流が流される複数の書込ワード線と、複数のメモリセルの列にそれぞれ対応して配置される複数のビット線と、列にそれぞれ対応して配置され、各々が、複数のビット線のうちの対応する1本との間に、対応する列に属するメモリセルを挟むように配置される複数のソース線と、列にそれぞれ対応して配置され、データ書込時において、複数のソース線およびビット線のうちの列選択結果に対応する1本ずつの一端側同士を電気的に結合するための複数の結合スイッチと、データ書込時において第2のデータ書込磁界を発生させる第2のデータ書込電流を供給するためのデータ書込回路とを備える。複数のメモリセルの各々は、第1および第2のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部を含む。データ書込回路は、列選択結果に対応する1本ずつのソース線およびビット線の他端側のそれぞれを、記憶データのレベルに応じて第1および第2の電圧の一方ずつと結合する。   The thin film magnetic memory device according to claim 16 is arranged corresponding to each of a plurality of memory cells arranged in a matrix and a row of the plurality of memory cells, and selectively activated at the time of data writing. A plurality of write word lines through which a first data write current for generating a first data write magnetic field flows, and a plurality of bit lines arranged corresponding to columns of a plurality of memory cells, respectively A plurality of source lines arranged corresponding to the columns, each of which is arranged so as to sandwich a memory cell belonging to the corresponding column between a corresponding one of the plurality of bit lines, and the column And a plurality of coupling switches for electrically coupling one end sides of each of the source lines and bit lines corresponding to the column selection result at the time of data writing. When writing data And a data write circuit for supplying a second data write current for generating a second data write magnetic field. Each of the plurality of memory cells includes a magnetic storage unit whose electrical resistance value changes according to the stored data level written by the combination of the first and second data write magnetic fields. The data write circuit couples each one of the source line and the other end of the bit line corresponding to the column selection result to one of the first and second voltages according to the level of the stored data.

請求項17記載の薄膜磁性体記憶装置は、請求項16記載の薄膜磁性体記憶装置であって、データ読出時において、列選択結果に対応する1本ずつのソース線およびビット線の他端側のそれぞれを、第1および第2の電圧のそれぞれと電気的に結合するとともに、列選択結果に対応するビット線の電圧変化に基づいてデータ読出を実行するデータ読出回路をさらに備える。各メモリセルは、データ読出時において選択的にオンして、複数のビット線およびソース線のうちの対応する1本ずつの間に磁気記憶部を電気的に結合するためのアクセス部をさらに含む。複数の結合スイッチは、データ読出時において、列選択結果に対応する1本ずつのソース線およびビット線の一端側同士を電気的に切離す。   The thin-film magnetic memory device according to claim 17 is the thin-film magnetic memory device according to claim 16, wherein, at the time of data reading, one source line and one bit line at the other end corresponding to the column selection result Are electrically coupled to the first and second voltages, respectively, and further includes a data read circuit for performing data read based on a voltage change of the bit line corresponding to the column selection result. Each memory cell further includes an access portion which is selectively turned on at the time of data reading and electrically couples the magnetic memory portion between corresponding ones of the plurality of bit lines and source lines. . The plurality of coupling switches electrically disconnect one end side of each source line and bit line corresponding to the column selection result at the time of data reading.

請求項18記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時において第1のデータ書込磁界を発生させる第1のデータ書込電流を流すために選択的に活性化される複数の書込ワード線と、行にそれぞれ対応して配置され、各々の一端側が第1の電圧と結合される複数のソース線と、複数のメモリセルの列にそれぞれ対応して配置され、データ書込時において第2のデータ書込磁界を発生させる第2のデータ書込電流の供給を列選択結果に応じて選択的に受ける複数のビット線と、データ書込時において、複数の書込ワード線のうちの活性化された1本の一端側を第2の電圧と結合するためのワード線ドライバとを備える。複数のメモリセルの各々は、第1および第2のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部を含む。第1のデータ書込電流は、活性化された書込ワード線および、複数のソース線のうちの活性化された書込ワード線と他端側同士が電気的に結合された少なくとも1本によって構成される電流経路を流れる。   The thin film magnetic memory device according to claim 18 is arranged corresponding to each of a plurality of memory cells arranged in a matrix and a row of the plurality of memory cells, and the first data write magnetic field at the time of data writing A plurality of write word lines that are selectively activated to flow a first data write current for generating a voltage and a row are arranged corresponding to the rows, respectively, and one end side of each is coupled to the first voltage According to the column selection result, supply of the second data write current is arranged corresponding to each of the plurality of source lines and the columns of the plurality of memory cells and generates the second data write magnetic field at the time of data writing. A plurality of bit lines selectively received and a word line driver for coupling one activated end of the plurality of write word lines to the second voltage at the time of data writing. Prepare. Each of the plurality of memory cells includes a magnetic storage unit whose electrical resistance value changes according to the stored data level written by the combination of the first and second data write magnetic fields. The first data write current is generated by the activated write word line and at least one of the plurality of source lines electrically coupled to the activated write word line and the other end side. It flows through the configured current path.

請求項19記載の薄膜磁性体記憶装置は、請求項18記載の薄膜磁性体記憶装置であって、複数の書込ワード線およびソース線のうちの同一の行に対応する1本ずつの他端側同士は電気的に結合される。各書込ワードおよび各ソース線は、各書込ワード線および各ソース線をそれぞれ流れる第1のデータ書込電流によって磁気記憶部にそれぞれ生じる磁界の方向が揃うように配置される。   The thin-film magnetic memory device according to claim 19 is the thin-film magnetic memory device according to claim 18, wherein the other end of each one corresponding to the same row of the plurality of write word lines and source lines. The sides are electrically coupled. Each write word and each source line are arranged so that the directions of the magnetic fields generated in the magnetic memory sections by the first data write current flowing through each write word line and each source line are aligned.

請求項20記載の薄膜磁性体記憶装置は、請求項19記載の薄膜磁性体記憶装置であって、各書込ワード線および各ソース線は、磁気記憶部を高さ方向に挟むように配置される。   The thin film magnetic memory device according to claim 20 is the thin film magnetic memory device according to claim 19, wherein each write word line and each source line are arranged so as to sandwich the magnetic memory portion in the height direction. The

請求項21記載の薄膜磁性体記憶装置は、請求項18記載の薄膜磁性体記憶装置であって、各書込ワード線と、他の行に属する複数のソース線との間にそれぞれ配置される複数の結合スイッチをさらに備える。データ書込時において、活性化された書込ワード線に対応する少なくとも1つの結合スイッチはオンする。   The thin film magnetic memory device according to claim 21 is the thin film magnetic memory device according to claim 18, and is disposed between each write word line and a plurality of source lines belonging to another row. A plurality of coupling switches are further provided. At the time of data writing, at least one coupling switch corresponding to the activated write word line is turned on.

請求項22記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時において行選択結果に応じてアクセス部をオンさせる複数の読出ワード線と、行にそれぞれ対応して配置され、デ
ータ書込時において第1のデータ書込磁界を発生させる第1のデータ書込電流を流すために選択的に活性化される複数の書込ワード線と、複数のメモリセルの列にそれぞれ対応して配置され、各々が、メモリセルを介して複数の書込ワード線と電気的に結合される複数のビット線と、第1のデータ書込電流を流すために、複数の書込ワード線のうちの活性化された1本の一端側を第1の電圧と結合するとともに残りの書込ワード線を第2の電圧に設定するためのワード線ドライバと、各書込ワード線と他の行に属する複数の書込ワード線の各々との間に結合され、結合された2本の書込ワード線のうちのいずれか一方が活性化された場合にオンする結合スイッチと、データ読出時において、複数のビット線のうちの列選択結果に対応する1本に対してデータ読出電流を供給するとともに、列選択結果に対応する1本のビット線の電圧変化に基づいてデータ読出を実行するデータ読出回路とを備える。複数のメモリセルの各々は、第1および第2のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、磁気記憶部と直列に結合されて、データ読出時において選択的にオンしてデータ読出電流を通過するとともに、データ書込時においてオフされるアクセス部とを含む。ワード線ドライバは、データ読出時において、各書込ワード線を読出基準電圧に設定する。
The thin film magnetic memory device according to claim 22 is arranged corresponding to each of a plurality of memory cells arranged in a matrix and a row of the plurality of memory cells, and an access unit according to a row selection result at the time of data reading Are selectively activated to flow a first data write current that is arranged corresponding to each of a plurality of read word lines and rows for turning on and generates a first data write magnetic field at the time of data writing A plurality of write word lines and a plurality of bit lines arranged corresponding to the columns of the plurality of memory cells, each of which is electrically coupled to the plurality of write word lines via the memory cells, In order to cause the first data write current to flow, one end of one of the plurality of write word lines activated is coupled to the first voltage and the remaining write word lines are connected to the second voltage Word line dry to set voltage And any one of the two combined write word lines is activated between each write word line and each of the plurality of write word lines belonging to other rows. A coupling switch that is turned on, and at the time of data reading, a data read current is supplied to one of the plurality of bit lines corresponding to the column selection result, and one bit line of the bit selection And a data read circuit for executing data read based on the voltage change. Each of the plurality of memory cells is coupled in series with a magnetic storage unit whose electrical resistance value changes according to the stored data level written by the combination of the first and second data write magnetic fields, and the magnetic storage unit And an access portion selectively turned on at the time of data reading to pass a data read current and turned off at the time of data writing. The word line driver sets each write word line to the read reference voltage during data reading.

請求項23記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列にそれぞれ対応して設けられ、データ読出時においてデータ読出電流の供給を選択的に受ける複数のデータ線と、列にそれぞれ対応して設けられ、データ読出時において列選択結果に応じて選択的に活性化されて、複数のデータ線のうちの対応する1つの電圧と比較される参照電圧を生成する参照電圧生成部とを備える。複数のメモリセルの各々は、書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、データ読出時において選択的にオンしてデータ読出電流を通過するためのアクセス部とを含む。各メモリセルは、複数のデータ線のうちの対応する1本と所定電圧との間に結合される。   The thin film magnetic memory device according to claim 23 is provided corresponding to each of a plurality of memory cells arranged in a matrix and a column of the plurality of memory cells, and selectively supplies a data read current at the time of data reading. And a plurality of data lines received in response to the columns, and selectively activated according to the column selection result at the time of data reading, and compared with a corresponding one of the plurality of data lines. And a reference voltage generator that generates a reference voltage. Each of the plurality of memory cells includes a magnetic storage unit whose electrical resistance value changes according to the stored stored data level, and an access unit for selectively turning on and passing a data read current during data reading including. Each memory cell is coupled between a corresponding one of a plurality of data lines and a predetermined voltage.

請求項24記載の薄膜磁性体記憶装置は、請求項23記載の薄膜磁性体記憶装置であって、列にそれぞれ対応して設けられ、データ読出時において対応する列がデータ読出対象に選択された場合にデータ読出電流の供給を受けるダミーデータ線をさらに備える。参照電圧生成部は、各メモリセルの記憶データレベルのそれぞれに対応する電気抵抗値の中間の電気抵抗値を有するダミー抵抗と、対応する1つのデータ線および所定電圧の間にダミー抵抗と直列に電気的に結合されて、対応する列が選択された場合にオンするダミーアクセス部とを有するダミーメモリセルと、対応する列がデータ読出対象に選択された場合に、ダミーアクセス部をオンさせるためのダミー選択部とを含む。   The thin film magnetic memory device according to claim 24 is the thin film magnetic memory device according to claim 23, wherein the thin film magnetic memory device is provided corresponding to each column, and the corresponding column is selected as a data read target at the time of data reading. In some cases, a dummy data line for receiving a data read current is further provided. The reference voltage generation unit is connected in series with a dummy resistor having an intermediate electric resistance value corresponding to each of the storage data levels of each memory cell and a corresponding one of the data lines and a predetermined voltage. A dummy memory cell having a dummy access portion that is electrically coupled and turned on when a corresponding column is selected, and for turning on the dummy access portion when the corresponding column is selected as a data read target And a dummy selection unit.

請求項25記載の薄膜磁性体記憶装置は、請求項24記載の薄膜磁性体記憶装置であって、参照電圧生成部部は、各列ごとに2個ずつ配置される。各データ線およびダミーデータ線は、列の各々に対応して設けられる2本ずつの信号線を用いて構成され、2本ずつの信号線の一方および他方は、行選択結果に応じて、メモリセルおよびダミーメモリセルのいずれか一方ずつと電気的に結合される。   The thin film magnetic memory device according to claim 25 is the thin film magnetic memory device according to claim 24, wherein two reference voltage generating sections are arranged for each column. Each data line and dummy data line are configured using two signal lines provided corresponding to each of the columns, and one and the other of the two signal lines are stored in memory according to the row selection result. It is electrically coupled to either the cell or the dummy memory cell.

請求項26記載の薄膜磁性体記憶装置は、請求項23記載の薄膜磁性体記憶装置であって、複数のデータ線に対応してそれぞれ配置されて、各々が、データ読出時において、同一の列に属するメモリセルのうちの選択された1つを介して、複数のデータ線のうちの対応する1本と電気的に結合される複数のソース線と、複数のデータ線に対応してそれぞれ配置される複数のデータ線選択部と、複数のソース線に対応してそれぞれ配置される複数のソース線選択部とをさらに備える。各データ線選択部は、データ読出の前に、複数のデータ線のうちの対応する1本を第1の電圧にプリチャージするとともに、データ読出時において、対応する1本のデータ線を第1の電圧と電気的に切離す。各ソース線選択ゲートは、データ読出の前に、複数のソース線のうちの対応する1本を第2の電圧にプリチャージするためのソース線プリチャージ部と、データ読出時において、対応する1本のソース線を所定電圧と電気的に結合するためのソース線駆動部とを含む。   The thin-film magnetic memory device according to claim 26 is the thin-film magnetic memory device according to claim 23, wherein the thin-film magnetic memory device is arranged corresponding to the plurality of data lines, and each of them is in the same column during data reading. A plurality of source lines electrically coupled to a corresponding one of the plurality of data lines through a selected one of the memory cells belonging to the memory cells, and corresponding to the plurality of data lines, respectively. A plurality of data line selection units, and a plurality of source line selection units respectively arranged corresponding to the plurality of source lines. Each data line selection unit precharges a corresponding one of a plurality of data lines to a first voltage before data reading, and sets the corresponding one data line to the first voltage during data reading. Electrically disconnected from the voltage. Each source line selection gate has a source line precharge portion for precharging a corresponding one of the plurality of source lines to the second voltage before data reading, and a corresponding 1 at the time of data reading. And a source line driver for electrically coupling the source line to a predetermined voltage.

請求項1および2に記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、各ソース線の電圧を変化させることができる。したがって、データ読出に直接関連しない第1のデータ線に不要な充放電電流が流れることを回避して、データ読出動作を低消費電力化することができる。   In the thin film magnetic memory device according to the first and second aspects, the voltage of each source line can be changed between precharge and data read. Therefore, it is possible to avoid unnecessary charging / discharging current from flowing through the first data line not directly related to data reading, and to reduce the power consumption of the data reading operation.

請求項3記載の薄膜磁性体記憶装置は、ビット線およびソース線をプリチャージする際に充電電流が不要であるので、請求項2記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力をさらに低減することができる。   Since the thin film magnetic memory device according to claim 3 does not require a charging current when precharging the bit line and the source line, in addition to the effect of the thin film magnetic memory device according to claim 2, power consumption Can be further reduced.

請求項4および5記載の薄膜磁性体記憶装置は、データ読出時において、データ読出対象のメモリセルの両端に印加される電圧を抑制できるので、第1のデータ線における記憶データレベルの違いに応じた電圧変化の差を顕著に生じさせることができる。この結果、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出マージンをさらに確保できる。   The thin film magnetic memory device according to claims 4 and 5 can suppress the voltage applied to both ends of the memory cell to be read at the time of data reading, so that it corresponds to the difference in the stored data level in the first data line. The difference in voltage change can be remarkably generated. As a result, in addition to the effect exhibited by the thin film magnetic memory device according to the first aspect, a data read margin can be further secured.

請求項6から9に記載の薄膜磁性体記憶装置は、列選択結果に応じて、ビット線もしくはソース線の電圧を、プリチャージ時とデータ読出時との間で変化させることができる。したがって、非選択列に対応したビット線に不要な充放電電流が流れることを回避して、データ読出動作を低消費電力化することができる。   In the thin film magnetic memory device according to the sixth to ninth aspects, the voltage of the bit line or the source line can be changed between precharge and data read according to the column selection result. Therefore, unnecessary charge / discharge current can be prevented from flowing through the bit line corresponding to the non-selected column, and the power consumption of the data read operation can be reduced.

請求項10および11記載の薄膜磁性体記憶装置は、選択メモリセルが結合された第1のデータ線と、ダミーメモリセルと結合された第2のデータ線との電圧差に基いてデータ読出を実行するので、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出マージンをさらに確保できる。   The thin film magnetic memory device according to claim 10 and 11 reads out data based on a voltage difference between a first data line coupled with a selected memory cell and a second data line coupled with a dummy memory cell. Since this is executed, in addition to the effect exhibited by the thin film magnetic memory device according to the first aspect, a data read margin can be further secured.

請求項12記載の薄膜磁性体記憶装置は、請求項10記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルおよびその関連回路を効率的に配置できる。   The thin film magnetic memory device according to the twelfth aspect can efficiently arrange the dummy memory cells and the related circuits in addition to the effect exhibited by the thin film magnetic memory device according to the tenth aspect.

請求項13記載の薄膜磁性体記憶装置は、磁気記憶部に対するデータ書込動作において、磁化困難軸方向に沿った磁界を発生させた後に、磁化容易軸方向に沿った磁界を発生させるので、メモリセルの磁気特性を考慮してデータ書込を安定的に実行できる。   The thin film magnetic memory device according to claim 13 generates a magnetic field along the easy magnetization axis direction after generating a magnetic field along the hard magnetization axis direction in the data writing operation to the magnetic storage unit. Data writing can be stably executed in consideration of the magnetic characteristics of the cell.

請求項14記載の薄膜磁性体記憶装置は、請求項13記載が奏する効果に加えて、高速なデータ読出を実行することができる。   The thin-film magnetic memory device according to the fourteenth aspect can perform high-speed data reading in addition to the effect of the thirteenth aspect.

請求項15記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、第3の信号線の電圧を変化させることができるので、データ読出に直接関連しない、非選択のメモリセルに対応する第2のデータ線に不要な充放電電流が流れることを回避できる。したがって、請求項13記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作を低消費電力化することができる。   In the thin film magnetic memory device according to claim 15, since the voltage of the third signal line can be changed between precharge and data read, a non-selected memory not directly related to data read It is possible to avoid an unnecessary charge / discharge current from flowing through the second data line corresponding to the cell. Therefore, in addition to the effect exhibited by the thin film magnetic memory device according to the thirteenth aspect, the data read operation can be reduced in power consumption.

請求項16記載の薄膜磁性体記憶装置は、列選択結果に対応するビット線およびソース線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第2のデータ書込磁界として用いてデータ書込を実行する。したがって、第2のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。   17. The thin film magnetic memory device according to claim 16, wherein a magnetic field strengthening in a selected memory cell generated by currents flowing through a bit line and a source line corresponding to a column selection result is used as a second data write magnetic field. Execute. Therefore, since the second data write current can be reduced, it is possible to reduce the power consumption during data writing, improve the reliability by reducing the bit line current density, and suppress the magnetic field noise on the adjacent cells. it can.

請求項17記載の薄膜磁性体記憶装置は、請求項16記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出を実行することができる。   The thin film magnetic memory device according to claim 17 can execute data reading in addition to the effect exhibited by the thin film magnetic memory device according to claim 16.

請求項18から21に記載の薄膜磁性体記憶装置は、行選択結果に対応するライトワード線を流れる第1のデータ書込電流のリターンパスを1本のソース線を用いて形成することができるので、ライトワード線およびソース線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第1のデータ書込磁界として用いてデータ書込を実行する。したがって、第1のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。   The thin film magnetic memory device according to any one of claims 18 to 21 can form the return path of the first data write current flowing through the write word line corresponding to the row selection result by using one source line. Therefore, data writing is executed using a magnetic field strengthened in the selected memory cell generated by currents flowing through the write word line and the source line as the first data write magnetic field. Therefore, since the first data write current can be reduced, it is possible to reduce power consumption at the time of data writing, to improve reliability by lowering the bit line current density, and to suppress magnetic field noise to adjacent cells. it can.

請求項22記載の薄膜磁性体記憶装置は、ソース線の配置を省略したアレイ構成において、行選択結果に対応するライトワード線を流れる第1のデータ書込電流のリターンパスを、他の行に属する複数のソース線を用いて形成することができる。したがって、選択行に対応するライトワード線および非選択行に対応する複数のライトワード線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第1のデータ書込磁界として用いてデータ書込を実行することができる。この結果、第1のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。   23. The thin film magnetic memory device according to claim 22, wherein in the array configuration in which the arrangement of the source lines is omitted, the return path of the first data write current flowing through the write word line corresponding to the row selection result is set to another row. It can be formed using a plurality of source lines to which it belongs. Therefore, data writing is performed by using the magnetic field strengthening in the selected memory cell, which is generated by the current flowing through the write word line corresponding to the selected row and the plurality of write word lines corresponding to the non-selected row, as the first data writing magnetic field Can be executed. As a result, the first data write current can be reduced, thereby reducing power consumption during data write, improving reliability by reducing the bit line current density, and suppressing magnetic field noise on adjacent cells. Can do.

請求項23および24記載の薄膜磁性体記憶装置は、非選択列に対応する参照電圧発生部を非活性化したままでデータ読出を実行できる。この結果、参照電圧発生部における消費電力を抑制した上で、信号マージンの大きいデータ読出を実行できる。   In the thin film magnetic memory device according to the twenty-third and twenty-fourth aspects, the data can be read while the reference voltage generation unit corresponding to the non-selected column is deactivated. As a result, it is possible to execute data reading with a large signal margin while suppressing power consumption in the reference voltage generator.

請求項25記載の薄膜磁性体記憶装置は、各メモリセル列ごとに、折返し型構成で配置される2本ずつの信号線を用いてデータ読出を実行することができるので、請求項24記載の薄膜磁性体記憶装置が奏する効果に加えて、電気的なノイズ耐性が高い安定的なデータ読出を実行することができる。   The thin film magnetic memory device according to claim 25 is capable of executing data reading using two signal lines arranged in a folded configuration for each memory cell column. In addition to the effects exhibited by the thin film magnetic memory device, stable data reading with high electrical noise resistance can be performed.

請求項26記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、ソース線の電圧を変化させることができるので、データ読出に直接関連しない、非選択のメモリセルに対応するビット線に不要な充放電電流が流れることを回避できる。したがって、請求項23記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作を低消費電力化することができる。   27. The thin film magnetic memory device according to claim 26, which can change the voltage of the source line between precharge and data read, and therefore corresponds to a non-selected memory cell not directly related to data read. It is possible to avoid unnecessary charge / discharge current from flowing through the bit line. Therefore, in addition to the effect exhibited by the thin film magnetic memory device according to the twenty-third aspect, the data reading operation can be reduced in power consumption.

本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。1 is a schematic block diagram showing an overall configuration of an MRAM device 1 according to an embodiment of the present invention. メモリアレイ10およびその周辺回路の実施の形態1に従う構成を示す概念図である。1 is a conceptual diagram showing a configuration according to a first embodiment of a memory array 10 and its peripheral circuits. 図2に示されるデータ読出回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a data reading circuit shown in FIG. 2. 実施の形態1に従うデータ読出動作を説明するタイミングチャートである。6 is a timing chart illustrating a data read operation according to the first embodiment. メモリアレイ10およびその周辺回路の実施の形態1の変形例1に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 1 of Embodiment 1 of the memory array 10 and its peripheral circuit. 図5に示されるデータ読出回路の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a data read circuit shown in FIG. 5. 実施の形態1の変形例1に従うデータ読出動作を説明するタイミングチャートである。11 is a timing chart illustrating a data read operation according to the first modification of the first embodiment. メモリアレイ10およびその周辺回路の実施の形態1の変形例2に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 2 of Embodiment 1 of the memory array 10 and its peripheral circuit. 図8に示されるデータ読出回路の構成を示す回路図である。FIG. 9 is a circuit diagram showing a configuration of a data reading circuit shown in FIG. 8. 実施の形態1の変形例2に従うデータ読出動作を説明するタイミングチャートである。11 is a timing chart illustrating a data read operation according to the second modification of the first embodiment. メモリアレイ10およびその周辺回路の実施の形態1の変形例3に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 3 of Embodiment 1 of the memory array 10 and its peripheral circuit. 実施の形態1の変形例3に従うデータ読出動作を説明するタイミングチャートである。12 is a timing chart illustrating a data read operation according to the third modification of the first embodiment. メモリアレイ10およびその周辺回路の実施の形態1の変形例4に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 4 of Embodiment 1 of the memory array 10 and its peripheral circuit. 実施の形態1の変形例4に従うデータ読出動作を説明するタイミングチャートである。11 is a timing chart illustrating a data read operation according to the fourth modification of the first embodiment. メモリアレイ10およびその周辺回路の実施の形態2に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to Embodiment 2 of the memory array 10 and its peripheral circuit. 図15に示されるデータ書込回路の構成を示す回路図である。FIG. 16 is a circuit diagram showing a configuration of a data write circuit shown in FIG. 15. コラム選択クロック生成回路の構成を示す回路図である。It is a circuit diagram which shows the structure of a column selection clock generation circuit. コラム選択クロックの位相変化を説明するタイミングチャートである。It is a timing chart explaining the phase change of a column selection clock. 実施の形態2に従うデータ読出およびデータ書込動作を説明するタイミングチャートである。11 is a timing chart for explaining data reading and data writing operations according to the second embodiment. メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。It is sectional drawing which shows the structure of the tunnel magnetoresistive element in a memory cell. トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。It is a conceptual diagram which shows the magnetization direction in the free magnetic layer in a tunnel magnetoresistive element. 磁化容易軸領域における磁化特性を説明するためのヒステリシス曲線である。It is a hysteresis curve for demonstrating the magnetization characteristic in a magnetization easy axis area | region. 磁化困難軸領域における磁化特性を説明するためのヒステリシス曲線である。It is a hysteresis curve for demonstrating the magnetization characteristic in a magnetization difficult axis area | region. データ書込時における自由磁気層の磁化を説明する概念図である。It is a conceptual diagram explaining the magnetization of the free magnetic layer at the time of data writing. メモリアレイ10およびその周辺回路の実施の形態3に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to Embodiment 3 of the memory array 10 and its peripheral circuit. 図25に示されるビット線およびソース線の配置を示す構造図である。FIG. 26 is a structural diagram showing the arrangement of bit lines and source lines shown in FIG. 25. メモリアレイ10およびその周辺回路の実施の形態3の変形例1に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 1 of Embodiment 3 of the memory array 10 and its peripheral circuit. 図27に示されるライトワード線およびソース線の配置を示す構造図である。FIG. 28 is a structural diagram showing an arrangement of write word lines and source lines shown in FIG. 27. 図27に示されるデータ読出回路の構成を示す回路図である。FIG. 28 is a circuit diagram showing a configuration of a data read circuit shown in FIG. 27. メモリアレイ10およびその周辺回路の実施の形態3の変形例2に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 2 of Embodiment 3 of the memory array 10 and its peripheral circuit. メモリアレイ10およびその周辺回路の実施の形態3の変形例3に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 3 of Embodiment 3 of the memory array 10 and its peripheral circuit. メモリアレイ10およびその周辺回路の実施の形態3の変形例4に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 4 of Embodiment 3 of the memory array 10 and its peripheral circuit. メモリアレイ10およびその周辺回路の実施の形態4に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to Embodiment 4 of the memory array 10 and its peripheral circuit. 図33に示されるデータ読出回路の構成を示す回路図である。FIG. 34 is a circuit diagram showing a configuration of a data read circuit shown in FIG. 33. 実施の形態4に従うデータ読出動作を説明するタイミングチャートである。10 is a timing chart illustrating a data read operation according to the fourth embodiment. メモリアレイ10およびその周辺回路の実施の形態4の変形例1に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 1 of Embodiment 4 of the memory array 10 and its peripheral circuit. メモリアレイ10およびその周辺回路の実施の形態4の変形例2に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 2 of Embodiment 4 of the memory array 10 and its peripheral circuit. メモリアレイ10およびその周辺回路の実施の形態4の変形例3に従う構成を示す概念図である。It is a conceptual diagram which shows the structure according to the modification 3 of Embodiment 4 of the memory array 10 and its peripheral circuit. MTJメモリセルの構成を示す概略図である。It is the schematic which shows the structure of an MTJ memory cell. MTJメモリセルからのデータ読出動作を説明する概念図である。It is a conceptual diagram explaining the data read-out operation | movement from an MTJ memory cell. MTJメモリセルに対するデータ書込動作を説明する概念図である。It is a conceptual diagram explaining the data write-in operation | movement with respect to an MTJ memory cell. データ書込時におけるデータ書込電流の方向とデータ書込磁界の方向との関係を説明する概念図である。It is a conceptual diagram explaining the relationship between the direction of the data write current at the time of data writing and the direction of a data write magnetic field. 行列状に集積配置されたMTJメモリセルを示す概念図である。It is a conceptual diagram which shows the MTJ memory cell integratedly arranged by the matrix form.

以下において、本発明の実施の形態を図面を参照して詳細に説明する。なお、以下の説明において、同一または相当部分については同一の参照符号を付すものとする。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following description, the same or corresponding parts are denoted by the same reference numerals.

[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
[Embodiment 1]
FIG. 1 is a schematic block diagram showing an overall configuration of an MRAM device 1 according to the first embodiment of the present invention.

図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。   Referring to FIG. 1, MRAM device 1 performs random access in response to external control signal CMD and address signal ADD, and executes input of write data DIN and output of read data DOUT.

MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成は後ほど詳細に説明するが、MTJメモリセルの行にそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置される。また、MTJメモリセルの列にそれぞれ対応してビット線BLおよびソース線SLが配置される。   The MRAM device 1 includes a control circuit 5 that controls the overall operation of the MRAM device 1 in response to a control signal CMD, and a memory array 10 having a plurality of MTJ memory cells arranged in a matrix. Although the configuration of the memory array 10 will be described in detail later, a plurality of write word lines WWL and read word lines RWL are arranged corresponding to the rows of MTJ memory cells, respectively. A bit line BL and a source line SL are arranged corresponding to each column of MTJ memory cells.

MRAMデバイス1は、さらに、行デコーダ20と、列デコーダ25と、ワード線ドライバ30と、ワード線電流制御回路40と、読出/書込制御回路50,60とを備える。   The MRAM device 1 further includes a row decoder 20, a column decoder 25, a word line driver 30, a word line current control circuit 40, and read / write control circuits 50 and 60.

行デコーダ20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列デコーダ25は、アドレス信号ADDによって示されるコラムアドレスCAに応じてメモリアレイ10における列選択を実行する。ワード線ドライバ30は、行デコーダ20の行選択結果に基づいて、リードワード線RWLもしくはライトワード線WWLを選択的に活性化する。ロウアドレスRAおよびコラムアドレスCAによって、データ読出もしくはデータ書込動作の対象に指定された選択メモリセルが示される。   Row decoder 20 performs row selection in memory array 10 in accordance with row address RA indicated by address signal ADD. Column decoder 25 performs column selection in memory array 10 in accordance with column address CA indicated by address signal ADD. The word line driver 30 selectively activates the read word line RWL or the write word line WWL based on the row selection result of the row decoder 20. A selected memory cell designated as a target of data reading or data writing operation is indicated by row address RA and column address CA.

ワード線電流制御回路40は、データ書込時においてライトワード線WWLにデータ書込電流を流すために設けられる。たとえば、ワード線電流制御回路40によって各ライトワード線WWLを接地電圧VSSと結合することによって、ワード線ドライバ30によって選択的に電源電圧VDDと結合されたライトワード線に対して、データ書込電流を流すことができる。読出/書込制御回路50,60は、データ読出およびデータ書込時において、ビット線にデータ書込電流およびセンス電流(データ読出電流)を流すために、メモリアレイ10に隣接する領域に配置される回路等を総称したものである。   The word line current control circuit 40 is provided to flow a data write current to the write word line WWL during data writing. For example, by connecting each write word line WWL to the ground voltage VSS by the word line current control circuit 40, a data write current is applied to the write word line selectively coupled to the power supply voltage VDD by the word line driver 30. Can flow. Read / write control circuits 50 and 60 are arranged in a region adjacent to memory array 10 in order to cause a data write current and a sense current (data read current) to flow through the bit lines during data read and data write. This is a general term for circuits and the like.

図2は、メモリアレイ10およびその周辺回路の実施の形態1に従う構成を示す概念図である。図2においては、データ読出に関連する構成が主に示される。   FIG. 2 is a conceptual diagram showing a configuration according to the first embodiment of memory array 10 and its peripheral circuits. In FIG. 2, a configuration related to data reading is mainly shown.

図2を参照して、メモリアレイ10は、n行×m列に配列される、図39に示した構成を有するMTJメモリセルMC(以下、単に「メモリセルMC」とも称する)を含む。MTJメモリセルの行(以下、単に「メモリセル行」とも称する)に対応して、リードワード線RWL1〜RWLnおよびライトワード線WWL1〜WWLnがそれぞれ設けられる。MTJメモリセルの列(以下、単に「メモリセル列」とも称する)にそれぞれ対応して、ビット線BL1〜BLmおよびソース線SL1〜SLmがそれぞれ設けられる。   Referring to FIG. 2, memory array 10 includes MTJ memory cells MC (hereinafter also simply referred to as “memory cells MC”) arranged in n rows × m columns and having the configuration shown in FIG. 39. Read word lines RWL1 to RWLn and write word lines WWL1 to WWLn are provided corresponding to MTJ memory cell rows (hereinafter also simply referred to as “memory cell rows”). Bit lines BL1 to BLm and source lines SL1 to SLm are provided corresponding to the MTJ memory cell columns (hereinafter also simply referred to as “memory cell columns”), respectively.

図2には、第1行および第2行と、第1、2およびm列とに対応する、ライトワード線WWL1,WWL2、リードワード線RWL1,RWL2、ビット線BL1,BL2,BLm、ソース線SL1,SL2,SLmおよび一部のメモリセルが代表的に示される。   FIG. 2 shows write word lines WWL1, WWL2, read word lines RWL1, RWL2, bit lines BL1, BL2, BLm, source lines corresponding to the first and second rows and the first, second and m columns. SL1, SL2, SLm and some memory cells are typically shown.

以下においては、ライトワード線、リードワード線、ビット線およびソース線を総括的に表現する場合には、符号WWL、RWL、BLおよびSLを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ビット線およびソース線を示す場合には、これらの符号に添字を付してRWL1,WWL1,BL1,SL1のように表記することとする。また、信号または信号線の高電圧状態(電源電圧VDD)および低電圧状態(接地電圧VSS)のそれぞれを、HレベルおよびLレベルとも称することとする。   In the following, when the write word line, the read word line, the bit line, and the source line are collectively expressed, they are represented using the symbols WWL, RWL, BL, and SL, respectively, and a specific write word line, When a read word line, a bit line, and a source line are shown, a suffix is added to these symbols, and they are expressed as RWL1, WWL1, BL1, SL1. The high voltage state (power supply voltage VDD) and low voltage state (ground voltage VSS) of the signal or signal line are also referred to as H level and L level, respectively.

ワード線ドライバ30は、データ読出時において、ロウアドレスRAのデコード結果、すなわち行選択結果に応じて、リードワード線RWL1〜RWLnのうちの1本をHレベルに活性化する。これに応答して、選択されたメモリセル行に属するメモリセルの各々において、アクセストランジスタATRがオンすることによって、磁気トンネル接合部MTJが、対応するビット線BLおよびソース線SLの間に電気的に結合される。   In the data read operation, word line driver 30 activates one of read word lines RWL1 to RWLn to H level according to the decoding result of row address RA, that is, the row selection result. In response to this, in each of the memory cells belonging to the selected memory cell row, the access transistor ATR is turned on, so that the magnetic tunnel junction MTJ is electrically connected between the corresponding bit line BL and source line SL. Combined with

メモリアレイ10と隣接する領域に、リードワード線RWLおよびライトワード線WWLと同一方向に沿ってデータバスDBが配置される。メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線CSL1〜CSLmが配置される。列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、データ読出時において、コラム選択線CSL1〜CSLmのうちの1本をHレベルに活性化する。   A data bus DB is arranged in a region adjacent to the memory array 10 along the same direction as the read word line RWL and the write word line WWL. Corresponding to each memory cell column, column selection lines CSL1 to CSLm for performing column selection are arranged. Column decoder 25 activates one of column selection lines CSL1 to CSLm to H level at the time of data reading in accordance with the decoding result of column address CA, that is, the column selection result.

ビット線BL1〜BLmにそれぞれ対応して、ビット線選択ゲートBCSGa1〜BCSGamがそれぞれ配置される。ビット線選択ゲートBCSGa1は、電源電圧VDDとビット線BL1との間に電気的に結合されるビット線プリチャージトランジスタTa1と、データバスDBとビット線BL1との間に電気的に結合されるビット線駆動トランジスタTa2とを含む。   Bit line select gates BCSGa1 to BCSGam are arranged corresponding to bit lines BL1 to BLm, respectively. Bit line select gate BCSGa1 is a bit line precharge transistor Ta1 electrically coupled between power supply voltage VDD and bit line BL1, and a bit electrically coupled between data bus DB and bit line BL1. And line drive transistor Ta2.

プリチャージトランジスタTa1は、P型MOSトランジスタで構成され、ビット線駆動トランジスタTa2は、ビット線プリチャージトランジスタTa1と反対の導電型のN型MOSトランジスタで構成される。ビット線プリチャージトランジスタTa1およびビット線駆動トランジスタTa2のゲートは、コラム選択線CSL1と結合される。   The precharge transistor Ta1 is composed of a P-type MOS transistor, and the bit line drive transistor Ta2 is composed of an N-type MOS transistor having a conductivity type opposite to that of the bit line precharge transistor Ta1. The gates of bit line precharge transistor Ta1 and bit line drive transistor Ta2 are coupled to column select line CSL1.

その他のメモリセル列に対応して配置されるビット線選択ゲートBCSGa2〜BCSGamの各々の構成も同様であるので、詳細な説明は繰り返さない。   Since each of bit line selection gates BCSGa2 to BCSGam arranged corresponding to the other memory cell columns is the same, detailed description will not be repeated.

ソース線SL1〜SLmにそれぞれ対応して、ソース線選択ゲートSCSGa1〜SCSGamがそれぞれ配置される。ソース線選択ゲートSCSGa1は、接地電圧VSSとソース線SL1との間に電気的に結合されるソース線駆動トランジスタTa3と、電源電圧VDDとソース線SL1との間に電気的に結合されるソース線プリチャージトランジスタTa4とを含む。   Corresponding to the source lines SL1 to SLm, source line selection gates SCSGa1 to SCSGam are arranged, respectively. Source line select gate SCSGa1 includes source line drive transistor Ta3 electrically coupled between ground voltage VSS and source line SL1, and source line electrically coupled between power supply voltage VDD and source line SL1. And a precharge transistor Ta4.

ソース線駆動トランジスタTa3は、N型MOSトランジスタで構成され、ソース線プリチャージトランジスタTa4は、ソース線駆動トランジスタTa3と反対の導電型のP型MOSトランジスタで構成される。ソース線駆動トランジスタTa3およびソース線プリチャージトランジスタTa4のゲートは、コラム選択線CSL1と結合される。   The source line drive transistor Ta3 is composed of an N-type MOS transistor, and the source line precharge transistor Ta4 is composed of a P-type MOS transistor having a conductivity type opposite to that of the source line drive transistor Ta3. The gates of source line drive transistor Ta3 and source line precharge transistor Ta4 are coupled to column select line CSL1.

その他のメモリセル列に対応して配置されるソース線選択ゲートSCSGa2〜SCSGamの各々の構成も同様であるので、詳細な説明は繰り返さない。   Since the configurations of source line selection gates SCSGa2-SCSGam arranged corresponding to the other memory cell columns are the same, detailed description will not be repeated.

以下においては、コラム選択線CSL1〜CSLm、ビット線選択ゲートBCSGa1〜BCSGamおよびソース線選択ゲートSCSGa1〜SCSGamをそれぞれ総称する場合には、単にコラム選択線CSL、ビット線選択ゲートBCSGaおよびソース線選択ゲートSCSGaとも称する。   In the following, when column selection lines CSL1 to CSLm, bit line selection gates BCSGa1 to BCSGam, and source line selection gates SCSGa1 to SCSGam are respectively generically referred to, column selection line CSL, bit line selection gate BCSGa and source line selection gate are simply referred to. Also referred to as SCSGa.

データ読出回路51rは、データバスDBの電圧に応じて、読出データDOUTを出力する。   Data read circuit 51r outputs read data DOUT according to the voltage of data bus DB.

図3は、データ読出回路51rの構成を示す回路図である。
図3を参照して、データ読出回路51rは、差動増幅器57と、トランスファーゲートTGa,TGbと、ラッチ回路58と、プリチャージトランジスタPTaとを含む。
FIG. 3 is a circuit diagram showing a configuration of data read circuit 51r.
Referring to FIG. 3, data read circuit 51r includes a differential amplifier 57, transfer gates TGa and TGb, a latch circuit 58, and a precharge transistor PTa.

差動増幅器57は、2つの入力ノード間の電圧差を増幅して読出データDoutを生成する。トランスファーゲートTGaは、トリガパルスφrに応答して動作する。トリガパルスφrの活性化期間に応答して、トランスファーゲートTGaは、データバスDBを差動増幅器57の入力ノードの一方と電気的に結合する。差動増幅器57の入力ノードの他方には、所定の参照電圧VREFが入力される。   Differential amplifier 57 amplifies the voltage difference between the two input nodes and generates read data Dout. The transfer gate TGa operates in response to the trigger pulse φr. In response to the activation period of trigger pulse φr, transfer gate TGa electrically couples data bus DB to one of the input nodes of differential amplifier 57. A predetermined reference voltage VREF is input to the other input node of the differential amplifier 57.

トランスファーゲートTGbは、トランスファーゲートTGaと同様に、トリガパルスφrに応答して動作する。トリガパルスφrの活性化期間に応答して、トランスファーゲートTGbは、差動増幅器57の出力をラッチ回路58に伝達する。ラッチ回路58は、ラッチされた差動増幅器57の出力電圧を、読出データDOUTとして出力する。   Similarly to the transfer gate TGa, the transfer gate TGb operates in response to the trigger pulse φr. In response to the activation period of trigger pulse φr, transfer gate TGb transmits the output of differential amplifier 57 to latch circuit 58. Latch circuit 58 outputs the latched output voltage of differential amplifier 57 as read data DOUT.

したがって、データ読出回路51rは、トリガパルスφrの活性化期間において、データバスDBおよび参照電圧VREFの電圧差を増幅して、読出データDOUTのデータレベルを設定する。トリガパルスφrの非活性化期間においては、読出データDOUTのレベルは、ラッチ回路58によって保持される。   Therefore, data read circuit 51r amplifies the voltage difference between data bus DB and reference voltage VREF during the activation period of trigger pulse φr, and sets the data level of read data DOUT. During the inactive period of trigger pulse φr, the level of read data DOUT is held by latch circuit 58.

プリチャージトランジスタPTaは、電源電圧VDDとデータバスDBとの間に電気的に結合され、制御信号/PRに応じて、オン・オフする。制御信号/PRは、データバスDBのプリチャージ期間において、活性状態(Lレベル)に設定される。制御信号/PRは、MRAMデバイス1のアクティブ期間において、少なくともデータ読出実行前の所定期間においてLレベルに活性化される。一方、MRAMデバイス1のアクティブ期間のうちのデータ読出動作時においては、制御信号/PRは、Hレベルに非活性化される。   Precharge transistor PTa is electrically coupled between power supply voltage VDD and data bus DB, and is turned on / off according to control signal / PR. Control signal / PR is set to an active state (L level) during a precharge period of data bus DB. Control signal / PR is activated to L level in the active period of MRAM device 1 at least in a predetermined period before data read execution. On the other hand, in the data read operation during the active period of MRAM device 1, control signal / PR is inactivated to H level.

この結果、制御信号/PRがLレベルに活性化されるプリチャージ期間において、データバスDBは、ビット線BLと同様に電源電圧VDDにプリチャージされる。一方、データ読出動作時においては、制御信号/PRがHレベルに非活性化されるので、データバスDBは電源電圧VDDから切離される。   As a result, in the precharge period in which the control signal / PR is activated to the L level, the data bus DB is precharged to the power supply voltage VDD similarly to the bit line BL. On the other hand, in the data read operation, control signal / PR is inactivated to H level, so that data bus DB is disconnected from power supply voltage VDD.

図4は、実施の形態1に従うデータ読出動作を説明するタイミングチャートである。図4には、第j番目(j:1〜mの自然数)のメモリセル列がデータ読出対象に選択された場合の動作が示される。   FIG. 4 is a timing chart illustrating a data read operation according to the first embodiment. FIG. 4 shows the operation when the jth (j: natural number from 1 to m) memory cell column is selected as the data read target.

図4を参照して、データ読出動作が開始される時刻t0以前においては、全てのリードワード線RWLおよびコラム選択線CSLは、非活性化(Lレベル)される。   Referring to FIG. 4, before time t0 when the data read operation is started, all read word lines RWL and column select lines CSL are inactivated (L level).

これに応答して、各ビット線選択ゲートBCSGa中のビット線プリチャージトランジスタTa1がオンし、各ソース選択ゲートSCSGa中のソース線プリチャージトランジスタTa4がオンするので、各ビット線BLおよび各ソース線SLは、電源電圧VDDにプリチャージされる。   In response to this, the bit line precharge transistor Ta1 in each bit line select gate BCSGa is turned on, and the source line precharge transistor Ta4 in each source select gate SCSGa is turned on, so that each bit line BL and each source line SL is precharged to the power supply voltage VDD.

また、データバスDBは、データ読出前において活性状態に設定される制御信号/PRに応答して、電源電圧VDDにプリチャージされる。   Data bus DB is precharged to power supply voltage VDD in response to control signal / PR set to an active state before data reading.

時刻t0においてデータ読出動作が開始されると、制御信号/PRは、Hレベルに非活性化される。これに応答して、データバスDBは、データ読出動作時においては、プリチャージトランジスタPTaのターンオフによって、電源電圧VDDから切離される。   When the data read operation is started at time t0, control signal / PR is deactivated to the H level. In response to this, the data bus DB is disconnected from the power supply voltage VDD by the turn-off of the precharge transistor PTa in the data read operation.

選択行に対応するリードワード線は、ワード線ドライバ30によってHレベルに活性化される。この結果、各ビット線BLおよび各ソース線SLの間に、選択行に対応するメモリセルが電気的に結合される。一方、非選択行に対応する残りのリードワード線は、Lレベルに維持される。   The read word line corresponding to the selected row is activated to H level by the word line driver 30. As a result, the memory cells corresponding to the selected row are electrically coupled between each bit line BL and each source line SL. On the other hand, the remaining read word lines corresponding to the non-selected rows are maintained at the L level.

さらに、選択列に対応するコラム選択線CSLjが選択的に活性化されて、Hレベルに活性化される。これに応答して、選択列に対応するビット線選択ゲートBCSGajおよびソース選択ゲートSCSGajにおいて、ビット線駆動トランジスタTa2およびソース線駆動トランジスタTa3がそれぞれオンして、ビット線プリチャージトランジスタTa1およびソース線プリチャージトランジスタTa4がそれぞれオフされる。   Further, column selection line CSLj corresponding to the selected column is selectively activated and activated to the H level. In response to this, in the bit line selection gate BCSGaj and the source selection gate SCSGaj corresponding to the selected column, the bit line driving transistor Ta2 and the source line driving transistor Ta3 are turned on, and the bit line precharging transistor Ta1 and the source line precharging transistor Ta1 are turned on. Each of the charge transistors Ta4 is turned off.

この結果、ビット線選択ゲートBCSGajは、選択列に対応するビット線BLjを、プリチャージ電圧である電源電圧VDDと切離すとともに、データバスDBと結合する。また、ソース選択ゲートSCSGajは、選択列に対応するソース線SLjを接地電圧VSSと電気的に結合する。すなわち、選択列に対応するソース線SLjのみが、接地電圧VSSに選択的に駆動される。   As a result, bit line select gate BCSGaj disconnects bit line BLj corresponding to the selected column from power supply voltage VDD, which is a precharge voltage, and is coupled to data bus DB. Source select gate SCSGaj electrically couples source line SLj corresponding to the selected column to ground voltage VSS. That is, only the source line SLj corresponding to the selected column is selectively driven to the ground voltage VSS.

したがって、データバスDB(電源電圧VDDプリチャージ)〜ビット線駆動トランジスタTa2〜ビット線BLj〜選択メモリセル〜ソース線SLj(接地電圧VSSに駆動)の電流パスが形成されて、データバスDBには、選択メモリセルの電気抵抗値に応じた速度で、下降方向の電圧変化が生じる。   Therefore, a current path from the data bus DB (power supply voltage VDD precharge) to the bit line driving transistor Ta2 to the bit line BLj to the selected memory cell to the source line SLj (driven to the ground voltage VSS) is formed. A voltage change in the downward direction occurs at a speed corresponding to the electric resistance value of the selected memory cell.

すなわち、選択メモリセルの記憶データレベルに応じて、データバスDBにおけるプリチャージ電圧からの電圧変化速度が異なるので、データ読出動作時におて一定のタイミングでデータバスDBの電圧を検知すれば、選択メモリセルの記憶データレベルを読出すことができる。   That is, since the voltage change rate from the precharge voltage in the data bus DB differs according to the storage data level of the selected memory cell, if the voltage of the data bus DB is detected at a constant timing during the data read operation, the selection is made. The stored data level of the memory cell can be read.

一方、図示しないが、非選択列に対応する残りのコラム選択線は、Lレベルに維持されるので、非選択列に対応するビット線BLおよびソース線の各々は、プリチャージ電圧のままに維持される。   On the other hand, although not shown, the remaining column selection lines corresponding to the non-selected columns are maintained at the L level, so that the bit lines BL and source lines corresponding to the non-selected columns are maintained at the precharge voltage. Is done.

したがって、非選択列に対応するビット線BLおよびソース線SLの間には、両者のブリチャージ電圧差に応じた電流が流れる。したがって、ソース線SLおよびビット線BLとプリチャージ電圧を同一にすることによって、非選択列に対応するビット線BLに不要な充放電電流が流れることを回避できる。   Therefore, a current corresponding to the difference in the precharge voltage flows between the bit line BL and the source line SL corresponding to the non-selected column. Therefore, by making the precharge voltage the same as that of the source line SL and the bit line BL, it is possible to avoid an unnecessary charge / discharge current from flowing through the bit line BL corresponding to the non-selected column.

データ読出動作の開始から所定時間が経過した時刻t1において、トリガパルスφrは、ワンショット状に活性化(Hレベル)される。これに応答して、データ読出回路51rは、データバスDBの電圧を検知し、さらに所定の参照電圧VREFとの電圧差を増幅して、読出データDOUTを生成する。参照電圧VREFは、記憶データレベルがHレベルおよびLレベルである場合にそれぞれ対応する、時刻t1におけるデータバスDBの電圧の中間値となるように定められる。   At a time t1 when a predetermined time has elapsed from the start of the data read operation, the trigger pulse φr is activated (H level) in a one-shot manner. In response to this, the data read circuit 51r detects the voltage of the data bus DB, further amplifies the voltage difference from the predetermined reference voltage VREF, and generates read data DOUT. Reference voltage VREF is determined to be an intermediate value of the voltage of data bus DB at time t1, which corresponds to the case where the stored data level is H level and L level, respectively.

このように、ソース線SLの電圧をデータ読出時に駆動されるべき接地電圧VSSに固定せず、データ読出前において、ビット線BLと同様にプリチャージすることによって、データ読出動作に直接必要な選択列に対応するビット線BLjのみで充放電電流が消費されるので、データ読出動作を低消費電力化できる。   In this way, the voltage of the source line SL is not fixed to the ground voltage VSS to be driven at the time of data reading, but is precharged in the same manner as the bit line BL before the data reading, so that the selection directly necessary for the data reading operation is performed. Since the charge / discharge current is consumed only by the bit line BLj corresponding to the column, the data read operation can be reduced in power consumption.

さらに、データ読出開始時における、選択列に対応するソース線SLjの電圧変化速度が緩やかになるように調整することによって、選択メモリセル中の磁気トンネル接合部MTJの両端に印加されるバイアス電圧を抑制することができる。ソース線SLjにおける電圧変化速度は、ソース線駆動トランジスタTa3のトランジスタサイズに依存する通過電流量によって調整することができる。少なくとも、ソース線駆動トランジスタTa3のトランジスタサイズは、プリチャージのための電流が通過するソース線プリチャージトランジスタTa4よりも小さく設計される。   Further, the bias voltage applied to both ends of the magnetic tunnel junction MTJ in the selected memory cell is adjusted by adjusting the voltage change rate of the source line SLj corresponding to the selected column at the time of starting data reading. Can be suppressed. The voltage change rate in the source line SLj can be adjusted by the amount of passing current depending on the transistor size of the source line driving transistor Ta3. At least the transistor size of the source line drive transistor Ta3 is designed to be smaller than that of the source line precharge transistor Ta4 through which a current for precharging passes.

この結果、各メモリセルにおける、記憶データレベルに応じた電気抵抗値の変化が現れ易くなるので、データバスDBの電圧検知タイミング(時刻t1)における、記憶データレベルの違いによって生じるデータバスDBの電圧差を拡大させて、データ読出マージンを確保できる。   As a result, a change in the electrical resistance value corresponding to the stored data level is likely to appear in each memory cell, so that the voltage of the data bus DB caused by the difference in the stored data level at the voltage detection timing (time t1) of the data bus DB. The data read margin can be secured by expanding the difference.

読出動作終了後においては、時刻t0以前と同様に、全てのリードワード線RWLおよびコラム選択線CSLは、非活性化(Lレベル)される。また、制御信号/PRも再び活性化されるので、各ビット線BL、各ソース線SLおよびデータバスDBは、電源電圧VDDにプリチャージされる。   After the end of the read operation, all read word lines RWL and column select lines CSL are deactivated (L level) as before time t0. Since control signal / PR is also activated again, each bit line BL, each source line SL, and data bus DB are precharged to power supply voltage VDD.

なお、実施の形態1においては、ビット線BL、ソース線SLおよびデータバスDBのプリチャージ電圧を電源電圧VDDとしたが、プリチャージ電圧はVDD/2等の異なる電圧レベルに設定することもできる。   In the first embodiment, the precharge voltage of the bit line BL, the source line SL, and the data bus DB is the power supply voltage VDD. However, the precharge voltage can be set to different voltage levels such as VDD / 2. .

[実施の形態1の変形例1]
図5は、メモリアレイ10およびその周辺回路の実施の形態1の変形例1に従う構成を示す概念図である。
[Variation 1 of Embodiment 1]
FIG. 5 is a conceptual diagram showing a configuration according to the first modification of the first embodiment of the memory array 10 and its peripheral circuits.

図5を参照して、実施の形態1の変形例1に従う構成においては、ビット線選択ゲートBCSGa1〜BCSGamおよびソース線選択ゲートSCSGa1〜SCSGamに代えて、ビット線選択ゲートBCSGb1〜BCSGbmおよびソース線選択ゲートSCSGb1〜SCSGbmがそれぞれ設けられる点、ならびにデータ読出回路51rに代えてデータ読出回路52rが設けられる点が、図2に示した実施の形態1の構成と異なる。その他の部分の構成は、実施の形態1と同様であるので、詳細な説明は繰り返さない。   Referring to FIG. 5, in the configuration according to the first modification of the first embodiment, bit line selection gates BCSGb1 to BCSGbm and source line selection are used instead of bit line selection gates BCSGa1 to BCSGam and source line selection gates SCSGa1 to SCSGam. 2 is different from the configuration of the first embodiment shown in FIG. 2 in that gates SCSGb1 to SCSGbm are provided, and that data read circuit 52r is provided instead of data read circuit 51r. Since the configuration of other parts is the same as that of the first embodiment, detailed description will not be repeated.

実施の形態1の変形例1においては、ビット線BLおよびソース線SLのプリチャージ電圧は接地電圧VSSに設定され、データ読出動作におけるソース線SLの駆動電圧は、電源電圧VDDに設定される。すなわち、プリチャージ電圧およびデータ読出動作時の駆動電圧の極性が、実施の形態1の場合とは逆転している。   In Modification 1 of Embodiment 1, the precharge voltage of bit line BL and source line SL is set to ground voltage VSS, and the drive voltage of source line SL in the data read operation is set to power supply voltage VDD. That is, the polarities of the precharge voltage and the drive voltage during the data read operation are reversed from those in the first embodiment.

ビット線選択ゲートBCSGb1は、接地電圧VSSとビット線BL1との間に電気的に結合されるビット線プリチャージトランジスタTb1と、データバスDBとビット線BL1との間に電気的に結合されるビット線駆動トランジスタTb2とを含む。ビット線プリチャージトランジスタTb1およびビット線駆動トランジスタTb2は、N型MOSトランジスタで構成される。ビット線プリチャージトランジスタTb1のゲートには、コラム選択線CSL1の反転電圧が入力される。ビット線駆動トランジスタTb2のゲートは、コラム選択線CSL1と結合される。   Bit line select gate BCSGb1 is a bit line precharge transistor Tb1 electrically coupled between ground voltage VSS and bit line BL1, and a bit electrically coupled between data bus DB and bit line BL1. Line drive transistor Tb2. Bit line precharge transistor Tb1 and bit line drive transistor Tb2 are formed of N-type MOS transistors. The inverted voltage of the column selection line CSL1 is input to the gate of the bit line precharge transistor Tb1. Bit line drive transistor Tb2 has its gate coupled to column select line CSL1.

その他のメモリセル列に対応して配置されるビット線選択ゲートBCSG2b〜BCSGbmの各々の構成も同様であるので、詳細な説明は繰り返さない。   Since the configurations of bit line select gates BCSG2b to BCSGbm arranged corresponding to the other memory cell columns are the same, detailed description will not be repeated.

ソース線選択ゲートSCSGb1は、電源電圧VDDとソース線SL1との間に電気的に結合されるソース線駆動トランジスタTb3と、接地電圧VSSとソース線SL1との間に電気的に結合されるソース線プリチャージトランジスタTb4とを含む。   Source line select gate SCSGb1 has a source line drive transistor Tb3 electrically coupled between power supply voltage VDD and source line SL1, and a source line electrically coupled between ground voltage VSS and source line SL1. And a precharge transistor Tb4.

ソース線駆動トランジスタTb3は、P型MOSトランジスタで構成され、ソース線プリチャージトランジスタTb4は、N型MOSトランジスタで構成される。ソース線駆動トランジスタTb3およびソース線プリチャージトランジスタTb4のゲートには、コラム選択線CSL1の反転電圧が入力される。   The source line drive transistor Tb3 is composed of a P-type MOS transistor, and the source line precharge transistor Tb4 is composed of an N-type MOS transistor. The inverted voltage of the column selection line CSL1 is input to the gates of the source line drive transistor Tb3 and the source line precharge transistor Tb4.

その他のメモリセル列に対応して配置されるソース線選択ゲートSCSGa2〜SCSGamの各々の構成も同様であるので、詳細な説明は繰り返さない。   Since the configurations of source line select gates SCSGa2-SCSGam arranged corresponding to the other memory cell columns are the same, detailed description will not be repeated.

なお、以下においては、ビット線選択ゲートBCSGb1〜BCSGbmおよびソース線選択ゲートSCSGb1〜SCSGbmをそれぞれ総称する場合には、単にビット線選択ゲートBCSGbおよびソース線選択ゲートSCSGbとも称する。   Hereinafter, when the bit line selection gates BCSGb1 to BCSGbm and the source line selection gates SCSGb1 to SCSGbm are collectively referred to as the bit line selection gate BCSGb and the source line selection gate SCSGb, respectively.

各ビット線選択ゲートBCSGbは、対応するコラム選択線CSLが非活性状態(Lレベル)である場合には、対応するビット線BLをプリチャージ電圧である接地電圧VSSと電気的に結合し、対応するコラム選択線CSLが活性状態(Hレベル)である場合には、対応するビット線BLをデータバスDBと電気的に結合する。   Each bit line select gate BCSGb electrically couples corresponding bit line BL to ground voltage VSS, which is a precharge voltage, when corresponding column select line CSL is in an inactive state (L level). When column selection line CSL to be activated is in an active state (H level), corresponding bit line BL is electrically coupled to data bus DB.

各ソース線選択ゲートSCSGbは、対応するコラム選択線CSLが非活性状態(Lレベル)である場合には、対応するソース線SLをプリチャージ電圧である接地電圧VSSと電気的に結合し、対応するコラム選択線CSLが活性状態(Hレベル)である場合には、対応するソース線SLを電源電圧VDDに駆動する。   Each source line select gate SCSGb electrically couples corresponding source line SL to ground voltage VSS as a precharge voltage when corresponding column select line CSL is in an inactive state (L level). When the column selection line CSL to be activated is in the active state (H level), the corresponding source line SL is driven to the power supply voltage VDD.

図6は、データ読出回路52rの構成を示す回路図である。
図6を参照して、データ読出回路52rは、データ読出回路51rと比較して、プリチャージトランジスタPTaに代えてプリチャージトランジスタPTbを含む点で異なる。その他の部分の構成は、データ読出回路51rと同様であるので、詳細な説明は繰り返さない。
FIG. 6 is a circuit diagram showing a configuration of data read circuit 52r.
Referring to FIG. 6, data read circuit 52r is different from data read circuit 51r in that it includes a precharge transistor PTb instead of precharge transistor PTa. Since the configuration of other parts is similar to that of data read circuit 51r, detailed description will not be repeated.

プリチャージトランジスタPTbは、接地電圧VSSとデータバスDBとの間に電気的に結合され、制御信号PRに応じて、オン・オフする。制御信号PRは、データバスDBのプリチャージ期間において活性状態(Hレベル)に設定される。制御信号PRおよび/PRは、活性状態における信号レベルが異なるが、活性化される期間は同様に設定される。   Precharge transistor PTb is electrically coupled between ground voltage VSS and data bus DB, and is turned on / off according to control signal PR. Control signal PR is set to an active state (H level) during a precharge period of data bus DB. Control signals PR and / PR have different signal levels in the active state, but the period during which they are activated is set similarly.

この結果、制御信号PRがHレベルに活性化されるプリチャージ期間において、データバスDBは、ビット線BLと同様に、接地電圧VSSにプリチャージされる。一方、データ読出動作時においては、制御信号PRがLレベルに非活性化されるので、データバスDBは接地電圧VSSから切離される。   As a result, in the precharge period in which the control signal PR is activated to the H level, the data bus DB is precharged to the ground voltage VSS similarly to the bit line BL. On the other hand, during data read operation, control signal PR is inactivated to L level, so that data bus DB is disconnected from ground voltage VSS.

図7は、実施の形態1の変形例1に従うデータ読出動作を説明するタイミングチャートである。   FIG. 7 is a timing chart illustrating a data read operation according to the first modification of the first embodiment.

図7を参照して、時刻t0以前においては、各ビット線BLおよび各ソース線SLは、接地電圧VSSにプリチャージされる。また、データバスDBも同様に接地電圧VSSにプリチャージされる。   Referring to FIG. 7, before time t0, each bit line BL and each source line SL are precharged to ground voltage VSS. Similarly, the data bus DB is precharged to the ground voltage VSS.

時刻t0において、データ読出動作が開始されると、選択行に対応するリードワード線RWLが活性化されて、各ビット線BLおよび各ソース線SLの間に、選択行に対応するメモリセルが電気的に結合される。   When the data read operation is started at time t0, the read word line RWL corresponding to the selected row is activated, and the memory cell corresponding to the selected row is electrically connected between each bit line BL and each source line SL. Combined.

データバスDBは、データ読出動作時においては、プリチャージトランジスタPTbのターンオフによって、接地電圧VSSから切離されている。   Data bus DB is disconnected from ground voltage VSS by the turn-off of precharge transistor PTb during the data read operation.

さらに、選択列に対応するコラム選択線CSLjが選択的に活性化されて、Hレベルに活性化される。これに応答して、選択列に対応するビット線BLjおよびソース線SLjは、データバスDBおよび電源電圧VDDとそれぞれ電気的に結合される。すなわち、選択列に対応するソース線SLjのみが、電源電圧VDDに選択的に駆動される。   Further, column selection line CSLj corresponding to the selected column is selectively activated and activated to the H level. In response, bit line BLj and source line SLj corresponding to the selected column are electrically coupled to data bus DB and power supply voltage VDD, respectively. That is, only the source line SLj corresponding to the selected column is selectively driven to the power supply voltage VDD.

選択列に対応するソース線SLjの電圧変化速度は、実施の形態1の場合と同様に、ソース線駆動トランジスタTb3のトランジスタサイズによって調整することができる。これにより、選択メモリセル中の磁気トンネル接合部MTJの両端に印加されるバイアス電圧を抑制して、データ読出動作の信号マージンを確保できる。ソース線駆動トランジスタTb3およびソース線プリチャージトランジスタTb4のトランジスタサイズは、ソース線駆動トランジスタTa3およびソース線プリチャージトランジスタTa4のトランジスタサイズと同様に設計される。   The voltage change rate of the source line SLj corresponding to the selected column can be adjusted by the transistor size of the source line drive transistor Tb3 as in the case of the first embodiment. Thereby, it is possible to suppress the bias voltage applied to both ends of the magnetic tunnel junction MTJ in the selected memory cell, and to secure a signal margin for the data read operation. The transistor sizes of the source line drive transistor Tb3 and the source line precharge transistor Tb4 are designed similarly to the transistor sizes of the source line drive transistor Ta3 and the source line precharge transistor Ta4.

コラム選択線CSLjの活性化に応答して、データバスDB(接地電圧VSSプリチャージ)〜ビット線駆動トランジスタTb2〜ビット線BLj〜選択メモリセル〜ソース線SLj(電源電圧VDDに駆動)の電流パスが形成されて、データバスDBには、選択メモリセルの電気抵抗値に応じた速度で、上昇方向の電圧変化が生じる。   In response to activation of column selection line CSLj, current path from data bus DB (ground voltage VSS precharge) to bit line drive transistor Tb2 to bit line BLj to selected memory cell to source line SLj (driven to power supply voltage VDD) And a voltage change in the upward direction occurs at a speed corresponding to the electric resistance value of the selected memory cell in the data bus DB.

したがって、実施の形態1の場合と同様に、所定の時刻t1において、トリガパルスφrをワンショット状に活性化(Hレベル)して、データ読出回路52rによってデータバスDBの電圧の検知および参照電圧VREFとの電圧差の増幅を行なって、読出データDOUTを生成することができる。   Therefore, as in the case of the first embodiment, trigger pulse φr is activated (H level) in a one-shot manner at a predetermined time t1, and the data read circuit 52r detects the voltage of the data bus DB and the reference voltage. The read data DOUT can be generated by amplifying the voltage difference from VREF.

また、非選択列に対応するビット線BLおよびソース線SLの各々は、プリチャージ電圧のままに維持されるので、非選択列に対応するビット線BLに不要な充放電電流が流れることを回避できる。この結果、実施の形態1と同様の低消費電力化を図ることができる。   In addition, since each of the bit line BL and the source line SL corresponding to the non-selected column is maintained at the precharge voltage, an unnecessary charge / discharge current is prevented from flowing through the bit line BL corresponding to the non-selected column. it can. As a result, it is possible to reduce the power consumption as in the first embodiment.

実施の形態1の変形例1においては、プリチャージ電圧を接地電圧VSSに設定しているので、ビット線BLおよびソース線SLにおいてプリチャージ時に消費される充電電流をさらに削減できる。この結果、実施の形態1の場合と比較して、さらなる低消費電力化を図ることができる。   In the first modification of the first embodiment, since the precharge voltage is set to the ground voltage VSS, the charge current consumed during precharge in the bit line BL and the source line SL can be further reduced. As a result, the power consumption can be further reduced as compared with the first embodiment.

[実施の形態1の変形例2]
図8は、メモリアレイ10およびその周辺回路の実施の形態1の変形例2に従う構成を示す概念図である。
[Modification 2 of Embodiment 1]
FIG. 8 is a conceptual diagram showing a configuration according to the second modification of the first embodiment of the memory array 10 and its peripheral circuits.

図8を参照して、実施の形態1の変形例2に従う構成においては、図5に示した実施の形態1の変形例1に従う構成に加えて、参照電圧VREFを生成するためのダミーメモリセルDMCと、これに対応して設けられる、ダミービット線DBL、ダミーソース線DSL、ダミービット線選択ゲートBCSGd、およびダミーソース線選択ゲートSCSGbdとがさらに配置される。   Referring to FIG. 8, in the configuration according to the second modification of the first embodiment, in addition to the configuration according to the first modification of the first embodiment shown in FIG. 5, a dummy memory cell for generating reference voltage VREF DMC and dummy bit line DBL, dummy source line DSL, dummy bit line selection gate BCSGd, and dummy source line selection gate SCSGbd provided in correspondence therewith are further arranged.

さらに、データバスDBとの間でデータバス対DBPを構成する、参照電圧VREFを伝達するためのデータバス/DBが設けられる。また、データ読出回路52rに代えてデータ読出回路53rが設けられる。その他の部分の構成は、実施の形態1と同様であるので、詳細な説明は繰り返さない。   Further, a data bus / DB for transmitting reference voltage VREF, which forms a data bus pair DBP with data bus DB, is provided. A data read circuit 53r is provided in place of the data read circuit 52r. Since the configuration of other parts is the same as that of the first embodiment, detailed description will not be repeated.

ダミーメモリセルDMCは、ダミービット線DBLおよびダミーソース線DSLとの間に直列に接続された、ダミー抵抗MTJdと、ダミーアクセストランジスタATRdとを有する。ダミー抵抗MTJdは、記憶データレべルがHレベルおよびLレベルである場合にそれぞれ対応する電気抵抗値R1およびR0の中間値に相当する電気抵抗値Rdを有する。ダミーアクセストランジスタATRdのゲートには電源電圧VDDが印加されているので、ダミー抵抗MTJdは、ダミービット線DBLおよびダミーソース線DSLとの間に電気的に結合される。   Dummy memory cell DMC includes dummy resistor MTJd and dummy access transistor ATRd connected in series between dummy bit line DBL and dummy source line DSL. Dummy resistor MTJd has an electric resistance value Rd corresponding to an intermediate value between electric resistance values R1 and R0 corresponding to the case where the stored data level is at the H level and the L level, respectively. Since power supply voltage VDD is applied to the gate of dummy access transistor ATRd, dummy resistor MTJd is electrically coupled between dummy bit line DBL and dummy source line DSL.

ダミー選択線CSLdは、データ読出時において、列選択結果にかかわらず常に活性状態(Hレベル)に設定される。   Dummy selection line CSLd is always set to an active state (H level) at the time of data reading regardless of the column selection result.

ダミービット線選択ゲートBCSGdは、接地電圧VSSとダミービット線DBLとの間に電気的に結合され、ダミー選択線CSLdの反転電圧に応答してオン・オフするトランジスタスイッチを有する。したがって、ダミービット線選択ゲートBCSGdは、ダミー選択線CSLdが非活性状態(Lレベル)に設定されるデータ読出前において、ダミービット線DBLを接地電圧VSSにプリチャージするとともに、ダミー選択線CSLdが活性状態(Hレベル)に設定されるデータ読出時において、ダミービット線DBLを接地電圧VSSから切離す。また、ダミービット線DBLは、データバス/DBと電気的に結合されている。   The dummy bit line selection gate BCSGd is electrically coupled between the ground voltage VSS and the dummy bit line DBL, and has a transistor switch that is turned on / off in response to the inverted voltage of the dummy selection line CSLd. Therefore, dummy bit line select gate BCSGd precharges dummy bit line DBL to ground voltage VSS before data reading when dummy select line CSLd is set to the inactive state (L level), and dummy select line CSLd At the time of data reading set to an active state (H level), dummy bit line DBL is disconnected from ground voltage VSS. Dummy bit line DBL is electrically coupled to data bus / DB.

ダミーソース線選択ゲートSCSGbdは、ソース線線選択ゲートSCSGbと同様の構成を有し、データ読出前にダミーソース線DSLを接地電圧VSSにプリチャージするとともに、データ読出時において、ダミーソース線DSLを電源電圧VDDに駆動する。すなわち、ダミーソース線DSLの電圧は、選択列に対応するソース線SLと同様に設定される。   Dummy source line selection gate SCSGbd has a configuration similar to that of source line line selection gate SCSGb, precharges dummy source line DSL to ground voltage VSS before data reading, and sets dummy source line DSL at the time of data reading. Drive to power supply voltage VDD. That is, the voltage of the dummy source line DSL is set similarly to the source line SL corresponding to the selected column.

このような構成とすることによって、データ読出時において、ダミービット線DBLおよびデータバス/DBは、ダミーメモリセルDMCと結合され、データバスDBは、選択メモリセルと結合される。   With this configuration, at the time of data reading, dummy bit line DBL and data bus / DB are coupled to dummy memory cell DMC, and data bus DB is coupled to the selected memory cell.

図9は、データ読出回路53rの構成を示す回路図である。
図9を参照して、データ読出回路53rは、データ読出回路52rと比較して、データバス/DBに対応して配置されるプリチャージトランジスタPTcおよびトランスファーゲートTGcをさらに含む点で異なる。その他の部分の構成は、データ読出回路51rと同様であるので、詳細な説明は繰り返さない。
FIG. 9 is a circuit diagram showing a configuration of data read circuit 53r.
Referring to FIG. 9, data read circuit 53r differs from data read circuit 52r in that it further includes a precharge transistor PTc and a transfer gate TGc arranged corresponding to data bus / DB. Since the configuration of other parts is similar to that of data read circuit 51r, detailed description will not be repeated.

プリチャージトランジスタPTcは、接地電圧VSSとデータバス/DBとの間に電気的に結合され、プリチャージトランジスタPTbと同様に、制御信号PRに応答してオン・オフする。したがって、データ読出前において、データバスDBおよび/DBの各々は、接地電圧VSSにプリチャージされる。また、データ読出時において、データバスDBおよび/DBの各々は、接地電圧VSSから切離される。   Precharge transistor PTc is electrically coupled between ground voltage VSS and data bus / DB, and is turned on / off in response to control signal PR, similarly to precharge transistor PTb. Therefore, before data reading, each of data buses DB and / DB is precharged to ground voltage VSS. In data reading, each of data buses DB and / DB is disconnected from ground voltage VSS.

トランスファーゲートTGcは、データバス/DBと差動増幅器57の入力ノードとの間に接続され、トランスファーゲートTGaと同様にトリガパルスφrに応答して動作する。したがって、トリガパルスφrの活性化期間において、トランスファーゲートTGaおよびTGcは、データバスDBおよび/DBを差動増幅器57の入力ノードの一方ずつと電気的に結合する。   Transfer gate TGc is connected between data bus / DB and the input node of differential amplifier 57, and operates in response to trigger pulse φr, similarly to transfer gate TGa. Therefore, transfer gates TGa and TGc electrically couple data buses DB and / DB to one of the input nodes of differential amplifier 57 during the activation period of trigger pulse φr.

差動増幅器57は、伝達されたデータバスDBおよび/DBの電圧差に応じて、読出データDOUTを生成する。   Differential amplifier 57 generates read data DOUT according to the transmitted voltage difference between data buses DB and / DB.

図10は、実施の形態1の変形例2に従うデータ読出動作を説明するタイミングチャートである。   FIG. 10 is a timing chart illustrating a data read operation according to the second modification of the first embodiment.

図10を参照して、ダミー選択線CSLdおよびダミーソース線DSLの電圧は、選択列に対応する、コラム選択線CSLjおよびソース線SLjと同様に設定される。   Referring to FIG. 10, the voltages on dummy selection line CSLd and dummy source line DSL are set similarly to column selection line CSLj and source line SLj corresponding to the selected column.

図10においては、図4に示したタイミングチャートに加えて、ダミービット線DBLおよびデータバス/DBの電圧波形が示される。   FIG. 10 shows voltage waveforms of dummy bit line DBL and data bus / DB in addition to the timing chart shown in FIG.

ダミーメモリセルDMCを介して、電源電圧VDDに駆動されるダミーソース線DSLと電気的に結合される、ダミービット線DBLおよびデータバス/DBには、ダミー抵抗MTJdの中間的な電気抵抗値Rdに応じた速度の電圧変化が生じる。すなわち、記憶データレベルがHレベルの場合におけるデータバスDBの電圧変化速度と、記憶データレベルがLレベルの場合におけるデータバスDBの電圧変化速度との中間的な速度で、データバス/DBの電圧は変化する。   The dummy bit line DBL and the data bus / DB, which are electrically coupled to the dummy source line DSL driven by the power supply voltage VDD via the dummy memory cell DMC, have an intermediate electric resistance value Rd of the dummy resistance MTJd. A voltage change occurs at a speed corresponding to. That is, the voltage of the data bus / DB is at an intermediate speed between the voltage change speed of the data bus DB when the storage data level is H level and the voltage change speed of the data bus DB when the storage data level is L level. Will change.

したがって、実施の形態1の変形例1の場合と同様に、所定の時刻t1において、トリガパルスφrをワンショット状に活性化(Hレベル)して、データ読出回路53rによってデータバスDBおよび/DBの電圧差を検知増幅することによって、読出データDOUTを生成する。   Therefore, in the same manner as in the first modification of the first embodiment, at predetermined time t1, trigger pulse φr is activated (H level) in a one-shot fashion, and data buses DB and / DB are read by data read circuit 53r. The read data DOUT is generated by detecting and amplifying the voltage difference.

なお、ダミーメモリセルDMCを用いて参照電圧VREFを正確に生成するためには、データ読出回路53rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値が同様の値となるように、データバスDB,/DB、ビット線BL,およびダミービット線DBLを設計する必要がある。たとえば、これらの配線の単位長当たりの抵抗値を、上述した条件を配慮して設計すればよい。   In order to accurately generate the reference voltage VREF using the dummy memory cell DMC, a first current path including the selected memory cell formed between the data read circuit 53r and the ground voltage VSS, a dummy It is necessary to design the data buses DB, / DB, the bit line BL, and the dummy bit line DBL so that the electric resistance value with the second current path including the memory cell DMC becomes the same value. For example, the resistance value per unit length of these wirings may be designed in consideration of the above-described conditions.

このように、ダミーメモリセルを用いて比較対象となる参照電圧VREFを生成することによって、データ読出回路53rの電圧検知タイミング、すなわちトリガパルスφrの活性化タイミングに誤差が生じても、データ読出を正確に実行することができる。すなわち、データ読出回路53rの電圧検知タイミングの変動が生じても、データ読出マージンを確保することができる。   As described above, by generating the reference voltage VREF to be compared using the dummy memory cell, even if an error occurs in the voltage detection timing of the data reading circuit 53r, that is, the activation timing of the trigger pulse φr, data reading is performed. Can be performed accurately. That is, even if the voltage detection timing of the data read circuit 53r varies, a data read margin can be secured.

[実施の形態1の変形例3]
実施の形態1の変形例3においては、開放型ビット線構成におけるダミーメモリセルの配置が示される。
[Modification 3 of Embodiment 1]
In the third modification of the first embodiment, the arrangement of dummy memory cells in the open bit line configuration is shown.

図11は、メモリアレイ10およびその周辺回路の実施の形態1の変形例3に従う構成を示す概念図である。   FIG. 11 is a conceptual diagram showing a configuration according to the third modification of the first embodiment of the memory array 10 and its peripheral circuits.

図11を参照して、メモリアレイ10は、行方向に沿って2つのメモリマットMTaおよびMTbに分割される。メモリマットMTaおよびMTbの各々において、メモリセル行にそれぞれ対応してリードワード線RWLおよびライトワード線WWLが配置され、メモリセル列にそれぞれ対応してビット線BLおよびソース線SLが配置される。   Referring to FIG. 11, memory array 10 is divided into two memory mats MTa and MTb along the row direction. In each of memory mats MTa and MTb, read word line RWL and write word line WWL are arranged corresponding to each memory cell row, and bit line BL and source line SL are arranged corresponding to each memory cell column.

メモリマットMTaおよびMTbの各々には、m本ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図11においては、一方のメモリマットMTaに配置されるビット線およびソース線をBL1〜BLm,SL1〜SLmと表記し、他方のメモリマットMTaに配置されるビット線およびソース線を/BL1〜/BLm,/SL1〜/SLmと表記する。メモリセルMCは、各メモリセル行においてビット線BLとソース線SLとの間に設けられる。また、ビット線を/BL1〜/BLmおよびソース線/SL1〜/SLmを総括的に表記する場合には、単にビット線/BLおよびソース線/SLと表記する。   In each of the memory mats MTa and MTb, m bit lines are arranged based on a so-called open bit line configuration. In FIG. 11, bit lines and source lines arranged in one memory mat MTa are denoted as BL1 to BLm, SL1 to SLm, and bit lines and source lines arranged in the other memory mat MTa are designated / BL1 to / BL. Indicated as BLm, / SL1- / SLm. Memory cell MC is provided between bit line BL and source line SL in each memory cell row. In addition, when the bit lines are collectively expressed as / BL1 to / BLm and the source lines / SL1 to / SLm, they are simply expressed as the bit line / BL and the source line / SL.

メモリマットMTaのビット線BL1〜BLmにそれぞれ対応して、ビット線選択ゲートBCSGb1a〜BCSGbmaが配置される。同様に、メモリマットMTbのビット線/BL1〜/BLmにそれぞれ対応して、ビット線選択ゲートBCSGb1b〜BCSGbmbが配置される。   Bit line selection gates BCSGb1a to BCSGbma are arranged corresponding to bit lines BL1 to BLm of memory mat MTa, respectively. Similarly, bit line selection gates BCSGb1b to BCSGbmb are arranged corresponding to bit lines / BL1 to / BLm of memory mat MTb, respectively.

ビット線選択ゲートBCSGb1a〜BCSGbmaの各々は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においては対応するビット線BLを接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するビット線BLをデータバスDBと電気的に結合する。   Each of bit line selection gates BCSGb1a to BCSGbma has the same configuration as bit line selection gate BCSGb, and precharges corresponding bit line BL to ground voltage VSS before data reading, and also corresponds to data reading. When the memory cell column is selected, the corresponding bit line BL is electrically coupled to the data bus DB.

ビット線選択ゲートBCSGb1b〜BCSGbmbの各々は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においては対応するビット線/BLを接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するビット線/BLをデータバス/DBと電気的に結合する。   Each of bit line selection gates BCSGb1b to BCSGbmb has a configuration similar to that of bit line selection gate BCSGb, and precharges corresponding bit line / BL to ground voltage VSS before data reading and corresponds to data reading. When the memory cell column to be selected is selected, the corresponding bit line / BL is electrically coupled to the data bus / DB.

メモリマットMTaのソース線SL1〜SLmにそれぞれ対応して、ソース線選択ゲートSCSGb1a〜SCSGbmaが配置される。同様に、メモリマットMTbのソース線/SL1〜/SLmにそれぞれ対応して、ソース線選択ゲートSCSGb1b〜SCSGbmbが配置される。   Source line select gates SCSGb1a to SCSGbma are arranged corresponding to source lines SL1 to SLm of memory mat MTa, respectively. Similarly, source line select gates SCSGb1b to SCSGbmb are arranged corresponding to source lines / SL1 to / SLm of memory mat MTb, respectively.

ソース線選択ゲートSCSGb1a〜SCSGbmaおよびSCSGb1b〜SCSGbmbの各々は、ソース線選択ゲートSCSGbと同様の構成を有し、データ読出前においては対応するソース線SLもしくは/SLを接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するソース線SLもしくは/SLを電源電圧VDDに駆動する。   Each of source line selection gates SCSGb1a to SCSGbma and SCSGb1b to SCSGbmb has a configuration similar to that of source line selection gate SCSGb, and precharges corresponding source line SL or / SL to ground voltage VSS before data reading. When the corresponding memory cell column is selected at the time of data reading, the corresponding source line SL or / SL is driven to the power supply voltage VDD.

データバス対DBPを構成するデータバスDBおよび/DBに対して、図9に示した構成のデータ読出回路53rによって、プリチャージおよびデータ電圧の検知増幅が実行される。   Precharge and data voltage detection and amplification are performed on data buses DB and / DB constituting data bus pair DBP by data read circuit 53r having the configuration shown in FIG.

メモリマットMTaおよびMTbの各々において、1つのダミー行を形成するように複数のダミーメモリセルDMCが配置される。メモリマットMTaに配置される複数のダミーメモリセルは、ビット線BL1〜BLmとソース線SL1〜SLmとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルMCとダミーメモリセルDMCとは、ビット線BLおよびソース線SL、ならびに、ビット線選択ゲートBCSGbおよびソース線選択ゲートSCSGbを共有するように効率的に配置される。   In each of memory mats MTa and MTb, a plurality of dummy memory cells DMC are arranged so as to form one dummy row. The plurality of dummy memory cells arranged in the memory mat MTa are provided between the bit lines BL1 to BLm and the source lines SL1 to SLm, respectively. That is, the plurality of memory cells MC and the dummy memory cells DMC belonging to the same memory cell column share the bit line BL and the source line SL, and the bit line selection gate BCSGb and the source line selection gate SCSGb. Arranged.

同様に、メモリマットMTbに配置される複数のダミーメモリセルは、ビット線/BL1〜/BLmとソース線/SL1〜/SLmとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルMCとダミーメモリセルDMCとは、ビット線/BLおよびソース線/SL、ならびに、ビット線選択ゲートBCSGbおよびソース線選択ゲートSCSGbを共有するように配置される。   Similarly, the plurality of dummy memory cells arranged in memory mat MTb are provided between bit lines / BL1 to / BLm and source lines / SL1 to / SLm, respectively. That is, a plurality of memory cells MC and dummy memory cells DMC belonging to the same memory cell column share bit line / BL and source line / SL, and bit line selection gate BCSGb and source line selection gate SCSGb. Placed in.

メモリマットMTaにおいて、メモリセル行にそれぞれ対応してリードワード線RWL1a,RWL2a,…およびライトワード線WWL1a,WWL2a,…が配置される。さらに、ダミー行に対応してダミーリードワード線DRWLaおよびダミーライトワード線DWWLaが配置される。なお、ダミーメモリセルDMCに対して、磁気的なデータ書込を実行する必要があるとは限らないが、そのような場合においても、メモリセルMCが配置される領域との間における形状の連続性を確保するために、ダミーライトワード線DWWLaを配置することが望ましい。   In memory mat MTa, read word lines RWL1a, RWL2a,... And write word lines WWL1a, WWL2a,. Further, a dummy read word line DRWLa and a dummy write word line DWWLa are arranged corresponding to the dummy rows. Note that it is not always necessary to perform magnetic data writing on the dummy memory cell DMC, but even in such a case, the continuity of the shape between the dummy memory cell DMC and the region in which the memory cell MC is disposed. It is desirable to arrange a dummy write word line DWWLa in order to ensure the performance.

同様に、メモリマットMTbにおいて、メモリセル行にそれぞれ対応してリードワード線RWL1b,RWL2b,…およびライトワード線WWL1b,WWL2b,…が配置される。さらに、ダミー行に対応してダミーリードワード線DRWLbおよびダミーライトワード線DWWLbが配置される。   Similarly, read word lines RWL1b, RWL2b,... And write word lines WWL1b, WWL2b,... Are arranged corresponding to the memory cell rows in memory mat MTb. Further, a dummy read word line DRWLb and a dummy write word line DWWLb are arranged corresponding to the dummy row.

図12は、実施の形態1の変形例3に従うデータ読出動作を説明するタイミングチャートである。   FIG. 12 is a timing chart illustrating a data read operation according to the third modification of the first embodiment.

図12を参照して、ダミーリードワード線DRWLaおよびDRWLbは、データ読出対象となる選択メモリセルが含まれていない、非選択のメモリブロックにおいて活性化される。一方、選択メモリセルが含まれている、選択されたメモリブロックにおいては、行選択結果に対応するリードワード線RWLが活性化される。   Referring to FIG. 12, dummy read word lines DRWLa and DRWLb are activated in a non-selected memory block that does not include a selected memory cell from which data is to be read. On the other hand, in the selected memory block including the selected memory cell, the read word line RWL corresponding to the row selection result is activated.

たとえば、選択メモリセルがメモリマットMTaの第i行(i:自然数)に属する場合には、選択されたメモリマットMTaにおいては、リードワード線RWLiaが活性化(Hレベル)され、ダミーリードワード線DRWLaは非活性状態(Lレベル)に維持される。非選択のメモリマットMTbにおいては、ダミーリードワード線DRWLbが活性化されるが、リードワード線RWL1b〜RWLnbは、いずれも非活性状態(Lレベル)に維持される。   For example, when the selected memory cell belongs to the i-th row (i: natural number) of the memory mat MTa, the read word line RWLia is activated (H level) in the selected memory mat MTa, and the dummy read word line DRWLa is maintained in an inactive state (L level). In unselected memory mat MTb, dummy read word line DRWLb is activated, but read word lines RWL1b to RWLnb are all maintained in an inactive state (L level).

反対に、選択メモリセルがメモリマットMTbの第i行(i:自然数)に属する場合には、選択されたメモリマットMTbにおいては、リードワード線RWLibが活性化(Hレベル)され、ダミーリードワード線DRWLbは非活性状態(Lレベル)に維持される。このとき、非選択のメモリマットMTaにおいては、ダミーリードワード線DRWLaが活性化される一方で、リードワード線RWL1a〜RWLnaは、いずれも非活性状態(Lレベル)に維持される。   On the other hand, when the selected memory cell belongs to the i-th row (i: natural number) of the memory mat MTb, the read word line RWLib is activated (H level) in the selected memory mat MTb, and the dummy read word Line DRWLb is maintained in an inactive state (L level). At this time, in the unselected memory mat MTa, the dummy read word line DRWLa is activated, while the read word lines RWL1a to RWLna are all maintained in an inactive state (L level).

この結果、選択されたメモリマットにおいては、ビット線およびソース線の各々の間にはメモリセルMCが電気的に結合され、非選択のメモリマットにおいては、ビット線およびソース線の各々の間にはダミーメモリセルDMCが電気的に結合される。   As a result, memory cell MC is electrically coupled between each of the bit line and the source line in the selected memory mat, and between the bit line and the source line in the non-selected memory mat. Dummy memory cell DMC is electrically coupled.

さらに、接地電圧VSSにプリチャージされた各ビット線BL,/BLおよび各ソース線SL,/SLのうちから、選択列に対応するビット線BLjおよび/BLjが、データバスDBおよび/DBとそれぞれ結合され、選択列に対応するソース線SLjおよび/SLjが、電源電圧VDDに駆動される。   Further, out of the bit lines BL and / BL and the source lines SL and / SL precharged to the ground voltage VSS, the bit lines BLj and / BLj corresponding to the selected column are respectively connected to the data buses DB and / DB. The coupled source lines SLj and / SLj corresponding to the selected column are driven to the power supply voltage VDD.

図12においては、メモリマットMTaが選択された場合、すなわちビット線BLjおよびデータバスDBに選択メモリセルが結合され、ビット線/BLjおよびデータバス/DBにダミーメモリセルDMCが結合された場合の電圧波形が示される。   In FIG. 12, when memory mat MTa is selected, that is, when the selected memory cell is coupled to bit line BLj and data bus DB, and dummy memory cell DMC is coupled to bit line / BLj and data bus / DB. A voltage waveform is shown.

選択列に対応するビット線BLj,/BLjおよびソース線SLj,/SLjならびに、データバスDB,/DBの電圧変化は、図10の場合と同様であるので、詳細な説明は繰り返さない。   Since voltage changes of bit lines BLj, / BLj and source lines SLj, / SLj and data buses DB, / DB corresponding to the selected column are the same as in FIG. 10, detailed description will not be repeated.

したがって、実施の形態1の変形例2と同様に、データ読出回路53rの電圧検知タイミング、すなわちトリガパルスφrの活性化タイミングの変動が生じても、データ読出マージンを確保することができる。   Therefore, as in the second modification of the first embodiment, the data read margin can be ensured even if the voltage detection timing of data read circuit 53r, that is, the activation timing of trigger pulse φr changes.

さらに、実施の形態1の変形例2の構成と比較して、ダミーメモリセル専用のダミービット線DBL、ダミーソース線DSLおよびこれらに対応した選択ゲートを設ける必要がないので、デバイスの小型化を図ることができる。   Further, compared with the configuration of the second modification of the first embodiment, it is not necessary to provide dummy bit lines DBL, dummy source lines DSL and selection gates corresponding to these dummy memory cells. You can plan.

また、メモリマットMTa,MTbのそれぞれに対して、対を成すように配置される、ビット線BLと/BL、ソース線SLと/SL、およびデータバスDBと/DBとの単位長当たりの電気抵抗値が同様となるように、それらの材質・断面形状・断面積等を同様に設計すれば、特別な配慮を行なうことなく、データ読出回路53rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値を揃えて、参照電圧VREFを正確に生成できる。   Electricity per unit length of bit lines BL and / BL, source lines SL and / SL, and data buses DB and / DB arranged in pairs with respect to each of memory mats MTa and MTb. If the materials, the cross-sectional shape, the cross-sectional area, etc. are similarly designed so that the resistance values are the same, it is formed between the data read circuit 53r and the ground voltage VSS without special consideration. The reference voltage VREF can be accurately generated by aligning the electric resistance values of the first current path including the selected memory cell and the second current path including the dummy memory cell DMC.

[実施の形態1の変形例4]
実施の形態1の変形例4においては、折返し型ビット線構成におけるダミーメモリセルの配置が示される。
[Modification 4 of Embodiment 1]
In the fourth modification of the first embodiment, the arrangement of dummy memory cells in the folded bit line configuration is shown.

図13は、メモリアレイ10およびその周辺回路の実施の形態1の変形例4に従う構成を示す概念図である。   FIG. 13 is a conceptual diagram showing a configuration according to the fourth modification of the first embodiment of the memory array 10 and its peripheral circuits.

図13を参照して、実施の形態1の変形例4に従う構成においては、メモリセル列のそれぞれに対応して、ビット線対BLPおよびソース線SLが配置される。ビット線対BL
Pは、相補のビット線BLおよび/BLから構成される。
Referring to FIG. 13, in the configuration according to the fourth modification of the first embodiment, bit line pair BLP and source line SL are arranged corresponding to each memory cell column. Bit line pair BL
P is composed of complementary bit lines BL and / BL.

図13においては、第1番目のメモリセル列に対応して配置される、ビット線BL1および/BL1によって構成されるビット線対BLP1と、ソース線SL1とが代表的に示される。   FIG. 13 representatively shows a bit line pair BLP1 constituted by bit lines BL1 and / BL1 and a source line SL1 arranged corresponding to the first memory cell column.

ビット線BL1および/BL1にそれぞれ対応して、ビット線選択ゲートBCSGb1および/BCSGb1がそれぞれ配置される。ビット線選択ゲートBCSGb1は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においてビット線BL1を接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ビット線BL1をデータバスDBと電気的に結合する。   Bit line selection gates BCSGb1 and / BCSGb1 are arranged corresponding to bit lines BL1 and / BL1, respectively. Bit line select gate BCSGb1 has the same configuration as bit line select gate BCSGb, precharges bit line BL1 to ground voltage VSS before data read, and the corresponding memory cell column is selected during data read. In some cases, bit line BL1 is electrically coupled to data bus DB.

ビット線選択ゲート/BCSGb1は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においてビット線/BL1を接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ビット線/BL1をデータバス/DBと電気的に結合する。   Bit line select gate / BCSGb1 has the same configuration as bit line select gate BCSGb, precharges bit line / BL1 to ground voltage VSS before data reading, and selects the corresponding memory cell column during data read. If so, bit line / BL1 is electrically coupled to data bus / DB.

ソース線SL1に対応して、ソース線選択ゲートSCSGb1が配置される。ソース線選択ゲートSCSGbは、ソース線選択ゲートSCSGbと同様の構成を有し、データ読出前においてソース線SL1を接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ソース線SL1を電源電圧VDDに駆動する。   Corresponding to source line SL1, source line select gate SCSGb1 is arranged. Source line select gate SCSGb has the same configuration as source line select gate SCSGb, and precharges source line SL1 to ground voltage VSS before data read, and the corresponding memory cell column is selected during data read. In this case, the source line SL1 is driven to the power supply voltage VDD.

以降のメモリセル列に対しても、同様に、ビット線対、ビット線対を構成する相補のビット線にそれぞれ対応するビット線選択ゲート、ソース線およびソース線選択ゲートが配置される。   Similarly for the subsequent memory cell columns, bit line pairs, bit line selection gates, source lines and source line selection gates corresponding to complementary bit lines constituting the bit line pairs are arranged.

データバス対DBPを構成するデータバスDBおよび/DBに対して、図9に示した構成のデータ読出回路53rによって、プリチャージおよびデータ電圧の検知増幅が実行される。   Precharge and data voltage detection and amplification are performed on data buses DB and / DB constituting data bus pair DBP by data read circuit 53r having the configuration shown in FIG.

メモリセル行にそれぞれ対応してリードワード線RWL1a,RWL2a,…およびライトワード線WWL1,WWL2,…が配置される。メモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつとソース線SLとの間に設けられる。たとえば、第1列に属するメモリセルMCについて説明すれば、第1行目のメモリセルは、ビット線BL1とソース線SL1との間に設けられ、第2行目のメモリセルは、ビット線/BL1とソース線SL1との間に設けられる。以下同様に、メモリセルMCの各々は、奇数行においてビット線BLとソース線SLとの間に設けられ、偶数行においてビット線/BLとソース線との間に設けられる。   Read word lines RWL1a, RWL2a,... And write word lines WWL1, WWL2,. Memory cell MC is provided for each row between one of bit lines BL and / BL and source line SL. For example, the memory cells MC belonging to the first column will be described. The memory cells in the first row are provided between the bit line BL1 and the source line SL1, and the memory cells in the second row are Provided between BL1 and source line SL1. Similarly, each memory cell MC is provided between the bit line BL and the source line SL in the odd-numbered row, and is provided between the bit line / BL and the source line in the even-numbered row.

この結果、リードワード線RWLが行選択結果に応じて選択的に活性化されると、各メモリセル列において、ビット線BLおよびソース線SLの間、もしくはビット線/BLおよびソース線SLの間にメモリセルMCが結合される。   As a result, when read word line RWL is selectively activated according to the row selection result, between each bit line BL and source line SL or between bit line / BL and source line SL in each memory cell column. Are coupled to the memory cell MC.

ダミーメモリセルDMCは、2つのダミー行を形成するように配置される。ダミー行にそれぞれ対応して、ダミーリードワード線DRWL0およびDRWL1と、ダミーライトワード線DWWL0およびDWWL1とが配置される。既に説明したように、メモリセルMCが配置される領域との間における形状の連続性を考慮して、ダミーライトワード線DWWL0,DWWL1は配置される。   The dummy memory cells DMC are arranged so as to form two dummy rows. Dummy read word lines DRWL0 and DRWL1 and dummy write word lines DWWL0 and DWWL1 are arranged corresponding to the dummy rows, respectively. As already described, the dummy write word lines DWWL0 and DWWL1 are arranged in consideration of the continuity of the shape with the area where the memory cells MC are arranged.

各メモリセル列において、ダミーメモリセルDMCは、ビット線BLおよび/BLとソース線SLとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルMCとダミーメモリセルDMCとは、ビット線BL,/BLおよびソース線SL、ならびに、ビット線選択ゲートBCSGb,/BCSGbおよびソース線選択ゲートSCSGbを共有するように効率的に配置される。   In each memory cell column, dummy memory cells DMC are provided between bit lines BL and / BL and source line SL, respectively. That is, the plurality of memory cells MC and the dummy memory cells DMC belonging to the same memory cell column include the bit lines BL and / BL and the source line SL, and the bit line selection gates BCSGb and / BCSGb and the source line selection gate SCSGb. Efficiently arranged to share.

図14は、実施の形態1の変形例4に従うデータ読出動作を説明するタイミングチャートである。   FIG. 14 is a timing chart illustrating a data read operation according to the fourth modification of the first embodiment.

図14を参照して、ダミーリードワード線DRWL0およびDRWL1は、各ビット線対において、ビット線BLおよび/BLのうちメモリセルMCと結合されていない一方をダミーメモリセルDMCと結合するように選択的に活性化される。   Referring to FIG. 14, dummy read word lines DRWL0 and DRWL1 are selected so that one of bit lines BL and / BL which is not coupled to memory cell MC is coupled to dummy memory cell DMC in each bit line pair. Activated.

すなわち、奇数行が選択された場合には、ダミーリードワード線DRWL1が活性化され、偶数行が選択された場合には、ダミーリードワード線DRWL0が活性化される。この結果、各ビット線対において、ビット線BLおよび/BLとソース線SLとの間には、メモリセルMCおよびダミーメモリセルDMCとの一方ずつがそれぞれ結合される。   That is, when the odd row is selected, the dummy read word line DRWL1 is activated, and when the even row is selected, the dummy read word line DRWL0 is activated. As a result, in each bit line pair, one of each of memory cell MC and dummy memory cell DMC is coupled between bit lines BL and / BL and source line SL.

図14においては、一例として、第i行(i:奇数)が選択されたものとする。この結果、各メモリセル列において、ビット線BLとソース線SLとの間にメモリセルMCが電気的に結合され、ビット線/BLとソース線SLとの間にはダミーメモリセルDMCが電気的に結合される。   In FIG. 14, as an example, the i-th row (i: odd number) is selected. As a result, in each memory cell column, memory cell MC is electrically coupled between bit line BL and source line SL, and dummy memory cell DMC is electrically coupled between bit line / BL and source line SL. Combined with

さらに、接地電圧VSSにプリチャージされた各ビット線BL,/BLおよび各ソース線SLのうちから、選択列に対応するビット線BLjおよび/BLjが、データバスDBおよび/DBとそれぞれ結合され、選択列に対応するソース線SLjが、電源電圧VDDに駆動される。   Further, out of each bit line BL, / BL and each source line SL precharged to ground voltage VSS, bit lines BLj and / BLj corresponding to the selected column are coupled to data buses DB and / DB, respectively. Source line SLj corresponding to the selected column is driven to power supply voltage VDD.

選択列に対応するビット線BLj,/BLjおよびソース線SLj,/SLjならびに、データバスDB,/DBの電圧変化は、図10および12の場合と同様であるので、詳細な説明は繰り返さない。   Since voltage changes of bit lines BLj, / BLj and source lines SLj, / SLj and data buses DB, / DB corresponding to the selected column are the same as those in FIGS. 10 and 12, detailed description will not be repeated.

したがって、実施の形態1の変形例3に従う構成と同様に、データ読出回路53rの電圧検知タイミングの変動が生じても、データ読出マージンを確保可能であるとともに、ソース線、ビット線対およびこれらに対応した選択ゲートをメモリセルMCと共有して、デバイスの小型化を図ることができる。また、特別な配慮を行なうことなく、データ読出回路53rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値を容易に揃えて、参照電圧VREFを正確に生成できる。   Therefore, similarly to the configuration according to the third modification of the first embodiment, a data read margin can be ensured even when the voltage detection timing of data read circuit 53r varies, and the source line, the bit line pair, and these The corresponding selection gate can be shared with the memory cell MC to reduce the size of the device. In addition, the first current path including the selected memory cell and the second current path including the dummy memory cell DMC, which are formed between the data read circuit 53r and the ground voltage VSS without special consideration. Therefore, the reference voltage VREF can be accurately generated.

さらに、実施の形態1の変形例4に従う構成においては、折返し型ビット線構成に基づくデータ読出が実行できるため、ビット線対BLPおよびデータバス対DBPに対する電気的なノイズへの耐性を高めることができる。   Furthermore, in the configuration according to the fourth modification of the first embodiment, data reading based on the folded bit line configuration can be executed, so that it is possible to increase resistance to electrical noise for bit line pair BLP and data bus pair DBP. it can.

[実施の形態2]
実施の形態2においては、メモリセルに対するデータ書込動作を安定化するようにデータ書込電流を供給する構成について説明する。
[Embodiment 2]
In the second embodiment, a structure for supplying a data write current so as to stabilize a data write operation to a memory cell will be described.

図15は、メモリアレイ10およびその周辺回路の実施の形態2に従う構成を示す概念図である。   FIG. 15 is a conceptual diagram showing a configuration according to the second embodiment of memory array 10 and its peripheral circuits.

図15を参照して、メモリアレイ10における、メモリセルMC、リードワード線RWL、ビット線対BLP、ソース線SL等、およびデータ読出に関する回路群の構成は、図13に示した構成と同様であるので、詳細な説明は繰り返さない。   Referring to FIG. 15, memory cell MC, read word line RWL, bit line pair BLP, source line SL, and the like, and the circuit group related to data reading in memory array 10 are the same as those shown in FIG. Because there are, detailed description will not be repeated.

図15には、データ書込電流を流すためのワード線電流制御回路40およびデータ書込回路51wがさらに示される。さらに、各ビット線対に対応して、ビット線結合トランジスタ62が設けられる。ビット線結合トランジスタ62は、メモリアレイ10を挟んで、ビット線選択ゲートBCGSbおよびソース線選択ゲートSCSGbと反対側の領域に配置される。図15においては、ビット線対BLP1に対応するビット線結合トランジスタ62−1が代表的に示される。   FIG. 15 further shows a word line current control circuit 40 and a data write circuit 51w for allowing a data write current to flow. Further, a bit line coupling transistor 62 is provided corresponding to each bit line pair. Bit line coupling transistor 62 is arranged in a region opposite to bit line selection gate BCGSb and source line selection gate SCSGb across memory array 10. FIG. 15 representatively shows bit line coupling transistor 62-1 corresponding to bit line pair BLP1.

ビット線結合トランジスタ62は、データ書込時において、対応するビット線対を構成する相補のビット線の一端同士を電気的に結合する。たとえば、ビット線結合トランジスタ62−1は、データ書込時にHレベルに活性化される制御信号WEに応答して、ビット線BL1および/BL1を電気的に結合する。   Bit line coupling transistor 62 electrically couples one ends of complementary bit lines constituting a corresponding bit line pair during data writing. For example, bit line coupling transistor 62-1 electrically couples bit lines BL1 and / BL1 in response to a control signal WE activated to H level at the time of data writing.

ワード線電流制御回路40は、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、ライトワード線WWLの各々を接地電圧VSSと結合する。ワード線ドライバ30は、行選択結果に応じて、選択行に対応するライトワード線WWLを電源電圧VDDと電気的に結合することによって活性化する。したがって、ワード線ドライバ30による選択的なライトワード線WWLの活性化に応答して、ワード線ドライバ30からワード線電流制御回路40へ向かう方向に、データ書込電流Ipを流すことができる。   Word line current control circuit 40 couples each write word line WWL to ground voltage VSS in a region opposite to word line driver 30 across memory array 10. The word line driver 30 is activated by electrically coupling the write word line WWL corresponding to the selected row with the power supply voltage VDD according to the row selection result. Therefore, in response to selective activation of write word line WWL by word line driver 30, data write current Ip can flow in the direction from word line driver 30 to word line current control circuit 40.

図16は、データ書込回路51wの構成を示す回路図である。
図16を参照して、データ書込回路51wは、制御信号WEに応答して動作する。データ書込回路51wは、内部ノードNw0に一定電流を供給するためのP型MOSトランジスタ151と、トランジスタ151の通過電流を制御するためのカレントミラー回路を構成するP型MOSトランジスタ152および電流源153とを含む。
FIG. 16 is a circuit diagram showing a configuration of data write circuit 51w.
Referring to FIG. 16, data write circuit 51w operates in response to control signal WE. Data write circuit 51w includes a P-type MOS transistor 151 for supplying a constant current to internal node Nw0, a P-type MOS transistor 152 and a current source 153 that constitute a current mirror circuit for controlling the passing current of transistor 151. Including.

データ書込回路51wは、さらに、内部ノードNw0から動作電流の供給を受けて動作するインバータ154、155および156を有する。インバータ154は、書込データDINの電圧レベルを反転してデータバスDBに伝達する。インバータ155は、書込データDINの電圧レベルを反転してインバータ156の入力ノードに伝達する。インバータ156は、インバータ154の出力を反転して、データバス/DBに伝達する。   Data write circuit 51w further includes inverters 154, 155, and 156 that operate in response to an operation current supplied from internal node Nw0. Inverter 154 inverts the voltage level of write data DIN and transmits it to data bus DB. Inverter 155 inverts the voltage level of write data DIN and transmits it to the input node of inverter 156. Inverter 156 inverts the output of inverter 154 and transmits it to data bus / DB.

したがって、データ書込回路51wは、書込データDINの電圧レベルに応じて、データバスDBおよび/DBの電圧を電源電圧VDDおよび接地電圧VSSの一方ずつに設定する。   Therefore, data write circuit 51w sets the voltages of data buses DB and / DB to one of power supply voltage VDD and ground voltage VSS according to the voltage level of write data DIN.

再び図15を参照して、データ書込時においても、選択列に対応するコラム選択線CSLがHレベルに活性化される。これに応答して、選択列に対応するビット線BLおよび/BLは、データ書込回路51wによって書込データDINのレベルに応じた電圧に設定されたデータバスDBおよび/DBとそれぞれ電気的に結合される。   Referring to FIG. 15 again, column select line CSL corresponding to the selected column is activated to H level also in data writing. In response to this, the bit lines BL and / BL corresponding to the selected column are electrically connected to the data buses DB and / DB respectively set to voltages according to the level of the write data DIN by the data write circuit 51w. Combined.

既に説明したように、各メモリセル列において、ビット線BLおよび/BLは、ビット線結合トランジスタ62によって一端同士が電気的に結合されている。したがって、選択列においては、対応するコラム選択線CSLの活性化(Hレベル)に応答して、データ書込回路51w〜データバスDB(/DB)〜ビット線選択ゲートBCSGb(/BCSGb)〜ビット線BL(/BL)〜ビット線結合トランジスタ62〜ビット線/BL(BL)〜ビット線選択ゲート/BCSGb(BCSGb)〜データバス/DB(DB)〜データ書込回路51wで形成される往復電流パスに、書込データDINのレベルに応じた方向のデータ書込電流±Iwを流すことができる。   As already described, in each memory cell column, bit lines BL and / BL are electrically coupled to each other by bit line coupling transistor 62. Therefore, in the selected column, in response to activation (H level) of corresponding column selection line CSL, data write circuit 51w to data bus DB (/ DB) to bit line selection gate BCSGb (/ BCSGb) to bit Round-trip current formed by line BL (/ BL) to bit line coupling transistor 62 to bit line / BL (BL) to bit line selection gate / BCSGb (BCSGb) to data bus / DB (DB) to data write circuit 51w A data write current ± Iw in a direction corresponding to the level of the write data DIN can be passed through the path.

ワード線ドライバ30は、内部クロックCLKに応答したタイミングで、リードワード線RWLもしくはライトワード線WWLを行選択結果に基づいて選択的に活性化する。これに対して、列デコーダ25は、コラム選択クロック/CSに応答したタイミングで、コラム選択線CSLを列選択結果に基づいて選択的に活性化する。   The word line driver 30 selectively activates the read word line RWL or the write word line WWL based on the row selection result at a timing in response to the internal clock CLK. In contrast, the column decoder 25 selectively activates the column selection line CSL based on the column selection result at a timing in response to the column selection clock / CS.

図17は、コラム選択クロック生成回路200の構成を示す回路図である。
図17を参照して、コラム選択クロック生成回路200は、複数のインバータで構成される遅延段202と、論理ゲート203および204とを含む。
FIG. 17 is a circuit diagram showing a configuration of the column selection clock generation circuit 200.
Referring to FIG. 17, column selection clock generation circuit 200 includes a delay stage 202 composed of a plurality of inverters, and logic gates 203 and 204.

遅延段202は、内部クロックCLKを所定の遅延時間ΔTW遅延させる。論理ゲート203は、遅延段202によって遅延された内部クロックと、制御信号/WEとのOR論理演算結果を出力する。制御信号/WEは、データ書込時およびデータ読出時のそれぞれにおいて、活性状態(Lレベル)および非活性状態(Hレベル)に設定される。論理ゲート204は、論理ゲート203の出力と内部クロックCLKとのNAND論理演算結果を、コラム選択クロック/CSとして出力する。   The delay stage 202 delays the internal clock CLK by a predetermined delay time ΔTW. Logic gate 203 outputs an OR logic operation result of the internal clock delayed by delay stage 202 and control signal / WE. Control signal / WE is set to an active state (L level) and an inactive state (H level) in data writing and data reading, respectively. Logic gate 204 outputs the NAND logic operation result of the output of logic gate 203 and internal clock CLK as column selection clock / CS.

図18は、コラム選択クロックの位相変化を説明するタイミングチャートである。
図18を参照して、データ読出時においては、制御信号/WEはHレベルに設定されるので、論理ゲート203は、常にHレベルを出力する。この結果、コラム選択クロック/CSは、内部クロックCLKの反転信号に相当する。したがって、内部クロックCLKおよびコラム選択クロック/CSの活性化タイミングは同様である。
FIG. 18 is a timing chart for explaining the phase change of the column selection clock.
Referring to FIG. 18, at the time of data reading, control signal / WE is set to H level, so that logic gate 203 always outputs H level. As a result, the column selection clock / CS corresponds to an inverted signal of the internal clock CLK. Therefore, the activation timings of internal clock CLK and column selection clock / CS are the same.

これに対して、データ書込時においては、制御信号/WEはLレベルに設定されるので、論理ゲート203は、遅延段202によって遅延された内部クロックを出力する。この結果、コラム選択クロック/CSの活性化タイミングは、内部クロックCLKよりも、遅延段204による遅延時間ΔTWだけ遅く設定される。   On the other hand, at the time of data writing, control signal / WE is set to the L level, so that logic gate 203 outputs the internal clock delayed by delay stage 202. As a result, the activation timing of the column selection clock / CS is set later than the internal clock CLK by the delay time ΔTW by the delay stage 204.

図19は、実施の形態2に従うデータ読出およびデータ書込動作を説明するタイミングチャートである。   FIG. 19 is a timing chart illustrating data reading and data writing operations according to the second embodiment.

図19を参照して、時刻tsにおいてデータ読出動作が開始された後、時刻t0において、ワード線ドライバ30は、内部クロックCLKに基づいて、選択行に対応するリードワード線RWLiを活性化する。同様に、列デコーダ25は、内部クロックCLKとほぼ同様の活性化タイミングを有するコラム選択クロック/CSに基づいて、時刻t0とほぼ同様のタイミングにおいて、選択列に対応するコラム選択線CSLjを活性化する。   Referring to FIG. 19, after the data read operation is started at time ts, at time t0, word line driver 30 activates read word line RWLi corresponding to the selected row based on internal clock CLK. Similarly, column decoder 25 activates column selection line CSLj corresponding to the selected column at a timing substantially similar to time t0, based on column selection clock / CS having an activation timing substantially similar to internal clock CLK. To do.

リードワード線RWLおよびコラム選択線CSLの活性化に応答して、メモリセルにセンス電流(データ読出電流)が流されて、選択列に対応するビット線BLj,/BLjおよびソース線SLjにおいて、図14と同様の電圧変化が生じ、実施の形態1の変形例4と同様のデータ読出が実行される。   In response to activation of read word line RWL and column select line CSL, a sense current (data read current) is supplied to the memory cell, and bit line BLj, / BLj and source line SLj corresponding to the selected column are shown in FIG. 14 is generated, and data reading similar to that in the fourth modification of the first embodiment is performed.

すなわち、データ読出時には、リードワード線RWLおよびコラム選択線CSLの活性化は、同様のタイミングに基づいて決定される。すなわち、リードワード線RWLとコラム選択線CSLとの活性化順序に特に制約は設けられず、アクセスを高速化するために、それぞれは最速のタイミングで活性化される。   That is, at the time of data reading, activation of read word line RWL and column selection line CSL is determined based on the same timing. That is, the activation order of the read word line RWL and the column selection line CSL is not particularly limited, and each is activated at the fastest timing in order to increase the access speed.

データ書込時においても、ワード線ドライバ30は、データ読出時と同様に、
内部クロックCLKに基づいたタイミングで動作する。よって、時刻tsにおいてデータ書込動作が開始された後、データ読出時と同様の時刻t0において、ワード線ドライバ30は、選択行に対応するライトワード線WWLiを活性化する。これに応答して、ライトワード線WWLiに対するデータ書込電流の供給が開始される。
At the time of data writing, the word line driver 30 is similar to that at the time of data reading.
It operates at a timing based on the internal clock CLK. Therefore, after the data write operation is started at time ts, word line driver 30 activates write word line WWLi corresponding to the selected row at time t0 similar to that at the time of data read. In response to this, supply of the data write current to the write word line WWLi is started.

一方、列デコーダ25は、内部クロックCLKよりもΔTW遅れた活性化タイミングを有するコラム選択クロック/CSに基づいて、時刻t0よりも後の時刻t3において、選択列に対応するコラム選択線CSLjを活性化する。これに応答して、選択列に対応するビット線BLjおよび/BLjは、データバスDBおよび/DBを介して電源電圧VDDおよび接地電圧VSSの一方ずつに設定されて、ビット線に対するデータ書込電流の供給が開始される。   On the other hand, column decoder 25 activates column selection line CSLj corresponding to the selected column at time t3 after time t0, based on column selection clock / CS having an activation timing delayed by ΔTW from internal clock CLK. Turn into. In response to this, the bit lines BLj and / BLj corresponding to the selected column are set to one of the power supply voltage VDD and the ground voltage VSS via the data buses DB and / DB, respectively, and the data write current for the bit line is set. Supply is started.

このように、データ書込時においては、選択列に対応するビット線に対してデータ書込電流の供給が開始されるタイミングは、ライトワード線に対してデータ書込電流の供給が開始されるタイミングよりも、意図的に遅く設定される。すなわち、データ書込電流の供給開始タイミングは、段階的に設定される。   As described above, at the time of data writing, the supply of the data write current to the write word line starts at the timing when the supply of the data write current to the bit line corresponding to the selected column is started. It is set intentionally later than the timing. That is, the supply start timing of the data write current is set stepwise.

この結果、選択メモリセルに対しては、まずライトワード線WWLを流れるデータ書込電流Ipによって生じるデータ書込磁界が印加された後で、ビット線BLを流れるデータ書込電流±Iwによって生じるデータ書込磁界がさらに印加される。   As a result, the data generated by the data write current ± Iw flowing through the bit line BL after the data write magnetic field generated by the data write current Ip flowing through the write word line WWL is first applied to the selected memory cell. A write magnetic field is further applied.

次に、上述したようなデータ書込電流の段階的な供給と、メモリセルに対する磁気的なデータ書込特性との関係について説明する。   Next, the relationship between the stepwise supply of the data write current as described above and the magnetic data write characteristics for the memory cell will be described.

図20は、メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。
図20を参照して、磁気トンネル接合部MTJに相当するトンネル磁気抵抗素子TMRは、反強磁性体層101と、反強磁性体層101上に形成される、一定方向の固定磁界を有する固定磁気層102の一部領域と、印加磁界によって磁化される自由磁気層103と、固定磁気層102および自由磁気層103の間に形成される絶縁体膜であるトンネルバリア104と、コンタクト電極105とを含む。
FIG. 20 is a cross-sectional view showing the configuration of the tunnel magnetoresistive element in the memory cell.
Referring to FIG. 20, tunneling magneto-resistance element TMR corresponding to magnetic tunnel junction MTJ has antiferromagnetic layer 101 and a fixed magnetic field formed on antiferromagnetic layer 101 and having a fixed magnetic field in a certain direction. A partial region of the magnetic layer 102, a free magnetic layer 103 that is magnetized by an applied magnetic field, a tunnel barrier 104 that is an insulator film formed between the fixed magnetic layer 102 and the free magnetic layer 103, a contact electrode 105, including.

反強磁性体層101、固定磁気層102および自由磁気層103は、FeMn,NiFe等の適当な磁性材料によって形成される。トンネルバリア104は、Al2O3等によって形成される。   The antiferromagnetic material layer 101, the fixed magnetic layer 102, and the free magnetic layer 103 are formed of an appropriate magnetic material such as FeMn, NiFe. The tunnel barrier 104 is formed of Al2O3 or the like.

トンネル磁気抵抗素子TMRは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル106を介して上部配線と電気的に結合される。コンタクト電極105は、下部配線(図示せず)と電気的に結合される。たとえば、上部配線はビット線BLに相当し、下部配線は、アクセストランジスタATRと結合される金属配線に相当する。   Tunneling magneto-resistance element TMR is electrically coupled to the upper wiring via barrier metal 106 that is disposed as necessary and is a buffer material for electrically coupling to the metal wiring. Contact electrode 105 is electrically coupled to a lower wiring (not shown). For example, the upper wiring corresponds to the bit line BL, and the lower wiring corresponds to a metal wiring coupled to the access transistor ATR.

このようにして、上部配線および下部配線の間に、磁気トンネル接合を有するトンネル磁気抵抗素子TMRを電気的に結合することができる。   In this way, the tunnel magnetoresistive element TMR having a magnetic tunnel junction can be electrically coupled between the upper wiring and the lower wiring.

図21は、トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。図21には、一例として、トンネル磁気抵抗素子TMRが長方形形状で設けられた場合における自由磁気層103の平面図が示される。   FIG. 21 is a conceptual diagram showing the magnetization direction in the free magnetic layer in the tunnel magnetoresistive element. FIG. 21 shows, as an example, a plan view of the free magnetic layer 103 when the tunnel magnetoresistive element TMR is provided in a rectangular shape.

図21を参照して、長方形形状の自由磁気層103においては、長さ方向(図21における左右方向)に磁化容易軸(EA:Easy Axis)が形成され、幅方向(図21における上下方向)に磁化困難軸(HA:Hard Axis)が形成される。   Referring to FIG. 21, in rectangular free magnetic layer 103, an easy axis (EA: Easy Axis) is formed in the length direction (left-right direction in FIG. 21), and the width direction (up-down direction in FIG. 21). A hard axis (HA) is formed on the surface.

ビット線BLを流れるデータ書込電流によって発生するデータ書込磁界は、磁化容易軸(EA)に沿った方向を有する。一方、ライトワード線WWLを流れるデータ書込電流によって発生するデータ書込磁界は、磁化困難軸(HA)に沿った方向を有する。データ書込磁界の方向を上記とするために、たとえば長方形形状のメモリセルに対しては、ライトワード線WWLは長辺方向に沿って配置され、ビット線BLは短辺方向に沿って配置される。   The data write magnetic field generated by the data write current flowing through the bit line BL has a direction along the easy axis (EA). On the other hand, the data write magnetic field generated by the data write current flowing through the write word line WWL has a direction along the hard axis (HA). In order to set the direction of the data write magnetic field as described above, for example, for a rectangular memory cell, the write word line WWL is arranged along the long side direction, and the bit line BL is arranged along the short side direction. The

中央部付近の磁化容易軸領域107においては、磁化容易軸方向に印加された外部磁界に応答して、磁化方向が容易に反転する。一方、左右端の磁化困難軸領域108,109においては、磁化容易軸方向の外部磁界が印加されても、磁化方向は容易に反転しない。   In the easy axis region 107 near the center, the magnetization direction is easily reversed in response to an external magnetic field applied in the easy axis direction. On the other hand, in the hard magnetization axis regions 108 and 109 at the left and right ends, the magnetization direction is not easily reversed even when an external magnetic field in the easy magnetization axis direction is applied.

図22および図23には、磁化容易軸領域および磁化困難軸領域のそれぞれにおける磁化特性を説明するためのヒステリシス曲線が示される。   22 and 23 show hysteresis curves for explaining the magnetization characteristics in the easy axis region and the hard axis region, respectively.

図22を参照して、磁化容易軸領域107は、磁化容易軸方向の所定磁界+Hcよりも大きい+方向の磁界が印加された場合に+Mcに磁化され、所定磁界−Hcよりも大きい−方向の磁界が印加された場合に−Mcに磁化される。したがって、−Hc〜+Hcの範囲の所定レベル以下の磁界が印加される場合には磁化方向が変化せず、メモリセルとして望ましい特性を有する。   Referring to FIG. 22, the easy axis region 107 is magnetized to + Mc when a + direction magnetic field larger than a predetermined magnetic field + Hc in the easy axis direction is applied, and has a − direction larger than a predetermined magnetic field −Hc. When a magnetic field is applied, it is magnetized to -Mc. Therefore, when a magnetic field of a predetermined level or less in the range of −Hc to + Hc is applied, the magnetization direction does not change and the memory cell has desirable characteristics.

図23を参照して、磁化困難軸領域108,109は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、磁化困難軸領域は、磁化容易軸方向の磁界に応答して、磁化の方向および量が2値的に設定される磁化容易軸領域とは異なり、メモリセルとして望ましくない特性を有している。   Referring to FIG. 23, hard-magnetization axis regions 108 and 109 are not easily magnetized in response to a magnetic field in the easy-magnetization axis direction, and have a characteristic that the direction and amount of magnetization gradually change. Therefore, unlike the easy axis region where the direction and amount of magnetization are set in a binary manner in response to a magnetic field in the easy axis direction, the hard axis region has undesirable characteristics as a memory cell. Yes.

図24は、データ書込時における自由磁気層の磁化を説明する概念図である。
図24を参照して、メモリセルに対して安定的にデータを書込むためには、図24(a)もしくは(b)に示すように、自由磁気層の磁化容易軸領域107を磁化容易軸に沿った一方向に一様に磁化するとともに、磁化困難軸領域108,109を磁化困難容易軸に沿った一方向に一様に磁化する必要がある。
FIG. 24 is a conceptual diagram illustrating the magnetization of the free magnetic layer during data writing.
Referring to FIG. 24, in order to stably write data to the memory cell, as shown in FIG. 24 (a) or (b), the easy axis region 107 of the free magnetic layer is set to the easy axis. It is necessary to uniformly magnetize the hard magnetization axis regions 108 and 109 in one direction along the hard magnetization easy axis.

上述したように、コラム選択線CSLの活性化タイミングをライトワード線WWLよりも遅らせることによって、磁化困難軸に沿った方向のデータ書込磁界を発生させるデータ書込電流をライトワード線WWLに流して、磁化困難軸領域108,109における磁化方向を一方向(図24(a),(b)においては上向き)に揃えた後に、磁化容易軸に沿った方向のデータ書込磁界を発生させるデータ書込電流をビット線BLに供給することができる。この結果、図24(a),(b)に示すように、書込データのレベル対応する、磁化容易軸に沿った一方向に、磁化容易軸領域107を一様に磁化して、データ記憶に望ましい磁化状態を得ることができる。   As described above, by delaying the activation timing of the column selection line CSL from the write word line WWL, a data write current for generating a data write magnetic field in the direction along the hard axis is supplied to the write word line WWL. Thus, after aligning the magnetization directions in the hard magnetization axis regions 108 and 109 in one direction (upward in FIGS. 24A and 24B), data for generating a data write magnetic field in the direction along the easy magnetization axis A write current can be supplied to the bit line BL. As a result, as shown in FIGS. 24A and 24B, the easy magnetization axis region 107 is uniformly magnetized in one direction along the easy magnetization axis corresponding to the level of the write data, and the data is stored. A desirable magnetization state can be obtained.

これに対して、ライトワード線WWLとコラム選択線CSLとをほぼ同時に活性化、あるいはコラム選択線CSLをライトワード線WWLよりも早く活性化した場合には、自由磁気層が多安定状態に陥り、図24(c),(d),(e)に示すように、磁化の方向は、望ましい安定状態以外の不揃いな中間状態となってしまう。この結果、データ書込後における自由磁気層の磁化方向は、図24(a)もしくは(b)に示されるような、想定されている向きに揃わなくなる。したがって、データが書込まれたメモリセルにおいて、記憶データレベルの違いに応じた所望の電気抵抗差が確保できず、誤動作の原因となってMRAMデバイスの動作安定性が損なわれる。   On the other hand, when the write word line WWL and the column selection line CSL are activated almost simultaneously or when the column selection line CSL is activated earlier than the write word line WWL, the free magnetic layer falls into a multistable state. As shown in FIGS. 24C, 24D, and 24E, the magnetization direction becomes an irregular intermediate state other than the desirable stable state. As a result, the magnetization direction of the free magnetic layer after data writing does not align with the assumed direction as shown in FIG. 24 (a) or (b). Therefore, in a memory cell in which data is written, a desired difference in electrical resistance corresponding to the difference in the stored data level cannot be secured, causing a malfunction and impairing the operational stability of the MRAM device.

すなわち、実施の形態2に示すような、磁化困難軸方向に沿った磁界を発生させるデータ書込電流を流した後に、磁化容易軸方向に沿った磁界を発生させるデータ書込電流を流すように、データ書込電流の供給開始タイミングを段階的に設定することによって、メモリセルの磁気特性を考慮してデータ書込を安定的に実行できる。   That is, the data write current for generating the magnetic field along the easy axis is supplied after the data write current for generating the magnetic field along the hard axis is supplied as shown in the second embodiment. By setting the data write current supply start timing in stages, data writing can be stably performed in consideration of the magnetic characteristics of the memory cell.

また、選択列に対応するビット線に着目すれば、コラム選択クロック/CSの活性化タイミングをデータ読出時とデータ書込時とで切替えることで、データ書込動作が開始されてからデータ書込電流が流れるまでの時間(図19におけるts〜t3)は、データ読出動作が開始されてからセンス電流が流れるまでの時間(図19におけるts〜t0)よりも長く設定される。すなわち、データ書込時には意図的にデータ書込電流の供給タイミングを遅らせる一方で、データ読出時には最速のタイミングでセンス電流の供給を開始することによって、安定的なデータ書込と高速なデータ読出とを両立することができる。   Focusing on the bit line corresponding to the selected column, the data write operation is started after the data write operation is started by switching the activation timing of the column selection clock / CS between data read and data write. The time until the current flows (ts to t3 in FIG. 19) is set longer than the time from the start of the data read operation until the sense current flows (ts to t0 in FIG. 19). That is, the data write current supply timing is intentionally delayed at the time of data writing, while the supply of the sense current is started at the fastest timing at the time of data reading, thereby enabling stable data writing and high-speed data reading. Can be achieved.

なお、図16においては、図14に示した実施の形態1の変形例4に従う構成をべースとして、実施の形態2に従うデータ書込電流の供給を行なうための構成について説明したが、メモリアレイおよびデータ読出に間連する周辺回路の構成に依存することなく、実施の形態2に従う構成を適用することが可能である。   In FIG. 16, the configuration for supplying the data write current according to the second embodiment has been described based on the configuration according to the fourth modification of the first embodiment shown in FIG. The configuration according to the second embodiment can be applied without depending on the configuration of the peripheral circuit connected to the array and data reading.

[実施の形態3]
実施の形態3においては、データ書込電流を効率的に供給するための構成について説明する。
[Embodiment 3]
In the third embodiment, a configuration for efficiently supplying a data write current will be described.

図25は、メモリアレイ10およびその周辺回路の実施の形態3に従う構成を示す概念図である。   FIG. 25 is a conceptual diagram showing a configuration according to the third embodiment of memory array 10 and its peripheral circuits.

図25を参照して、n行×m列に配列されるメモリセルMCを有するメモリアレイ10において、メモリセル行にそれぞれ対応して、リードワード線RWL1,RWL2,…およびライトワード線WWL1,WWL2,…がそれぞれ設けられる。また、メモリセル列にそれぞれ対応して、ビット線BL1〜BLmおよびソース線SL1〜SLmがそれぞれ設けられる。   Referring to FIG. 25, in memory array 10 having memory cells MC arranged in n rows × m columns, read word lines RWL1, RWL2,... And write word lines WWL1, WWL2 correspond to the memory cell rows, respectively. ,... Are provided respectively. Bit lines BL1 to BLm and source lines SL1 to SLm are provided corresponding to the memory cell columns, respectively.

ワード線電流制御回路40は、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合する。   The word line current control circuit 40 couples each write word line WWL to the ground voltage VSS in a region opposite to the word line driver 30 across the memory array 10.

メモリアレイ10と隣接する領域に、リードワード線RWLおよびライトワード線WWLと同一方向に沿ってデータバスDBおよび/DBで構成されるデータバス対DBPが設けられる。   In a region adjacent to the memory array 10, a data bus pair DBP composed of data buses DB and / DB is provided along the same direction as the read word line RWL and the write word line WWL.

メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線CSL1〜CSLm、ライトコラム選択線WCSL1〜WCSLm、コラム選択ゲートCSG1〜CSGmおよびライトコラム選択ゲートWCSG1〜WCSGmが配置される。   Corresponding to each memory cell column, column selection lines CSL1 to CSLm, write column selection lines WCSL1 to WCSLm, column selection gates CSG1 to CSGm, and write column selection gates WCSG1 to WCSGm are arranged for executing column selection.

コラム選択ゲートCSG1〜CSGmと、ライトコラム選択ゲートWCSG1〜WCSGmとは、メモリアレイ10を挟んで互いに反対側の領域に配置される。   Column selection gates CSG1 to CSGm and write column selection gates WCSG1 to WCSGm are arranged in regions opposite to each other with memory array 10 interposed therebetween.

以下において、ライトコラム選択線、コラム選択ゲートおよびライトコラム選択ゲートを総括的に表現する場合には、符号WCSL、CSGおよびWCSGを用いてそれぞれ表記することとし、特定のライトコラム選択線、コラム選択ゲートおよびライトコラム選択ゲートを示す場合には、これらの符号に添字を付してWCSL1、CSG1およびWCSG1のように表記することとする。   In the following, when the write column selection line, the column selection gate, and the write column selection gate are collectively expressed, they are represented using the symbols WCSL, CSG, and WCSG, respectively, and a specific write column selection line, column selection When a gate and a write column selection gate are shown, a suffix is added to these symbols, and they are expressed as WCSL1, CSG1, and WCSG1.

データ書込時において、列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、コラム選択線CSL1〜CSLmおよびライトコラム選択線WCSL1〜WCSLmのうちの1本ずつをHレベルに活性化する。データ読出時においては、列選択結果に応じて、コラム選択線CSL1〜CSLmのうちの1本が活性化される。すなわち、データ読出時においては、列選択結果にかかわらず、ライトコラム選択線WCSL1〜WCSLmの各々は、非活性状態(Lレベル)に維持される。   At the time of data writing, column decoder 25 sets each of column selection lines CSL1 to CSLm and write column selection lines WCSL1 to WCSLm to H level according to the decoding result of column address CA, that is, the column selection result. Activate. At the time of data reading, one of column selection lines CSL1 to CSLm is activated according to the column selection result. That is, at the time of data reading, regardless of the column selection result, each of write column selection lines WCSL1 to WCSLm is maintained in an inactive state (L level).

対応するコラム選択線CSLが活性化された場合において、コラム選択ゲートCSGは、対応するビット線BLおよびソース線SLを、データバスDBおよび/DBと結合する。この結果、データバスDBおよび/DBは、選択列に対応するビット線BLおよびソース線SLとそれぞれ電気的に結合される。   When corresponding column selection line CSL is activated, column selection gate CSG couples corresponding bit line BL and source line SL to data buses DB and / DB. As a result, data buses DB and / DB are electrically coupled to bit line BL and source line SL corresponding to the selected column, respectively.

ライトコラム選択ゲートWCSGは、対応するライトコラム選択線WCSLが活性化された場合において、対応するビット線BLおよびソース線SLの一端同士を電気的に結合する。   Write column select gate WCSG electrically couples one end of corresponding bit line BL and source line SL when corresponding write column select line WCSL is activated.

データ書込時において、ワード線ドライバ30は、選択行に対応するライトワード線WWLを活性化して、データ書込電流を流す。さらに、データ書込回路51wは、データ書込電流を供給するために、データバスDBおよび/DBを、接地電圧VSSおよび電源電圧VDDの一方ずつに設定する。   At the time of data writing, word line driver 30 activates write word line WWL corresponding to the selected row and allows a data write current to flow. Further, data write circuit 51w sets data buses DB and / DB to one of ground voltage VSS and power supply voltage VDD in order to supply a data write current.

選択列において、ビット線BLおよびソース線SLは、コラム選択ゲートCSGによってデータバスDBおよび/DBと結合され、さらに、ビット線BLおよびソース線SLの一端同士は、ライトコラム選択ゲートWCSGによって結合される。   In the selected column, bit line BL and source line SL are coupled to data buses DB and / DB by column selection gate CSG, and one end of bit line BL and source line SL are coupled to each other by write column selection gate WCSG. The

この結果、データ書込回路51w〜データバスDB〜ビット線BL〜ライトコラム選択ゲートWCSG〜ソース線SL〜データバス/DB〜データ書込回路51wの往復電流パスを形成して、選択列に対応するビット線に対して、書込データレベルに応じた方向のデータ書込電流±Iwを流すことができる。   As a result, a reciprocal current path of data write circuit 51w to data bus DB to bit line BL to write column selection gate WCSG to source line SL to data bus / DB to data write circuit 51w is formed to correspond to the selected column. A data write current ± Iw in a direction corresponding to the write data level can be supplied to the bit line to be performed.

このように、データ書込時においては、選択列に対応するビット線BLおよびソース線SLには互いに逆方向の電流が流されるが、ビット線BLおよびソース線SLを流れる電流によってそれぞれ生じる磁界は、磁気トンネル接合部MTJにおいて、同一方向となるように、ビット線BLおよびソース線SLの配置は考慮される。   As described above, during data writing, currents in opposite directions flow in the bit line BL and the source line SL corresponding to the selected column, but the magnetic fields generated by the currents flowing in the bit line BL and the source line SL are respectively In the magnetic tunnel junction MTJ, the arrangement of the bit line BL and the source line SL is considered so as to be in the same direction.

図26は、図25に示されるビット線およびソース線の配置を示す構造図である。
図26を参照して、半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成されたソース線SLと結合される。
FIG. 26 is a structural diagram showing the arrangement of the bit lines and source lines shown in FIG.
Referring to FIG. 26, access transistor ATR is formed in p type region PAR on semiconductor main substrate SUB. Access transistor ATR has source / drain regions 110 and 120 which are n-type regions, and a gate 130. Source / drain region 110 is coupled to source line SL formed in first metal interconnection layer M1.

ビット線BLは、第2の金属配線層M2に形成され、磁気トンネル接合部MTJと結合される。ライトワード線WWLは、第3の金属配線層M3に形成される。ライトワード線WWLおよびビット線BLは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線BLおよびライトワード線WWLは金属配線を用いて形成される。   The bit line BL is formed in the second metal wiring layer M2, and is coupled to the magnetic tunnel junction MTJ. The write word line WWL is formed in the third metal wiring layer M3. The write word line WWL and the bit line BL need to pass a data write current for generating a magnetic field having a magnitude greater than a predetermined value during data writing. Therefore, the bit line BL and the write word line WWL are formed using metal wiring.

一方、リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート130と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。   On the other hand, the read word line RWL is provided to control the gate voltage of the access transistor ATR, and it is not necessary to actively flow a current. Therefore, from the viewpoint of increasing the degree of integration, the read word line RWL is formed using a polysilicon layer, a polycide structure, or the like in the same wiring layer as the gate 130 without newly providing an independent metal wiring layer.

アクセストランジスタATRのソース/ドレイン領域120は、コンタクトホールに形成された金属膜150、第1金属配線層M1およびバリアメタル140を介して、磁気トンネル接合部MTJと電気的に結合される。バリアメタル140は、磁気トンネル接合部MTJと金属配線との間を電気的に結合するために設けられる緩衝材である。   Source / drain region 120 of access transistor ATR is electrically coupled to magnetic tunnel junction MTJ through metal film 150 formed in the contact hole, first metal interconnection layer M1, and barrier metal 140. The barrier metal 140 is a cushioning material provided to electrically couple the magnetic tunnel junction MTJ and the metal wiring.

このように、ビット線BLおよびソース線SLは、異なる金属配線層を用いて、磁気トンネル接合部MTJを上下方向に挟むように形成される。したがって、データ書込時において、ビット線BLおよびソース線SLをそれぞれ流れる互いに逆方向の電流によって磁気トンネル接合部MTJに生じる磁界は、互いに強め合う方向に作用する。これにより、データ書込時において、ビット線BLを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。   As described above, the bit line BL and the source line SL are formed using different metal wiring layers so as to sandwich the magnetic tunnel junction MTJ in the vertical direction. Therefore, at the time of data writing, magnetic fields generated in the magnetic tunnel junction MTJ due to currents in opposite directions flowing through the bit line BL and the source line SL act in a mutually reinforcing direction. Thereby, the data write current flowing through bit line BL can be reduced during data writing. As a result, it is possible to reduce the power consumption during data writing, improve the reliability by reducing the bit line current density, and suppress the magnetic field noise for the adjacent cells.

再び図25を参照して、データ読出回路54rは、データバスDBに対応して設けられるデータ読出回路51rに加えて、データバス/DBに対応して設けられる、プリチャージトランジスタ59aおよび駆動トランジスタ59bとを有する。   Referring again to FIG. 25, data read circuit 54r includes a precharge transistor 59a and a drive transistor 59b provided corresponding to data bus / DB in addition to data read circuit 51r provided corresponding to data bus DB. And have.

データ読出回路51rの構成は、図3に示したとおりであるので、詳細な説明は繰り返さない。データ読出回路51rは、データ読出前にデータバスDBを電源電圧VDDにプリチャージする。データバス/DBも、データバスDBと同様のタイミングで、プリチャージトランジスタ59aによって電源電圧VDDにプリチャージされる。同様に、各ビット線BLも、データ読出前において、電源電圧VDDにプリチャージされる。   Since the configuration of data read circuit 51r is as shown in FIG. 3, detailed description will not be repeated. Data read circuit 51r precharges data bus DB to power supply voltage VDD before data read. Data bus / DB is also precharged to power supply voltage VDD by precharge transistor 59a at the same timing as data bus DB. Similarly, each bit line BL is also precharged to the power supply voltage VDD before data reading.

データ読出時には、プリチャージトランジスタ59aがオフする一方で、制御信号REに応答して駆動トランジスタ59bがオンする。また、各ライトコラム選択ゲートWCSGはオフされる。   At the time of data reading, the precharge transistor 59a is turned off, while the drive transistor 59b is turned on in response to the control signal RE. In addition, each write column selection gate WCSG is turned off.

選択列に対応するコラム選択ゲートCSGによって、データバスDBおよび/DBが、選択列のビット線BLおよびソース線SLと結合されると、ソース線SLが接地電圧VSSに駆動されて、選択メモリセルと結合されたデータバスDBには、図4に示したのと同様の電圧変化が生じる。この結果、実施の形態1と同様のデータ読出を実行することができる。   When data buses DB and / DB are coupled to bit line BL and source line SL of the selected column by column select gate CSG corresponding to the selected column, source line SL is driven to ground voltage VSS, and the selected memory cell is selected. A voltage change similar to that shown in FIG. 4 occurs in the data bus DB coupled to the. As a result, data reading similar to that of the first embodiment can be executed.

なお、データバスDBのプリチャージ電圧を接地電圧VSSとするともに、データ読出時に選択列のビット線BLおよびソース線SLを電源電圧VDDに駆動してデータ読出を実行することも可能である。この場合には、データ読出回路54rにおいて、データ読出回路51rに代えて図6に示したデータ読出回路52rを配置するとともに、プリチャージトランジスタ59aを接地電圧VSSとデータバス/DBとの間に配置し、さらに駆動トランジスタ59bを電源電圧VDDとデータバス/DBとの間に配置すればよい。この際には、プリチャージトランジスタ59aおよび駆動トランジスタ59bは、N型およびP型のMOSトランジスタを用いることが望ましい。   Note that the precharge voltage of the data bus DB can be set to the ground voltage VSS, and at the time of data reading, the bit line BL and the source line SL of the selected column can be driven to the power supply voltage VDD to execute data reading. In this case, in data read circuit 54r, data read circuit 52r shown in FIG. 6 is arranged in place of data read circuit 51r, and precharge transistor 59a is arranged between ground voltage VSS and data bus / DB. Further, the drive transistor 59b may be disposed between the power supply voltage VDD and the data bus / DB. In this case, it is desirable to use N-type and P-type MOS transistors for the precharge transistor 59a and the drive transistor 59b.

[実施の形態3の変形例1]
図27は、メモリアレイ10およびその周辺回路の実施の形態3の変形例1に従う構成を示す概念図である。
[Modification 1 of Embodiment 3]
FIG. 27 is a conceptual diagram showing a configuration according to the first modification of the third embodiment of the memory array 10 and its peripheral circuits.

図27を参照して、n行×m列に配列されるメモリセルMCを有するメモリアレイ10において、各メモリセル行に対応して、リードワード線RWL、ライトワード線WWLおよびソース線SLが設けられる。また、各メモリセル列に対応して、ビット線BLが設けられる。   Referring to FIG. 27, in memory array 10 having memory cells MC arranged in n rows × m columns, read word line RWL, write word line WWL, and source line SL are provided corresponding to each memory cell row. It is done. A bit line BL is provided corresponding to each memory cell column.

図27には、第1行と、第1、2およびm列とに対応する、ライトワード線WWL1、リードワード線RWL1、ソース線SL1と、ビット線BL1,BL2,BLmと、これらに対応する一部のメモリセルが代表的に示される。   In FIG. 27, the write word line WWL1, the read word line RWL1, the source line SL1, and the bit lines BL1, BL2, and BLm corresponding to the first row and the first, second, and m columns correspond to these. Some memory cells are typically shown.

各ソース線SLは、ワード線ドライバ30側の一端において、接地電圧VSSと結合される。また、各ソース線SLの他端は、同一行に対応するライトワード線WWLと、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において電気的に結合される。また、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合するためのワード線電流制御回路40の配置は省略される。   Each source line SL is coupled to the ground voltage VSS at one end on the word line driver 30 side. The other end of each source line SL is electrically coupled to a write word line WWL corresponding to the same row in a region opposite to the word line driver 30 across the memory array 10. Further, the arrangement of the word line current control circuit 40 for coupling each write word line WWL to the ground voltage VSS in the region opposite to the word line driver 30 across the memory array 10 is omitted.

データ書込時において、ワード線ドライバ30は、選択行に対応するライトワード線WWLをHレベル(電源電圧VDD)に活性化する。したがって、選択行において、ワード線ドライバ30〜ライトワード線WWL〜結合部(ワード線ドライバ30の反対側)〜ソース線SL〜接地電圧VSS(ワード線ドライバ30側)の往復電流パスを形成して、ライトワード線WWLに一定方向のデータ書込電流Ipが流される。   At the time of data writing, word line driver 30 activates write word line WWL corresponding to the selected row to H level (power supply voltage VDD). Therefore, in the selected row, a round-trip current path of word line driver 30 to write word line WWL to coupling portion (opposite side of word line driver 30) to source line SL to ground voltage VSS (word line driver 30 side) is formed. A data write current Ip in a fixed direction is supplied to the write word line WWL.

このように、データ書込時においては、選択行に対応するライトワード線WWLおよびソース線SLには互いに逆方向の電流が流されるが、ライトワード線WWLLおよびソース線SLを流れる電流によってそれぞれ生じる磁界は、磁気トンネル接合部MTJにおいて、同一方向となるように、ライトワード線WWLおよびソース線SLの配置は考慮される。   As described above, in data writing, currents in opposite directions flow through write word line WWL and source line SL corresponding to the selected row, but are generated by currents flowing through write word line WWLL and source line SL, respectively. The arrangement of the write word line WWL and the source line SL is considered so that the magnetic field is in the same direction at the magnetic tunnel junction MTJ.

図28は、図27に示されるライトワード線およびソース線の配置を示す構造図である。   FIG. 28 is a structural diagram showing the arrangement of the write word lines and source lines shown in FIG.

図28を参照して、アクセストランジスタATR、磁気トンネル接合部MTJ,ソース線SL、ビット線BL、ライトワード線WWLおよびリードワード線RWLは、図26と同様に配置される。したがって、ライトワード線WWLおよびソース線SLは、異なる金属配線層を用いて、磁気トンネル接合部MTJを上下方向に挟むように形成される。   Referring to FIG. 28, access transistor ATR, magnetic tunnel junction MTJ, source line SL, bit line BL, write word line WWL, and read word line RWL are arranged similarly to FIG. Therefore, the write word line WWL and the source line SL are formed using different metal wiring layers so as to sandwich the magnetic tunnel junction MTJ in the vertical direction.

この結果、データ書込時において、ライトワード線WWLおよびソース線SLをそれぞれ流れる互いに逆方向の電流によって磁気トンネル接合部MTJに生じる磁界は、互いに強め合う方向に作用する。これにより、データ書込時において、ライトワード線WWLを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。   As a result, at the time of data writing, magnetic fields generated in the magnetic tunnel junction MTJ due to currents in opposite directions flowing through the write word line WWL and the source line SL act in a mutually reinforcing direction. Thereby, the data write current flowing through the write word line WWL can be reduced during data writing. As a result, it is possible to reduce power consumption during data writing, improve reliability by reducing the write word line current density, and suppress magnetic field noise on adjacent cells.

再び図27を参照して、メモリアレイ10を挟んで互いに反対側の領域において、リードワード線RWLおよびライトワード線WWLと同一方向に沿って、データバスDBおよび/DBが設けられる。   Referring again to FIG. 27, data buses DB and / DB are provided along the same direction as read word line RWL and write word line WWL in regions opposite to each other across memory array 10.

コラム選択ゲートCSGは、データバスDBとビット線BLの各々との間に配置される。ライトコラム選択ゲートWCSGは、データバス/DBとビット線BLの各々との間に配置される。コラム選択ゲートCSGおよびライトコラム選択ゲートWCSGは、対応するコラム選択線CSLおよびライトコラム選択線WCSLの活性化にそれぞれ応答してオンする。   Column select gate CSG is arranged between data bus DB and each of bit lines BL. Write column select gate WCSG is arranged between data bus / DB and each bit line BL. Column selection gate CSG and write column selection gate WCSG are turned on in response to activation of corresponding column selection line CSL and write column selection line WCSL, respectively.

データ書込時において、選択列にビット線BLは、データバスDBおよび/DBの間に電気的に結合される。データ書込回路51wは、データ書込電流を供給するために、データバスDBおよび/DBを、接地電圧VSSおよび電源電圧VDDの一方ずつに設定する。この結果、選択列に対応するビット線に対して、書込データレベルに応じた方向のデータ書込電流±Iwを流すことができる。   In data writing, bit line BL in the selected column is electrically coupled between data buses DB and / DB. Data write circuit 51w sets data buses DB and / DB to one of ground voltage VSS and power supply voltage VDD to supply a data write current. As a result, a data write current ± Iw in a direction corresponding to the write data level can be supplied to the bit line corresponding to the selected column.

データ読出回路55rは、データバスDBの電圧変化に基づいて読出データDOUTを生成する。   Data read circuit 55r generates read data DOUT based on the voltage change of data bus DB.

図29は、データ読出回路55rの構成を示す回路図である。
図29を参照して、データ読出回路55rは、データ読出時において活性化される制御信号REに応答して動作する。
FIG. 29 is a circuit diagram showing a configuration of data read circuit 55r.
Referring to FIG. 29, data read circuit 55r operates in response to control signal RE activated at the time of data reading.

データ読出回路55rは、電源電圧VDDを受けてノードNs1およびNs2に一定電流をそれぞれ供給するための電流源161および162と、ノードNs1とデータバスDBとの間に電気的に結合されるN型MOSトランジスタ163と、ノードNs2と接地電圧VSSとの間に直列に結合される、N型MOSトランジスタ164および抵抗168と、ノードNs1およびNs2の間の電圧レベル差を増幅して読出データDOUTを出力する増幅器165とを有する。   Data read circuit 55r receives power supply voltage VDD and is electrically coupled between current sources 161 and 162 for supplying a constant current to nodes Ns1 and Ns2, respectively, and node Ns1 and data bus DB. Amplifies the voltage level difference between MOS transistor 163, N-type MOS transistor 164 and resistor 168, and nodes Ns1 and Ns2 coupled in series between node Ns2 and ground voltage VSS, and outputs read data DOUT And an amplifier 165.

トランジスタ163および164のゲートには、所定電圧Vrが与えられる。電流源161および162の供給電流量および所定電圧Vrは、センス電流Isの設計値に応じて設定される。抵抗166および167は、ノードNs1およびNs2を接地電圧VSSにプルダウンするために設けられる。   A predetermined voltage Vr is applied to the gates of the transistors 163 and 164. The amount of current supplied to current sources 161 and 162 and predetermined voltage Vr are set according to the design value of sense current Is. Resistors 166 and 167 are provided to pull down the nodes Ns1 and Ns2 to the ground voltage VSS.

このような構成とすることにより、データ読出回路55rは、データ読出時において、データバスDBに一定のセンス電流Isを供給する。データ読出時においては、各ライトコラム選択ゲートWCSGはオフされるので、データ読出回路55rと接地電圧VSSとの間に形成される、データ読出回路55r〜データバスDB〜コラム選択ゲートCSG〜ビット線BL〜選択メモリセル〜ソース線SL〜接地電圧VSSの電流パスにセンス電流Isが流される。   With such a configuration, data read circuit 55r supplies a constant sense current Is to data bus DB during data read. At the time of data read, each write column select gate WCSG is turned off, so that data read circuit 55r, data bus DB, column select gate CSG, bit line formed between data read circuit 55r and ground voltage VSS are provided. A sense current Is is passed through a current path of BL, selected memory cell, source line SL, and ground voltage VSS.

これに応じて、選択メモリセルの記憶データレベルに応じて発生するビット線BLの電圧変化を、ノードNs1に伝達することができる。抵抗168の電気抵抗値Rrefを、図8し示したダミー抵抗MTJdと同様に設計することによって、参照電圧VREFをノードNs2に生成することができる。   In response, the voltage change of the bit line BL generated according to the storage data level of the selected memory cell can be transmitted to the node Ns1. The reference voltage VREF can be generated at the node Ns2 by designing the electric resistance value Rref of the resistor 168 in the same manner as the dummy resistor MTJd shown in FIG.

したがって、データ読出回路55rは、ノードNs1およびNs2の電圧差を増幅することによって、選択メモリセルの記憶データレベルを読出すことができる。   Therefore, data read circuit 55r can read the stored data level of the selected memory cell by amplifying the voltage difference between nodes Ns1 and Ns2.

[実施の形態3の変形例2]
図30は、メモリアレイ10およびその周辺回路の実施の形態3の変形例2に従う構成を示す概念図である。
[Modification 2 of Embodiment 3]
FIG. 30 is a conceptual diagram showing a configuration according to the second modification of the third embodiment of the memory array 10 and its peripheral circuits.

図30を参照して、実施の形態3の変形例2に従う構成においては、ライトワード線WWLによって、データ読出時におけるソース線SLの機能が兼ねられる。ライトワード線WWLの各々は、ワード線電流制御回路40によって、接地電圧VSSと結合される。また、ワード線ドライバ30は、データ読出時において、各ライトワード線WWLの一端側を接地電圧VSSと結合して、それらの非活性状態(Lレベル)を維持する。   Referring to FIG. 30, in the configuration according to the second modification of the third embodiment, write word line WWL also serves as the function of source line SL during data reading. Each of write word lines WWL is coupled to ground voltage VSS by word line current control circuit 40. Further, at the time of data reading, word line driver 30 couples one end side of each write word line WWL to ground voltage VSS and maintains their inactive state (L level).

したがって、ソース線SLの配置を省略しても、選択行に属するメモリセルをビット線BL1〜BLmのそれぞれと接地電圧VSSとの間に電気的に結合して、図27と同様のデータ読出を実行することができる。この結果、配線数の削減によって、デバイスの小型化および製造プロセスの簡易化が図られる。   Therefore, even if the arrangement of source line SL is omitted, memory cells belonging to the selected row are electrically coupled between each of bit lines BL1 to BLm and ground voltage VSS to perform data reading similar to FIG. Can be executed. As a result, by reducing the number of wirings, the device can be reduced in size and the manufacturing process can be simplified.

データ書込時においては、ワード線ドライバ30は、図25の場合と同様に、ライトワード線WWLの一端側を電源電圧VDDと結合して活性化する。活性化されたライトワード線WWLには、ワード線ドライバ30からワード線電流制御回路40に向かう方向にデータ書込電流が流される。   At the time of data writing, the word line driver 30 is activated by coupling one end side of the write word line WWL to the power supply voltage VDD as in the case of FIG. A data write current flows in the direction from the word line driver 30 toward the word line current control circuit 40 through the activated write word line WWL.

ビット線BLに対するデータ書込電流の供給は、図27と同様に配置された、データ書込回路51w、コラム選択ゲートCSG、ライトコラム選択ゲートWCSGおよびデータバスDB,/DBによって、実施の形態3の変形例1と同様に実行される。   The data write current is supplied to bit line BL by data write circuit 51w, column select gate CSG, write column select gate WCSG and data buses DB, / DB arranged in the same manner as in FIG. This is executed in the same manner as in the first modification.

[実施の形態3の変形例3]
図31は、メモリアレイ10およびその周辺回路の実施の形態3の変形例3に従う構成を示す概念図である。
[Modification 3 of Embodiment 3]
FIG. 31 is a conceptual diagram showing a configuration according to the third modification of the third embodiment of the memory array 10 and its peripheral circuits.

図31を参照して、実施の形態3の変形例3に従う構成においては、図30に示した構成に加えて、各ライトワード線WWLに対応して、複数の他のライトワード線との間に結合される、ライトワード線結合スイッチが配置される。   Referring to FIG. 31, in the configuration according to the third modification of the third embodiment, in addition to the configuration shown in FIG. 30, a space between a plurality of other write word lines corresponding to each write word line WWL. A write word line coupling switch coupled to is arranged.

図31に示す構成においては、一例として、隣接する2本のライトワード線WWLの間ごとにライトワード線結合スイッチが配置される。すなわち、代表的に例示される第j行目のライトワード線WWLjに対しては、隣接するライトワード線WWLj−1およびWWLj+1との間に、ライトワード線結合スイッチ210−jおよび210−(j+1)が配置される。   In the configuration shown in FIG. 31, as an example, a write word line coupling switch is arranged between two adjacent write word lines WWL. That is, for the write word line WWLj in the j-th row, which is typically exemplified, the write word line coupling switches 210-j and 210- (j + 1) between the adjacent write word lines WWLj−1 and WWLj + 1. ) Is arranged.

さらに、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合するためのワード線電流制御回路40の配置は省略される。   Furthermore, the arrangement of the word line current control circuit 40 for coupling each write word line WWL to the ground voltage VSS is omitted in a region opposite to the word line driver 30 across the memory array 10.

各ライトワード線結合スイッチは、自らが結合される2本のライトワード線のうちのいずれか一方が選択行に相当する場合にオンする。たとえば、ライトワード線結合スイッチ210−jは、論理ゲート212−jの出力がHレベルとなった場合にオンする。論理ゲート212−jは、第(j−1)行および第j行が、データ書込時に選択された場合にそれぞれ活性化(Hレベル)されるライトロウデコード信号WRDj−1およびWRDjの間のOR論理演算結果を出力する。   Each write word line coupling switch is turned on when either one of the two write word lines coupled to itself corresponds to the selected row. For example, the write word line coupling switch 210-j is turned on when the output of the logic gate 212-j becomes H level. Logic gate 212-j is activated between write row decode signals WRDj-1 and WRDj that are activated (H level), respectively, when the (j-1) th and jth rows are selected during data writing. The OR logic operation result is output.

この結果、ライトワード線結合スイッチ210−jは、データ書込時に第(j−1)行もしくは第j行が選択されたときに、ライトワード線WWLjとWWLj−1とを電気的に結合する。互いに隣接する2本ずつのライトワード線WWLの間に、同様のライトワード線結合スイッチが配置される。   As a result, write word line coupling switch 210-j electrically couples write word lines WWLj and WWLj-1 when the (j-1) th or jth row is selected during data writing. . Similar write word line coupling switches are arranged between two adjacent write word lines WWL.

したがって、たとえば第j行がデータ書込時に選択された場合には、ライトワード線WWLjは、ライトワード線WWLj−1およびWWLj+1と電気的に結合される。選択行に対応するライトワード線WWLjは、ワード線ドライバ30によって活性化されて、その一端側が電源電圧VDDと結合される。一方、ライトワード線WWLj−1およびWWLj+1は、非選択行に対応しているので、それぞれの一端側は、ワード線ドライバ30によって接地電圧VSSと結合される。。   Therefore, for example, when the j-th row is selected during data writing, write word line WWLj is electrically coupled to write word lines WWLj−1 and WWLj + 1. Write word line WWLj corresponding to the selected row is activated by word line driver 30, and one end thereof is coupled to power supply voltage VDD. On the other hand, write word lines WWLj−1 and WWLj + 1 correspond to non-selected rows, so that one end side of each is coupled to ground voltage VSS by word line driver 30. .

したがって、選択行のライトワード線WWLjを流れるデータ書込電流Ipのリターンパスを、非選択行のライトワード線WWLj−1およびWWLj+1を用いて形成することができる。すなわち、非選択行のライトワード線WWLj−1およびWWLj+1の各々には、−Ip/2ずつのリターン電流が流される。   Therefore, a return path for data write current Ip flowing through write word line WWLj in the selected row can be formed using write word lines WWLj−1 and WWLj + 1 in the unselected row. That is, a return current of −Ip / 2 flows through each of the write word lines WWLj−1 and WWLj + 1 in the non-selected row.

このように、選択行に対応するライトワード線と、非選択行に対応する複数本のワード線とを、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域で電気的に結合することによって、データ書込電流Ipのリターンパスを形成する。このとき、非選択行のライトワード線によって、選択メモリセルに印加される磁界は、図27においてソース線SLによって生じる磁界と同様に、選択行のライトワード線によって選択メモリセルに印加される磁界と強め合う。反対に、非選択行のメモリセルにおいては、選択行および非選択行にそれぞれ対応するライトワード線によって印加される磁界同士は、互いに打ち消し合う。   In this manner, the write word line corresponding to the selected row and the plurality of word lines corresponding to the non-selected row are electrically coupled in the region opposite to the word line driver 30 with the memory array 10 interposed therebetween. Thus, a return path for the data write current Ip is formed. At this time, the magnetic field applied to the selected memory cell by the write word line of the non-selected row is similar to the magnetic field generated by the source line SL in FIG. 27, and the magnetic field applied to the selected memory cell by the write word line of the selected row. Reinforce each other. On the contrary, in the memory cells in the non-selected rows, the magnetic fields applied by the write word lines corresponding to the selected row and the non-selected row cancel each other.

この結果、データ書込時において、ライトワード線WWLを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。   As a result, the data write current flowing through write word line WWL can be reduced during data writing. As a result, it is possible to reduce power consumption during data writing, improve reliability by reducing the write word line current density, and suppress magnetic field noise on adjacent cells.

また、非選択のライトワード線WWLを複数本用いて、データ書込電流Ipのリターンパスを形成することによって、非選択行のライトワード線WWLの各々に流れるリターン電流を、対応する非選択行のメモリセルに対して誤ったデータ書込を行なうことがないレベルに抑制することができる。   Further, by using a plurality of non-selected write word lines WWL to form a return path for the data write current Ip, the return current flowing through each of the write word lines WWL in the non-selected row is changed to the corresponding non-selected row. The memory cell can be suppressed to a level at which erroneous data writing is not performed.

なお、図31においては、各ライトワード線WWLに対して、隣接する2本のライトワード線のそれぞれとの間にライトワード線結合スイッチを結合する構成を例示したが、ライトワード線結合スイッチは、他の任意のライトワード線WWLとの間に配置することができる。   In FIG. 31, the configuration in which the write word line coupling switch is coupled to each of the two adjacent write word lines for each write word line WWL is illustrated. , And any other write word line WWL.

[実施の形態3の変形例4]
図32は、メモリアレイ10およびその周辺回路の実施の形態3の変形例4に従う構成を示す概念図である。
[Modification 4 of Embodiment 3]
FIG. 32 is a conceptual diagram showing a configuration according to the fourth modification of the third embodiment of the memory array 10 and its peripheral circuits.

図32を参照して、実施の形態3の変形例4に従う構成においては、ライトワード線WWLおよびソース線SLが独立に配置される構成が示される。ソース線SLは、メモリセル行にそれぞれ対応して配置され、ワード線ドライバ30側の一端が接地電圧VSSと結合される。   Referring to FIG. 32, the configuration according to the fourth modification of the third embodiment shows a configuration in which write word line WWL and source line SL are independently arranged. Source line SL is arranged corresponding to each memory cell row, and one end on the side of word line driver 30 is coupled to ground voltage VSS.

さらに、ライトワード線結合スイッチは、各ライトワード線WWLに対応して、他の行に属する少なくとも1本のソース線SLとの間に配置される。ライトワード線結合スイッチは、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域に配置される。   Further, the write word line coupling switch is arranged between at least one source line SL belonging to another row corresponding to each write word line WWL. The write word line coupling switch is arranged in a region opposite to the word line driver 30 across the memory array 10.

図32においては、一例として、各ライトワード線WWLに対応して、隣接する2つの行にそれぞれ対応する2本のソース線SLとの間にライトワード線結合スイッチが配置される。すなわち、代表的に例示される第j行目のライトワード線WWLjに対しては、隣接するメモリセル行のソース線SLj−1およびSLj+1との間に、それぞれ電気的に結合されるライトワード線結合スイッチ220−jおよび221−jが配置される。   In FIG. 32, as an example, a write word line coupling switch is arranged between two source lines SL corresponding to two adjacent rows corresponding to each write word line WWL. That is, for the j-th write word line WWLj as a representative example, the write word lines electrically coupled between the source lines SLj−1 and SLj + 1 of the adjacent memory cell rows, respectively. Coupling switches 220-j and 221-j are arranged.

さらに、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合するためのワード線電流制御回路40の配置は省略される。   Furthermore, the arrangement of the word line current control circuit 40 for coupling each write word line WWL to the ground voltage VSS is omitted in a region opposite to the word line driver 30 across the memory array 10.

各ライトワード線結合スイッチは、対応するライトワード線WWLが選択される場合にオンする。たとえば、ライトワード線結合スイッチ220−jおよび221−jは、ライトロウデコード信号WRDjの活性化に応答してオンする。他のライトワード線WWLの各々に対しても、同様のライトワード線結合スイッチが配置される。   Each write word line coupling switch is turned on when the corresponding write word line WWL is selected. For example, write word line coupling switches 220-j and 221-j are turned on in response to activation of write row decode signal WRDj. A similar write word line coupling switch is arranged for each of the other write word lines WWL.

したがって、たとえば第j行がデータ書込時に選択された場合には、ライトワード線WWLjは、ソース線SLj−1およびSLj+1と電気的に結合される。選択行に対応するライトワード線WWLjは、ワード線ドライバ30によって活性化されて、その一端側が電源電圧VDDと結合される。一方、ソース線SLj−1およびSLj+1は、ワード線ドライバ30側の一端が接地電圧VSSと結合されている。   Therefore, for example, when the j-th row is selected at the time of data writing, write word line WWLj is electrically coupled to source lines SLj−1 and SLj + 1. Write word line WWLj corresponding to the selected row is activated by word line driver 30, and one end thereof is coupled to power supply voltage VDD. On the other hand, one end of source lines SLj−1 and SLj + 1 on the side of word line driver 30 is coupled to ground voltage VSS.

したがって、選択行のライトワード線WWLjを流れるデータ書込電流Ipのリターンパスを、他のメモリセル行に対応するソース線SLj−1およびSLj+1を用いて形成することができる。すなわち、ソース線SLj−1およびSLj+1の各々には、−Ip/2ずつのリターン電流が流される。   Therefore, a return path for data write current Ip flowing through write word line WWLj of the selected row can be formed using source lines SLj−1 and SLj + 1 corresponding to other memory cell rows. That is, a return current of −Ip / 2 flows through each of source lines SLj−1 and SLj + 1.

このように、選択行に対応するライトワード線と、非選択行に対応する複数本のソース線とを、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域で電気的に結合することによって、データ書込電流Ipのリターンパスを形成する。このとき、非選択行に対応するソース線によって選択メモリセルに印加される磁界は、選択行のライトワード線によって選択メモリセルに印加される磁界と強め合う。反対に、非選択行のメモリセルにおいては、選択行のライトワード線および当該非選択行のソース線によってそれぞれ印加される磁界同士は、互いに打ち消し合う。   In this way, the write word line corresponding to the selected row and the plurality of source lines corresponding to the non-selected row are electrically coupled in the region opposite to the word line driver 30 across the memory array 10. Thus, a return path for the data write current Ip is formed. At this time, the magnetic field applied to the selected memory cell by the source line corresponding to the unselected row strengthens the magnetic field applied to the selected memory cell by the write word line of the selected row. On the contrary, in the memory cells of the non-selected row, the magnetic fields applied by the write word line of the selected row and the source line of the non-selected row cancel each other.

この結果、実施の形態3の変形例3と同様に、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。   As a result, similar to the third modification of the third embodiment, it is possible to reduce the power consumption during data writing, improve the reliability by reducing the write word line current density, and suppress the magnetic field noise on the adjacent cells. .

また、他のメモリセル行に対応するソース線SLを複数本用いて、データ書込電流Ipのリターンパスを形成することにより、ソース線SLの各々を流れるリターン電流を、対応する非選択行のメモリセルに対して誤ったデータ書込を行なうことがないレベルに抑制することができる。   Also, by using a plurality of source lines SL corresponding to other memory cell rows to form a return path for data write current Ip, the return current flowing through each of the source lines SL is changed to the corresponding non-selected row. It can be suppressed to a level that prevents erroneous data writing to the memory cell.

なお、図32においては、各ライトワード線WWLに対して、隣接行のソース線のそれぞれとの間にライトワード線結合スイッチを結合する構成を例示したが、ライトワード線結合スイッチは、他の任意のソース線SLとの間に配置することができる。   In FIG. 32, a configuration in which a write word line coupling switch is coupled to each write word line WWL between each of the adjacent source lines is illustrated. It can be placed between any source line SL.

[実施の形態4]
実施の形態4においては、ダミーメモリセルを用いたデータ読出において消費電力を低減する構成について説明する。
[Embodiment 4]
In the fourth embodiment, a configuration for reducing power consumption in data reading using a dummy memory cell will be described.

図33は、メモリアレイ10およびその周辺回路の実施の形態4に従う構成を示す概念図である。図33においては、データ読出に関連する構成が主に示される。   FIG. 33 is a conceptual diagram showing a configuration according to the fourth embodiment of the memory array 10 and its peripheral circuits. FIG. 33 mainly shows a configuration related to data reading.

図33を参照して、メモリアレイ10においては、各メモリセル行に対応してリードワード線RWLおよびライトワード線WWLが配置され、各メモリセル列に対応して、ビット線BLおよび/BLが配置される。各メモリセルMCは、対応するリードワード線RWLが活性化された場合に、アクセストランジスタATRのオンに応答して、対応するビット線BLと接地電圧VSSとの間に電気的に結合される。   Referring to FIG. 33, in memory array 10, read word line RWL and write word line WWL are arranged corresponding to each memory cell row, and bit lines BL and / BL are arranged corresponding to each memory cell column. Be placed. Each memory cell MC is electrically coupled between the corresponding bit line BL and the ground voltage VSS in response to the access transistor ATR being turned on when the corresponding read word line RWL is activated.

図33には、第1行および第2行と、第1、2、3およびm列とに対応する、ライトワード線WWL1,WWL2、リードワード線RWL1,RWL2およびビット線BL1,BL2,BL3,BLmおよびこれらに対応するメモリセルの一部が代表的に示される。   FIG. 33 shows write word lines WWL1, WWL2, read word lines RWL1, RWL2 and bit lines BL1, BL2, BL3, corresponding to the first and second rows and the first, second, third and m columns. BLm and some of the memory cells corresponding to them are typically shown.

メモリアレイ10と隣接する領域に、リードワード線RWLおよびライトワード線WWLと同一方向に沿って、データバス対を構成するデータバスDBおよび/DBが配置される。   Data buses DB and / DB constituting a data bus pair are arranged in the region adjacent to memory array 10 along the same direction as read word line RWL and write word line WWL.

メモリセル列にそれぞれ対応して、コラム選択ゲートCSG1〜CSGmがそれぞれ配置される。各コラム選択ゲートCSGは、対応するコラム選択線CSLの活性化に応答してオンして、対応するビット線BLおよび/BLとデータバスDBおよび/DBとをそれぞれ電気的に結合する。この結果、データ読出時において、選択メモリセルは、データバスDBと接地電圧VSSとの間に電気的に結合される。   Corresponding to the memory cell columns, column selection gates CSG1 to CSGm are arranged, respectively. Each column select gate CSG is turned on in response to activation of corresponding column select line CSL to electrically couple corresponding bit lines BL and / BL and data buses DB and / DB, respectively. As a result, at the time of data reading, the selected memory cell is electrically coupled between data bus DB and ground voltage VSS.

さらに、メモリセル列にそれぞれ対応するm個のダミーメモリセルDMCが配置される。各ダミーメモリセルDMCの構成は、図8と同様であるので詳細な説明は繰り返さない。対応するコラム選択線CSLの活性化に応答して、ダミーアクセストランジスタATRdはオンする。ダミーアクセストランジスタATRdがオンしたダミーメモリセルは活性化されて、データバス/DBと接地電圧VSSとの間に電気的に結合される。   Further, m dummy memory cells DMC respectively corresponding to the memory cell columns are arranged. Since the configuration of each dummy memory cell DMC is the same as that of FIG. 8, detailed description will not be repeated. In response to activation of the corresponding column selection line CSL, the dummy access transistor ATRd is turned on. The dummy memory cell in which dummy access transistor ATRd is turned on is activated and electrically coupled between data bus / DB and ground voltage VSS.

したがって、データ読出時において、選択列に対応するダミーメモリセルDMCのみが活性化される。この結果、非選択列に対応するビット線/BLには充放電電流が生じないので、データ読出動作の低消費電力化を図ることができる。   Therefore, at the time of data reading, only dummy memory cell DMC corresponding to the selected column is activated. As a result, since no charge / discharge current is generated in the bit line / BL corresponding to the non-selected column, the power consumption of the data read operation can be reduced.

データ読出回路56rは、選択メモリセルと電気的に結合されたデータバスDBおよびダミーメモリセルDMCと電気的に結合されたデータバス/DBの電圧差を検知して、読出データDOUTを生成する。   Data read circuit 56r detects a voltage difference between data bus DB electrically coupled to the selected memory cell and data bus / DB electrically coupled to dummy memory cell DMC, and generates read data DOUT.

図34は、データ読出回路56rの構成を示す回路図である。
図34を参照して、データ読出回路56rは、図9に示したデータ読出回路53rの構成に加えて、駆動トランジスタDTaおよびDTbをさらに含む。その他の部分の構成は、データ読出回路56rと同様であるので、詳細な説明は繰り返さない。
FIG. 34 is a circuit diagram showing a configuration of data read circuit 56r.
Referring to FIG. 34, data read circuit 56r further includes drive transistors DTa and DTb in addition to the configuration of data read circuit 53r shown in FIG. Since the configuration of other parts is similar to that of data read circuit 56r, detailed description will not be repeated.

駆動トランジスタDTaおよびDTbは、電源電圧VDDとデータバスDBおよび/DBとの間に、それぞれ電気的に結合される。駆動トランジスタDTaおよびDTbは、データ読出時にLレベルに活性化される制御信号/REに応答してオン・オフする。したがって、データ読出時において、データバスDBおよび/DBの各々は、電源電圧VDDによって駆動される。   Drive transistors DTa and DTb are electrically coupled between power supply voltage VDD and data buses DB and / DB, respectively. Drive transistors DTa and DTb are turned on / off in response to control signal / RE activated to L level during data reading. Therefore, at the time of data reading, each of data buses DB and / DB is driven by power supply voltage VDD.

図35は、実施の形態4に従うデータ読出動作を説明するタイミングチャートである。
図35を参照して、データ読出前において、ビット線BL、/BLおよびデータバスDB,/DBは、接地電圧VSSにプリチャージされる。なお、各メモリセルにおいて、アクセストランジスタATRのソース側電圧は、接地電圧VSSに固定されている。
FIG. 35 is a timing chart illustrating a data read operation according to the fourth embodiment.
Referring to FIG. 35, before data reading, bit lines BL, / BL and data buses DB, / DB are precharged to ground voltage VSS. In each memory cell, the source side voltage of the access transistor ATR is fixed to the ground voltage VSS.

時刻t0においてデータ読出動作が開始されて、選択メモリセルに対応するリードワード線RWLiおよびコラム選択線CSLjが活性化される。これに応答して、選択メモリセルおよび選択列に対応するダミーメモリセルは、データバスDBおよび/DBと接地電圧VSSとの間に,それぞれ電気的に結合される。   At time t0, a data read operation is started, and read word line RWLi and column select line CSLj corresponding to the selected memory cell are activated. In response, dummy memory cells corresponding to the selected memory cell and the selected column are electrically coupled between data buses DB and / DB and ground voltage VSS, respectively.

したがって、データ読出回路56rによって電源電圧VDDに駆動されるデータバスDBおよび/DBと、選択メモリセルおよびダミーメモリセルDMCをそれぞれ介して電気的に結合される接地電圧VSSとの間に、センス電流(データ読出電流)が流される。   Therefore, a sense current is generated between data buses DB and / DB driven to power supply voltage VDD by data read circuit 56r and ground voltage VSS electrically coupled via selected memory cell and dummy memory cell DMC, respectively. (Data read current) flows.

この結果、電気的に結合されたメモリセルもしくはダミーメモリセルの電気抵抗値に応じた電圧変化がビット線BL,/BLおよびデータバスDB、/DBに生じる。したがって、実施の形態1の変形例2の場合と同様に、所定の時刻t1において、トリガパルスφrに応答して、データバスDBおよび/DBの電圧差を検知増幅することによって、選択メモリセルの記憶データを読出すことができる。   As a result, a voltage change corresponding to the electric resistance value of the electrically coupled memory cell or dummy memory cell occurs in the bit lines BL and / BL and the data buses DB and / DB. Therefore, in the same manner as in the second modification of the first embodiment, the voltage difference between the data buses DB and / DB is detected and amplified in response to the trigger pulse φr at a predetermined time t1, thereby Stored data can be read.

したがって、ダミーメモリセルにおける消費電力を抑制した上で、信号マージンの大きいデータ読出を実行できる。なお、ビット線BL,/BLおよびデータバスDB、/DBを電源電圧で駆動するので、データバスDBおよび/DBが収束する電圧は互いに異なる。したがって、これらの収束した電圧同士を比較して、すなわちトリガパルスφrの活性化タイミングを、データバスDBおよび/DBの電圧の収束後に設定すれば、さらにデータ読出を安定化できる。   Therefore, data reading with a large signal margin can be executed while suppressing power consumption in the dummy memory cell. Since the bit lines BL and / BL and the data buses DB and / DB are driven by the power supply voltage, the voltages at which the data buses DB and / DB converge are different from each other. Therefore, comparing these converged voltages, that is, if the activation timing of trigger pulse φr is set after the voltage of data buses DB and / DB is converged, data reading can be further stabilized.

また、ダミーメモリセルDMCを用いてデータ読出を正確に実行するためには、データ読出回路56rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値が同様の値となるように、データバスDB,/DB、ビット線BL,/BLを設計する必要がある。   In order to accurately perform data reading using dummy memory cell DMC, a first current path including a selected memory cell formed between data reading circuit 56r and ground voltage VSS, dummy memory It is necessary to design the data buses DB and / DB and the bit lines BL and / BL so that the electric resistance value with the second current path including the cell DMC becomes the same value.

[実施の形態4の変形例1]
実施の形態4の変形例1においては、折返し型ビット線構成におけるダミーメモリセルの配置が示される。
[Modification 1 of Embodiment 4]
In the first modification of the fourth embodiment, the arrangement of dummy memory cells in the folded bit line configuration is shown.

図36は、メモリアレイ10およびその周辺回路の実施の形態4の変形例1に従う構成を示す概念図である。   FIG. 36 is a conceptual diagram showing a configuration according to the first modification of the fourth embodiment of the memory array 10 and its peripheral circuits.

図36を参照して、実施の形態4の変形例1に従う構成においては、ビット線BLおよび/BLの各々は、折返し型ビット線構成に基いて配置される。各メモリセル列において、メモリセルMCは、1行おきにビット線BLおよび/BLの一方と接地電圧VSSとの間に設けられる。具体的には、各メモリセルは、奇数行でははビット線BLと接地電圧VSSとの間に設けられ、偶数行ではビット線/BLと接地電圧VSSとの間に設けられる。   Referring to FIG. 36, in the configuration according to the first modification of the fourth embodiment, each of bit lines BL and / BL is arranged based on the folded bit line configuration. In each memory cell column, memory cell MC is provided between one of bit lines BL and / BL and ground voltage VSS every other row. Specifically, each memory cell is provided between the bit line BL and the ground voltage VSS in the odd-numbered row, and is provided between the bit line / BL and the ground voltage VSS in the even-numbered row.

ダミーメモリセルDMCは、各メモリセル列ごとに2個ずつ配置される。各メモリセル列において、2個のダミーメモリセルは、ビット線BLおよび/BLと接地電圧VSSとの間に、それぞれ電気的に結合される。   Two dummy memory cells DMC are arranged for each memory cell column. In each memory cell column, two dummy memory cells are electrically coupled between bit lines BL and / BL and ground voltage VSS.

各メモリセル列に対応して、コラム選択線CSLに応答してオン・オフするコラム選択ゲートCSGが配置され、選択列対応するビット線BLおよび/BLは、データバスDBおよび/DBと電気的に結合される。   Corresponding to each memory cell column, column select gate CSG which is turned on / off in response to column select line CSL is arranged, and bit lines BL and / BL corresponding to the selected column are electrically connected to data buses DB and / DB. Combined with

さらに、メモリセル列にそれぞれ対応して、ダミーコラム選択ゲートCSGd1〜CSGdmが配置される。ダミーコラム選択ゲートCSGd1は、制御信号RA0とコラム選択線CSL1の電圧レベルのAND論理演算結果を出力する論理ゲートLG1と、制御信号/RA0とコラム選択線CSL1の電圧レベルのAND論理演算結果を出力する論理ゲートLG2とを有する。   Further, dummy column selection gates CSGd1 to CSGdm are arranged corresponding to the memory cell columns, respectively. The dummy column selection gate CSGd1 outputs a logic gate LG1 that outputs an AND logic operation result of the voltage level of the control signal RA0 and the column selection line CSL1, and outputs an AND logic operation result of the voltage level of the control signal / RA0 and the column selection line CSL1. Logic gate LG2.

制御信号RA0は、奇数行が選択された場合にHレベルに設定され、偶数行が選択された場合にLレベルに設定される。制御信号/RA0は、制御信号RA0と反対の信号レベルを有し、偶数行が選択された場合にHレベルに設定される。   Control signal RA0 is set to H level when an odd-numbered row is selected, and is set to L-level when an even-numbered row is selected. Control signal / RA0 has a signal level opposite to that of control signal RA0, and is set to H level when an even-numbered row is selected.

ビット線/BL1に対応するダミーメモリセル中のダミーアクセストランジスタATRdは、論理ゲートLG1の出力がHレベルに設定されたときにオンする。一方、ビット線BL1に対応するダミーメモリセル中のダミーアクセストランジスタATRdは、論理ゲートLG2の出力がHレベルに設定されたときにオンする。   Dummy access transistor ATRd in the dummy memory cell corresponding to bit line / BL1 is turned on when the output of logic gate LG1 is set to H level. On the other hand, the dummy access transistor ATRd in the dummy memory cell corresponding to the bit line BL1 is turned on when the output of the logic gate LG2 is set to the H level.

その他のダミーコラム選択ゲートCSGd2〜CSGdmも同様の構成を有する。
ダミーコラム選択ゲートCSGd1〜CSGdmの各々は、対応するメモリセル列が選択された場合において、奇数列が選択されているときには、対応するビット線/BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化し、偶数列が選択されているときには、対応するビット線BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化する。したがって、選択メモリセル列のみにおいて、ダミーメモリセルが活性化される。
The other dummy column selection gates CSGd2 to CSGdm have the same configuration.
Each of dummy column selection gates CSGd1 to CSGdm is a dummy provided between corresponding bit line / BL and ground voltage VSS when an odd column is selected when a corresponding memory cell column is selected. When the memory cell is activated and the even column is selected, the dummy memory cell provided between the corresponding bit line BL and the ground voltage VSS is activated. Therefore, the dummy memory cell is activated only in the selected memory cell column.

この結果、奇数行が選択されたときには、データバスDBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバス/DBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。   As a result, when an odd row is selected, the selected memory cell is electrically coupled between the data bus DB and the ground voltage VSS, while being selected between the data bus / DB and the ground voltage VSS. Dummy memory cell DMC is electrically coupled.

また、偶数行が選択されたときには、データバス/DBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバスDBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。データ読出回路56rは、データバスDBおよび/DBの電圧に基いて、実施の形態4と同様に読出データDOUTを生成する。   When an even row is selected, a selected memory cell is electrically coupled between data bus / DB and ground voltage VSS, while a dummy selected between data bus DB and ground voltage VSS is selected. Memory cell DMC is electrically coupled. Data read circuit 56r generates read data DOUT based on the voltages of data buses DB and / DB as in the fourth embodiment.

このような構成とすることにより、電気的なノイズ耐性が高い折返し型ビット線構成に基くデータ読出を、ダミーメモリセルによる消費電力を抑制した上で実行することができる。   With such a configuration, data reading based on a folded bit line configuration with high electrical noise resistance can be executed while suppressing power consumption by the dummy memory cells.

なお、実施の形態4およびその変形例1においても、実施の形態1と同様に、データバスDBおよび/DBを電源電圧VDDでプリチャージした後に、データ読出時において、データバスDBおよび/DBを電源電圧VDDと切離して、データ読出を実行することも可能である。この場合には、図3に示されるデータ読出回路51rにおいて、データバス/DBに対しても、データバスDBに対応するプリチャージトランジスタPTaおよびトランスファーゲートTGaが同様に配置された構成のデータ読出回路を、図33および図36中のデータ読出回路56rに代えて適用すればよい。このような構成とした場合には、データ読出時において、図4に示される、記憶データレベルがHレベルの場合におけるデータバスDBの電圧変化速度と、記憶データレベルがLレベルの場合におけるデータバスDBの電圧変化速度との中間的な速度で、ダミーメモリセルDMCと電気的に結合されたデータバス/DBの電圧は変化する。したがって、所定のタイミングにおいて、データバスDBおよび/DBの電圧を比較することによって、実施の形態1と同様のデータ読出が実行できる。   In the fourth embodiment and its modified example 1, as in the first embodiment, after data buses DB and / DB are precharged with power supply voltage VDD, data buses DB and / DB are set in the data read operation. It is also possible to execute data reading by disconnecting from the power supply voltage VDD. In this case, in data read circuit 51r shown in FIG. 3, a data read circuit having a configuration in which precharge transistor PTa and transfer gate TGa corresponding to data bus DB are similarly arranged for data bus / DB. May be applied in place of the data read circuit 56r in FIGS. In such a configuration, at the time of data reading, the voltage change rate of the data bus DB shown in FIG. 4 when the storage data level is H level and the data bus when the storage data level is L level shown in FIG. The voltage of the data bus / DB electrically coupled to the dummy memory cell DMC changes at a speed intermediate to the voltage change speed of DB. Therefore, data reading similar to that of the first embodiment can be executed by comparing the voltages of data buses DB and / DB at a predetermined timing.

[実施の形態4の変形例2]
実施の形態4の変形例2においては、開放型ビット線構成におけるダミーメモリセルの配置が示される。
[Modification 2 of Embodiment 4]
In the second modification of the fourth embodiment, the arrangement of dummy memory cells in the open bit line configuration is shown.

図37は、メモリアレイ10およびその周辺回路の実施の形態4の変形例2に従う構成を示す概念図である。   FIG. 37 is a conceptual diagram showing a configuration according to the second modification of the fourth embodiment of the memory array 10 and its peripheral circuits.

図37を参照して、メモリアレイ10は、図11の構成と同様に、2つのメモリマットMTaおよびMTbに分割される。メモリマットMTaにおいては、メモリセル行にそれぞれ対応してリードワード線RWL1a,RWL2a,…およびライトワード線WWL1a,WWL2a,…が配置される。同様に、メモリマットMTbにおいては、メモリセル行にそれぞれ対応してリードワード線RWL1b,RWL2b,…およびライトワード線WWL1b,WWL2b,…が配置される。各メモリセルMCは、対応するリードワード線RWLが活性化された場合に、アクセストランジスタATRのオンに応答して、対応するビット線BLと接地電圧VSSとの間に電気的に結合される。   Referring to FIG. 37, memory array 10 is divided into two memory mats MTa and MTb, similarly to the configuration of FIG. In memory mat MTa, read word lines RWL1a, RWL2a,... And write word lines WWL1a, WWL2a,. Similarly, in memory mat MTb, read word lines RWL1b, RWL2b,... And write word lines WWL1b, WWL2b,. Each memory cell MC is electrically coupled between the corresponding bit line BL and the ground voltage VSS in response to the access transistor ATR being turned on when the corresponding read word line RWL is activated.

メモリマットMTaおよびMTbのいずれか一方において、選択メモリセルが属する1つの選択行が指定され、データ読出時において選択行に対応するリードワード線RWLが活性化される。一方、コラム選択線CSLは、メモリマットMTaおよびMTbによって共有され、選択列に対応する1本のコラム選択線CSLが選択的にHレベルに活性化される。   In one of memory mats MTa and MTb, one selected row to which the selected memory cell belongs is specified, and read word line RWL corresponding to the selected row is activated during data reading. On the other hand, column selection line CSL is shared by memory mats MTa and MTb, and one column selection line CSL corresponding to the selected column is selectively activated to H level.

選択メモリセルがメモリマットMTaに属する場合には、制御信号RAxがHレベルに設定され、制御信号/RAxがLレベルに設定される。反対に、選択メモリセルがメモリマットMTbに属する場合には、制御信号/RAxはHレベルに設定される。   When the selected memory cell belongs to memory mat MTa, control signal RAx is set to H level and control signal / RAx is set to L level. On the other hand, when the selected memory cell belongs to memory mat MTb, control signal / RAx is set to H level.

メモリマットMTaおよびMTbの各々には、メモリセル列のそれぞれに対応して同数ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図37においても、メモリマットMTaに配置されるビット線をBL1,BL2,・・・と表記し、メモリマットMTbに配置されるビット線を/BL1,/BL2,・・・と表記する。   In each of memory mats MTa and MTb, the same number of bit lines are arranged corresponding to each of the memory cell columns based on a so-called open bit line configuration. Also in FIG. 37, the bit lines arranged in the memory mat MTa are represented as BL1, BL2,..., And the bit lines arranged in the memory mat MTb are represented as / BL1, / BL2,.

メモリマットMTaおよびMTbの各々において、1つのダミー行を形成するように複数のダミーメモリセルDMCが配置される。メモリマットMTaに配置される複数のダミーメモリセルは、ビット線BL1〜BLmと接地電圧VSSとの間にそれぞれ設けられる。同様に、メモリマットMTbに配置される複数のダミーメモリセルは、ビット線/BL1〜/BLmと接地電圧VSSとの間にそれぞれ設けられる。   In each of memory mats MTa and MTb, a plurality of dummy memory cells DMC are arranged so as to form one dummy row. The plurality of dummy memory cells arranged in the memory mat MTa are provided between the bit lines BL1 to BLm and the ground voltage VSS, respectively. Similarly, the plurality of dummy memory cells arranged in memory mat MTb are provided between bit lines / BL1 to / BLm and ground voltage VSS, respectively.

メモリマットMTaにおいては、データバスDBとビット線BL1,BL2,・・・と間に、対応するコラム選択線CSLに応答してオン・オフするコラム選択ゲートCSG1a,CSG2a,・・・がそれぞれ配置される。同様に、メモリマットMTbにおいては、データバス/DBとビット線/BL1,/BL2,・・・と間に、対応するコラム選択線CSLに応答してオン・オフするコラム選択ゲートCSG1b,CSG2b,・・・がそれぞれ配置される。   In memory mat MTa, column selection gates CSG1a, CSG2a,... That are turned on / off in response to corresponding column selection line CSL are arranged between data bus DB and bit lines BL1, BL2,. Is done. Similarly, in memory mat MTb, column select gates CSG1b, CSG2b, which are turned on / off in response to corresponding column select line CSL between data bus / DB and bit lines / BL1, / BL2,. Are arranged respectively.

したがって、選択列に対応するビット線BL(メモリマットMTa)および/BL(メモリマットMTb)は、データバスDBおよび/DBとそれぞれ電気的に結合される。   Therefore, bit lines BL (memory mat MTa) and / BL (memory mat MTb) corresponding to the selected column are electrically coupled to data buses DB and / DB, respectively.

さらに、メモリマットMTaにおいて、メモリセル列にそれぞれ対応してダミーコラム選択ゲートCSGd1a、CSGd2a、・・・が配置され、メモリマットMTbにおいて、メモリセル列にそれぞれ対応してダミーコラム選択ゲートCSGd1b、CSGd2b、・・・が配置される。   Further, dummy column selection gates CSGd1a, CSGd2a,... Are arranged corresponding to the memory cell columns in memory mat MTa, and dummy column selection gates CSGd1b, CSGd2b corresponding to the memory cell columns in memory mat MTb, respectively. Are arranged.

ダミーコラム選択ゲートCSGd1aは、対応するコラム選択線CSL1および制御信号RAxの電圧レベルのAND論理演算結果を出力する論理ゲートによって構成される。その他のメモリセル列に対応して配置される、ダミーコラム選択ゲートCSGd2a,・・・も同様に構成される。   The dummy column selection gate CSGd1a is configured by a logic gate that outputs an AND logic operation result of the voltage level of the corresponding column selection line CSL1 and control signal RAx. The dummy column selection gates CSGd2a,... Arranged corresponding to the other memory cell columns are similarly configured.

一方、ダミーコラム選択ゲートCSGd1bは、対応するコラム選択線CSL1および制御信号/RAxの電圧レベルのAND論理演算結果を出力する論理ゲートによって構成される。その他のメモリセル列に対応して配置される、ダミーコラム選択ゲートCSGd2b,・・・も同様に構成される。   On the other hand, dummy column selection gate CSGd1b is constituted by a corresponding column selection line CSL1 and a logic gate that outputs an AND logic operation result of the voltage level of control signal / RAx. The dummy column selection gates CSGd2b,... Arranged corresponding to the other memory cell columns are similarly configured.

メモリマットMTaに対応するダミーコラム選択ゲートの各々は、対応するメモリセル列が選択された場合において、メモリマットMTaが選択されているときに、対応するビット線BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化する。   Each of the dummy column selection gates corresponding to the memory mat MTa is connected between the corresponding bit line BL and the ground voltage VSS when the corresponding memory cell column is selected and the memory mat MTa is selected. The provided dummy memory cell is activated.

同様に、メモリマットMTbに対応するダミーコラム選択ゲートの各々は、対応するメモリセル列が選択された場合において、メモリマットMTbが選択されているときに、対応するビット線/BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化する。したがって、選択されたメモリマットの選択メモリセル列に対応するダミーメモリセルのみが活性化される。   Similarly, each of dummy column selection gates corresponding to memory mat MTb has a corresponding bit line / BL and ground voltage VSS when memory mat MTb is selected when the corresponding memory cell column is selected. The dummy memory cell provided between the two is activated. Therefore, only the dummy memory cell corresponding to the selected memory cell column of the selected memory mat is activated.

この結果、メモリマットMTaが選択されたときには、データバスDBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバス/DBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。   As a result, when the memory mat MTa is selected, the selected memory cell is electrically coupled between the data bus DB and the ground voltage VSS, while being selected between the data bus / DB and the ground voltage VSS. The dummy memory cells DMC are electrically coupled.

また、メモリマットMTbが選択されたときには、データバス/DBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバスDBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。データ読出回路56rは、データバスDBおよび/DBの電圧に基いて、実施の形態4と同様に読出データDOUTを生成する。   When memory mat MTb is selected, the selected memory cell is electrically coupled between data bus / DB and ground voltage VSS, while selected between data bus DB and ground voltage VSS. Dummy memory cell DMC is electrically coupled. Data read circuit 56r generates read data DOUT based on the voltages of data buses DB and / DB as in the fourth embodiment.

このような構成とすることにより、開放型ビット線構成に基いたデータ読出を、ダミーメモリセルにおける消費電力を抑制した上で実行することができる。   With such a configuration, data reading based on the open bit line configuration can be performed while suppressing power consumption in the dummy memory cell.

[実施の形態4の変形例3]
実施の形態4の変形例3においては、実施の形態4の変形例2と、実施の形態1とを組み合わせた構成が示される。
[Modification 3 of Embodiment 4]
In the third modification of the fourth embodiment, a configuration in which the second modification of the fourth embodiment and the first embodiment are combined is shown.

図38は、メモリアレイ10およびその周辺回路の実施の形態4の変形例3に従う構成を示す概念図である。   FIG. 38 is a conceptual diagram showing a configuration according to the third modification of the fourth embodiment of the memory array 10 and its peripheral circuits.

図38を参照して、実施の形態4の変形例3に従う構成においては、図37に示される構成と比較して、メモリマットMTaおよびMTbの各々において、各メモリセル列に対応してソース線SLが配置される点が異なる。各メモリセルMCおよびダミーメモリセルDMCは、対応するビット線BLおよびソース線SLの間に設けられる。   Referring to FIG. 38, in the configuration according to the third modification of the fourth embodiment, the source line corresponding to each memory cell column in each of memory mats MTa and MTb is compared with the configuration shown in FIG. The difference is that SL is arranged. Each memory cell MC and dummy memory cell DMC are provided between corresponding bit line BL and source line SL.

さらに、各ビット線BLおよび各ソース線SLに対応して、実施の形態1の変形例1と同様のビット線駆動ゲートBCSGbおよびソース線駆動ゲートSCSGbがそれぞれ配置される。これに対応して、データ読出回路56rに代えて、図9に示したデータ読出回路53rが設けられる。   Further, corresponding to each bit line BL and each source line SL, bit line drive gate BCSGb and source line drive gate SCSGb similar to those of modification 1 of the first embodiment are arranged, respectively. Correspondingly, data read circuit 53r shown in FIG. 9 is provided in place of data read circuit 56r.

このような構成とすることにより、実施の形態4の変形例2に従う構成によって享受される効果に加えて、実施の形態1で説明した低消費電力化およびデータ読出マージンの向上を図ることができる。   By adopting such a configuration, in addition to the effect enjoyed by the configuration according to the second modification of the fourth embodiment, it is possible to reduce the power consumption and improve the data read margin described in the first embodiment. .

なお、ビット線駆動ゲートBCSGbおよびソース線駆動ゲートSCSGbに代えて、図2に示したビット線駆動ゲートBCSGaおよびソース線駆動ゲートSCSGaを配置することも可能である。   Instead of the bit line drive gate BCSGb and the source line drive gate SCSGb, the bit line drive gate BCSGa and the source line drive gate SCSGa shown in FIG. 2 can be arranged.

また、実施の形態4およびその変形例1の構成に対しても、ソース線SL、ビット線選択ゲートBCSGaもしくはBCSGb、およびソース線選択ゲートSCSGaもしくはSCSGbをさらに配置して、実施の形態1と同様の効果をさらに享受することも可能である。   In addition, the source line SL, the bit line selection gate BCSGa or BCSGb, and the source line selection gate SCSGa or SCSGb are further arranged in the configuration of the fourth embodiment and the modification 1 thereof, as in the first embodiment. It is also possible to further enjoy the effects of.

また、実施の形態1に示されるような、ソース線SLをデータ読出時に接地電圧VSSに駆動する構成では、データバスDBを電源電圧VDDに駆動して、センス電流(データ読出電流)を積極的に流すようなデータ読出を行なうこともできる。   In the configuration in which source line SL is driven to ground voltage VSS at the time of data reading as shown in the first embodiment, data bus DB is driven to power supply voltage VDD, and a sense current (data read current) is positively applied. It is also possible to perform data reading such as to flow through.

同様に、実施の形態1の変形例、ならびに実施の形態2、3、4およびこれらの変形例に示されるような、データ読出時にソース線SLが電源電圧VDDに駆動される構成では、データバスDBを接地電圧VSSに駆動して、センス電流(データ読出電流)を積極的に流すようなデータ読出を行なうことも可能である。   Similarly, in the configuration in which source line SL is driven to power supply voltage VDD at the time of data reading, as shown in the modified example of the first embodiment and the second, third, fourth, and modified examples thereof, the data bus It is also possible to perform data reading in which DB is driven to the ground voltage VSS and a sense current (data read current) is allowed to flow actively.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

10 メモリアレイ、20 行デコーダ、25 列デコーダ、30 ワード線ドライバ、40 ワード線電流制御回路、51w データ書込回路、51r,52r,53r,54r,55r,56r データ読出回路、62 ビット線結合トランジスタ、101 反強磁性体層、102 固定磁気層、103 自由磁気層、104 トンネルバリア、105 コンタクト電極、107 磁化容易軸領域、108,109 磁化困難軸領域、200 コラム選択クロック生成回路、210,220,221 ライトワード線結合スイッチ、ATR アクセストランジスタ、ATRd ダミーアクセストランジスタ、BCSGa,BCSGb,/BCSGb ビット線選択ゲート、BCSGd ダミービット線選択ゲート、BL,/BL ビット線、BLP ビット線対、DB,/DB データバス、DMC ダミーメモリセル、DRWL ダミーリードワード線、DSL ダミーソース線、Ip,±Iw データ書込電流、Is センス電流、MC メモリセル、MTJ 磁気トンネル接合部、MTJd ダミー抵抗、RWL リードワード線、SCSGa,SCSGb ソース線駆動ゲート、SCSGbd ダミーソース線選択ゲート、SL,/SL ソース線、WWL ライトワード線。   10 memory array, 20 row decoder, 25 column decoder, 30 word line driver, 40 word line current control circuit, 51w data write circuit, 51r, 52r, 53r, 54r, 55r, 56r data read circuit, 62 bit line coupling transistor , 101 Antiferromagnetic layer, 102 Fixed magnetic layer, 103 Free magnetic layer, 104 Tunnel barrier, 105 Contact electrode, 107 Easy axis region, 108, 109 Difficult axis region, 200 Column selection clock generation circuit, 210, 220 , 221 Write word line coupling switch, ATR access transistor, ATRd dummy access transistor, BCSGGa, BCSGb, / BCSGb bit line selection gate, BCSGd dummy bit line selection gate, BL, / BL bit line, BLP bit Line pair, DB, / DB data bus, DMC dummy memory cell, DRWL dummy read word line, DSL dummy source line, Ip, ± Iw data write current, Is sense current, MC memory cell, MTJ magnetic tunnel junction, MTJd dummy resistor, RWL read word line, SCSGa, SCSGb source line drive gate, SCSGbd dummy source line select gate, SL, / SL source line, WWL write word line.

Claims (3)

データ記憶を実行するためのメモリセルを備え、
前記メモリセルは、
記憶データのレベルに応じて電気抵抗値が変化する磁気記憶部を含み、
前記磁気記憶部は、
固定された所定の磁化方向を保持する第1の磁性体層と、
磁化困難軸方向に沿った磁界を印加するための第1のデータ書込磁界および、磁化容易軸方向に沿った磁界を印加するための第2のデータ書込磁界の組合せに応じて書込まれる磁化方向を保持する第2の磁性体層とを有し、
前記第1のデータ書込磁界を発生させる第1のデータ書込電流を流すための第1の信号線と、
前記第2のデータ書込磁界を発生させる第2のデータ書込電流を流すための第2の信号線とをさらに備え、
データ書込時において、前記第1のデータ書込電流の供給は、前記第2のデータ書込電流の供給よりも先に開始される、薄膜磁性体記憶装置。
Comprising a memory cell for performing data storage;
The memory cell is
Including a magnetic storage unit whose electrical resistance value changes according to the level of stored data,
The magnetic storage unit
A first magnetic layer that retains a fixed predetermined magnetization direction;
Written in accordance with a combination of a first data write magnetic field for applying a magnetic field along the hard axis direction and a second data write magnetic field for applying a magnetic field along the easy axis direction A second magnetic layer that retains the magnetization direction;
A first signal line for flowing a first data write current for generating the first data write magnetic field;
A second signal line for passing a second data write current for generating the second data write magnetic field;
The thin film magnetic memory device in which the supply of the first data write current is started prior to the supply of the second data write current during data writing.
前記第2の信号線は、データ読出時において、前記磁気記憶部を通過させるためのデータ読出電流を流し、
前記第2の信号線における、データ読出動作の開始から前記データ読出電流が流れ始める時間は、データ書込動作の開始から前記第2のデータ書込電流が流れ始めるまでの時間よりも短い、請求項1記載の薄膜磁性体記憶装置。
The second signal line allows a data read current to pass through the magnetic storage unit during data read,
The time at which the data read current starts to flow from the start of the data read operation in the second signal line is shorter than the time from the start of the data write operation to the start of the second data write current. Item 11. A thin film magnetic memory device according to Item 1.
データ読出時において、前記メモリセルを介して前記第2の信号線と電気的に結合される第3の信号線と、
前記第2の信号線の電圧を制御するための第1の信号線選択部と、
前記第3の信号線の電圧を制御するための第2の信号線選択部とをさらに備え、
前記第1の信号線選択部は、前記データ読出の前において、前記第2の信号線を第1の電圧にプリチャージするとともに、前記データ読出時において、前記第2の信号線を前記第1の電圧から電気的に切離し、
前記第2の信号線選択部は、
前記データ読出の前に、前記第3の信号線を第2の電圧にプリチャージするためのプリチャージ部と、
前記データ読出時において、前記第3の信号線を第3の電圧と電気的に結合するための信号線駆動部とを含む、請求項1記載の薄膜磁性体記憶装置。
A third signal line electrically coupled to the second signal line via the memory cell during data reading;
A first signal line selector for controlling the voltage of the second signal line;
A second signal line selector for controlling the voltage of the third signal line,
The first signal line selection unit precharges the second signal line to a first voltage before the data reading, and at the time of the data reading, the first signal line selection unit connects the second signal line to the first signal line. Electrically disconnected from the voltage of
The second signal line selection unit includes:
A precharge unit for precharging the third signal line to a second voltage before the data reading;
2. The thin film magnetic memory device according to claim 1, further comprising a signal line driving unit for electrically coupling the third signal line with a third voltage during the data reading.
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