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JP2011014661A - パッケージの製造方法、及び半導体装置 - Google Patents

パッケージの製造方法、及び半導体装置 Download PDF

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JP2011014661A JP2009156325A JP2009156325A JP2011014661A JP 2011014661 A JP2011014661 A JP 2011014661A JP 2009156325 A JP2009156325 A JP 2009156325A JP 2009156325 A JP2009156325 A JP 2009156325A JP 2011014661 A JP2011014661 A JP 2011014661A
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Abstract

【課題】歩留まりを向上したパッケージの製造方法、及び半導体装置を提供する。
【解決手段】枠部ＦＰと、枠部ＦＰから内側へ延びた複数のリード部ＬＰとを含む金属パターンＭＰを形成する第１の工程と、複数のリード部ＬＰを内側から保持する第１の樹脂部６と、複数のリード部ＬＰを下側から保持するようにリード部ＬＰにおける除去すべき部分２ａの下面を露出しながらリード部ＬＰにおける除去すべき部分２ａに対する周辺部分２ｂの下面を覆う第２の樹脂部７ｉとを含む樹脂パターンＲＰを成型する第２の工程と、樹脂パターンＲＰによりリード部ＬＰにおける周辺部分２ｂが保持された状態を維持しながらリード部ＬＰにおける除去すべき部分２ａを除去することにより、複数のリード部ＬＰを複数の第１のリード部８と複数の第２のリード部９とへ切断する第３の工程とを備えている。
【選択図】図１

Description

本発明は、パッケージの製造方法、及び半導体装置に関する。
近年、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像センサでは、出力電気信号のデジタル化により出力電気信号数が増加し、それに伴い、そのパッケージの出力端子数も増加させることが要求されている。さらに、撮像センサ及びそのパッケージが実装されるべき製品の小型化が進んでおり、パッケージの単位実装面積当たりの出力端子数である実装密度を増加させることが要求されている。ここで、パッケージの出力端子間のピッチを狭くすることには限界があり、ピッチを狭くせずに実装密度を増加させることが必要になっている。そのような要求を満たすものとして、パッケージの底面にランド電極が平面的に配列されたランドグリッドアレイ（ＬＧＡ）型のパッケージが提案されている。
特許文献１には、底面に複数のランド電極を設けた配線基板における底面と反対側の面上に半導体素子を保持し、半導体素子とこれらの電極とが電気的に接続されたランドグリッドアレイ（ＬＧＡ）型の半導体装置の製造方法が記載されている。具体的には、特許文献１の図３（ａ）に示すように、板状の金属部材に対してスタンピング又はエッチングを行うことにより、ダイパッド部１３と内側インナーリード部１４Ａと外側インナーリード部１４Ｂとを備えたリードフレーム１０を一体成形する。また、リードフレーム１０の底面側に凹部１４ｂとランドになるべき凸部１４ａとを形成する。そして、特許文献１の図３（ｂ）に示すように、ダイパッド部１３と内側インナーリード部１４Ａと外側インナーリード部１４Ｂとの底面側に粘着性テープ材２０を貼付する。次に、特許文献１の図３（ｃ）に示すように、切断用ポンチ１２を用いて、ダイパッド部１３と内側インナーリード部１４Ａとの間の領域、又は、内側インナーリード部１４Ａと外側インナーリード部１４Ｂとの間の領域を打ち抜いて除去する。これにより、特許文献１の図３（ｄ）に示すように、ダイパッド部１３と内側インナーリード部１４Ａとが孤立化する。そして、ダイパッド部１３に半導体素子を固着し、半導体素子の外部端子と内側インナーリード部１４Ａ及び外側インナーリード部１４Ｂとをそれぞれ接続し、粘着性テープ材２０を除去する。その後、特許文献１の図５（ｂ）に示すように、半導体素子及びリードフレーム１０を樹脂封止する。これにより、特許文献１によれば、単層の金属板から多列構成のランドを有するリードフレームを小型にかつ容易に得ることができるとされている。
特許文献２には、底面部分に半導体素子と電気的にそれぞれ接続された複数のランド電極が配列された樹脂封止型半導体装置の製造方法が記載されている。具体的には、特許文献２の図４に示すように、パンチ部材１７により金属板１３に半切断状態が形成されるように打ち抜き加工をすることにより、特許文献２の図２に示すようなランド構成体１２を含むターミナルランドフレームを形成する。そして、特許文献２の図９（ｂ）に示すように、ターミナルランドフレームのランド構成体２８が突出した面側に半導体素子３０を接合する。次に、特許文献２の図９（ｃ）に示すように、半導体素子３０からランド構成体２８ｃ等へワイヤーボンドする。そして、特許文献２の図９（ｄ）に示すように、ターミナルランドフレーム及び半導体素子３０を封止樹脂３２により封止する。次に、特許文献２の図９（ｅ）に示すように、ランド構成体２８の底面に対して、その下方から突き上げピンにより突き上げて押圧力を印加することにより、特許文献２の図９（ｆ）に示すように、ランド構成体２８とフレーム本体２６とが分離する。これにより、特許文献２によれば、ランド構成体２８が封止樹脂３２に食い込むため剥離せずに封止樹脂３２内に形成され、ランド電極を有した樹脂封止型半導体装置を実現することができるとされている。
特開２００２-２４６５３２号公報 特開２００１-２４０８３号公報
特許文献２に記載された製造方法では、ランド電極面となるべき面（ランド構成体２８の底面）に直接的に押圧力を印加することにより、ランド構成体２８とフレーム本体２６とを分離させている。
また、特許文献１に記載された製造方法では、半導体素子及びリードフレーム１０を樹脂封止する際に、孤立化されている内側インナーリード部１４Ａを互いにどのように保持するのかについて記載がない。半導体素子及びリードフレーム１０を樹脂封止する際に、孤立化されている内側インナーリード部１４Ａは、保持されていないと、位置が互いにずれる可能性がある。内側インナーリード部１４Ａの位置がずれると、内側インナーリード部１４Ａがダイパッド部１３や外側インナーリード部１４Ｂと短絡することがあるので、パッケージの製造工程における良品率すなわち歩留まりが低下する可能性がある。
本発明の目的は、パッケージの製造工程における歩留まりを向上することにある。
本発明の１つの側面に係るパッケージの製造方法は、枠部と、前記枠部から内側へ延びた複数のリード部とを含む金属パターンを形成する第１の工程と、前記複数のリード部を内側から保持する第１の樹脂部と、前記複数のリード部を下側から保持するように、前記リード部における除去すべき部分の下面を露出しながら前記リード部における前記除去すべき部分に対する周辺部分の下面を覆う第２の樹脂部とを含む樹脂パターンを成型する第２の工程と、前記樹脂パターンにより前記リード部における前記周辺部分が保持された状態を維持しながら前記リード部における前記除去すべき部分を除去することにより、前記複数のリード部を複数の第１のリード部と複数の第２のリード部とへ切断する第３の工程とを備えたことを特徴とする。
本発明によれば、パッケージの製造工程における歩留まりを向上することができる。
第１実施形態に係るパッケージの製造方法を示す図。 第１実施形態に係るパッケージの実装方法を示す図。 第２実施形態に係るパッケージの製造方法を示す図。
本発明の第１実施形態に係るパッケージＰＫの製造方法を、図１を用いて工程順に説明する。図１は、本発明の第１実施形態に係るパッケージの製造方法を示す断面図及び平面図である。図１（Ａ）〜（Ｆ）の断面図は、それぞれ、図１（Ｇ）〜（Ｌ）の平面図における一点鎖線で示す箇所を切った断面の図である。第１実施形態に係るパッケージは、半導体チップが搭載されるべきパッケージである。搭載されるべき半導体チップは、例えば、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像センサを含む。
図１（Ａ）、（Ｇ）の工程では、金属板１を準備する。金属板１は、上面１ａと下面１ｂとを有する。金属板１は、後の工程での金属板１への加工の説明にあるように中央部ＣＰ及び枠部ＦＰとなる領域を含む。枠部ＦＰは、図１（Ｇ）に斜線で示すように、金属板１における中央部ＣＰより外側に位置している。金属板１は、リードフレームに用いられるのに適した材料、例えば、銅、鉄、ニッケルなどを主成分とする金属又は金属間化合物で形成されている。
図１（Ｂ）、（Ｈ）の工程（第１の工程）では、金属板１に打ち抜き加工を施すことにより、金属パターンＭＰを形成する。金属パターンＭＰは、開口１ｃ、枠部ＦＰ、及び複数のリード部ＬＰを含む。開口１ｃは、中央に配されている。枠部ＦＰは、開口１ｃより外側に配されている。複数のリード部ＬＰは、枠部ＦＰにより保持されている。複数のリード部ＬＰは、枠部ＦＰと開口１ｃとの間に互いに隙間１ｄを隔てて配されている。複数の隙間１ｄは、開口１ｃから枠部ＦＰへ向かって延びている。例えば、開口１ｃの輪郭及び枠部ＦＰがそれぞれ略矩形状である場合、複数の隙間１ｄは、その矩形状の各辺に垂直な方向に沿って、開口１ｃから枠部ＦＰへ向かって延びている。
ここで、仮に、開口１ｃ及び複数のリード部ＬＰの外側に枠部ＦＰを残さないように金属板１に切断加工を施すものとする。この場合、複数のリード部ＬＰが保持されない状態で金属板１が切断されるので、切断後の複数のリード部ＬＰは互いに位置ずれを起こす可能性がある。
それに対して、本実施形態では、開口１ｃ及び複数のリード部ＬＰの外側に枠部ＦＰを残すように金属板１に切断加工を施す。これにより、複数のリード部ＬＰが保持された状態で金属板１が切断され、切断後も複数のリード部ＬＰが枠部ＦＰにより保持されているので、切断後の複数のリード部ＬＰは互いに位置ずれを起こしにくい。
そして、複数のリード部ＬＰのそれぞれが、第１の領域３、第２の領域４、第３の領域２、及び傾斜部２３，２４を有するように、複数のリード部ＬＰに曲げ加工を施す。第１の領域３は、リード部ＬＰにおける枠部ＦＰの側に配された部分である。第２の領域４は、リード部ＬＰにおける開口１ｃの側すなわち第１の領域３の内側に配された部分である。第３の領域２は、第１の領域３及び第２の領域４より上側に高く、第１の領域３及び第２の領域４の間に配されている。第３の領域２は、傾斜部２３，２４を介してそれぞれ第１の領域３及び第２の領域４に接続されている。第３の領域２は、後述の図１（Ｄ）、（Ｊ）の工程で切断する除去すべき部分２ａと、その除去すべき部分２ａに対する周辺部分２ｂとを含む。傾斜部２３は、第３の領域２と第１の領域３とを接続するように傾斜している。傾斜部２４は、第３の領域２と第２の領域４とを接続するように傾斜している。これらの曲げ・切断加工は、例えば金型成型法を用いて行う。
図１（Ｃ）、（Ｉ）の工程（第２の工程）では、樹脂パターンＲＰを成型する。具体的には、第１の樹脂部６、第２の樹脂部７ｉ、及び樹脂体５を含む樹脂パターンＲＰを樹脂で成型する。樹脂は、例えば、熱硬化性プラスチックである。
第１の樹脂部６は、複数のリード部ＬＰを内側から保持するように開口１ｃに埋められている。すなわち、第１の樹脂部６は、各リード部ＬＰにおける第２の領域４と第３の領域２との間の傾斜した部分を内側から覆うとともに開口１ｃを埋めるように形成される。また、第１の樹脂部６は、上面６ａに撮像センサ等の半導体チップを搭載するための凹部６ｃを有するとともに、下面６ｂがリード部ＬＰにおける第１の領域３及び第２の領域４のそれぞれの下面に沿うように形成される。
第２の樹脂部７ｉは、複数のリード部ＬＰを下側から保持するように、リード部ＬＰにおける除去すべき部分の下面を露出しながらリード部ＬＰにおける除去すべき部分に対する周辺部分の下面を覆う。すなわち、第２の樹脂部７ｉは、複数の溝７ａと本体部７ｂとを含む。各溝７ａは、１列に並んで隣接する複数のリード部ＬＰに交差するように延びている。各溝７ａは、その複数のリード部ＬＰのそれぞれの第３の領域２における後述の図１（Ｄ）、（Ｊ）の工程で切断する除去すべき部分２ａの下面を露出する。本体部７ｂは、その複数のリード部ＬＰのそれぞれの第３の領域２における除去すべき部分２ａに対する周辺部分２ｂの下面を覆う。そのため、本体部７ｂは、下側から見た場合に溝７ａの両サイドに沿って延びている。また、本体部７ｂは、第１の樹脂部６に少なくともその角部でつながるように延びている。すなわち、第２の樹脂部７ｉと第１の樹脂部６とは、一体に成形されている。これにより、第２の樹脂部７ｉと第１の樹脂部６とは、協働して複数のリード部ＬＰを保持することができる。
樹脂体５は、第３の領域２における枠部ＦＰ側の縁部と第１の領域３における開口１ｃ側の縁部とを上側から覆うように形成される。また、樹脂体５は、樹脂体５における上面が第３の領域２における上面より高くなるように形成される。
ここで、仮に、金属パターンＭＰにおける複数のリード部ＬＰの外側に枠部ＦＰが設けられていないとする。この場合、複数のリード部ＬＰが保持されない状態で樹脂パターンＲＰを成型するので、樹脂パターンＲＰを成型する際に複数のリード部ＬＰは互いに位置ずれを起こす可能性がある。複数のリード部ＬＰの位置が互いにずれると、複数のリード部ＬＰにおける少なくとも一部のリード部が短絡することがあるので、そのパッケージが不良品となる可能性がある。
それに対して、本実施形態では、金属パターンＭＰにおける複数のリード部ＬＰの外側に枠部ＦＰが設けられている。これにより、複数のリード部ＬＰが枠部ＦＰにより保持された状態で樹脂パターンＲＰを成型するので、樹脂パターンＲＰを成型する際に複数のリード部ＬＰは互いに位置ずれを起こしにくい。これにより、そのパッケージの良品率すなわち歩留まりを向上できる。
図１（Ｄ）、（Ｊ）の工程（第３の工程）では、樹脂パターンＲＰにより各リード部ＬＰにおける周辺部分２ｂが保持された状態を維持しながら、各リード部ＬＰにおける除去すべき部分２ａを除去する。これにより、複数のリード部ＬＰを複数の第１のリード部８と複数の第２のリード部９とへ切断する。具体的には、第３の領域２における除去すべき部分２ａに上側から打ち抜き加工を施して、各リード部ＬＰにおける除去すべき部分２ａを除去する。これにより、除去された領域ＣＲと溝７ａとを含む貫通孔が形成されるとともに、各リード部ＬＰは第１のリード部８と第２のリード部９とへ切断される。第１のリード部８は、第１の被ボンディング部８ａと第１のランド部８ｂとを有する。第１の被ボンディング部８ａは、ボンディングワイヤが接合されるべき部分である。第１のランド部８ｂは、パッケージにおけるランド電極となるべき部分である。第２のリード部９は、第２の被ボンディング部９ａと第２のランド部９ｂとを有する。第２の被ボンディング部９ａは、ボンディングワイヤが接合されるべき部分である。第２のランド部９ｂは、パッケージにおけるランド電極となるべき部分である。
ここで、仮に、複数のリード部ＬＰが樹脂パターンＲＰにより保持されていない状態で各リード部ＬＰの切断加工を行うとする。この場合、複数の第１のリード部８と複数の第２のリード部９とは、切断の過程において、及び、切断後において、互いに位置ずれを起こす可能性がある。
それに対して、本実施形態では、複数のリード部ＬＰが樹脂パターンＲＰにより保持された状態を維持しながら、複数のリード部ＬＰから複数の第１のリード部８と複数の第２のリード部９とへの切断加工を行う。すなわち、複数のリード部ＬＰが保持されながら切断が開始し、複数の第１のリード部８と複数の第２のリード部９とが保持されながら切断が完了する。この結果、複数の第１のリード部８と複数の第２のリード部９とは、切断の過程において、及び、切断後において、互いに位置ずれを起こしにくい。
また、仮に、リード部ＬＰの第３の領域２の下面における除去すべき部分２ａが溝７ａにより露出されていないとする。この場合、リード部ＬＰの第３の領域２を第２の樹脂部７ｉとともに切断する必要がある。このとき、パッケージに使用する樹脂が硬いことが多いため、リード部と一緒に樹脂が切断された際に、樹脂パターンＲＰに欠け、割れなどの破損が生じる可能性がある。すなわち、リード部ＬＰを設計されたパターンに沿ってきれいに切断できず、そのパッケージが不良品となる可能性がある。
それに対して、本実施形態では、第３の領域２の下面における除去すべき部分２ａが溝７ａにより露出されている。これにより、第３の領域２の下面における除去すべき部分２ａに上側から打ち抜き加工を施す際に樹脂を一緒に切断する可能性が低減されている。そのため、打ち抜き加工の際に、樹脂パターンＲＰを破損させることなく、リード部ＬＰを設計されたパターンに沿ってきれいに切断できる。これにより、そのパッケージの良品率すなわち歩留まりを向上できる。
また、仮に、各リード部ＬＰが、高さの異なる部分を有しておらず、第１の樹脂部６における下面６ｂに沿って平坦に延びているとする。この場合、第１の樹脂部６における下面６ｂを作業台に載置して、第３の領域２における除去すべき部分２ａに上側から打ち抜き加工を施すと、作業台の載置面の抗力に対抗するため各リード部ＬＰの切断に大きな力が必要になる。すなわち、各リード部ＬＰの切断を容易に行えない。
それに対して、本実施形態では、各リード部ＬＰが、第１の領域３及び第２の領域４より上側に高い第３の領域２を有している。このため、第１の樹脂部６における下面６ｂを作業台に載置して、第３の領域２に上側から打ち抜き加工を施すことにより、作業台の載置面の抗力に影響されることなく各リード部ＬＰを切断できる。すなわち、各リード部ＬＰの切断を容易に行うことができる。
なお、図１（Ｄ）、（Ｊ）の工程では、複数のリード部ＬＰから複数の第１のリード部８と複数の第２のリード部９とへの切断を、打ち抜き加工に代えて、ブレード又はレーザーなどによって行うことができる。
図１（Ｅ）、（Ｋ）の工程では、除去された領域ＣＲと溝７ａとを含む貫通孔に樹脂を埋め込むことにより、埋設部７ｃを形成する。これにより、埋設部７ｃ及び本体部７ｂを含む第２の樹脂部７の形成が完了する。すなわち、埋設部７ｃは、複数の第１の被ボンディング部８ａと複数の第２の被ボンディング部９ａとの間を絶縁するように形成される。本体部７ｂは、複数の第１の被ボンディング部８ａと複数の第２の被ボンディング部９ａとを下側から覆っている状態に維持されている。
図１（Ｆ）、（Ｌ）の工程（第５の工程）では、複数の第２のリード部９及び枠部ＦＰの間の領域ＩＰ（図１（Ｅ）参照）を除去するように切断することにより、枠部ＦＰを除去する。これにより、パッケージＰＫの形成が完了する。このとき、複数の第１のリード部８及び複数の第２のリード部９が互いに樹脂パターンＲＰにより保持されている。すなわち、複数の第１のリード部８は、第１の樹脂部６及び第２の樹脂部７により保持されている。複数の第２のリード部９は、第２の樹脂部７及び樹脂体５により保持されている。複数の第１のリード部８と複数の第２のリード部９との間は、第２の樹脂部７により保持されている。また、第１の樹脂部６と第２の樹脂部７とは、一体に成形されており、協働して複数の第１のリード部８及び複数の第２のリード部９を保持している。これにより、枠部ＦＰを除去する際における複数のリード部ＬＰの位置ずれは抑制されている。
次に、パッケージＰＫの実装方法を、図２を用いて説明する。図２（Ａ），（Ｂ）は、各工程を示す断面図であり、図２（Ｃ）は、図２（Ａ）の工程を示す平面図である。
図２（Ａ）の工程（第６の工程）では、樹脂パターンＲＰにおける第１の樹脂部６の上面に半導体チップ３１を搭載する。すなわち、樹脂パターンＲＰにおける凹部６ｃに塗布した接着剤を介して半導体チップ３１を固定する。半導体チップ３１は、例えば、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像センサを含む。半導体チップ３１は、複数のパッドＰＤ１〜ＰＤｎを有している。次に、複数のパッドＰＤ１〜ＰＤｎと複数の第１のリード部８及び複数の第２のリード部９とを、ボンディングワイヤを介して接続する。例えば、図２（Ｃ）に示すように、複数のボンディングワイヤＷ１，Ｗ２を、それぞれ、パッドＰＤ１，ＰＤ２に接合するとともに、第１の被ボンディング部８ａ、第２の被ボンディング部９ａに接合する。すなわち、複数の第１の被ボンディング部８ａと複数の第２の被ボンディング部９ａとのそれぞれが、複数のパッドＰＤ１〜ＰＤｎにおける互いに異なるパッドに接続されるように、ボンディングワイヤを介した接続を行う。また、パッドとリード部との接続は、信頼度を向上させるためにダブルボンディングによって接続しても良い。そして、透明カバー３３を樹脂体５の上に固定する。すなわち、透明カバー３３は、半導体チップ３１の全面を覆うとともに内部が封止されるように樹脂体５の上面の全周で固定されている。樹脂体５と透明カバー３３との固定は、樹脂体５の上面に塗布した接着剤に透明カバー３３を押し当てる、樹脂体に透明カバー３３を押し当てた後に透明カバー３３の周囲に接着剤を塗布する等の方法が用いられる。これにより、半導体チップ３１、パッケージＰＫ、及び透明カバー３３を含む半導体装置ＳＤが形成される。
図２（Ｂ）の工程では、半導体装置ＳＤを回路基板４１上に実装する。すなわち、回路基板４１における半導体装置ＳＤの複数の第１のランド部８ｂ及び複数の第２のランド部９ｂが配されるべき位置に電極を予め形成しておく。その電極の上に、加熱して液体状にしたはんだ４２，４３を塗布し、その上に複数の第１のランド部８ｂ及び複数の第２のランド部９ｂを配する。これにより、はんだ４２，４３を介して回路基板４１における電極と複数の第１のランド部８ｂ及び複数の第２のランド部９ｂとを接続する。ここで、回路基板４１は、半導体チップ３１に含まれた撮像センサと不図示の画像処理回路などとの信号の転送手段となるフレキシブル回路基板や、撮像センサからの信号を演算処理する画像処理回路などを含む。
次に、本発明の第１実施形態に係る半導体装置ＳＤの構成を、図２（Ａ）を用いて説明する。半導体装置ＳＤは、半導体チップ３１、パッケージＰＫ、及び透明カバー３３を備えている。パッケージＰＫは、上面に半導体チップ３１が搭載されている。半導体チップ３１は、撮像センサを含む。また、パッケージＰＫは、その上側に透明カバー３３が配されている。透明カバー３３は、半導体チップ３１における撮像センサへ向かう光を透過させながら、半導体チップ３１を保護している。
パッケージＰＫは、第１の樹脂部６、複数の第１のリード部８、複数の第２のリード部９、第２の樹脂部７、及び樹脂体５を含む。
第１の樹脂部６は、上面６ａと下面６ｂとを有する。第１の樹脂部６の上面６ａには、半導体チップ３１が搭載されている。第１の樹脂部６は、複数の第１のリード部８を保持している。
複数の第１のリード部８は、第１の樹脂部６の外側に隣接して配されている。各第１のリード部８は、第１のランド部８ｂと第１の被ボンディング部８ａと傾斜部８ｃとを有する。第１のランド部８ｂは、第１の樹脂部６の側に配され、第１の樹脂部６の下面６ｂに沿って延びている。これにより、第１のランド部８ｂは、パッケージＰＫの底面に沿って配されたランド電極として用いることができる。第１の被ボンディング部８ａは、第１のランド部８ｂの外側に配され、第１の樹脂部６の上面６ａに沿って延びている。これにより、第１の被ボンディング部８ａは、第１の樹脂部６の下面６ｂを基準とした場合に、半導体チップ３１におけるボンディングワイヤを介して接続されるべきパッドと略等しい高さにできる。すなわち、複数の第１のリード部８は、ボンディングワイヤを介した第１の被ボンディング部８ａとパッドとの接続を容易に行うことに適した構造を有している。
複数の第２のリード部９は、複数の第１のリード部８の外側に配されている。各第２のリード部９は、第２の被ボンディング部９ａと第２のランド部９ｂと傾斜部９ｃとを有する。第２の被ボンディング部９ａは、第１の樹脂部６の側に配され、第１の樹脂部６の上面６ａに沿って延びている。これにより、第１の被ボンディング部８ａは、第１の樹脂部６の下面６ｂを基準とした場合に、半導体チップ３１におけるボンディングワイヤを介して接続されるべきパッドと略等しい高さにできる。すなわち、複数の第１のリード部８は、ボンディングワイヤを介した第１の被ボンディング部８ａとパッドとの接続を容易に行うことに適した構造を有している。第２のランド部９ｂは、第２の被ボンディング部９ａの外側に配され、第１の樹脂部６の下面６ｂに沿って延びている。これにより、第２のランド部９ｂは、パッケージＰＫの底面（下面）に沿って配されたランド電極として用いることができる。
第２の樹脂部７は、貫通孔を埋める埋設部７ｃと本体部７ｂとを含む。埋設部７ｃは、複数の第１の被ボンディング部８ａと複数の第２の被ボンディング部９ａとの間を絶縁している。本体部７ｂは、複数の第１の被ボンディング部８ａと複数の第２の被ボンディング部９ａとを下側から覆っている。
樹脂体５は、第３の領域２における枠部ＦＰ側の縁部と第１の領域３における開口１ｃ側の縁部とを上側から覆うとともに第３の領域２及び第１の領域３から上側に遠ざかる方向へ延びている。樹脂体５は、樹脂体５における上面が第３の領域２における上面より高くなっている。
このように、本実施形態によれば、ボンディングワイヤを介した被ボンディング部とパッドとの接続を容易に行うことに適した半導体装置を提供することができる。さらに、複数の第１のランド部及び複数の第２のランド部がパッケージの底面（下面）に沿って平面的に配されている、すなわちランド電極が２列で矩形状に配されているので、容易に実装密度を向上できる。
本発明の第２実施形態に係るパッケージＰＫｊの製造方法を、図３を用いて説明する。図３は、本発明の第２実施形態に係るパッケージの製造方法を示す断面図及び平面図である。図３（Ａ）〜（Ｆ）の断面図は、それぞれ、図３（Ｇ）〜（Ｌ）の平面図における一点鎖線で示す箇所を切った断面の図である。以下では、第１実施形態と異なる部分を中心に説明する。
図３（Ｂ）、（Ｈ）の工程では、図１（Ｂ）、（Ｈ）の工程と同様の打ち抜き加工を金属板１に施す。その後、複数のリード部ＬＰｊのそれぞれが、第４の領域１１ｊ及び傾斜部４１ｊをさらに有するように、複数のリード部ＬＰｊに曲げ加工を施す。第４の領域１１ｊは、第１の領域３及び第２の領域４より上側に高く、第２の領域４及び開口１ｃの間すなわち第２の領域４の内側に配されている。第４の領域１１ｊは、傾斜部４１ｊを介して第２の領域４に接続されている。傾斜部４１ｊは、第４の領域１１ｊと第２の領域４とを接続するように傾斜している。
図３（Ｃ）、（Ｉ）の工程では、樹脂パターンＲＰｊを樹脂で成型する。樹脂パターンＲＰｊは、第３の樹脂部１７ｉをさらに含む。第３の樹脂部１７ｉは、複数のリード部ＬＰｊを上側から保持するように、リード部ＬＰｊにおける後述の図３（Ｄ）、（Ｊ）の工程で切断する第２の除去すべき部分４ａの上面を露出しながらリード部ＬＰｊにおける第２の除去すべき部分に対する周辺部分の上面を覆う。すなわち、第３の樹脂部１７ｉは、複数の第２の溝１７ａと第２の本体部１７ｂとを含む。各第２の溝１７ａは、１列に並んで隣接する複数のリード部ＬＰに交差するように溝７ａと第１の樹脂部６との間を延びている。各溝１７ａは、その複数のリード部ＬＰのそれぞれの第２の領域４における後述の図３（Ｄ）、（Ｊ）の工程で切断する第２の除去すべき部分４ａの上面を露出する。第２の本体部１７ｂは、その複数のリード部ＬＰのそれぞれの第２の領域４における第２の除去すべき部分４ａに対する周辺部分４ｂの上面を覆う。そのため、第２の本体部１７ｂは、上側から見た場合に第２の溝１７ａの両サイドによって延びている。また、第２の本体部１７ｂは、第１の樹脂部６に少なくともその角部でつながるように延びている。すなわち、第３の樹脂部１７ｉと第２の樹脂部７ｉと第１の樹脂部６とは、一体に成形されている。これにより、第３の樹脂部１７ｉと第２の樹脂部７ｉと第１の樹脂部６とは、協働して複数のリード部ＬＰｊを保持することができる。
図３（Ｄ）、（Ｊ）の工程では、各リード部ＬＰｊにおける第２の除去すべき部分４ａに対する周辺部分４ｂが樹脂パターンＲＰｊにより保持された状態を維持しながら、各リード部ＬＰｊにおける第２の除去すべき部分４ａを除去する。これにより、複数のリード部ＬＰｊを複数の第１のリード部８と複数の第３のリード部１０ｊとへ切断する。具体的には、第２の領域４における第２の除去すべき部分４ａに下側から打ち抜き加工を施すことにより、各リード部ＬＰｊにおける第２の除去すべき部分４ａが除去される。これにより、除去された領域ＣＲｊと第２の溝１７ａとを含む貫通孔が形成されるとともに、各リード部ＬＰｊは第１のリード部８と第３のリード部１０ｊとへ分断される。第３のリード部１０ｊは、第３の被ボンディング部１０ａと第３のランド部１０ｂとを有する。第３の被ボンディング部１０ａは、ボンディングワイヤが接合されるべき部分である。第３のランド部１０ｂは、パッケージにおけるランド電極となるべき部分である。
図３（Ｅ）、（Ｋ）の工程では、除去された領域ＣＲｊと第２の溝１７ａとを含む貫通孔に樹脂を埋め込むことにより、第２の埋設部１７ｃを形成する。これにより、第２の埋設部１７ｃ及び第２の本体部１７ｂを含む第３の樹脂部１７ｊの形成が完了する。すなわち、第２の埋設部１７ｃは、複数の第１のランド部８ｂと複数の第３のランド部１０ｂとの間を絶縁するように形成される。第２の本体部１７ｂは、複数の第１のランド部８ｂと複数の第３のランド部１０ｂとを上側から覆っている状態に維持されている。
図３（Ｆ）、（Ｌ）の工程では、複数の第２のリード部９及び枠部ＦＰの間の領域ＩＰ（図３（Ｅ）参照）を切断することにより、枠部ＦＰを除去する。これにより、パッケージＰＫｊの形成が完了する。このとき、複数の第１のリード部８及び複数の第３のリード部１０ｊが互いに樹脂パターンＲＰｊにより保持されている。すなわち、複数の第１のリード部８は、第２の樹脂部７及び第３の樹脂部１７ｊにより保持されている。複数の第３のリード部１０ｊは、第１の樹脂部６及び第３の樹脂部１７ｊにより保持されている。複数の第１のリード部８と複数の第３のリード部１０ｊとの間は、第３の樹脂部１７ｊにより保持されている。第３の樹脂部１７ｊと第２の樹脂部７と第１の樹脂部６とは、一体に成形されており、協働して複数の第１のリード部８と複数の第２のリード部９と複数の第３のリード部１０ｊとを保持している。これにより、枠部ＦＰを除去する際における複数のリード部ＬＰｊの位置ずれは抑制されている。
また、本実施形態におけるパッケージＰＫｊでは、複数の第１のランド部、複数の第２のランド部、及び複数の第３のランド部がパッケージの底面（下面）に沿って平面的に配されている、すなわちランド電極が３列で矩形状に配されている。この結果、容易に実装密度を向上できる。

Claims (9)

  1. 枠部と、前記枠部から内側へ延びた複数のリード部とを含む金属パターンを形成する第１の工程と、
    前記複数のリード部を内側から保持する第１の樹脂部と、前記複数のリード部を下側から保持するように、前記リード部における除去すべき部分の下面を露出しながら前記リード部における前記除去すべき部分に対する周辺部分の下面を覆う第２の樹脂部とを含む樹脂パターンを成型する第２の工程と、
    前記樹脂パターンにより前記リード部における前記周辺部分が保持された状態を維持しながら、前記リード部における前記除去すべき部分を除去することにより、前記複数のリード部を複数の第１のリード部と複数の第２のリード部とへ切断する第３の工程と、
    を備えたことを特徴とするパッケージの製造方法。
  2. 前記第１の樹脂部と前記第２の樹脂部とは、一体に成形されている
    ことを特徴とする請求項１に記載のパッケージの製造方法。
  3. 前記第３の工程で除去された領域に樹脂を埋め込む第４の工程と、
    前記第４の工程の後に、前記枠部を除去する第５の工程と、
    前記第５の工程の後に、前記樹脂パターンにおける前記第１の樹脂部の上面に半導体チップを搭載する第６の工程と、
    をさらに備えた
    ことを特徴とする請求項１又は２に記載のパッケージの製造方法。
  4. 前記第１の工程では、
    前記複数のリード部のそれぞれが、第１の領域と、前記第１の領域の内側に配された第２の領域と、前記第１の領域及び前記第２の領域より上側に高く前記第１の領域及び前記第２の領域の間に配され前記第１の領域及び前記第２の領域に接続された第３の領域とを有するように、前記複数のリード部を形成し、
    前記第３の領域は、前記除去すべき部分を含む
    ことを特徴とする請求項１から３のいずれか１項に記載のパッケージの製造方法。
  5. 前記樹脂パターンは、前記複数のリード部を上側から保持するように、前記リード部における第２の除去すべき部分の上面を露出しながら前記リード部における前記第２の除去すべき部分に対する周辺部分の上面を覆う第３の樹脂部をさらに含み、
    前記第３の工程では、さらに、前記樹脂パターンにより前記リード部における前記周辺部分が保持された状態を維持しながら前記リード部における前記第２の除去すべき部分を除去することにより、前記複数のリード部を前記複数の第１のリード部と複数の第３のリード部とへ切断する
    ことを特徴とする請求項４に記載のパッケージの製造方法。
  6. 前記第１の工程では、
    前記複数のリード部のそれぞれが、前記第１の領域及び前記第２の領域より上側に高く前記第２の領域の内側に配された第４の領域をさらに有するように、前記複数のリード部を形成し、
    前記第４の領域は、前記第２の除去すべき部分を含む
    ことを特徴とする請求項５に記載のパッケージの製造方法。
  7. 半導体チップと、
    パッケージと、
    を備え、
    前記パッケージは、
    上面に前記半導体チップが搭載された第１の樹脂部と、
    前記第１の樹脂部の外側に隣接して配され、第１のランド部と前記第１のランド部より外側に配された第１の被ボンディング部とをそれぞれ有する複数の第１のリード部と、
    前記複数の第１のリード部の外側に配され、第２の被ボンディング部と前記第２の被ボンディング部より外側に配された第２のランド部とをそれぞれ有する複数の第２のリード部と、
    複数の前記第１の被ボンディング部と複数の前記第２の被ボンディング部との間を絶縁するとともに複数の前記第１の被ボンディング部と複数の前記第２の被ボンディング部とを下側から覆っている第２の樹脂部と、を含む
    ことを特徴とする半導体装置。
  8. 前記第１の樹脂部と前記第２の樹脂部とは、一体に成形されている
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体チップは、撮像センサを含む
    ことを特徴とする請求項７又は８に記載の半導体装置。
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CN106686888A (zh) * 2015-11-11 2017-05-17 旭景科技股份有限公司 形成增强型生物传感模块的印刷电路板元件及其制造方法
US9978675B2 (en) * 2015-11-20 2018-05-22 Canon Kabushiki Kaisha Package, electronic component, and electronic apparatus
CN106024823B (zh) * 2016-07-29 2020-04-21 格科微电子（上海）有限公司 Cmos图像传感器的封装方法
KR20200130550A (ko) * 2019-05-08 2020-11-19 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234425A (ja) * 2002-02-07 2003-08-22 Mitsui Chemicals Inc 半導体素子装着用中空パッケージ
JP2007158216A (ja) * 2005-12-08 2007-06-21 Yamaha Corp 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3921880B2 (ja) 1999-07-09 2007-05-30 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
US6720207B2 (en) 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP3500361B2 (ja) 2001-02-14 2004-02-23 松下電器産業株式会社 リードフレーム及びその製造方法
EP1357605A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Image sensor semiconductor package with castellation
EP1795496A2 (en) * 2005-12-08 2007-06-13 Yamaha Corporation Semiconductor device for detecting pressure variations
JP2008098478A (ja) * 2006-10-13 2008-04-24 Renesas Technology Corp 半導体装置及びその製造方法
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
KR101187903B1 (ko) * 2007-07-09 2012-10-05 삼성테크윈 주식회사 리드 프레임 및 이를 구비한 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234425A (ja) * 2002-02-07 2003-08-22 Mitsui Chemicals Inc 半導体素子装着用中空パッケージ
JP2007158216A (ja) * 2005-12-08 2007-06-21 Yamaha Corp 半導体装置

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