JP2011009734A - Display - Google Patents
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Abstract
Description
本発明は、駆動回路及び画素部に逆スタガ薄膜トランジスタを有する表示装置に関する。 The present invention relates to a display device having an inverted staggered thin film transistor in a driver circuit and a pixel portion.
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層でチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる技術が開示されている。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。 As a kind of field effect transistor, a thin film transistor in which a channel formation region is formed using a semiconductor layer formed over a substrate having an insulating surface is known. A technique using amorphous silicon, microcrystalline silicon, or polycrystalline silicon as a semiconductor layer used in a thin film transistor is disclosed. A typical application example of a thin film transistor is a liquid crystal television device, which is put into practical use as a switching transistor of each pixel constituting a display screen.
また、表示装置のコスト削減のため、外付けの部品数を減らし、ゲートドライバーを、非晶質シリコンまたは微結晶シリコンを用いた薄膜トランジスタで構成する表示装置がある（特許文献１参照）。 In order to reduce the cost of the display device, there is a display device in which the number of external components is reduced and the gate driver is formed of a thin film transistor using amorphous silicon or microcrystalline silicon (see Patent Document 1).
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。また、長期の使用により薄膜トランジスタが劣化し、しきい値電圧がシフトしてしまい、オン電流が低下するという問題がある。非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタでゲートドライバーのような駆動回路を構成する場合は、チャネル形成領域の幅を広くし、薄膜トランジスタの面積を大きくすることで、しきい値電圧のシフトによるオン電流の低下が生じても、十分なオン電流を確保している。 A thin film transistor in which a channel formation region is formed using an amorphous silicon layer has a problem of low field-effect mobility and on-state current. Further, there is a problem that the thin film transistor deteriorates due to long-term use, the threshold voltage shifts, and the on-current decreases. When a driving circuit such as a gate driver is formed using a thin film transistor in which a channel formation region is formed using an amorphous silicon layer, the threshold voltage is increased by increasing the width of the channel formation region and the area of the thin film transistor. Even if the on-current is reduced due to the shift, a sufficient on-current is secured.
または、駆動回路を構成する薄膜トランジスタの数を増やして、各薄膜トランジスタの動作時間を短くすることで、薄膜トランジスタの劣化を低減して、十分なオン電流を確保している。 Alternatively, the number of thin film transistors included in the driver circuit is increased to shorten the operation time of each thin film transistor, so that deterioration of the thin film transistor is reduced and sufficient on-state current is ensured.
このため、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタで駆動回路を形成する表示装置において、駆動回路の占有面積が広く、表示装置の狭額縁化の妨げとなり、表示領域である画素部の面積が小さくなってしまう。 For this reason, in a display device in which a driver circuit is formed using a thin film transistor in which a channel formation region is formed using an amorphous silicon layer, the area occupied by the driver circuit is large, which hinders the narrowing of the display device, and the pixel serving as the display region The area of a part will become small.
一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。 On the other hand, a thin film transistor in which a channel formation region is formed using a microcrystalline silicon layer has improved field-effect mobility but higher off-state current than an amorphous silicon thin film transistor, and thus has sufficient switching characteristics. There is a problem that it is not possible.
多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。 A thin film transistor in which a channel formation region is formed using a polycrystalline silicon layer has characteristics that field effect mobility is significantly higher than that of the above two types of thin film transistors, and a high on-state current can be obtained. Due to the above-described characteristics, this thin film transistor can constitute not only a switching transistor provided in a pixel but also a driver circuit that requires high-speed operation.
しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率よく生産することができないといった問題がある。 However, a thin film transistor in which a channel formation region is formed of a polycrystalline silicon layer requires a semiconductor layer crystallization step as compared with a case where a thin film transistor is formed of an amorphous silicon layer, which increases the manufacturing cost. ing. For example, a laser annealing technique necessary for manufacturing a polycrystalline silicon layer has a problem that a liquid crystal panel having a small laser beam irradiation area and a large screen cannot be efficiently produced.
そこで、本発明の一形態は、作製コストの低減が可能であり、且つ画像の表示特性に優れた表示装置を提供することを課題とする。また、本発明の一形態は、作製コストの低減が可能であり、且つ狭額縁化が可能な表示装置を提供することを課題とする。 In view of the above, an object of one embodiment of the present invention is to provide a display device that can reduce manufacturing costs and has excellent image display characteristics. Another object of one embodiment of the present invention is to provide a display device that can reduce manufacturing cost and can have a narrow frame.
本発明の一形態は、駆動回路部、及び画素部を有し、駆動回路部は論理回路部と、スイッチ部またはバッファ部を有する表示装置であり、駆動回路部及び画素部を構成するＴＦＴは、極性が同じ逆スタガ型ＴＦＴであり、スイッチ部またはバッファ部は、オン電流を多く流すことが可能な逆スタガ型ＴＦＴを用いて構成され、論理回路部はデプレッション型のＴＦＴ及びエンハンスメント型のＴＦＴで構成されたインバータ回路（以下、ＥＤＭＯＳ回路という。）で構成されることを特徴とする。 One embodiment of the present invention includes a driver circuit portion and a pixel portion. The driver circuit portion is a display device including a logic circuit portion and a switch portion or a buffer portion. The TFTs included in the driver circuit portion and the pixel portion are Inverted staggered TFTs with the same polarity, the switch part or the buffer part is composed of inverted staggered TFTs that can flow a large amount of on-current, and the logic circuit part is a depletion type TFT and an enhancement type TFT. And an inverter circuit (hereinafter referred to as an EDMOS circuit).
オン電流を多く流すことが可能なＴＦＴとしては、デプレッション型の逆スタガ型ＴＦＴを用いる。 A depletion type inverted staggered TFT is used as a TFT through which a large amount of on-current can flow.
ＥＤＭＯＳ回路は、しきい値電圧が異なる２つ以上の逆スタガ型ＴＦＴ、代表的にはデプレッション型のＴＦＴ及びエンハンスメント型のＴＦＴを有する。代表的には、しきい値電圧が負のデプレッション型のＴＦＴと、しきい値電圧が正のエンハンスメント型のＴＦＴを有する。 The EDMOS circuit has two or more inverted staggered TFTs having different threshold voltages, typically a depletion type TFT and an enhancement type TFT. Typically, a depletion type TFT having a negative threshold voltage and an enhancement type TFT having a positive threshold voltage are included.
または、デプレッション型のＴＦＴとして、チャネル形成領域としてドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に混合領域及び非晶質半導体を含む層を有する逆スタガ型ＴＦＴを用い、エンハンスメント型のＴＦＴとして、チャネル形成領域として半導体層を有し、当該半導体層上に非晶質半導体層を有する逆スタガ型ＴＦＴを用いることで、ＥＤＭＯＳ回路を構成することができる。 Alternatively, as a depletion type TFT, an inverted staggered TFT having a semiconductor layer to which an impurity element serving as a donor is added as a channel formation region and a layer including a mixed region and an amorphous semiconductor is used over the semiconductor layer. An EDMOS circuit can be formed by using an inverted staggered TFT having a semiconductor layer as a channel formation region and an amorphous semiconductor layer on the semiconductor layer as the enhancement type TFT.
または、デプレッション型のＴＦＴとして、チャネル形成領域としてドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に混合領域及び非晶質半導体を含む層を有する逆スタガ型ＴＦＴを用い、エンハンスメント型のＴＦＴとして、チャネル形成領域にドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に非晶質半導体層を有する逆スタガ型ＴＦＴを用いることで、ＥＤＭＯＳ回路を構成することができる。 Alternatively, as a depletion type TFT, an inverted staggered TFT having a semiconductor layer to which an impurity element serving as a donor is added as a channel formation region and a layer including a mixed region and an amorphous semiconductor is used over the semiconductor layer. As an enhancement type TFT, an inverted staggered TFT having a semiconductor layer to which an impurity element serving as a donor is added in a channel formation region and an amorphous semiconductor layer on the semiconductor layer is used, whereby an EDMOS circuit is formed. Can be configured.
また、本発明の一形態の表示装置において作製される逆スタガ型ＴＦＴは、ゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート絶縁層上に形成される半導体層と、半導体層上に形成されるソース領域及びドレイン領域として機能する一対の不純物半導体層と、一対の配線とを有し、ゲート絶縁層上に形成される半導体層は、ゲート絶縁層側に微結晶半導体層が形成さる。 An inverted staggered TFT manufactured in a display device of one embodiment of the present invention includes a gate electrode, a gate insulating layer formed over the gate electrode, a semiconductor layer formed over the gate insulating layer, and a semiconductor layer. The semiconductor layer formed over the gate insulating layer includes a pair of impurity semiconductor layers functioning as a source region and a drain region formed over and a pair of wirings, and the microcrystalline semiconductor layer is formed on the gate insulating layer side. Formed.
また、デプレッション型の逆スタガ型ＴＦＴにおいて、半導体層には、ゲート絶縁層側に微結晶半導体層が形成され、ソース領域及びドレイン領域側に混合領域及び非晶質半導体を含む層を有し、当該混合領域は、錐形状の微結晶半導体領域と、当該領域を充填する非晶質半導体領域とを有する。このため、逆スタガ型ＴＦＴのオン電流を高めつつ、オフ電流を抑えることができる。 In the depletion type inverted staggered TFT, the semiconductor layer includes a microcrystalline semiconductor layer formed on the gate insulating layer side, and a layer including a mixed region and an amorphous semiconductor on the source region and drain region side, The mixed region includes a cone-shaped microcrystalline semiconductor region and an amorphous semiconductor region filling the region. For this reason, the off current can be suppressed while increasing the on current of the inverted staggered TFT.
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。 Note that the on-state current refers to a current that flows between a source electrode and a drain electrode when a transistor is on. For example, in the case of an n-type transistor, the current flows between the source electrode and the drain electrode when the gate voltage is higher than the threshold voltage of the transistor.
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。 An off-state current is a current that flows between a source electrode and a drain electrode when a transistor is off. For example, in the case of an n-type transistor, the current flows between the source electrode and the drain electrode when the gate voltage is lower than the threshold voltage of the transistor.
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。 Note that a display device in this specification means an image display device, a light-emitting device, or a light source (including a lighting device). Also, a connector, for example, a module with a FPC (Flexible printed circuit) or TAB (Tape Automated Bonding) tape or TCP (Tape Carrier Package), a module with a printed wiring board at the end of a TAB tape or TCP, or a display It is assumed that the display device includes all modules in which an IC (integrated circuit) is directly mounted on the element by a COG (Chip On Glass) method.
本発明の一形態により、表示装置のコストを低減しつつ、且つ画像の表示特性を向上させることができる。また、表示装置の狭額縁化が可能となり、表示装置における表示領域を拡大することができる。 According to one embodiment of the present invention, image display characteristics can be improved while reducing the cost of a display device. Further, the frame of the display device can be narrowed, and the display area in the display device can be enlarged.
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description. It will be readily understood by those skilled in the art that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the following embodiments and examples. Note that in describing the structure of the present invention with reference to the drawings, the same portions are denoted by the same reference numerals in different drawings.
（実施の形態１）
本実施の形態では、本発明の一形態である表示装置について、ブロック図等を参照して説明する。
(Embodiment 1)
In this embodiment, a display device which is one embodiment of the present invention will be described with reference to a block diagram and the like.
図１（Ａ）は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図１（Ａ）に示す液晶表示装置は、基板１００上に表示素子を備えた画素を複数有する画素部１０１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路１０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路１０３と、を有する。
FIG. 1A illustrates an example of a block diagram of an active matrix liquid crystal display device. A liquid crystal display device illustrated in FIG. 1A includes a pixel portion 101 having a plurality of pixels each provided with a display element over a
図１（Ｂ）は、本発明の一形態を適用したアクティブマトリクス型発光表示装置のブロック図の一例を示す。図１（Ｂ）に示す発光表示装置は、基板１１０上に表示素子を備えた画素を複数有する画素部１１１と、各画素のゲート電極に接続された走査線を制御する第１の走査線駆動回路１１２及び第２の走査線駆動回路１１３と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路１１４と、を有する。一つの画素にスイッチング用ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ。以下、ＴＦＴという。）と電流制御用ＴＦＴの２つを配置する場合、図１（Ｂ）に示す発光表示装置では、スイッチング用ＴＦＴのゲート電極に接続された第１の走査線に入力される信号を第１の走査線駆動回路１１２で生成し、電流制御用ＴＦＴのゲート電極に接続された第２の走査線に入力される信号を第２の走査線駆動回路１１３で生成する。ただし、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、一の走査線駆動回路で生成する構成としても良い。また、例えば、スイッチング素子が有するＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる第１の走査線が、各画素に複数設けられていてもよい。この場合、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の走査線駆動回路を設けてこれらの各々で生成してもよい。
FIG. 1B illustrates an example of a block diagram of an active matrix light-emitting display device to which one embodiment of the present invention is applied. A light-emitting display device illustrated in FIG. 1B includes a first scan line driver that controls a pixel portion 111 including a plurality of pixels each including a display element over a
なお、ここでは、走査線駆動回路１０２、第１の走査線駆動回路１１２、第２の走査線駆動回路１１３、及び信号線駆動回路１０３、１１４を表示装置に作製する形態を示したが、走査線駆動回路１０２、第１の走査線駆動回路１１２、または第２の走査線駆動回路１１３の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路１０３、１１４の一部をＩＣ等の半導体装置で実装してもよい。
Note that although the scan
図２は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回路及び画素部の位置関係を説明する図である。絶縁表面を有する基板１２０上には走査線１２３と信号線１２４が交差して配置され、画素部１２７が構成されている。なお、画素部１２７は、図１に示す画素部１０１及び画素部１１１に相当する。
FIG. 2 is a diagram illustrating the positional relationship between a signal input terminal, a scanning line, a signal line, a protection circuit including a nonlinear element, and a pixel portion that constitute a display device. On the
画素部１２７は複数の画素１２８がマトリクス状に配列して構成されている。画素１２８は、走査線１２３と信号線１２４に接続する画素ＴＦＴ１２９、保持容量部１３０、画素電極１３１を含んで構成されている。
The
ここで示す画素構成において、保持容量部１３０では、一方の電極と画素ＴＦＴ１２９が接続され、他方の電極と容量線１３２が接続される場合を示している。また、画素電極１３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動する一方の電極を構成する。これらの表示素子の他方の電極はコモン端子１３３に接続されている。
In the pixel configuration shown here, in the
保護回路は、画素部１２７と、信号線入力端子１２２との間に配設されている。また、走査線駆動回路１０２と、画素部１２７の間に配設されている。本実施の形態では、複数の保護回路を配設して、走査線１２３、信号線１２４及び容量配線１３７に静電気等によりサージ電圧が印加され、画素ＴＦＴ１２９等が破壊されないように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成されている。
The protection circuit is provided between the
本実施の形態では、走査線１２３の保護回路１３４、信号線１２４の保護回路１３５、容量配線１３７の保護回路１３６を配設する例を示している。ただし、保護回路の配設位置はこれに限定されない。また、走査線駆動回路をＩＣ等の半導体装置で実装しない場合は、走査線１２３側に保護回路１３４を設けなくともよい。
In this embodiment mode, an example in which a
これらの回路の各々に本実施の形態に示すＴＦＴを用いることで、以下の利点がある。 The use of the TFT described in this embodiment for each of these circuits has the following advantages.
駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部に設けるＴＦＴはしきい値電圧を制御することが可能な構成であるとよい。一方で、スイッチ部またはバッファ部に設けるＴＦＴはオン電流が大きいことが好ましい。この構成により、論理回路部に設けるＴＦＴのしきい値電圧の制御が可能となり、またスイッチ部またはバッファ部に設けるＴＦＴのオン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭額縁化にも寄与する。 The drive circuit is roughly divided into a logic circuit part and a switch part or a buffer part. The TFT provided in the logic circuit portion may have a structure capable of controlling the threshold voltage. On the other hand, the TFT provided in the switch portion or the buffer portion preferably has a large on-current. With this configuration, the threshold voltage of the TFT provided in the logic circuit portion can be controlled, and the on-current of the TFT provided in the switch portion or the buffer portion can be increased. Furthermore, the area occupied by the drive circuit is reduced, which contributes to a narrow frame.
画素ＴＦＴは、スイッチング特性が高いことが好ましい。画素ＴＦＴのスイッチング特性を高めることで、表示装置のコントラスト比を高めることができる。スイッチング特性を高めるためには、オン電流を大きくし、オフ電流を小さくすることが有効である。本実施の形態を適用した画素ＴＦＴは、オン電流が大きく、オフ電流が小さいため、スイッチング特性の高いものとすることができ、コントラスト比の高い表示装置を実現することができる。 The pixel TFT preferably has high switching characteristics. By increasing the switching characteristics of the pixel TFT, the contrast ratio of the display device can be increased. In order to improve the switching characteristics, it is effective to increase the on current and reduce the off current. Since the pixel TFT to which this embodiment mode is applied has a large on-state current and a small off-state current, it can have high switching characteristics and a display device with a high contrast ratio can be realized.
保護回路は、画素部の周縁に設けられるため狭額縁化を阻害する一因となっていた。しかしながら、本実施の形態に示す表示装置は、保護回路の面積を縮小することができるため、狭額縁化が阻害されることを抑制することができる。 Since the protective circuit is provided at the periphery of the pixel portion, it has been a factor that hinders narrowing of the frame. However, since the display device described in this embodiment can reduce the area of the protective circuit, it can suppress the narrowing of the frame.
（実施の形態２）
本実施の形態では、実施の形態１にて説明した表示装置の駆動回路の回路図等について図３乃至図６を参照して説明する。
(Embodiment 2)
In this embodiment, circuit diagrams and the like of the driver circuit of the display device described in
まず、実施の形態１に示す走査線駆動回路を構成するシフトレジスタ回路について説明する。
First, a shift register circuit included in the scan line driver circuit described in
図３に示すシフトレジスタ回路は、フリップフロップ回路２０１を複数有し、制御信号線２０２、制御信号線２０３、制御信号線２０４、制御信号線２０５、制御信号線２０６、及びリセット線２０７を有する。
The shift register circuit illustrated in FIG. 3 includes a plurality of flip-
図３のシフトレジスタ回路に示すように、フリップフロップ回路２０１では、初段の入力端子ＩＮに、制御信号線２０２を介して、スタートパルスＳＳＰが入力され、次段以降の入力端子ＩＮに前段のフリップフロップ回路２０１の出力信号端子ＳＯＵＴが接続されている。また、Ｎ段目（Ｎは自然数である。）のリセット端子ＲＥＳは、（Ｎ＋３）段目のフリップフロップ回路の出力信号端子Ｓｏｕｔとリセット線２０７を介して接続されている。Ｎ段目のフリップフロップ回路２０１のクロック端子ＣＬＫには、制御信号線２０３を介して、第１のクロック信号ＣＬＫ１が入力されると仮定すると、（Ｎ＋１）段目のフリップフロップ回路２０１のクロック端子ＣＬＫには、制御信号線２０４を介して、第２のクロック信号ＣＬＫ２が入力される。また、（Ｎ＋２）段目のフリップフロップ回路２０１のクロック端子ＣＬＫには、制御信号線２０５を介して、第３のクロック信号ＣＬＫ３が入力される。また、（Ｎ＋３）段目のフリップフロップ回路２０１のクロック端子ＣＬＫには、制御信号線２０６を介して、第４のクロック信号ＣＬＫ４が入力される。そして、（Ｎ＋４）段目のフリップフロップ回路２０１のクロック端子ＣＬＫには、制御信号線２０３を介して、第１のクロック信号ＣＬＫ１が入力される。また、Ｎ段目のフリップフロップ回路２０１は、ゲート出力端子Ｇｏｕｔより、Ｎ段目のフリップフロップ回路の出力ＳＲｏｕｔＮを出力する。
As shown in the shift register circuit of FIG. 3, in the flip-
なお、フリップフロップ回路２０１と、電源及び電源線との接続を図示していないが、各フリップフロップ回路２０１には電源線を介して電源電位Ｖｄｄ及び電源電位ＧＮＤが供給されている。
Although connection between the flip-
なお、本明細書で説明する電源電位は、基準電位を０Ｖとした場合の、電位差に相当する。そのため、電源電位のことを電源電圧と呼ぶこともある。 Note that the power supply potential described in this specification corresponds to a potential difference in a case where the reference potential is 0V. Therefore, the power supply potential is sometimes called a power supply voltage.
なお、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。具体的には、ＴＦＴのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程度となっている場合等、回路動作を考えた場合にＡとＢとを同一ノードとして捉えて差し支えない状態である場合を表す。 Note that in this specification, A and B are connected to each other, including A and B being directly connected, as well as those being electrically connected. Here, A and B are electrically connected when A and B have an object having some electrical action, and A and B are substantially identical through the object. It shall represent the case of becoming a node. Specifically, A and B are connected via a switching element such as a TFT, and when A and B are approximately at the same potential due to conduction of the switching element, or A and B are connected via a resistance element. Are connected to each other and A and B are connected to the same node when considering circuit operation, such as when the potential difference generated at both ends of the resistance element does not affect the operation of the circuit including A and B. It represents the case where it can be understood as.
次に、図４に、図３で示したシフトレジスタ回路が有するフリップフロップ回路２０１の一形態を示す。図４に示すフリップフロップ回路２０１は、論理回路部２１１と、スイッチ部２１２と、を有する。論理回路部２１１は、ＴＦＴ２１３乃至ＴＦＴ２１８を有する。また、スイッチ部２１２は、ＴＦＴ２１９乃至ＴＦＴ２２２を有している。なお論理回路部２１１とは、外部より入力される信号に応じて後段の回路であるスイッチ部２１２に出力する信号を切り替えるための回路である。また、スイッチ部２１２とは、外部及び論理回路部２１１から入力される信号に応じてスイッチとなるＴＦＴのオンまたはオフの切り替え、当該ＴＦＴのサイズ及び構造に応じた電流を出力するための回路である。
Next, FIG. 4 illustrates one mode of the flip-
フリップフロップ回路２０１において、入力端子ＩＮはＴＦＴ２１４のゲート端子、及びＴＦＴ２１７のゲート端子に接続されている。リセット端子は、ＴＦＴ２１３のゲート端子に接続されている。クロック端子ＣＬＫは、ＴＦＴ２１９の第１端子、及びＴＦＴ２２１の第１端子に接続されている。電源電位Ｖｄｄが供給される電源線は、ＴＦＴ２１４の第１端子、並びにＴＦＴ２１６の第２端子に接続されている。電源電位ＧＮＤが供給される電源線は、ＴＦＴ２１３の第２端子、ＴＦＴ２１５の第２端子、ＴＦＴ２１７の第２端子、ＴＦＴ２１８の第２端子、ＴＦＴ２２０の第２端子、及びＴＦＴ２２２の第２端子に接続されている。また、ＴＦＴ２１３の第１端子、ＴＦＴ２１４の第２端子、ＴＦＴ２１５の第１端子、ＴＦＴ２１８のゲート端子、ＴＦＴ２１９のゲート端子、及びＴＦＴ２２１のゲート端子は互いに接続されている。また、ＴＦＴ２１６の第１端子及びゲート端子は、ＴＦＴ２１５のゲート端子、ＴＦＴ２１７の第１端子、ＴＦＴ２１８の第１端子、ＴＦＴ２２０のゲート端子、及びＴＦＴ２２２のゲート端子に接続されている。また、ゲート出力端子Ｇｏｕｔは、ＴＦＴ２１９の第２端子、及びＴＦＴ２２０の第１端子に接続されている。出力信号端子Ｓｏｕｔは、ＴＦＴ２２１の第２端子、及びＴＦＴ２２２の第１端子に接続されている。
In the flip-
なお、ここでは、ＴＦＴ２１３乃至ＴＦＴ２２２が、すべてＮ型ＴＦＴである場合についての説明を行う。ただし、ＴＦＴ２１３乃至ＴＦＴ２２２は、Ｐ型ＴＦＴであってもよい。
Note that here, a case where the
なお、ＴＦＴは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインは、ＴＦＴの構造や動作条件等によって入れ替わることがあるため、いずれがソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞれを第１端子、第２端子と表記する。また、この場合に、ゲートとして機能する端子については、ゲート端子と表記する。 Note that a TFT is an element having at least three terminals including a gate, a drain, and a source, has a channel formation region between the drain region and the source region, and the drain region, the channel formation region, and the source region. A current can be passed through. Here, since the source and the drain may be interchanged depending on the structure or operating conditions of the TFT, it is difficult to specify which is the source and which is the drain. Therefore, regions functioning as a source and a drain are not referred to as a source or a drain, but are referred to as a first terminal and a second terminal, for example. In this case, a terminal functioning as a gate is referred to as a gate terminal.
次に、図４に示したフリップフロップ回路２０１のレイアウト図の一例を図５及び図６に示す。
Next, an example of a layout diagram of the flip-
図５のフリップフロップ回路は、電源電位Ｖｄｄが供給される電源線２３１、リセット線２３２、制御信号線２０３、制御信号線２０４、制御信号線２０５、制御信号線２０６、制御信号線２３３、電源電位ＧＮＤが供給される電源線２３４、論理回路部２１１、及びスイッチ部２１２を有する。論理回路部２１１は、ＴＦＴ２１３乃至ＴＦＴ２１８を有する。また、スイッチ部２１２は、ＴＦＴ２１９乃至ＴＦＴ２２２を有している。また、図５では、ゲート出力端子Ｇｏｕｔに接続される配線、出力信号端子Ｓｏｕｔに接続される配線についても示している。
5 includes a
図５中では、半導体層２３５、第１の配線２３６、第２の配線２３７、コンタクトホール２３９について示している。なお、第１の配線２３６は、ゲート電極を形成する層により形成し、第２の配線２３７は、ＴＦＴのソース電極またはドレイン電極を形成する層により形成すればよい。
In FIG. 5, the
なお、図５中の各回路素子間の接続関係は、図４で説明した通りである。なお、図５では、第１のクロック信号が入力されるフリップフロップ回路について示しているため、制御信号線２０４乃至制御信号線２０６との接続については図示されていない。
The connection relationship between the circuit elements in FIG. 5 is as described in FIG. Note that FIG. 5 illustrates the flip-flop circuit to which the first clock signal is input; therefore, connection with the
次に、図５のＴＦＴ２１６の第１の配線２３６、第２の配線２３７の接続方法とは異なる構造について、図６を用いて示す。
Next, a structure different from the connection method of the
図６は、図４に示したフリップフロップ回路のレイアウト図（上面図）である。なお、図５と同様の構成に関しては、説明を省く。図６においては、第１の配線２３６及び第２の配線２３７を第３の配線２３８を用いて接続する。なお、第３の配線２３８は実施の形態４に示す画素部の画素電極と同時に形成される。ただし、これに限定されず、例えば第３の配線２３８を、画素電極を形成する層とは別の配線として形成してもよい。
FIG. 6 is a layout diagram (top view) of the flip-flop circuit shown in FIG. Note that a description of the same configuration as in FIG. 5 is omitted. In FIG. 6, the
本実施の形態は、図５のフリップフロップ回路のレイアウト図において、論理回路部２１１が有するＴＦＴ２１６またはＴＦＴ２１７のしきい値電圧を制御することで、ＥＤＭＯＳ回路２２３を構成することができる。代表的には、ＴＦＴ２１６をデプレッション型とし、ＴＦＴ２１７をエンハンスメント型としたＥＤＭＯＳ回路２２３で構成し、スイッチ部２１２が有するＴＦＴ２１９乃至ＴＦＴ２２２をデプレッション型のＴＦＴとすることを特徴の一とする。
In this embodiment mode, the
本実施の形態におけるＴＦＴの断面構造は、ゲート電極、ゲート絶縁層、半導体層、一対のソース領域及びドレイン領域として機能する一対の不純物半導体層、及び一対の配線が積層されている。さらに、デプレッション型のＴＦＴ２１６の半導体層を、ゲート絶縁層側からドナーとなる不純物元素を有する微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層された構造とする。また、エンハンスメント型のＴＦＴ２１７の半導体層を、微結晶半導体層と、非晶質半導体層とが積層された構造とする。デプレッション型のＴＦＴ２１６及びエンハンスメント型のＴＦＴ２１７により、ＥＤＭＯＳ回路２２３を形成することができる。
In the cross-sectional structure of the TFT in this embodiment, a gate electrode, a gate insulating layer, a semiconductor layer, a pair of impurity semiconductor layers functioning as a pair of source and drain regions, and a pair of wirings are stacked. Further, the semiconductor layer of the
または、デプレッション型のＴＦＴ２１６の半導体層をゲート絶縁層側からドナーとなる不純物元素を有する微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層された構造とする。また、エンハンスメント型のＴＦＴ２１７の半導体層をドナーとなる不純物元素が添加された微結晶半導体層と、非晶質半導体層とが積層された構造とするデプレッション型のＴＦＴ２１６及びエンハンスメント型のＴＦＴ２１７により、ＥＤＭＯＳ回路２２３を形成することができる。
Alternatively, the semiconductor layer of the
このため、表示装置のＴＦＴをｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのように、一方の極性のＴＦＴのみで形成することができる。 Therefore, the TFT of the display device can be formed using only one polarity TFT, such as an n-channel TFT or a p-channel TFT.
また、論理回路部２１１におけるＴＦＴ２１６は電源電位Ｖｄｄに応じて電流を流すためのＴＦＴであり、ＴＦＴ２１６をデプレッション型のＴＦＴとして、流れる電流を大きくすることにより、性能を低下させることなく、ＴＦＴの小型化を図ることができる。
In addition, the
また、スイッチ部２１２を構成するＴＦＴにおいて、ＴＦＴを流れる電流量を大きくし、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなくＴＦＴが占める面積を縮小することができる。従って、該ＴＦＴにより構成される回路が占める面積を縮小することもできる。
Further, in the TFT constituting the
なお、図５及び図６に示すフリップフロップ回路のレイアウト図において、ＴＦＴ２１３乃至ＴＦＴ２２２のチャネル形成領域の形状をＵ字型（コの字型または馬蹄型）にしてもよい。また、図５及び図６では、各ＴＦＴのサイズを等しくしているが、後段の負荷の大きさに応じて出力信号端子Ｓｏｕｔまたはゲート出力端子Ｇｏｕｔに接続される各ＴＦＴの大きさを適宜変更しても良い。
Note that in the layout diagrams of the flip-flop circuits shown in FIGS. 5 and 6, the shape of the channel formation region of the
次に、図７に示すタイミングチャートを用いて、図３に示すシフトレジスタ回路の動作について説明する。図７は、図３に示した制御信号線２０２乃至制御信号線２０６にそれぞれ供給されるスタートパルスＳＳＰ、第１のクロック信号ＣＬＫ１乃至第４のクロック信号ＣＬＫ４、及び１段目乃至５段目のフリップフロップ回路の出力信号端子Ｓｏｕｔから出力されるＳｏｕｔ１乃至Ｓｏｕｔ５について示している。なお、図７の説明では、図３乃至図６において各素子に付した符号を用いる。
Next, operation of the shift register circuit illustrated in FIG. 3 is described with reference to a timing chart illustrated in FIG. 7 illustrates the start pulse SSP, the first clock signal CLK1 to the fourth clock signal CLK4, and the first to fifth stages supplied to the
なお、図７は、フリップフロップ回路が有するＴＦＴのそれぞれが、Ｎ型ＴＦＴの場合のタイミングチャートである。また第１のクロック信号ＣＬＫ１及び第４のクロック信号ＣＬＫ４は図示するように１／４波長（点線にて区分けした一区間）ずつシフトした構成となっている。 FIG. 7 is a timing chart in the case where each TFT included in the flip-flop circuit is an N-type TFT. The first clock signal CLK1 and the fourth clock signal CLK4 are shifted by a quarter wavelength (one section divided by a dotted line) as shown in the figure.
まず、期間Ｔ１において、１段目のフリップフロップ回路には、スタートパルスＳＳＰがＨレベルで入力され、論理回路部２１１はスイッチ部のＴＦＴ２１９及びＴＦＴ２２１をオンし、ＴＦＴ２２０及びＴＦＴ２２２をオフにする。このとき、第１のクロック信号ＣＬＫ１はＬレベルであるため、Ｓｏｕｔ１はＬレベルである。
First, in the period T1, the start pulse SSP is input to the first flip-flop circuit at the H level, and the
なお、期間Ｔ１において、２段目以降のフリップフロップ回路には、ＩＮ端子に信号が入力されないため、動作することなくＬレベルを出力している。なお、初期状態では、シフトレジスタ回路の各フリップフロップ回路は、Ｌレベルを出力するものとして説明を行う。 Note that in the period T1, since no signal is input to the IN terminal of the second and subsequent flip-flop circuits, the L level is output without being operated. In the initial state, each flip-flop circuit of the shift register circuit will be described as outputting L level.
次に、期間Ｔ２において、１段目のフリップフロップ回路では、期間Ｔ１と同様に、論理回路部２１１がスイッチ部２１２の制御を行う。期間Ｔ２では、第１のクロック信号ＣＬＫ１はＨレベルとなるため、Ｓｏｕｔ１はＨレベルとなる。また、期間Ｔ２では、２段目のフリップフロップ回路には、Ｓｏｕｔ１がＨレベルでＩＮ端子に入力され、論理回路部２１１がスイッチ部のＴＦＴ２１９及びＴＦＴ２２１をオンし、ＴＦＴ２２０及びＴＦＴ２２２をオフする。このとき、第２のクロック信号ＣＬＫ２はＬレベルであるため、Ｓｏｕｔ２はＬレベルである。
Next, in the period T2, in the flip-flop circuit in the first stage, the
なお、期間Ｔ２において、３段目以降のフリップフロップ回路には、ＩＮ端子に信号が入力されないため、動作することなくＬレベルを出力している。 Note that in the period T2, since no signal is input to the IN terminal in the third and subsequent flip-flop circuits, the L level is output without being operated.
次に、期間Ｔ３において、１段目のフリップフロップ回路では、期間Ｔ２の状態を保持するように論理回路部２１１がスイッチ部２１２の制御を行う。そのため、期間Ｔ３では、第１のクロック信号ＣＬＫ１はＨレベルであり、Ｓｏｕｔ１はＨレベルとなる。また、期間Ｔ３において、２段目のフリップフロップ回路では、期間Ｔ２と同様に、論理回路部２１１がスイッチ部２１２の制御を行う。期間Ｔ３では、第２のクロック信号ＣＬＫ２はＨレベルであるため、Ｓｏｕｔ２はＨレベルである。また、期間Ｔ３の３段目のフリップフロップ回路には、Ｓｏｕｔ２がＨレベルでＩＮ端子に入力され、論理回路部２１１がスイッチ部のＴＦＴ２１９及び２２１をオンし、ＴＦＴ２２０及び２２２をオフにする。このとき、第３のクロック信号ＣＬＫ３はＬレベルであるため、Ｓｏｕｔ３はＬレベルである。
Next, in the period T3, in the flip-flop circuit in the first stage, the
なお、期間Ｔ３において、４段目以降のフリップフロップ回路には、ＩＮ端子に信号が入力されないため、動作することなくＬレベルを出力している。 Note that in the period T3, no signal is input to the IN terminal of the fourth and subsequent flip-flop circuits, and thus the L level is output without operation.
次に、期間Ｔ４において、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１はＬレベルとなる。また、期間Ｔ４において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持するように論理回路部２１１がスイッチ部２１２の制御を行う。そのため、期間Ｔ４において、第２のクロック信号ＣＬＫ２はＨレベルであり、Ｓｏｕｔ２はＨレベルとなる。また、期間Ｔ４において、３段目のフリップフロップ回路では、期間Ｔ３と同様に、論理回路部２１１がスイッチ部２１２の制御を行う。期間Ｔ４では、第３のクロック信号ＣＬＫ３はＨレベルであるため、Ｓｏｕｔ３はＨレベルである。また、期間Ｔ４の４段目のフリップフロップ回路には、Ｓｏｕｔ３がＨレベルでＩＮ端子に入力され、論理回路部２１１がスイッチ部２１２のＴＦＴ２１９及びＴＦＴ２２１をオンし、ＴＦＴ２２０及びＴＦＴ２２２をオフにする。このとき、第４のクロック信号ＣＬＫ４はＬレベルであるため、Ｓｏｕｔ４はＬレベルである。
Next, in the period T4, the first clock signal CLK1 is at the L level, and Sout1 is at the L level. In the period T4, in the second-stage flip-flop circuit, the
なお、期間Ｔ４において、５段目以降のフリップフロップ回路には、ＩＮ端子に信号が入力されないため、動作することなくＬレベルを出力している。 Note that in the period T4, since no signal is input to the IN terminal of the fifth and subsequent flip-flop circuits, the L level is output without operation.
次に、期間Ｔ５において、１段目のフリップフロップ回路では、期間Ｔ４の状態を保持するように論理回路部２１１がスイッチ部２１２の制御を行う。そのため、期間Ｔ５において、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１はＬレベルとなる。また期間Ｔ５において、２段目のフリップフロップ回路では、期間Ｔ４と同様に、論理回路部２１１がスイッチ部２１２の制御を行う。期間Ｔ５では、第２のクロック信号ＣＬＫ２はＬレベルであるため、Ｓｏｕｔ２はＬレベルである。また、期間Ｔ５において、３段目のフリップフロップ回路では、期間Ｔ４の状態を保持するように論理回路部２１１がスイッチ部２１２の制御を行う。そのため、期間Ｔ５において、第３のクロック信号ＣＬＫ３はＨレベルであり、Ｓｏｕｔ３はＨレベルとなる。また、期間Ｔ５において４段目のフリップフロップ回路には、期間Ｔ４と同様に、論理回路部２１１がスイッチ部２１２の制御を行う。期間Ｔ５では、第４のクロック信号ＣＬＫ４はＨレベルであるため、Ｓｏｕｔ４はＨレベルである。また、５段目以降のフリップフロップ回路は、１段目乃至４段目のフリップフロップ回路と同様の配線関係であり、入力される信号のタイミングも同様であるため、説明は省略する。
Next, in the period T5, in the flip-flop circuit in the first stage, the
図３のシフトレジスタ回路で示したように、Ｓｏｕｔ４は１段目のフリップフロップ回路のリセット信号を兼ねる。期間Ｔ５では、Ｓｏｕｔ４がＨレベルとなり、この信号が１段目のフリップフロップ回路のリセット端子ＲＥＳに入力される。リセット信号が入力されることにより、スイッチ部２１２のＴＦＴ２１９及びＴＦＴ２２１をオフし、ＴＦＴ２２０及びＴＦＴ２２２をオンする。そして、１段目のフリップフロップ回路のＳｏｕｔ１は、次のスタートパルスＳＳＰが入力されるまで、Ｌレベルを出力することになる。
As shown in the shift register circuit of FIG. 3, Sout4 also serves as a reset signal for the first-stage flip-flop circuit. In the period T5, Sout4 becomes H level, and this signal is input to the reset terminal RES of the first-stage flip-flop circuit. When the reset signal is input, the
以上説明した動作により、２段目以降のフリップフロップ回路でも、後段のフリップフロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Ｓｏｕｔ１乃至Ｓｏｕｔ５に示すように、クロック信号の１／４波長分シフトした波形の信号を出力するシフトレジスタ回路とすることができる。 With the operation described above, the flip-flop circuits in the second and subsequent stages also reset the logic circuit portion based on the reset signal output from the flip-flop circuit in the subsequent stage, and as shown in Sout1 to Sout5, A shift register circuit that outputs a signal having a waveform shifted by ¼ wavelength can be obtained.
また、フリップフロップ回路として、論理回路部２１１にエンハンスメント型とデプレッション型を組み合わせたＥＤＭＯＳのＴＦＴ、スイッチ部２１２にデプレッション型のＴＦＴを具備する構成とすることにより、論理回路部２１１を構成するＴＦＴを流れる電流量を大きくすることができ、性能を低下させることなく、ＴＦＴが占める面積、更には該ＴＦＴにより構成される回路が占める面積を縮小することができる。また、スイッチ部２１２を構成するＴＦＴにおいては、ＴＦＴを流れる電流量を大きくし、オンとオフの切り替えを高速に行うことができるため、性能を低下させることなくＴＦＴが占める面積、更には該ＴＦＴにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。
In addition, as a flip-flop circuit, an EDMOS TFT in which an enhancement type and a depletion type are combined in the
また、実施の形態１に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設けることができる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、電流量を増幅した信号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいＴＦＴ、代表的にはデプレッション型のＴＦＴを設けることで、ＴＦＴの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。なお、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、ＩＣ等を用いて表示装置に実装することが好ましい。
Further, a latch circuit, a level shifter circuit, or the like can be provided in the signal line driver circuit described in
（実施の形態３）
本実施の形態においては、実施の形態１及び実施の形態２に示す表示装置において、論理回路部、スイッチ部、及び画素部の薄膜トランジスタの構造について示す。表示装置に用いる薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタについて説明する。
(Embodiment 3)
In this embodiment, a structure of a thin film transistor in a logic circuit portion, a switch portion, and a pixel portion in the display device described in
図５で説明したレイアウト図における薄膜トランジスタの構造について、図８を用いて説明する。図８では、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図５におけるＴＦＴ２１６及びＴＦＴ２１７の断面を説明する。なお、ＴＦＴ２１６及びＴＦＴ２１７の断面はそれぞれ、図５中の点線Ａ−Ｂ、及びＣ−Ｄについて示すものである。
The structure of the thin film transistor in the layout diagram illustrated in FIG. 5 is described with reference to FIGS. FIG. 8 illustrates a cross section of an inverter circuit that forms a driver circuit using two n-channel thin film transistors, for example, the
なお、本実施の形態における表示装置の画素部及び駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。 Note that the pixel portion and the driver circuit of the display device in this embodiment are formed over the same substrate, and in the pixel portion, on / off of voltage application to the pixel electrode is switched using enhancement-type transistors arranged in a matrix. .
図８において、ＴＦＴ２１６は、基板４０１上に、ゲート電極４０３とドナーとなる不純物元素を含む微結晶半導体層４２７ａと、混合領域４２７ｂと、非晶質半導体を含む層４６９と、ゲート電極４０３及びドナーとなる不純物元素を含む微結晶半導体層４２７ａの間に設けられるゲート絶縁層４０９と、非晶質半導体を含む層４６９に接するソース領域及びドレイン領域として機能する一対の不純物半導体層４５９、４６０と、一対の不純物半導体層４５９、４６０に接する一対の配線４５１、４５２とを有する。
In FIG. 8, a
ＴＦＴ２１６において、ゲート絶縁層４０９に形成されたコンタクトホール４２２を介してゲート電極４０３及び配線４５２が直接接続する。
In the
ＴＦＴ２１７は、基板４０１上に、ゲート電極４０４と、微結晶半導体層４２８ａと、非晶質半導体層４７０と、ゲート電極４０４及び微結晶半導体層４２８ａの間に設けられるゲート絶縁層４０９と、非晶質半導体層４７０に接するソース領域及びドレイン領域として機能する一対の不純物半導体層４６１、４６２と、不純物半導体層４６１、４６２に接する一対の配線４５２、４５３とを有する。
The
基板４０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板４０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。
As the
ゲート電極４０３、４０４は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。
The
例えば、ゲート電極４０３、４０４の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した三層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
For example, the two-layer structure of the
なお、ゲート電極４０３、４０４と、基板４０１との密着性向上及び下地への拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板４０１と、ゲート電極４０３、４０４との間に設けてもよい。
Note that a nitride layer of the above metal material is interposed between the
ゲート絶縁層４０９は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層４０９を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタのしきい値電圧の変動を低減することができる。
The
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。 Note that in this specification, silicon oxynitride has a higher oxygen content than nitrogen as a composition, and preferably Rutherford Backscattering Spectroscopy (RBS) and hydrogen forward scattering. When measured by the method (HFS: Hydrogen Forward Scattering), the composition ranges from 50 to 70 atomic% for oxygen, 0.5 to 15 atomic% for nitrogen, 25 to 35 atomic% for silicon, and 0.1 for hydrogen. The thing contained in the range of -10 atomic%. In addition, silicon nitride oxide has a composition containing more nitrogen than oxygen, and preferably has a composition range of 5 to 30 atomic% when measured using RBS and HFS. Nitrogen is contained in the range of 20 to 55 atomic%, silicon is contained in the range of 25 to 35 atomic%, and hydrogen is contained in the range of 10 to 30 atomic%. However, when the total number of atoms constituting silicon oxynitride or silicon nitride oxide is 100 atomic%, the content ratio of nitrogen, oxygen, silicon, and hydrogen is included in the above range.
ドナーとなる不純物元素を含む微結晶半導体層４２７ａ、及び微結晶半導体層４２８ａを構成する微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）を有する半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
The
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。 Microcrystalline silicon which is a typical example of a microcrystalline semiconductor has a Raman spectrum shifted to a lower wave number side than 520 cm −1 indicating single crystal silicon. That is, the peak of the Raman spectrum of microcrystalline silicon is between 520 cm −1 indicating single crystal silicon and 480 cm −1 indicating amorphous silicon. Further, in order to terminate dangling bonds (dangling bonds), hydrogen or halogen may be contained at least 1 atomic% or more. Further, a rare gas element such as helium, argon, krypton, or neon may be included. By further promoting lattice distortion, a stable microcrystalline semiconductor can be obtained with increased stability. A description of such a microcrystalline semiconductor is disclosed in, for example, US Pat. No. 4,409,134.
また、ドナーとなる不純物元素を含む微結晶半導体層４２７ａ、微結晶半導体層４２８ａに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、ドナーとなる不純物元素を含む微結晶半導体層４２７ａ、微結晶半導体層４２８ａの結晶性を高めることができるため好ましい。
The concentration measured by secondary ion mass spectrometry of oxygen and nitrogen contained in the
ドナーとなる不純物元素を含む微結晶半導体層４２７ａに含まれるドナーとなる不純物元素としては、キャリアとして電子を供給するドナーとなり得る元素であり、周期表第１５族元素であるリン、砒素、アンチモン等である。ドナーとなる不純物元素を含む微結晶半導体層４２７ａに含まれるドナーとなる不純物元素の二次イオン質量分析法によって計測される濃度を、６×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３とすることで、ドナーとなる不純物元素を含む微結晶半導体層４２７ａの結晶性を高めることができ、導電性を高めることが可能であるため好ましい。ドナーとなる不純物元素を含む微結晶半導体層４２７ａは、ドナーとなる不純物元素を含むため、ゲート絶縁層とドナーとなる不純物元素が添加された半導体層との界面における抵抗を低減することが可能であり、また、高速動作が可能であり、オン電流の高いＴＦＴを作製することができる。また、ドナーとなる不純物元素を含むため、ＴＦＴのしきい値電圧を負とすることができる。
As the impurity element serving as a donor included in the
非晶質半導体を含む層４６９は、非晶質構造を有する。さらには、非晶質構造に加え、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の結晶粒を含む場合もある。ここでの非晶質半導体を含む層とは、非晶質半導体層４７０と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない。即ち、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層である。価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。
The
なお、非晶質半導体を含む層４６９の非晶質半導体とは、代表的にはアモルファスシリコンである。
Note that the amorphous semiconductor of the
また、非晶質半導体を含む層４６９は、窒素が１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下含まれることが好ましい。
The
図９に、図８のＴＦＴ２１６のゲート絶縁層４０９と、ソース領域及びドレイン領域として機能する不純物半導体層４５９の間の拡大図を示し、混合領域４２７ｂについて詳細に示す。
FIG. 9 shows an enlarged view between the
図９（Ａ）に示すように、混合領域４２７ｂは、ドナーとなる不純物元素を含む微結晶半導体層４２７ａ及び非晶質半導体を含む層４６９の間に設けられる。また、混合領域４２７ｂは、微結晶半導体領域４２９ａ、及び当該微結晶半導体領域４２９ａの間に充填される非晶質半導体領域４２９ｂを有する。具体的には、ドナーとなる不純物元素を含む微結晶半導体層４２７ａの表面から凸状に伸びた錐形状の微結晶半導体領域４２９ａと、非晶質半導体を含む層４６９と同様の半導体で形成される非晶質半導体領域４２９ｂとで形成される。
As illustrated in FIG. 9A, the
非晶質半導体を含む層４６９を、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成することで、薄膜トランジスタのオフ電流を低減することができる。また、混合領域４２７ｂにおいて、錐形状の微結晶半導体領域４２９ａを有するため、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向（膜厚方向）における抵抗、即ち、混合領域４２７ｂと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
By forming the
なお、混合領域４２７ｂに含まれる微結晶半導体領域４２９ａは、微結晶半導体と概略同質の半導体であり、且つ窒素を含む。また、混合領域４２７ｂに含まれる非晶質半導体領域４２９ｂは非晶質半導体を含む層４６９と概略同質の半導体である。このため、微結晶半導体と、非晶質半導体の界面が、混合領域における微結晶半導体領域４２９ａ及び非晶質半導体領域４２９ｂの界面に相当するため、微結晶半導体と、非晶質半導体との界面が凹凸状（ジグザク状）であるともいえる。
Note that the
また、図９（Ｂ）に示すように、混合領域４２７ｂは、ドナーとなる不純物元素を含む微結晶半導体層４２７ａ及び不純物半導体層４５９の間に設けられる構造としてもよい。即ち、混合領域４２７ｂと不純物半導体層４５９との間に、非晶質半導体を含む層４６９が形成されない構造である。このような場合は、図９（Ｂ）に示す構造においては、混合領域４２７ｂにおける微結晶半導体領域４２９ａの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。また、混合領域４２７ｂにおいて、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向（膜厚方向）における抵抗、と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
Further, as illustrated in FIG. 9B, the
また、図９（Ｃ）に示すように、非晶質半導体を含む層４６９及び不純物半導体層４５９の間に非晶質半導体層４２７ｄを有してもよい。非晶質半導体層４２７ｄとしては、アモルファスシリコン層がある。非晶質半導体層４２７ｄを非晶質半導体を含む層４６９及び不純物半導体層４５９の間に設けることにより、ＴＦＴのオフ電流を低減することができる。
In addition, as illustrated in FIG. 9C, an
微結晶半導体領域４２９ａは、ゲート絶縁層４０９から非晶質半導体を含む層４６９へ向けて、先端が狭まる凸状、針状、または錐形状の微結晶半導体である。なお、ゲート絶縁層４０９から非晶質半導体を含む層４６９へ向けて幅が広がる凸状、または錐形状の微結晶半導体であってもよい。
The
混合領域４２７ｂにおいては、微結晶半導体領域４２９ａが、ゲート絶縁層４０９から非晶質半導体を含む層４６９ｃへ向けて、先端が狭まる凸状の結晶粒の場合は、ドナーとなる不純物元素を含む微結晶半導体層４２７ａ側のほうが、非晶質半導体を含む層４６９側と比較して、微結晶半導体領域の割合が高い。これは、ドナーとなる不純物元素を含む微結晶半導体層４２７ａの表面から、微結晶半導体領域４２９ａが膜厚方向に成長するが、原料ガスに窒素を含むガスを含ませる、または原料ガスに窒素を含むガスを含ませつつ、微結晶半導体層の堆積条件よりシランに対する水素の流量を低減すると、微結晶半導体領域４２９ａの結晶粒の成長が抑制され、錐状の結晶粒となるとともに、やがて非晶質半導体が堆積するためである。
In the
また、図９（Ｄ）に示すように、混合領域４２７ｂにおいては、微結晶半導体領域４２９ａが、ゲート絶縁層４０９から非晶質半導体を含む層４６９ｃへ向けて、先端が狭まる凸状の結晶粒の場合は、混合領域４２７ｂの堆積初期において、微結晶半導体層４２７ａの全面で結晶成長する場合がある。これは、ドナーとなる不純物元素を含む微結晶半導体層４２７ａを種結晶として、微結晶半導体が成長するためである。この後、微結晶半導体領域４２９ａの結晶成長が抑制され、ゲート絶縁層４０９から非晶質半導体を含む層４６９ｃへ向けて、先端が狭まる凸状の微結晶半導体領域となる。
In addition, as illustrated in FIG. 9D, in the
混合領域４２７ｂには、ＮＨ基を有する場合がある。これは、微結晶半導体領域４２９ａに含まれる結晶粒の界面、微結晶半導体領域４２９ａと非晶質半導体領域４２９ｂとの界面において、ＮＨ基が、シリコン原子のダングリングボンドと結合すると、キャリアが流れやすくなるためである。このため、窒素の濃度を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、混合領域４２７ｂの移動度が上昇することがわかる。即ち、ＴＦＴの電界効果移動度が上昇する。
The
また、混合領域４２７ｂには、ＮＨ２基を有する場合がある。これは、微結晶半導体領域４２９ａに含まれる結晶粒の界面、微結晶半導体領域４２９ａと非晶質半導体領域４２９ｂの界面において、ＮＨ２基がシリコン原子のダングリングボンドを終端すると欠陥準位が無くなり、ＴＦＴのオフ電流が低減する。
Further, the
また、混合領域４２７ｂの酸素濃度を低減することにより、結晶粒と非晶質半導体層との界面や、結晶粒同士の界面における欠陥おける、キャリアの移動を阻害する結合を低減することができる。
In addition, by reducing the oxygen concentration in the
ドナーとなる不純物元素を含む微結晶半導体層４２７ａ及び混合領域４２７ｂの厚さの合計、即ち、ゲート絶縁層４０９の界面から、混合領域４２７ｂに含まれる微結晶半導体領域の先端の距離は、３ｎｍ以上４１０ｎｍ以下、好ましくは２０ｎｍ以上１００ｎｍ以下とすることで、ＴＦＴのオフ電流を低減できる。
The total thickness of the
図１０に、図８のＴＦＴ２１７のゲート絶縁層４０９と、ソース領域及びドレイン領域として機能する不純物半導体層４６１の間の拡大図を示し、微結晶半導体層４２８ａ及び非晶質半導体層４７０について詳細に示す。
FIG. 10 shows an enlarged view between the
図１０（Ａ）に示すように、ＴＦＴ２１７においは、微結晶半導体層４２８ａ及び非晶質半導体層４７０の界面が略平坦とすることができる。
As shown in FIG. 10A, in the
また、図１０（Ｂ）に示すように、微結晶半導体層４２８ａ及び非晶質半導体層４７０の界面が凹凸状とすることができる。しかしながら、微結晶半導体層４２８ａの凸部は鈍角であり、凹凸差は小さい。
10B, the interface between the
微結晶半導体層４２８ａは、ドナーとなる不純物元素を含む微結晶半導体層４２７ａで形成される微結晶半導体と同様に形成することができる。また、微結晶半導体層４２８ａ上に非晶質半導体層４７０を有することで、ＴＦＴ２１７のしきい値電圧は、ＴＦＴ２１６のしきい値電圧よりも大きくなるため、ＴＦＴのしきい値電圧がドナーとなる不純物元素が含まれていてもよい。
The
非晶質半導体層４７０は、アモルファスシリコン層で形成される。非晶質半導体層４７０には、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の結晶粒が含まれず、非晶質半導体を含む層４６９と比較して、秩序性が低い半導体層である。
The
微結晶半導体層４２８ａ上に非晶質半導体層４７０を設けることで、ＴＦＴ２１７のしきい値電圧をＴＦＴ２１６のしきい値電圧より大きくすることができる。好ましくは、ＴＦＴ２１７のしきい値電圧を正とすることができる。
By providing the
不純物半導体層４５９〜４６２は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層４５９〜４６２は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、混合領域４２７ｂ、非晶質半導体を含む層４６９、または非晶質半導体層４７０と、配線４５１〜４５３とがオーミックコンタクトをする場合は、不純物半導体層４５９〜４６２を形成しなくともよい。
The impurity semiconductor layers 459 to 462 are formed using amorphous silicon to which phosphorus is added, microcrystalline silicon to which phosphorus is added, or the like. Note that in the case where a p-channel thin film transistor is formed as the thin film transistor, the impurity semiconductor layers 459 to 462 are formed using microcrystalline silicon to which boron is added, amorphous silicon to which boron is added, or the like. Note that in the case where the
また、不純物半導体層４５９〜４６２を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、混合領域４２７ｂ、非晶質半導体を含む層４６９、または非晶質半導体層４７０と、不純物半導体層４５９〜４６２との間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層４５９〜４６２と、混合領域４２７ｂ、非晶質半導体を含む層４６９、または非晶質半導体層４７０との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
In the case where the impurity semiconductor layers 459 to 462 are formed using microcrystalline silicon to which phosphorus is added or microcrystalline silicon to which boron is added, a
配線４５１〜４５３は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極４０３、４０４に用いることができるアルミニウム−ネオジム合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
The
図８に示すように、ＴＦＴ２１６の配線４５２は、ゲート絶縁層４０９に形成されたコンタクトホール４２２を介してＴＦＴ２１６のゲート電極４０３と直接接続する。直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。ゲート電極４０３と配線４５１を他の導電層、例えば透明導電層を介して接続する場合に比べて、コンタクトホールの数を低減できるため、占有面積の縮小を図ることができる。
As shown in FIG. 8, the
次に、図８のゲート電極４０３及び配線４５１の接続方法とは異なる構造について、図６及び図１１を用いて示す。
Next, a structure different from the connection method of the
図６は、図４に示したフリップフロップ回路のレイアウト図（上面図）である。なお、図８と同様の構成に関しては、説明を省く。図６においては、第１の配線２３６及び第２の配線２３７を第３の配線２３８を用いて接続する。なお、第３の配線２３８は実施の形態４に示す画素部の画素電極と同時に形成される。
FIG. 6 is a layout diagram (top view) of the flip-flop circuit shown in FIG. Note that a description of the same configuration as in FIG. 8 is omitted. In FIG. 6, the
図１１では、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図６におけるＴＦＴ２１６及びＴＦＴ２１７の断面を示して、その作製工程を以下に説明する。なお、ＴＦＴ２１６及びＴＦＴ２１７の断面はそれぞれ、図６中の点線Ａ−Ｂ、及びＣ−Ｄについて示すものである。
FIG. 11 shows a cross section of an inverter circuit that constitutes a driver circuit using two n-channel thin film transistors, for example, the
図１１においては、絶縁層４７９上に絶縁層４８１が形成される。また、絶縁層４７９、４８１に形成されるコンタクトホールと、ゲート絶縁層４０９、絶縁層４７９、４８１に形成されるコンタクトホールにおいて、ゲート電極４０３及び配線４５２を接続する配線４８４が形成される。
In FIG. 11, the insulating
絶縁層４８１としては、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、シリコーン樹脂などを用いることができる。また、シロキサンポリマーを用いることができる。また、絶縁層４８１は、感光性樹脂または非感光性樹脂を適宜用いることができる。なお、絶縁層４８１は設けなくともよい。
As the insulating
配線４８４は、実施の形態４に示す画素電極４８６と同時に形成することが可能であるため、フォトマスクを追加せずとも、ゲート電極４０３及び配線４５１を接続する配線４８４を形成することができるため、工程数の削減によりコスト削減が可能である。
Since the
次に、図８で示した、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路の断面図の作製工程を、図１２及び図１３を用いて説明する。なお、ＴＦＴ２１６及びＴＦＴ２１７の断面はそれぞれ、図５中の点線Ａ−Ｂ、及びＣ−Ｄについて示すものである。
Next, a manufacturing process of a cross-sectional view of an inverter circuit that forms a driver circuit using two n-channel thin film transistors illustrated in FIG. 8 will be described with reference to FIGS. Note that the cross sections of the
図１２（Ａ）に示すように、基板４０１上にゲート電極４０３、４０４を形成する。次に、ゲート電極４０３、４０４を覆ってゲート絶縁層４０９、第１の半導体層４１０を形成する。
As shown in FIG. 12A,
ゲート電極４０３、４０４は、基板４０１上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極４０３、４０４と、基板４０１との密着性向上として、上記の金属材料の窒化物層を、基板４０１と、ゲート電極４０３、４０４との間に設けてもよい。ここでは、基板４０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
The
なお、フォトリソグラフィ工程においては、レジストを基板全面に塗布してもよいが、レジストマスクを形成する領域に印刷法によりレジストを印刷した後、露光することで、レジストを節約することが可能であり、コスト削減が可能である。また、露光機を用いてレジストを露光する代わりに、レーザビーム直描装置によってレジストを露光してもよい。 Note that in the photolithography process, a resist may be applied to the entire surface of the substrate, but it is possible to save the resist by printing the resist by a printing method in a region where a resist mask is to be formed and then exposing the resist. Cost reduction is possible. Further, instead of exposing the resist using an exposure machine, the resist may be exposed by a laser beam direct drawing apparatus.
また、ゲート電極４０３、４０４の側面は、テーパー形状とすることが好ましい。ゲート電極４０３、４０４上には、後の工程で半導体層及び配線を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極４０３、４０４の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
The side surfaces of the
また、ゲート電極４０３、４０４を形成する工程によりゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極４０３、４０４とは別に設けてもよい。
In addition, a gate wiring (scanning line) and a capacitor wiring can be formed at the same time by the process of forming the
ゲート絶縁層４０９は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁層１０５のＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、ゲート絶縁層４０９は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数によりゲート絶縁層４０９を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。
The
また、ゲート絶縁層４０９として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、ゲート絶縁層の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低減することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
In addition, by forming a silicon oxide layer by a CVD method using an organosilane gas as the
第１の半導体層４１０としては、ドナーとなる不純物元素を含む微結晶シリコン、ドナーとなる不純物元素を含む微結晶シリコンゲルマニウム、ドナーとなる不純物元素を含む微結晶ゲルマニウム等を用いて形成する。第１の半導体層４１０の厚さは、厚さ３〜１００ｎｍ、好ましくは５〜５０ｎｍと薄くすることで、後に形成される第２の半導体層において、微結晶半導体で形成される複数の針状の凸部の長さを制御し、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
The
第１の半導体層４１０は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ドナーとなる不純物元素を含む気体とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ドナーとなる不純物元素を含む気体と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して、ドナーとなる不純物元素を含む微結晶シリコン、ドナーとなる不純物元素を含む微結晶シリコンゲルマニウム、ドナーとなる不純物元素を含む微結晶ゲルマニウム等を形成する。なお、グロー放電プラズマの生成方法は、ゲート絶縁層４０９の作製方法にあげた生成方法を適宜用いることができる。
The
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。 Typical examples of the deposition gas containing silicon or germanium include SiH 4 , Si 2 H 6 , GeH 4 , and Ge 2 H 6 .
ドナーとなる不純物元素を含む気体の代表例としては、フォスフィン（ＰＨ３）、三フッ化リン（ＰＦ３）、アルシン（ＡｓＨ３）、スチビン（ＳｂＨ３）等がある。 Typical examples of the gas containing an impurity element which serves as a donor include phosphine (PH 3 ), phosphorus trifluoride (PF 3 ), arsine (AsH 3 ), and stibine (SbH 3 ).
第１の半導体層４１０の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第１の半導体層４１０の堆積速度が高まる。また、堆積速度が高まることで、第１の半導体層４１０に取り込まれる処理室内の不純物量が低減し、第１の半導体層４１０の結晶性が高まる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、表示装置の生産性を高めることができる。
By using a rare gas such as helium, argon, neon, krypton, or xenon as a source gas for the
なお、ここでは、第１の半導体層４１０の原料ガスにドナーとなる不純物元素を含む気体を用いて、第１の半導体層４１０にドナーとなる不純物元素を添加したが、その代わりに、ゲート絶縁層４０９の表面にドナーとなる不純物元素を含む気体を曝して、ゲート絶縁層４０９の表面にドナーとなる不純物元素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして第１の半導体層４１０を形成してもよい。当該工程により、第１の半導体層４１０にドナーとなる不純物元素を添加することができる。
Note that here, an impurity element serving as a donor is added to the
なお、第１の半導体層４１０を形成する前に、ＣＶＤ装置の処理室内を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層４０９及び第１の半導体層４１０における不純物元素を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
Note that before the
次に、図１２（Ｂ）に示すように、第１の半導体層４１０上に第２の半導体層４１１ａを形成する。ここでは、第１の半導体層４１０を種結晶として、部分的に結晶成長させる条件で、混合領域４１１ｂ、非晶質半導体を含む層４１１ｃを有する第２の半導体層４１１ａを形成する。
Next, as illustrated in FIG. 12B, the
第２の半導体層４１１ａは、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等があるが、これに限定されず窒素を有する気体であればよい。
The
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第１の半導体層４１０と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、第１の半導体層４１０の堆積条件よりも、結晶成長を低減する条件とすることができる。この結果、第２の半導体層４１１ａにおいて、混合領域４１１ｂ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層４１１ｃを形成することができる。
At this time, the flow rate ratio between the deposition gas containing silicon or germanium and hydrogen is the same as that of the
ここでは、微結晶半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。 Here, as a typical example of the conditions for forming the microcrystalline semiconductor layer, the flow rate of hydrogen is 10 to 2000 times, preferably 10 to 200 times that of the deposition gas containing silicon or germanium. Note that as a typical example of a condition for forming a normal amorphous semiconductor layer, the flow rate of hydrogen is 0 to 5 times the flow rate of the deposition gas containing silicon or germanium.
また、第２の半導体層１０７の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、堆積速度を高めることができる。 Further, by introducing a rare gas such as helium, neon, argon, xenon, or krypton into the source gas of the second semiconductor layer 107, the deposition rate can be increased.
第２の半導体層４１１ａの堆積初期においては、第１の半導体層４１０を種結晶として、第１の半導体層４１０上全体に窒素を含む微結晶半導体層が堆積される（堆積初期）。この後、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長する（堆積中期）。堆積初期及び堆積中期で混合領域４１１ｂが形成される。さらに、錐形状の微結晶半導体領域の結晶成長が抑制され、非晶質半導体を含む層４１１ｃが形成される（堆積後期）。
In the initial stage of deposition of the
このことから、図８〜図１１に示すドナーとなる不純物元素を含む微結晶半導体層４２７ａは、図１２（Ａ）に示す第１の半導体層４１０に相当する。
Thus, the
また、図８〜図１１に示す混合領域４２７ｂは、図１２（Ｂ）に示す第２の半導体層４１１ａの堆積初期に形成される窒素を含む微結晶半導体層、堆積中期に形成される錐状の微結晶半導体領域及びその間を充填する非晶質半導体領域を有する層、即ち、混合領域４１１ｂに相当する。
8A to 11B includes a microcrystalline semiconductor layer containing nitrogen formed in the initial deposition of the
また、図８〜図１１に示す非晶質半導体を含む層４６９は、図１２（Ｂ）に示す第２の半導体層４１１ａの堆積後期に形成される非晶質半導体を含む層４１１ｃに相当する。
The
非晶質半導体を含む層４１１ｃは、図８に示す非晶質半導体を含む層４６９と同様の半導体層であり、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される半導体層であるため、アモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。この結果、薄膜トランジスタのオフ電流を低減することができる。
The
次に、図１２（Ｂ）に示すように、第２の半導体層４１１上に、不純物半導体層４１７を形成する。
Next, as illustrated in FIG. 12B, an
不純物半導体層４１７は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン、リンが添加されたアモルファスシリコンゲルマニウム、リンが添加された微結晶シリコンゲルマニウム、リンが添加されたアモルファスゲルマニウムリンが添加された微結晶ゲルマニウム等を形成する。
The
次に、不純物半導体層４１７上に、フォトリソグラフィ工程によりレジストマスク４１６を形成する。レジストマスク４１６は、後のＴＦＴ２１６となる領域に形成する。
Next, a resist
次に、レジストマスク４１６を用いて、第２の半導体層４１１、不純物半導体層４１７を素子毎に分離して、第２の半導体層４２７（ドナーとなる不純物元素を含む微結晶半導体層４２７ａ、混合領域４２７ｂ、及び非晶質半導体を含む層４２７ｃの積層体）、及び不純物半導体層４２３を形成する。この後、レジストマスク４１６を除去する。
Next, using the resist
次に、図１２（Ｄ）に示すように、第３の半導体層４１２ａ、第４の半導体層４１２ｃ、及び不純物半導体層４１８を形成し、不純物半導体層４１８上にレジストマスク４２０を形成する。
Next, as illustrated in FIG. 12D, a
第３の半導体層４１２ａとして、ドナーとなる不純物元素を含む微結晶半導体層を形成する場合は、第１の半導体層４１２ａと同様に形成することができる。
In the case where a microcrystalline semiconductor layer including an impurity element which serves as a donor is formed as the
第３の半導体層４１２ａとして、ドナーとなる不純物元素を含まない微結晶半導体層を形成する場合は、第１の半導体層４１２ａの原料ガスから、ドナーとなる不純物元素を含む気体を除いて微結晶半導体層を形成すればよい。
In the case where a microcrystalline semiconductor layer which does not include an impurity element which serves as a donor is formed as the
第４の半導体層４１２ｃは、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、非晶質半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を０〜１０倍、好ましくは１〜５倍に希釈して非晶質半導体層を形成することができる。
In the reaction chamber of the plasma CVD apparatus, the
また、不純物半導体層４１８は、不純物半導体層４１７と同様に形成することができる。
The
レジストマスク４２０は、後のＴＦＴ２１７及び画素部１０１のＴＦＴ４７２となる領域に形成する。
The resist
次に、レジストマスク４２０を用いて、第３の半導体層４１２ａ及び第４の半導体層４１２ｃ、及び不純物半導体層４１８をエッチングする。この工程により、第３の半導体層４１２ａ及び第４の半導体層４１２ｃ、及び不純物半導体層４１８を素子毎に分離し、微結晶半導体層４２８ａ及び非晶質半導体層４２８ｃ、及び不純物半導体層４２４を形成する。なお、当該エッチングにおいて、不純物半導体層４２３もエッチングされるため、膜厚が薄くなった不純物半導体層４２５が形成される。これは、第３の半導体層４１２ａ及び第４の半導体層４１２ｃ、及び不純物半導体層４１８を十分にエッチングして、エッチング残渣を残さないため、第３の半導体層４１２ａのエッチングが終わった後も、オーバーエッチングする。この結果、当該オーバーエッチングにおいて、不純物半導体層４２３もエッチングされるためである。この後、レジストマスク４２０を除去する。
Next, the
次に、フォトリソグラフィ工程によりゲート絶縁層４０９上にレジストマスクを形成した後、当該レジストマスクを用いて、ゲート絶縁層にコンタクトホール４２２を形成する。（図１３（Ａ）を参照）。
Next, after a resist mask is formed over the
なお、コンタクトホール４２２は、図１２に示す第１の半導体層４１０を形成する前に、形成してもよい。
Note that the
次に、導電層４１９を形成する（図１３（Ｂ）を参照）。
Next, a
導電層４１９は、図８に示す配線４５１〜４５３と同様の材料を適宜用いることができる。導電層４１９は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層３１９は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
The
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて導電層４１９をエッチングし、配線４５１〜４５３を形成する。導電層４１９のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層４１９が等方的にエッチングされる。その結果、配線４５１〜４５３はレジストマスクよりも内側に後退する。配線４５１〜４５３は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
Next, the
次に、レジストマスクを用いて、不純物半導体層４２４、４２５、非晶質半導体を含む層４２７ｃ、非晶質半導体層４２８ｃのそれぞれ一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、電界緩和バッファ層として機能する非晶質半導体を含む層４６９、非晶質半導体層４７０、不純物半導体層４５９〜４６２が形成される。この後、レジストマスクを除去する。
Next, part of the impurity semiconductor layers 424 and 425, the
なお、ここでは、導電層４１９をウエットエッチングした後、レジストマスクを残したまま、非晶質半導体を含む層４２７ｃ、非晶質半導体層４２８ｃ、不純物半導体層４２４、４２５のそれぞれ一部をドライエッチングしたため、導電層４１９が等方的にエッチングされ、配線４５１〜４５３の側面と、ソース領域及びドレイン領域として機能する不純物半導体層４５９〜４６２の側面は一致せず、配線４５１〜４５３の側面の外側に、不純物半導体層４５９〜４６２の側面が形成される形状となる。しかしながら、導電層４１９をウエットエッチングした後、レジストマスクを除去し、配線４５１〜４５３をマスクとして、非晶質半導体を含む層４２７ｃ、非晶質半導体層４２８ｃ、不純物半導体層４２４、４２５のそれぞれ一部をドライエッチングすると、配線４５１〜４５３及び不純物半導体層４５９〜４６２の端部が略一致する構造となる。
Note that here, after the
次に、レジストマスクを除去した後、ドライエッチングを行うとよい。ドライエッチングの条件は、露出している非晶質半導体を含む層４６９、非晶質半導体層４７０にダメージが入らず、且つ非晶質半導体を含む層４６９、非晶質半導体層４７０に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層４６９、非晶質半導体層４７０表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層４６９、非晶質半導体層４７０の厚さがほとんど減少しない条件を用いる。エッチングガスとしては、Ｃｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
Next, after removing the resist mask, dry etching is preferably performed. The dry etching conditions are such that the exposed
次に、非晶質半導体を含む層４６９、非晶質半導体層４７０の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
Next, water plasma, ammonia plasma, nitrogen plasma, or the like may be irradiated on the surfaces of the
水プラズマ処理は、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを導入し、プラズマを生成して、行うことができる。 The water plasma treatment can be performed by introducing a gas containing water as a main component typified by water vapor (H 2 O vapor) into the reaction space to generate plasma.
上記したように、非晶質半導体を含む層４６９、非晶質半導体層４７０を形成した後に、非晶質半導体を含む層４６９、非晶質半導体層４７０にダメージを与えない条件で更なるドライエッチングを行うことで、非晶質半導体を含む層４６９、非晶質半導体層４７０上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
As described above, after the
次に、絶縁層４７９を形成する（図１３（Ｃ）参照）。
Next, an insulating
絶縁層４７９は、ゲート絶縁層４０９と同様に形成することができる。
The insulating
以上の工程により、薄膜トランジスタを作製することができる。また、ＴＦＴ２１６及びＴＦＴ２１７で構成されるＥＤＭＯＳ回路を形成することができる。なお、図１３（Ｃ）のＡ−Ｂ、Ｃ−Ｄの断面図は、図５で示す駆動回路の平面図におけるＡ−Ｂ、Ｃ−Ｄ相当する。
Through the above process, a thin film transistor can be manufactured. In addition, an EDMOS circuit including the
次に、図１１に示す駆動回路の作製工程を図１２及び図１４を用いて説明する。図１１に示す駆動回路は、図８に示す駆動回路と比較して、ゲート電極４０３及び配線４５１が直接接せず、配線を介して電気的に接続する点が異なる。
Next, a manufacturing process of the driver circuit illustrated in FIG. 11 is described with reference to FIGS. The driver circuit illustrated in FIG. 11 is different from the driver circuit illustrated in FIG. 8 in that the
図１２（Ａ）乃至図１３（Ａ）を経て、ゲート絶縁層４０９上に第２の半導体層４２７、４２８、不純物半導体層４２４、４２５を形成した後、導電層４１９を形成する。なお、ここでは、導電層４１９を形成する前に、ゲート電極４０３を露出するコンタクトホールは、ゲート絶縁層１０９に形成しない。
After the second semiconductor layers 427 and 428 and the impurity semiconductor layers 424 and 425 are formed over the
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、導電層４１９をエッチングして、配線４５１〜４５３を形成する。次に、不純物半導体層４２４、４２５、及び非晶質半導体を含む層４２７ｃ、非晶質半導体層４２８ｃの一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体層４５９〜４６２、電界緩和バッファ層として機能する非晶質半導体を含む層４６９、非晶質半導体層４７０を形成する（図１４（Ａ）参照）。
Next, the
次に、絶縁層４７９を形成した後、絶縁層４８１を形成する。絶縁層４８１は平坦化層として機能するため、設けることが好ましいが、必須ではない。
Next, after the insulating
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層４８１及び絶縁層４７９をエッチングして、コンタクトホールを形成する。次に、ゲート電極４０３及び配線４５２を接続する配線４８４を形成する。配線４８４は、実施の形態４で示す画素部の画素電極と同時に形成することが可能であるため、フォトマスク枚数を増やさずとも、ゲート電極４０３及び配線４５２を接続する配線４８４を形成することができる。なお、絶縁層４８１に感光性樹脂を用いた場合は、レジストマスクを用いず、絶縁層４８１を露光し現像して、絶縁層４８１の開口部を形成することができる。また、当該開口部を有する絶縁層４８１をマスクとして、絶縁層４７９、ゲート絶縁層４０９をエッチングして、コンタクトホールを形成することができる。
Next, the insulating
以上の工程により、薄膜トランジスタを作製することができる。また、ＴＦＴ２１６及びＴＦＴ２１７で構成されるＥＤＭＯＳ回路を形成することができる。なお、図１４（Ｂ）のＡ−Ｂ、Ｃ−Ｄの断面図は、図６で示す駆動回路の平面図におけるＡ−Ｂ、Ｃ−Ｄ相当する。
Through the above process, a thin film transistor can be manufactured. In addition, an EDMOS circuit including the
なお、ここでは、論理回路を構成するＴＦＴ２１６、ＴＦＴ２１７の構造及び作製方法を示したが、実施の形態１及び２で示すスイッチ部またはバッファ部を構成するＴＦＴをデプレッション型のＴＦＴ２１６と同様の構造とし、ＴＦＴ２１６と同時に作製することで、オン電流が大きいＴＦＴを設けることが可能であり、ＴＦＴの面積を縮小することが可能である。この結果、信号線駆動回路が占める面積を縮小することができ、表示装置の狭額縁化、小型化、高性能化を図ることができる。
Note that here, the structure and manufacturing method of the
本実施の形態で示す、微結晶半導体をチャネル形成領域に用いる薄膜トランジスタは、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、電界効果移動度及びオン電流が高く、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、表示装置の狭額縁化が可能である。 A thin film transistor that uses a microcrystalline semiconductor for a channel formation region described in this embodiment has higher field-effect mobility and on-state current than a thin film transistor that uses amorphous silicon for a channel region. The area occupied by the thin film transistor in the driver circuit can be reduced without dropping. For this reason, it is possible to narrow the frame of the display device.
（実施の形態４）
本実施の形態では、駆動回路を含む表示装置における画素部の作製工程について、図１５乃至図１８を用いて説明する。
(Embodiment 4)
In this embodiment, a process for manufacturing a pixel portion in a display device including a driver circuit will be described with reference to FIGS.
はじめに、図１８に示す画素の上面構造を有する表示装置の素子基板の作製方法について、図１５乃至図１７を用いて示す。 First, a method for manufacturing an element substrate of a display device having the top surface structure of the pixel illustrated in FIG. 18 is described with reference to FIGS.
まず、基板４０１上にゲート電極４０５、及び容量配線４０７を形成する（図１５（Ａ）を参照）。
First, the
ゲート電極４０５及び容量配線４０７は、実施の形態３に示すゲート電極４０３、４０４に示す材料及び作製方法を適宜用いて形成する。なお、ゲート電極４０５及び容量配線４０７と、基板４０１との密着性向上として、上記の金属材料の窒化物層を、基板４０１と、ゲート電極４０５及び容量配線４０７との間に設けてもよい。ここでは、基板４０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
The
なお、ゲート電極４０５及び容量配線４０７の側面は、テーパー形状とすることが好ましい。ゲート電極４０５上には、後の工程で半導体層及び配線を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極４０５、及び容量配線４０７の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。
Note that side surfaces of the
また、ゲート電極４０５をゲート配線（走査線）と兼ねて形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極４０５とは別に設けてもよい。
Further, the
次に、ゲート電極４０５を覆ってゲート絶縁層４０９、第３の半導体層４１２ａを形成する。
Next, a
次に、図１５（Ｂ）に示すように、第３の半導体層４１２ａ上に、第４の半導体層４１２ｃを形成する。第４の半導体層４１２ｃ上に、不純物半導体層４１８を形成する。
Next, as illustrated in FIG. 15B, a
不純物半導体層４１８としては、実施の形態３に示す不純物半導体層４１７と同様に形成することができる。
The
次に、第２のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、第３の半導体層４１２ａ、第４の半導体層４１２ｃ、及び不純物半導体層４１８をエッチングして、微結晶半導体層４３０ａ、非晶質半導体層４３０ｃ、及び不純物半導体層４３１を形成する。その後、レジストマスクを除去する（図１５（Ｃ）を参照）。
Next, the
次に、第２の半導体層４３０及び不純物半導体層４１８を覆う導電層４１９を形成する（図１６（Ａ）を参照）。
Next, a
次に、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、導電層４１９をエッチングして、配線４５４、４５５を形成する。なお、配線４５５は容量電極としても機能する（図１６（Ｂ）を参照）。
Next, the
なお、ここでは図示しないが、図１３（Ｂ）に示すように、導電層４１９を形成する前に、ゲート絶縁層４０９にコンタクトホール４２２を形成した場合、上述した工程と同じ工程を経て実施の形態２及び実施の形態３に示す駆動回路のＴＦＴ２１６のソース配線あるいはドレイン配線とゲート電極が直接接続される。
Note that although not illustrated here, as illustrated in FIG. 13B, in the case where the
次に、レジストマスクを用いて、不純物半導体層４３１の一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、ソース領域及びドレイン領域として機能する不純物半導体層４６３、４６４が形成される。なお、当該工程において、非晶質半導体層４３０ｃの一部もエッチングされる。一部エッチングされた非晶質半導体層４３０ｃを非晶質半導体層４７１と示す（図１６（Ｂ）参照）。
Next, part of the
以上の工程により、薄膜トランジスタ４７２、及び容量素子４７３を作製することができる。
Through the above process, the
本実施の形態に係る薄膜トランジスタは、液晶表示装置、発光表示装置、及び電子ペーパーに代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層４７９及び絶縁層４８１を形成する（図１７（Ａ）参照）。
The thin film transistor according to this embodiment can be applied to a switching transistor in a pixel of a display device typified by a liquid crystal display device, a light-emitting display device, and electronic paper. Therefore, an insulating
次に、配線４５５に達するように、絶縁層４７９にコンタクトホール４８５を形成する。このコンタクトホール４８５は、第４のフォトマスクを用いたフォトリソグラフィ法により形成したレジストマスクを用いて、絶縁層４７９及び絶縁層４８１それぞれの一部をエッチングすることで形成できる。その後、当該コンタクトホール４８５を介して配線４５５に接続される画素電極４８６を設ける。このときの図１７（Ｂ）の平面図を図１８に示す。
Next, a
画素電極４８６は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
The
画素電極４８６は、配線４５４、４５５等と同様に、フォトリソグラフィ法を用いて形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。
The
また、画素電極４８６は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。画素電極４８６は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
The
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体等が挙げられる。 As the conductive polymer, a so-called π-electron conjugated conductive polymer can be used. For example, polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, or a copolymer of two or more kinds thereof can be given.
この後、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置においては、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極４８６上に所定の形状を有する突起物を形成することが好ましい。突起物は、絶縁層で形成する。
Thereafter, in a VA (Vertical Alignment) type liquid crystal display device, in order to expand the viewing angle, a pixel is divided into a plurality of parts, and the orientation of the liquid crystal of each part of the divided pixels is different (so-called so-called). In the case of the MVA method), it is preferable to form a protrusion having a predetermined shape on the
画素電極上に突起物が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。 When protrusions are formed on the pixel electrode, when the pixel electrode voltage is off, the liquid crystal is aligned perpendicular to the alignment film surface, but the liquid crystal near the protrusion is slightly tilted with respect to the substrate surface. Orientation. When the voltage of the pixel electrode is turned on, the liquid crystal in the inclined alignment portion is first inclined. In addition, liquid crystals other than the vicinity of the protrusions are also affected by these liquid crystals and are sequentially arranged in the same direction. As a result, stable orientation can be obtained for the entire pixel. That is, the orientation of the entire display unit is controlled starting from the protrusion.
また、画素電極上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。 Further, instead of providing the protrusion on the pixel electrode, a slit may be provided in the pixel electrode. In this case, when a voltage is applied to the pixel electrode, an electric field distortion occurs in the vicinity of the slit, and the electric field distribution and liquid crystal alignment can be controlled in the same manner as when a protrusion is provided on the pixel electrode.
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ表示装置に用いることが可能な素子基板を作製することができる。 Through the above process, a thin film transistor having a high on-state current compared to a thin film transistor having an amorphous semiconductor in a channel formation region and a low off current compared to a thin film transistor having a microcrystalline semiconductor in a channel formation region, In addition, an element substrate that can be used for a display device can be manufactured.
以上の工程により、表示装置の画素におけるスイッチング用の薄膜トランジスタを作製することができる。 Through the above process, a switching thin film transistor in a pixel of the display device can be manufactured.
ここで示す薄膜トランジスタは、リーク電流を低減する構造であるため、当該素子基板を表示装置に用いることで、コントラストが高く、画質の高い表示装置を作製することができる。 Since the thin film transistor described here has a structure that reduces leakage current, a display device with high contrast and high image quality can be manufactured by using the element substrate for a display device.
本実施の形態により、薄膜トランジスタ及び容量素子を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することにより、アクティブマトリクス型の表示装置を作製するための一方の基板とする素子基板を作製することができる。 According to this embodiment mode, a pixel including a thin film transistor and a capacitor can be manufactured. Then, by arranging these in a matrix corresponding to each pixel to form a pixel portion, an element substrate which is one substrate for manufacturing an active matrix display device can be manufactured.
アクティブマトリクス型の液晶表示装置を作製する場合には、素子基板と、対向電極が設けられた対向基板との間に液晶層を設け、素子基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極を素子基板上に設け、共通電極と電気的に接続する端子を端子部に設ける。この端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。 In the case of manufacturing an active matrix liquid crystal display device, a liquid crystal layer is provided between an element substrate and a counter substrate provided with a counter electrode, and the element substrate and the counter substrate are fixed. Note that a common electrode electrically connected to the counter electrode provided on the counter substrate is provided over the element substrate, and a terminal electrically connected to the common electrode is provided in the terminal portion. This terminal is a terminal for setting the common electrode to a fixed potential such as GND or 0V.
また、図１８に示す画素構成に限定されず、容量配線を設けず、画素電極と、隣り合う画素のゲート配線とを絶縁膜及びゲート絶縁層を介して重ねて、容量素子を形成してもよい。この場合、容量配線を省略することができ、画素における開口率を高めることができる。 Further, the present invention is not limited to the pixel structure shown in FIG. 18, and a capacitor element may be formed by providing a pixel electrode and a gate wiring of an adjacent pixel through an insulating film and a gate insulating layer without providing a capacitor wiring. Good. In this case, the capacitor wiring can be omitted, and the aperture ratio in the pixel can be increased.
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。 In an active matrix liquid crystal display device, a display pattern is formed on a screen by driving pixel electrodes arranged in a matrix. Specifically, by applying a voltage between the selected pixel electrode and the counter electrode corresponding to the pixel electrode, optical modulation of the liquid crystal layer disposed between the pixel electrode and the counter electrode is performed. The optical modulation is recognized by the observer as a display pattern.
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。 In moving image display of a liquid crystal display device, there is a problem that an afterimage is generated or a moving image is blurred because the response of the liquid crystal molecules themselves is slow. In order to improve the moving image characteristics of a liquid crystal display device, there is a so-called black insertion driving technique in which black display is performed every other frame.
また、垂直同期周期数を１．５倍、好ましくは２倍以上にすることで応答速度を改善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速駆動と呼ばれる駆動技術もある。 In addition, so-called double speed driving, which improves the response speed by increasing the number of vertical synchronization cycles by 1.5 times, preferably 2 times or more, and selects the gradation to be written for each of a plurality of divided fields in each frame. There is also a drive technology called.
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。 Moreover, in order to improve the moving image characteristics of the liquid crystal display device, a surface light source is configured using a plurality of LED (light emitting diode) light sources or a plurality of EL light sources as a backlight, and each light source constituting the surface light source is independent There is also a driving technique that performs intermittent lighting driving within one frame period. As the surface light source, three or more kinds of LEDs may be used, or white light emitting LEDs may be used. Since a plurality of LEDs can be controlled independently, the light emission timings of the LEDs can be synchronized with the optical modulation switching timing of the liquid crystal layer. Since this driving technique can partially turn off the LED, an effect of reducing power consumption can be achieved particularly in the case of video display in which the ratio of the black display area occupying one screen is large.
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。 By combining these driving techniques, the display characteristics such as the moving picture characteristics of the liquid crystal display device can be improved as compared with the related art.
また、素子基板上に発光素子を設けることにより、発光表示装置や、発光装置を作製することができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。 In addition, a light-emitting display device or a light-emitting device can be manufactured by providing a light-emitting element over an element substrate. A light-emitting display device or a light-emitting device typically includes a light-emitting element using electroluminescence as a light-emitting element. A light-emitting element utilizing electroluminescence is roughly classified according to whether the light-emitting material is an organic compound or an inorganic compound. In general, the former is called an organic EL element and the latter is called an inorganic EL element.
なお、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電位、例えばＧＮＤ、０Ｖなどに設定するための端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する端子を設ける。 Note that in the case of manufacturing a light-emitting display device, one electrode (also referred to as a cathode) of an organic light-emitting element is set to a low power supply potential, for example, GND, 0 V, and the like. , A terminal for setting to 0V or the like is provided. In the case of manufacturing a light-emitting display device, a power supply line is provided in addition to a source wiring and a gate wiring. Accordingly, a terminal that is electrically connected to the power supply line is provided in the terminal portion.
また、素子基板と、電極が形成された対向基板の間に、白と黒に塗り分けられた球形粒子、または、透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを挟持することで、電子ペーパーを作製することができる。 In addition, between the element substrate and the counter substrate on which the electrodes are formed, spherical particles that are painted in white and black, or transparent liquid, positively charged white particles, and negatively charged black particles. Electronic paper can be produced by sandwiching the encapsulated microcapsules having a diameter of about 10 μm to 200 μm.
本実施の形態で得られる表示装置の画素を構成する薄膜トランジスタは、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を持続することができる。また、本実施の形態に示す薄膜トランジスタは、オフ電流を低減しつつ、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、オン電流及び電界効果移動度を高めることが可能であり、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、本実施の形態で示す素子基板を用いた液晶表示装置、発光表示装置、電子ペーパー等の表示装置は、画質が良好（例えば、高コントラスト）であり、消費電力が低く、狭額縁化された表示装置を作製することができる。 The thin film transistor included in the pixel of the display device obtained in this embodiment can maintain the effect of reducing off-state current due to the enhancement type transistor. In addition, the thin film transistor described in this embodiment can have higher on-state current and field-effect mobility than a thin film transistor using amorphous silicon in a channel region while reducing off-state current, and thus has excellent electrical characteristics. Therefore, the area occupied by the thin film transistor in the driver circuit can be reduced without degrading performance. Therefore, a display device such as a liquid crystal display device, a light-emitting display device, or electronic paper using the element substrate described in this embodiment has favorable image quality (eg, high contrast), low power consumption, and a narrow frame. A display device thus manufactured can be manufactured.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態５）
本実施の形態では、本発明の一形態である表示装置に設けられる保護回路について図面を参照して説明する。実施の形態１の図２における保護回路１３４〜１３６に用いられる保護回路の具体的な回路構成の例について、図１９を参照して説明する。以下の説明ではｎ型トランジスタを設ける場合についてのみ説明するが、本実施の形態はこれに限定されない。
(Embodiment 5)
In this embodiment, a protection circuit provided in a display device which is one embodiment of the present invention will be described with reference to drawings. An example of a specific circuit configuration of the protection circuit used in the
図１９（Ａ）に示す保護回路は、複数の薄膜トランジスタを用いた保護ダイオード５０１〜５０４を有する。保護ダイオード５０１は、直列に接続されたｎ型薄膜トランジスタ５０１ａ及びｎ型薄膜トランジスタ５０１ｂを有している。ｎ型薄膜トランジスタ５０１ａのソース電極及びドレイン電極の一方は、ｎ型薄膜トランジスタ５０１ａ及びｎ型薄膜トランジスタ５０１ｂのゲート電極と接続され、且つ電位Ｖｓｓに保たれている。ｎ型薄膜トランジスタ５０１ａのソース電極及びドレイン電極の他方は、ｎ型薄膜トランジスタ５０１ｂのソース電極及びドレイン電極の一方に接続されている。ｎ型薄膜トランジスタ５０１ｂのソース電極及びドレイン電極の他方は保護ダイオード５０２に接続されている。そして、他の保護ダイオード５０２〜５０４も保護ダイオード５０１と同様に、それぞれ直列に接続された複数の薄膜トランジスタを有し、且つ直列に接続された複数の薄膜トランジスタの一端は、複数の薄膜トランジスタのゲート電極と接続されている。
A protection circuit illustrated in FIG. 19A includes
なお、本実施の形態において、保護ダイオード５０１〜５０４のそれぞれが有する薄膜トランジスタの数及び極性は、図１９（Ａ）に示す構成に限定されない。例えば、保護ダイオード５０１は、直列に接続された三つの薄膜トランジスタにより構成されていてもよい。
Note that in this embodiment, the number and polarity of thin film transistors included in each of the
そして、保護ダイオード５０１〜５０４は順に直列に接続されており、且つ保護ダイオード５０２と保護ダイオード５０３の間は、配線５０５に接続されている。なお、配線５０５は、保護対象となる半導体素子に電気的に接続されているものである。なお、配線５０５と接続する配線は、保護ダイオード５０２と保護ダイオード５０３との間の配線に限定されない。即ち、配線５０５は、保護ダイオード５０１と保護ダイオード５０２との間に接続されていてもよいし、保護ダイオード５０３と保護ダイオード５０４との間に接続されていてもよい。
The
保護ダイオード５０４の一端は電源電位Ｖｄｄに保たれている。また、保護ダイオード５０１〜５０４のそれぞれは、逆方向バイアスの電圧がかかるように接続されている。
One end of the
なお、図１９（Ａ）に示す保護回路は、図１９（Ｂ）に示すように、保護ダイオード５０１、５０２を保護ダイオード５０６に置換え、保護ダイオード５０３、５０４を保護ダイオード５０７に構成に置き換えることも可能である。
In the protection circuit shown in FIG. 19A, the
図１９（Ｃ）に示す保護回路は、保護ダイオード５１０、保護ダイオード５１１、容量素子５１２、容量素子５１３及び抵抗素子５１４を有する。抵抗素子５１４は２端子の抵抗であり、その一端には配線５１５から電位Ｖｉｎが供給され、他端には電位Ｖｓｓが供給される。抵抗素子５１４は、電位Ｖｉｎが供給されなくなったときに配線５１５の電位をＶｓｓにするために設けられており、その抵抗値は配線５１５の配線抵抗よりも十分に大きくなるように設定する。保護ダイオード５１０及び保護ダイオード５１１は、ダイオード接続されたｎ型薄膜トランジスタを用いている。
A protection circuit illustrated in FIG. 19C includes a
なお、図１９（Ｃ）に示す保護ダイオードは、更に複数の薄膜トランジスタを直列に接続したものであってもよい。 Note that the protective diode illustrated in FIG. 19C may be formed by further connecting a plurality of thin film transistors in series.
図１９（Ｄ）に示す保護回路は、保護ダイオード５１０及び保護ダイオード５１１を、それぞれ２つのｎ型薄膜トランジスタで代用したものである。
In the protection circuit illustrated in FIG. 19D, the
なお、図１９（Ｃ）及び図１９（Ｄ）に示す保護回路は、保護ダイオードとしてダイオード接続されたｎ型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されない。 Note that the protection circuit illustrated in FIGS. 19C and 19D uses an n-type thin film transistor that is diode-connected as a protection diode; however, this embodiment is not limited to this structure.
また、図１９（Ｅ）に示す保護回路は、保護ダイオード５２０〜５２７と、抵抗素子５２８と、を有する。抵抗素子５２８は配線５２９Ａと配線５２９Ｂの間に直列に接続されている。保護ダイオード５２０〜５２７のそれぞれは、ダイオード接続されたｎ型薄膜トランジスタを用いている。
In addition, the protection circuit illustrated in FIG. 19E includes
保護ダイオード５２０と保護ダイオード５２１は直列に接続されており、一端は電位Ｖｓｓに保持され、他端は電位Ｖｉｎの配線５２９Ａに接続されている。保護ダイオード５２２と保護ダイオード５２３は直列に接続されており、一端は電位Ｖｄｄに保持され、他端は電位Ｖｉｎの配線５２９Ａに接続されている。保護ダイオード５２４と保護ダイオード５２５は直列に接続されており、一端は電位Ｖｓｓに保持され、他端は電位Ｖｏｕｔの配線５２９Ｂに接続されている。保護ダイオード５２６と保護ダイオード５２７は直列に接続されており、一端は電位Ｖｄｄに保持され、他端は電位Ｖｏｕｔの配線５２９Ｂに接続されている。
また、図１９（Ｆ）に示す保護回路は、抵抗素子５３０と、抵抗素子５３１と、保護ダイオード５３２と、を有する。図１９（Ｆ）では、保護ダイオード５３２としてダイオード接続されたｎ型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されない。ダイオード接続された複数の薄膜トランジスタを用いてもよい。抵抗素子５３０と、抵抗素子５３１と、保護ダイオード５３２とは、配線５３３に直列に接続されている。
In addition, the protection circuit illustrated in FIG. 19F includes a
抵抗素子５３０及び抵抗素子５３１によって、配線５３３の電位の急激な変動を緩和し、半導体素子の劣化または破壊を防止することができる。また、保護ダイオード５３２によって、電位の変動により配線５３３に逆方向バイアスの電流が流れることを防止することができる。
The
なお、抵抗素子のみを配線に直列に接続する場合には、配線の電位の急激な変動を緩和し、半導体素子が劣化し、または破壊されることを防止できる。また、保護ダイオードのみを配線に直列に接続する場合、電位の変動により配線に逆方向の電流が流れるのを防ぐことができる。 Note that in the case where only the resistance element is connected in series to the wiring, a rapid fluctuation in the potential of the wiring can be reduced, and the semiconductor element can be prevented from being deteriorated or destroyed. Further, when only the protective diode is connected in series to the wiring, it is possible to prevent a reverse current from flowing through the wiring due to potential fluctuation.
ここで、図１９に示す保護回路が動作する場合について考える。このとき、保護ダイオード５０１、５０２、５０６、５１１、５２０、５２１、５２４、５２５のソース電極及びドレイン電極において、電位Ｖｓｓに保持される側がドレイン電極である。また他方はソース電極となる。保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、５２７のソース電極及びドレイン電極において、電位Ｖｄｄに保持される側をソース電極とし、他方がドレイン電極となる。また、保護ダイオードを構成する薄膜トランジスタのしきい値電圧をＶｔｈと示す。
Here, consider the case where the protection circuit shown in FIG. 19 operates. At this time, in the source and drain electrodes of the
また、保護ダイオード５０１、５０２、５０６、５１１、５２０、５２１、５２４、５２５は電位Ｖｉｎが電位Ｖｓｓより高いときに逆バイアスの電圧がかかり、電流が流れにくい。一方、保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、５２７は、電位Ｖｉｎが電位Ｖｄｄより低いときに逆方向バイアスの電圧がかかり、電流が流れにくい。 The protective diode 501,502,506,511,520,521,524,525 takes a reverse bias voltage when the potential V in is higher than the potential V ss, hardly current flows. On the other hand, the protection diode 503,504,507,510,522,523,526,527, the potential V in it takes a reverse bias voltage when lower than the potential V dd, current does not easily flow.
ここでは、電位Ｖｏｕｔが概ね電位Ｖｓｓと電位Ｖｄｄの間となるように設けられた保護回路の動作について説明する。 Here, the operation of the protection circuit potential V out is generally provided so as to be between the potential V ss and the potential V dd.
まず、電位Ｖｉｎが電位Ｖｄｄよりも高い場合を考える。電位Ｖｉｎが電位Ｖｄｄよりも高い場合、保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、５２７のゲート電極とソース電極間の電位差Ｖｇｓ＝Ｖｉｎ−Ｖｄｄ＞Ｖｔｈのときに、当該ｎ型薄膜トランジスタはオンする。ここでは、Ｖｉｎが異常に高い場合を想定しているため、当該ｎ型薄膜トランジスタはオンする。このとき、保護ダイオード５０１、５０２、５０６、５１１、５２０、５２１、５２４、５２５が有するｎ型薄膜トランジスタは、オフする。そうすると、保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、５２７を介して、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂの電位がＶｄｄとなる。従って、ノイズ等により電位Ｖｉｎが電位Ｖｄｄよりも異常に高くなったとしても、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂの電位は、電位Ｖｄｄよりも高くなることはない。
First, consider the case where the potential V in is higher than the potential V dd. If the potential V in is higher than the potential V dd, the gate electrode and the source electrode of the protection diode 503,504,507,510,522,523,526,527 potential difference V gs = V in -V dd of> V th of Sometimes the n-type thin film transistor is turned on. Here, it is assumed the case where V in is abnormally high, the n-channel thin film transistors are turned on. At this time, the n-type thin film transistors included in the
一方で、電位Ｖｉｎが電位Ｖｓｓよりも低い場合には、保護ダイオード５０１、５０２、５０６、５１１、５２０、５２１、５２４、５２５のゲート電極とソース電極間の電位差Ｖｇｓ＝Ｖｓｓ−Ｖｉｎ＞Ｖｔｈのときに、当該ｎ型薄膜トランジスタはオンする。ここでは、Ｖｉｎが異常に低い場合を想定しているため、ｎ型薄膜トランジスタはオンする。このとき、保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、５２７が有するｎ型薄膜トランジスタはオフする。そうすると、保護ダイオード５０１、５０２、５０６、５１１、５２０、５２１、５２４、５２５を介して、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂの電位がＶｓｓとなる。従って、ノイズ等により、電位Ｖｉｎが電位Ｖｓｓより異常に低くなったとしても、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂの電位は、電位Ｖｓｓよりも低くなることはない。さらに、容量素子５１２、５１３は、入力電位Ｖｉｎが有するパルス状のノイズを鈍らせ、ノイズによる電位の急峻な変化を緩和する働きをする。
On the other hand, when the potential V in is lower than the potential V ss is the potential difference V gs = V ss -V between the gate electrode and the source electrode of the protection diode 501,502,506,511,520,521,524,525 When in > Vth , the n-type thin film transistor is turned on. Here, it is assumed the case where V in is unusually low, n-channel thin film transistors are turned on. At this time, the n-type thin film transistors included in the
なお、電位Ｖｉｎが、Ｖｓｓ−ＶｔｈからＶｄｄ＋Ｖｔｈの間の場合には、すべての保護ダイオードが有するｎ型薄膜トランジスタがオフとなり、電位Ｖｉｎが電位Ｖｏｕｔとして出力される。 The potential V in is the case between V ss -V th of V dd + V th is, n-type thin film transistor in which all of the protection diode having turns off, the potential V in is output as the potential V out.
以上説明したように保護回路を配置することで、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂの電位は、概ね電位Ｖｓｓと電位Ｖｄｄの間に保たれることになる。従って、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂがこの範囲から大きく外れる電位となることを防止することができる。つまり、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂが異常に高い電位または異常に低い電位となることを防止し、当該保護回路の後段の回路が破壊されまたは劣化することを防止し、後段の回路を保護することができる。
By disposing the protective circuit as described above, the potentials of the
さらに、図１９（Ｃ）に示すように、入力端子に抵抗素子５１４を有する保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定（ここでは電位Ｖｓｓ）とすることができる。つまり信号が入力されていないときは、配線同士をショートさせることができるショートリングとしての機能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子５１４の抵抗値が配線抵抗に対して十分に大きいので、信号の入力時に、配線に与えられる信号が電位Ｖｓｓまで降下することを防止することができる。
Further, as shown in FIG. 19C, by providing a protective circuit having a
以上説明したように保護回路を配置することで、配線５１５の電位は、電位Ｖｓｓと電位Ｖｄｄの間に概ね保たれることになる。従って、配線５１５がこの範囲から大きくはずれた電位となることを防止することができ、当該保護回路の後段の回路（入力部がＶｏｕｔに電気的に接続された回路）を破壊または劣化から保護することができる。さらに、入力端子に保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定（ここでは電位Ｖｓｓ）に保つことができる。つまり、信号が入力されていないときは、配線同士をショートさせることができるショートリングとしての機能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子５１４の抵抗値が十分に大きいので、信号の入力時には、配線５１５に与えられる信号の電位の低下を防止できる。
By arranging the protection circuit as described above, the potential of the
なお、本実施の形態に用いられる保護回路は図１９に示す構成に限定されるものではなく、同様の働きをする回路構成であれば、適宜設計変更が可能である。 Note that the protection circuit used in this embodiment mode is not limited to the structure shown in FIG. 19, and the design can be changed as appropriate as long as the circuit structure functions similarly.
また、本実施の形態の保護回路が有する保護ダイオードとしては、ダイオード接続された薄膜トランジスタを用いることができる。保護回路に上記実施の形態に示す薄膜トランジスタを用いることで、保護回路が占める面積を縮小することができ、表示装置の狭額縁化、小型化、高性能化を図ることができる。 As the protective diode included in the protective circuit of this embodiment, a diode-connected thin film transistor can be used. When the thin film transistor described in any of the above embodiments is used for the protective circuit, the area occupied by the protective circuit can be reduced, and the display device can have a narrow frame, a small size, and high performance.
（実施の形態６）
本実施の形態では、本発明の一形態である表示装置の端子部について、図２０を参照して説明する。
(Embodiment 6)
In this embodiment, a terminal portion of a display device which is one embodiment of the present invention will be described with reference to FIGS.
図２０（Ａ１）、図２０（Ａ２）は、素子基板におけるゲート配線端子部の上面図及び断面図をそれぞれ示している。図２０（Ａ１）は図２０（Ａ２）中のＸ１−Ｘ２線に沿った断面図に相当する。図２０（Ａ１）において、絶縁層５４４上に形成される透明導電層５４５は、入力端子として機能する端子電極である。また、図２０（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子５４０と、ソース配線と同じ材料で形成される接続電極５４３とがゲート絶縁層４０９を介して重なり、これらは透明導電層５４５を介して（少なくとも電気的に）接続されている。
20A1 and 20A2 are a top view and a cross-sectional view of a gate wiring terminal portion in an element substrate, respectively. FIG. 20A1 corresponds to a cross-sectional view taken along line X1-X2 in FIG. 20A1, the transparent
また、図２０（Ｂ１）、及び図２０（Ｂ２）は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図２０（Ｂ１）は図２１（Ｂ２）中のＹ１−Ｙ２線に沿った断面図に相当する。図２０（Ｂ１）において、絶縁層５４４上に形成される透明導電層５４５は、入力端子として機能する端子電極である。また、図２０（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極５４７が、ソース配線と（少なくとも電気的に）接続される第２の端子５４１の下方にゲート絶縁層４０９を介して重なる。電極５４７は第２の端子５４１とは電気的に接続しておらず、電極５４７を第２の端子５４１と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子５４１は、透明導電層５４５と電気的に接続している。
20B1 and 20B2 are a top view and a cross-sectional view of the source wiring terminal portion, respectively. 20B1 corresponds to a cross-sectional view taken along line Y1-Y2 in FIG. 21B2. In FIG. 20B1, the transparent
ゲート配線、ソース配線、及び容量配線は、画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子等が複数並べられて配置されている。それぞれの端子は、任意の数で設ければ良いものとし、実施者が適宣決定すれば良い。 A plurality of gate wirings, source wirings, and capacitor wirings are provided depending on the pixel density. In the terminal portion, a plurality of first terminals having the same potential as the gate wiring, second terminals having the same potential as the source wiring, third terminals having the same potential as the capacitor wiring, and the like are arranged. Each terminal may be provided in an arbitrary number and may be determined appropriately by the practitioner.
本実施の形態にて説明した端子部とＦＰＣ端子部は、異方性導電ペースト等を介して接続される。これにより、外部からの信号及び電力の供給が可能になる。 The terminal portion and the FPC terminal portion described in this embodiment are connected via an anisotropic conductive paste or the like. As a result, external signals and power can be supplied.
（実施の形態７）
次に、上記実施の形態にて説明した液晶表示装置及び発光表示装置に搭載する表示パネルまたは発光パネルの一形態について、図面（断面図）を参照して説明する。
(Embodiment 7)
Next, one mode of a display panel or a light-emitting panel mounted on the liquid crystal display device and the light-emitting display device described in the above embodiment is described with reference to drawings (cross-sectional views).
本発明の一態様である液晶表示装置及び発光装置の外観について、図２１及び図２２を参照して説明する。図２１（Ａ）は、第１の基板６０１上に形成された微結晶半導体層を有する薄膜トランジスタ６１０及び液晶素子６１３を、第２の基板６０６との間にシール材６０５によって封止した、液晶表示パネルの上面図を示す。図２１（Ｂ）は、図２１（Ａ）のＫ−Ｌにおける断面図に相当する。
The appearance of a liquid crystal display device and a light-emitting device which are one embodiment of the present invention will be described with reference to FIGS. FIG. 21A illustrates a liquid crystal display in which a
液晶表示装置は、各画素に液晶素子を有する。液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。なお、液晶素子とその駆動モードとしては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、ライオトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＤＬＣ）、バナナ型液晶、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード等を用いることができる。ただし、これに限定されず、液晶素子として様々なものを用いることができる。 The liquid crystal display device has a liquid crystal element in each pixel. A liquid crystal element is an element that controls transmission or non-transmission of light by an optical modulation action of liquid crystal, and includes a pair of electrodes and liquid crystal. Note that the optical modulation action of the liquid crystal is controlled by an electric field applied to the liquid crystal (including a horizontal electric field, a vertical electric field, or an oblique electric field). Liquid crystal elements and their drive modes include nematic liquid crystal, cholesteric liquid crystal, smectic liquid crystal, discotic liquid crystal, thermotropic liquid crystal, lyotropic liquid crystal, lyotropic liquid crystal, low molecular liquid crystal, polymer liquid crystal, ferroelectric liquid crystal, and antiferroelectric. Liquid crystal, main chain liquid crystal, side chain polymer liquid crystal, plasma addressed liquid crystal (PDLC), banana liquid crystal, TN (Twisted Nematic) mode, STN (Super Twisted Nematic) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, MVA (Multi-domain Vertical Alignment) mode, PVA (Patterned Vertical Alignment) , ASV (Advanced Super View) mode, ASM (Axially Symmetric aligned Micro-cell) mode, OCB (Optical Compensated Birefringence) mode, ECB (Electrically Controlled Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode, AFLC (AntiFerroelectric Liquid Crystal) A mode, a PDLC (Polymer Dispersed Liquid Crystal) mode, a guest host mode, and the like can be used. However, the present invention is not limited to this, and various liquid crystal elements can be used.
液晶層は、配向膜を用いないブルー相を示す液晶を用いて形成してもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、狭い温度範囲でしか発現しないため、温度範囲を改善するために、５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に適用する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的に等方性であるため配向処理が不要であり、視野角依存性が小さい。 The liquid crystal layer may be formed using a liquid crystal exhibiting a blue phase without using an alignment film. The blue phase is one of the liquid crystal phases. When the temperature of the cholesteric liquid crystal is increased, the blue phase appears immediately before the transition from the cholesteric phase to the isotropic phase. Since the blue phase appears only in a narrow temperature range, in order to improve the temperature range, a liquid crystal composition in which 5% by weight or more of a chiral agent is mixed is applied to the liquid crystal layer. A liquid crystal composition including a liquid crystal exhibiting a blue phase and a chiral agent has a response speed as short as 10 μs to 100 μs, is optically isotropic, and therefore does not require alignment treatment and has a small viewing angle dependency.
第１の基板６０１上に設けられた画素部６０２及び走査線駆動回路６０４を囲んで、シール材６０５が設けられている。また、画素部６０２及び走査線駆動回路６０４の上に第２の基板６０６が設けられている。よって画素部６０２及び走査線駆動回路６０４は、第１の基板６０１とシール材６０５と第２の基板６０６とによって、液晶層６０８と共に封止されている。また、第１の基板６０１上のシール材６０５によって囲まれている領域内には信号線駆動回路６０３が設けられている。なお、信号線駆動回路６０３は、別途用意された基板上に多結晶半導体層を有する薄膜トランジスタにより設けられたものであってもよい。なお、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせてもよい。
A
第１の基板６０１上に設けられた画素部６０２は、複数の薄膜トランジスタを有しており、図２１（Ｂ）には、画素部６０２に含まれる薄膜トランジスタ６１０を例示している。また、走査線駆動回路６０４も、複数の薄膜トランジスタを有しており、図２１（Ｂ）では、信号線駆動回路６０３に含まれる薄膜トランジスタ６０９を例示している。薄膜トランジスタ６１０は微結晶半導体層を用いた薄膜トランジスタに相当する。
The
また、液晶素子６１３が有する画素電極６１２は、薄膜トランジスタ６１０と配線６１８を介して電気的に接続されている。さらに、配線６１８は引き回し配線６１４と電気的に接続されている。そして、液晶素子６１３の対向電極６１７は第２の基板６０６上に設けられている。画素電極６１２と対向電極６１７と液晶層６０８が重なっている部分が、液晶素子６１３に相当する。
In addition, the
なお、第１の基板６０１及び第２の基板６０６の材料としては、ガラス、金属（代表的にはステンレス）、セラミックスまたはプラスチック等を用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルム、またはアクリル樹脂フィルム等を用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
Note that as a material of the
また、スペーサ６１１はビーズスペーサであり、画素電極６１２と対向電極６１７との間の距離（セルギャップ）を一定に制御するために設けられている。なお、スペーサ６１１のビーズスペーサに代えて、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
The
また、信号線駆動回路６０３と、走査線駆動回路６０４及び画素部６０２に与えられる各種の信号（電位）は、ＦＰＣ６０７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線６１４を介して供給される。
In addition, various signals (potentials) supplied to the signal
本実施の形態では、接続端子６１６が、液晶素子６１３が有する画素電極６１２と同じ導電層から形成されている。また、引き回し配線６１４は、配線６１８と同じ導電層で形成されている。
In this embodiment mode, the
接続端子６１６とＦＰＣ６０７が有する端子は、異方性導電層６１９を介して電気的に接続されている。
A terminal included in the
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜及び偏光板を有し、更にカラーフィルタや遮光層等を有していてもよい。 Although not illustrated, the liquid crystal display device described in this embodiment includes an alignment film and a polarizing plate, and may further include a color filter, a light-shielding layer, and the like.
また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）またはカラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。 In addition, an optical film such as a polarizing plate, a circular polarizing plate (including an elliptical polarizing plate), a retardation plate (λ / 4 plate, λ / 2 plate), or a color filter may be provided as appropriate on the emission surface of the light-emitting element. Further, an antireflection layer may be provided on the polarizing plate or the circularly polarizing plate.
図２２は、本発明の一態様である発光装置の一例を示す。図２２は、図２１と異なる部分についてのみ符号を付している。発光装置としては、エレクトロルミネッセンスを利用する発光素子を用いる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。 FIG. 22 illustrates an example of a light-emitting device which is one embodiment of the present invention. In FIG. 22, only parts different from those in FIG. 21 are denoted by reference numerals. As the light emitting device, a light emitting element using electroluminescence is used. A light-emitting element utilizing electroluminescence is distinguished depending on whether the light-emitting material is an organic compound or an inorganic compound. In general, the former is called an organic EL element and the latter is called an inorganic EL element.
有機ＥＬ素子は、発光素子に電圧を印加することにより、キャリア（電子及び正孔）が一対の電極からそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらのキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、そのキャリアが励起状態から基底状態に戻る際に発光する。このような発光素子は、そのメカニズムから、電流励起型の発光素子と呼ばれる。 In the organic EL element, when a voltage is applied to the light emitting element, carriers (electrons and holes) are injected from the pair of electrodes to the layer containing the light emitting organic compound, and a current flows. Then, these carriers (electrons and holes) recombine, whereby the light-emitting organic compound forms an excited state and emits light when the carrier returns from the excited state to the ground state. Such a light-emitting element is called a current-excitation light-emitting element because of its mechanism.
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有し、発光メカニズムはドナー準位とアクセプタ準位を利用するドナー−アクセプタ再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを一対の電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。 Inorganic EL elements are classified into a dispersion-type inorganic EL element and a thin-film inorganic EL element depending on the element structure. The dispersion-type inorganic EL element has a light-emitting layer in which particles of a light-emitting material are dispersed in a binder, and the light emission mechanism is donor-acceptor recombination light emission using a donor level and an acceptor level. A thin-film inorganic EL element has a structure in which a light-emitting layer is sandwiched between dielectric layers and further sandwiched between a pair of electrodes, and the light-emission mechanism is localized light emission that utilizes inner-shell electron transition of metal ions.
なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、上記の実施の形態にて説明した作製方法を適用した薄膜トランジスタを用いて説明する。 Note that description is made here using an organic EL element as a light-emitting element. A thin film transistor to which the manufacturing method described in the above embodiment is applied is described as a thin film transistor for controlling driving of the light-emitting element.
まず、基板上に薄膜トランジスタ６２１、６２２を形成する。薄膜トランジスタ６２１、６２２上には保護層として機能する絶縁層を形成する。該絶縁層は、無機材料により形成される絶縁層６２３と有機材料により形成される絶縁層６２４を積層して形成するとよく、有機材料により形成される絶縁層により上面を平坦化するとよい。ここで、無機材料としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いるとよい。有機材料としては、アクリル、ポリイミド若しくはポリアミド等の有機樹脂またはシロキサンを用いるとよい。
First,
有機材料により形成される絶縁層６２４上には、導電層を設ける。この導電層を第１の導電層６２５とする。第１の導電層は、画素電極として機能する。画素の薄膜トランジスタがｎ型薄膜トランジスタの場合には、画素電極として陰極を形成することが好ましいが、ｐ型薄膜トランジスタの場合には、陽極を形成することが好ましい。画素電極として陰極を形成する場合には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等を用いればよい。
A conductive layer is provided over the insulating
次に、第１の導電層６２５の側面（端部）及び有機材料により形成される絶縁層６２４上に隔壁６２６を形成する。隔壁６２６は開口部を有し、該開口部において第１の導電層６２５が露出されている。該隔壁６２６は、有機樹脂層、無機絶縁層または有機ポリシロキサンを用いて形成する。特に好ましくは、感光性の材料を用いて隔壁を形成し、第１の導電層６２５上の隔壁６２６を露光して開口部を形成することで、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
Next, a
次に、隔壁６２６の開口部において第１の導電層６２５と接するように、発光層６２７を形成する。発光層６２７は、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。
Next, a light-emitting
そして、発光層６２７を覆うように、第２の導電層６２８を形成する。第２の導電層６２８は共通電極と呼ばれる。陰極材料により第１の導電層６２５を形成する場合には、陽極材料により第２の導電層６２８を形成する。第２の導電層６２８は、透光性を有する導電性材料を用いた透光性導電層で形成することができる。第２の導電層６２８として、窒化チタン層またはチタン層を用いてもよい。ここでは、第２の導電層６２８としてインジウム錫酸化物（ＩＴＯ）を用いる。隔壁の開口部において、第１の導電層６２５と発光層６２７と第２の導電層６２８が重なり合うことで、発光素子６３０が形成される。この後、発光素子６３０に酸素、水素、水分または二酸化炭素等が侵入しないように、隔壁６２６及び第２の導電層６２８上に保護層を形成することが好ましい。保護層としては、窒化シリコン層、窒化酸化シリコン層及びＤＬＣ層等を用いることができる。更に好ましくは、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（紫外線硬化樹脂フィルム等）またはカバー材により更なるパッケージング（封入）をする。
Then, a second
発光素子６３０は、発光を取り出すために、少なくとも陽極または陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ６２１、６２２及び発光素子６３０を形成し、基板とは逆側の面から発光を取り出す上面射出構造、基板側の面から発光を取り出す下面射出構造、及び基板側及び基板とは反対側の面の双方から発光を取り出す両面射出構造の発光素子がある。本発明の一態様である発光装置では、上記の射出構造のいずれも適用することができる。
In order to extract light emission, the light-emitting
なお、上面射出構造の発光素子６３０では、陰極上に発光層及び陽極が順に積層されている。陰極は仕事関数が小さく、且つ光を反射する導電性材料（例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等）により形成すればよい。そして、発光層は複数の層で構成されている場合には、例えば、陰極上に、電子注入層、電子輸送層、発光層、ホール輸送層またはホール注入層の順に積層して形成する。なお、これらの層を全て設ける必要はない。陽極は光を透過する透光性の導電性材料を用いて形成し、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電層を用いてもよい。発光層から発生される光は、陽極側に射出される。
Note that in the light-emitting
下面射出構造の発光素子６３０では、陰極上に発光層及び陽極が順に積層されている。なお、陽極が透光性を有する場合、陽極を覆うように光を反射または遮蔽するための遮光層が設けられているとよい。陰極は、上面射出構造の場合と同様に、仕事関数が小さい材料により形成された導電層であればよく、公知の材料を用いればよい。ただし、その厚さは光を透過する程度（好ましくは、５ｎｍ以上３０ｎｍ以下程度）とする。例えば、２０ｎｍの厚さを有するアルミニウムを、陰極として用いることができる。そして、発光層は、上面射出構造の場合と同様に、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。陽極は光を透過する必要はないが、上面射出構造の場合と同様に、透光性の導電性材料を用いて形成することもできる。そして、遮光層は、例えば、光を反射する金属層等または黒の顔料を添加した樹脂等を用いてもよい。発光層から発生される光は、陰極側に射出される。
In the
なお、発光素子６３０が有する画素電極は、薄膜トランジスタ６２２のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして、本実施の形態では、発光素子６３０の共通電極と透光性を有する導電性の材料層が電気的に接続されている。
Note that the pixel electrode included in the light-emitting
また、発光素子６３０の構成は、本実施の形態に示した構成に限定されない。発光素子６３０の構成は、発光素子６３０から取り出す光の方向や、薄膜トランジスタ６２２の極性等に合わせて、適宜変更することができる。
The structure of the light-emitting
なお、発光素子６３０が上面射出構造の場合、発光素子６３０からの光の取り出し方向に位置する基板である第２の基板は透光性の基板でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルム等の透光性を有する材料からなる基板を用いる。
Note that in the case where the light-emitting
また２つの基板間に配される充填材６３１としては、窒素やアルゴン等の不活性な気体、紫外線硬化樹脂または熱硬化樹脂等を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）等を用いることができる。ここでは、例えば窒素を用いるとよい。
As the
なお、本実施の形態では、発光素子６３０の駆動を制御する薄膜トランジスタ６２２（駆動用トランジスタ）と発光素子とが直接的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されていてもよい。
Note that although an example in which the thin film transistor 622 (driving transistor) that controls driving of the
なお、本実施の形態で説明した発光装置は、図示した構成に限定されるものではなく、技術的思想に基づいた各種の変形が可能である。 Note that the light-emitting device described in this embodiment is not limited to the illustrated structure, and various modifications based on a technical idea are possible.
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することができる。 This embodiment can be implemented in combination with any structure described in the other embodiments.
（実施の形態８）
上記実施の形態に示す薄膜トランジスタを有する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の大型ゲーム機等が挙げられる。
(Embodiment 8)
The semiconductor device including the thin film transistor described in any of the above embodiments can be applied to a variety of electronic devices (including game machines). Examples of the electronic apparatus include a television device (also referred to as a television or a television receiver), a computer monitor, electronic paper, a digital camera, a digital video camera, a digital photo frame, a mobile phone (a mobile phone, a mobile phone device). Also, large game machines such as portable game machines, portable information terminals, sound reproducing devices, and pachinko machines can be given.
上記実施の形態に示す薄膜トランジスタを有する半導体装置は、電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車等の乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２３（Ａ）に示す。 The semiconductor device including the thin film transistor described in any of the above embodiments can be applied to electronic paper. Electronic paper can be used for electronic devices in various fields as long as they display information. For example, electronic paper can be used for electronic books (electronic books), posters, advertisements in vehicles such as trains, and displays on various cards such as credit cards. An example of the electronic device is illustrated in FIG.
図２３（Ａ）は、電子書籍の一例を示している。図２３（Ａ）に示す電子書籍は、筐体１７００及び筐体１７０１の２つの筐体で構成されている。筐体１７００及び筐体１７０１は、蝶番１７０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
FIG. 23A illustrates an example of an electronic book. An electronic book illustrated in FIG. 23A includes two housings, a
筐体１７００には表示部１７０２が組み込まれ、筐体１７０１には表示部１７０３が組み込まれている。表示部１７０２及び表示部１７０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２３（Ａ）では表示部１７０２）に文章を表示し、左側の表示部（図２３（Ａ）では表示部１７０３）に画像を表示することができる。
A
また、図２３（Ａ）では、筐体１７００に操作部等を備えた例を示している。例えば、筐体１７００は、電源入力端子１７０５、操作キー１７０６、スピーカ１７０７等を備えている。操作キー１７０６により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成としてもよい。さらに、図２３（Ａ）に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
FIG. 23A illustrates an example in which the
また、図２３（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データ等を購入し、ダウンロードする構成とすることもできる。 In addition, the e-book reader illustrated in FIG. 23A may have a structure in which information can be transmitted and received wirelessly. It is also possible to purchase and download desired book data from an electronic book server by wireless communication.
図２３（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、図２３（Ｂ）に示すデジタルフォトフレームは、筐体１７１１に表示部１７１２が組み込まれている。表示部１７１２は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
FIG. 23B illustrates an example of a digital photo frame. For example, in a digital photo frame illustrated in FIG. 23B, a
なお、図２３（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部１７１２に表示させることができる。
Note that the digital photo frame illustrated in FIG. 23B includes an operation portion, an external connection terminal (a terminal that can be connected to various cables such as a USB terminal and a USB cable), a recording medium insertion portion, and the like. These configurations may be incorporated on the same surface as the display portion, but it is preferable to provide them on the side surface or the back surface because the design is improved. For example, a memory storing image data captured by a digital camera can be inserted into the recording medium insertion unit of the digital photo frame to capture the image data, and the captured image data can be displayed on the
また、図２３（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。 Further, the digital photo frame illustrated in FIG. 23B may be configured to transmit and receive information wirelessly. A configuration may be employed in which desired image data is captured and displayed wirelessly.
図２３（Ｃ）は、テレビジョン装置の一例を示している。図２３（Ｃ）に示すテレビジョン装置は、筐体１７２１に表示部１７２２が組み込まれている。表示部１７２２により、映像を表示することが可能である。また、ここでは、スタンド１７２３により筐体１７２１を支持した構成を示している。表示部１７２２は、実施の形態６及び実施の形態７に示した表示装置を適用することができる。
FIG. 23C illustrates an example of a television device. In the television device illustrated in FIG. 23C, a
図２３（Ｃ）に示すテレビジョン装置の操作は、筐体１７２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部１７２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
The television device illustrated in FIG. 23C can be operated with an operation switch included in the
なお、図２３（Ｃ）に示すテレビジョン装置は、受信機やモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士等）の情報通信を行うことも可能である。 Note that the television set illustrated in FIG. 23C is provided with a receiver, a modem, and the like. General TV broadcasts can be received by the receiver, and connected to a wired or wireless communication network via a modem, so that one-way (sender to receiver) or two-way (sender and receiver) It is also possible to perform information communication between each other or between recipients.
図２３（Ｄ）は、携帯電話機の一例を示している。図２３（Ｄ）に示す携帯電話機は、筐体１７３１に組み込まれた表示部１７３２の他、操作ボタン１７３３、操作ボタン１７３７、外部接続ポート１７３４、スピーカ１７３５、及びマイク１７３６等を備えている。
FIG. 23D illustrates an example of a mobile phone. A cellular phone shown in FIG. 23D includes a
図２３（Ｄ）に示す携帯電話機は、表示部１７３２がタッチパネルになっており、指等の接触により、表示部１７３２の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部１７３２を指等で接触することにより行うことができる。
In the mobile phone illustrated in FIG. 23D, the
表示部１７３２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
There are mainly three screen modes of the
例えば、電話の発信、或いはメールを作成する場合には、表示部１７３２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部１７３２の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
For example, when making a call or creating a mail, the
また、図２３（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部１７３２の表示情報を自動的に切り替える構成とすることもできる。
In addition, by providing a detection device provided with a sensor for detecting the inclination of a gyroscope, an acceleration sensor, or the like inside the mobile phone shown in FIG. 23D, the orientation (vertical or horizontal) of the mobile phone is determined, The display information on the
また、画面モードの切り替えは、表示部１７３２への接触、または筐体１７３１の操作ボタン１７３７の操作により行われる。また、表示部１７３２に表示される画像の種類によって切り替える構成とすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替えることができる。
The screen mode is switched by touching the
また、入力モードにおいて、表示部１７３２の光センサで検出される信号を検知し、表示部１７３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
In addition, in the input mode, when a signal detected by the optical sensor of the
表示部１７３２は、イメージセンサとして機能させることもできる。例えば、表示部１７３２を掌や指で触れ、掌紋及び指紋等をイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈等を撮像することもできる。
The
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
Claims (6)
前記第１の逆スタガ型薄膜トランジスタは、第１のゲート電極、ゲート絶縁層、第１の半導体層、第１の一対の不純物半導体層、及び第１の一対の配線を有し、
前記第１の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、
前記第２の逆スタガ型薄膜トランジスタは、第２のゲート電極、ゲート絶縁層、第２の半導体層、第２の一対の不純物半導体層、及び第２の一対の配線を有し、
前記第２の半導体層は、微結晶半導体層と、非晶質半導体層とが積層されていることを特徴とする表示装置。 A logic circuit portion having an EDMOS circuit composed of a first inverted staggered thin film transistor and a second inverted staggered thin film transistor;
The first inverted staggered thin film transistor includes a first gate electrode, a gate insulating layer, a first semiconductor layer, a first pair of impurity semiconductor layers, and a first pair of wirings,
The first semiconductor layer includes a microcrystalline semiconductor layer containing an impurity element that serves as a donor, a mixed region, and a layer containing an amorphous semiconductor,
The second inverted staggered thin film transistor includes a second gate electrode, a gate insulating layer, a second semiconductor layer, a second pair of impurity semiconductor layers, and a second pair of wirings,
The display device, wherein the second semiconductor layer includes a microcrystalline semiconductor layer and an amorphous semiconductor layer.
前記論理回路部は、第１の逆スタガ型薄膜トランジスタ及び第２の逆スタガ型薄膜トランジスタにより構成されるＥＤＭＯＳ回路を有し、
前記スイッチ部またはバッファ部は、第３の逆スタガ型薄膜トランジスタを有し、
前記第１の逆スタガ型薄膜トランジスタは、第１のゲート電極、ゲート絶縁層、第１の半導体層、第１の一対の不純物半導体層、及び第１の一対の配線を有し、
前記第１の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、
前記第２の逆スタガ型薄膜トランジスタは、第２のゲート電極、ゲート絶縁層、第２の半導体層、第２の一対の不純物半導体層、及び第２の一対の配線を有し、
前記第２の半導体層は、微結晶半導体層と、非晶質半導体層とが積層され、
前記第３の逆スタガ型薄膜トランジスタは、第３のゲート電極、ゲート絶縁層、第３の半導体層、第３の一対の不純物半導体層、及び第３の一対の配線を有し、
前記第３の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層されていることを特徴とする表示装置。 A switch unit or a buffer unit, and a logic circuit unit,
The logic circuit section includes an EDMOS circuit including a first inverted staggered thin film transistor and a second inverted staggered thin film transistor,
The switch unit or buffer unit includes a third inverted staggered thin film transistor,
The first inverted staggered thin film transistor includes a first gate electrode, a gate insulating layer, a first semiconductor layer, a first pair of impurity semiconductor layers, and a first pair of wirings,
The first semiconductor layer includes a microcrystalline semiconductor layer containing an impurity element that serves as a donor, a mixed region, and a layer containing an amorphous semiconductor,
The second inverted staggered thin film transistor includes a second gate electrode, a gate insulating layer, a second semiconductor layer, a second pair of impurity semiconductor layers, and a second pair of wirings,
The second semiconductor layer is formed by stacking a microcrystalline semiconductor layer and an amorphous semiconductor layer,
The third inverted staggered thin film transistor includes a third gate electrode, a gate insulating layer, a third semiconductor layer, a third pair of impurity semiconductor layers, and a third pair of wirings.
The display device is characterized in that the third semiconductor layer includes a microcrystalline semiconductor layer containing an impurity element which serves as a donor, a mixed region, and a layer containing an amorphous semiconductor.
を有することを特徴とする表示装置。 3. The pixel portion according to claim 1, further comprising a pixel portion, wherein the pixel portion is connected to a wiring of the fourth inverted staggered thin film transistor, and a wiring of the fourth inverted staggered thin film transistor.
A display device comprising:
前記混合領域に微結晶半導体領域を有し、前記微結晶半導体領域は、断面形状が錐形であることを特徴とする表示装置。 In any one of Claims 1 thru | or 5,
A display device comprising: a microcrystalline semiconductor region in the mixed region, wherein the microcrystalline semiconductor region has a conical cross section.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981376B2 (en) | 2012-08-02 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2018088552A (en) * | 2011-10-07 | 2018-06-07 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| WO2018155347A1 (en) * | 2017-02-23 | 2018-08-30 | シャープ株式会社 | Drive circuit, matrix substrate, and display device |
| CN114047652A (en) * | 2021-11-15 | 2022-02-15 | 厦门天马微电子有限公司 | Display substrate, display panel, manufacturing method and display device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10291897A (en) * | 1997-03-07 | 1998-11-04 | Sharp Corp | Formation of polycrystalline film by crystallization of microcrystalline film, formation of thin-film transistors and liquid crystal display formed by the method |
| JP2001250949A (en) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US6329270B1 (en) * | 1997-03-07 | 2001-12-11 | Sharp Laboratories Of America, Inc. | Laser annealed microcrystalline film and method for same |
| JP2008124392A (en) * | 2006-11-15 | 2008-05-29 | Sharp Corp | Semiconductor device, manufacturing method thereof, and display device |
| JP2009054996A (en) * | 2007-07-27 | 2009-03-12 | Semiconductor Energy Lab Co Ltd | Method of manufacturing display device |
| JP2009076877A (en) * | 2007-08-30 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
| US20090294498A1 (en) * | 2008-06-02 | 2009-12-03 | Michael William Landgraf | Aerodynamically shaped stowage receptacle for vehicles |
-
2010
- 2010-05-28 JP JP2010122392A patent/JP5632654B2/en not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10291897A (en) * | 1997-03-07 | 1998-11-04 | Sharp Corp | Formation of polycrystalline film by crystallization of microcrystalline film, formation of thin-film transistors and liquid crystal display formed by the method |
| US6329270B1 (en) * | 1997-03-07 | 2001-12-11 | Sharp Laboratories Of America, Inc. | Laser annealed microcrystalline film and method for same |
| JP2001250949A (en) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2008124392A (en) * | 2006-11-15 | 2008-05-29 | Sharp Corp | Semiconductor device, manufacturing method thereof, and display device |
| JP2009054996A (en) * | 2007-07-27 | 2009-03-12 | Semiconductor Energy Lab Co Ltd | Method of manufacturing display device |
| JP2009076877A (en) * | 2007-08-30 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
| US7838328B2 (en) * | 2007-08-30 | 2010-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US20090294498A1 (en) * | 2008-06-02 | 2009-12-03 | Michael William Landgraf | Aerodynamically shaped stowage receptacle for vehicles |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10431318B2 (en) | 2011-10-07 | 2019-10-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2018088552A (en) * | 2011-10-07 | 2018-06-07 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2019135781A (en) * | 2011-10-07 | 2019-08-15 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US11749365B2 (en) | 2011-10-07 | 2023-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10580508B2 (en) | 2011-10-07 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2021048395A (en) * | 2011-10-07 | 2021-03-25 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US11133078B2 (en) | 2011-10-07 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6992209B1 (en) | 2011-10-07 | 2022-01-13 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2022016432A (en) * | 2011-10-07 | 2022-01-21 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US12062405B2 (en) | 2011-10-07 | 2024-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9461178B2 (en) | 2012-08-02 | 2016-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an effective use of the conductive layer formed in the same process as one electrode |
| US9917115B2 (en) | 2012-08-02 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an effective use of the conductive layer formed in the same process as one electrode |
| US8981376B2 (en) | 2012-08-02 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2018155347A1 (en) * | 2017-02-23 | 2018-08-30 | シャープ株式会社 | Drive circuit, matrix substrate, and display device |
| CN114047652B (en) * | 2021-11-15 | 2023-09-15 | 厦门天马微电子有限公司 | Display substrate, display panel, manufacturing method and display device |
| CN114047652A (en) * | 2021-11-15 | 2022-02-15 | 厦门天马微电子有限公司 | Display substrate, display panel, manufacturing method and display device |
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