JP2010530644A5 - - Google Patents
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Claims (7)
- プリント配線板を含むデバイスであって、
前記プリント配線板が、
面積と、
複数のアクティブな電力およびグランド端子と、
複数の信号端子と、
を含む集積回路を支持し、
前記プリント配線板が、複数のノーングッド(known good)単一化キャパシタを含み、
各ノーングッド単一化キャパシタが、電力電極およびグランド電極を有し、かつノーングッド薄膜箔上焼成キャパシタから形成され、
前記ノーングッド薄膜箔上焼成キャパシタが、第1および第2の電極を含み、
前記第2の電極がフットプリントを有し、
各ノーングッド単一化キャパシタが、前記ノーングッド薄膜箔上焼成キャパシタの前記第2の電極のフットプリント内に形成され、かつ前記プリント配線板のビルドアップ層に埋め込まれ、
各ノーングッド単一化キャパシタが、前記ICの真下かつその面積内に前記複数の単一化キャパシタが位置するようなサイズおよびピッチであり、
前記ICの各アクティブな電力およびグランド端子が、ノーングッド単一化キャパシタの対応する電力およびグランド電極にそれぞれ直接接続され、
前記ICの各信号端子が、前記単一化キャパシタから分離されているが、前記ノーングッド箔上焼成キャパシタから同時に形成された信号パッドに直接接続されることを特徴とする、デバイス。 - プリント配線板を含むデバイスを作製する方法であって、
該方法は、
2つの側面を有する少なくとも1つの箔構造を提供する工程であって、該箔構造がノウングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、誘電体層と、フットプリントを有する第2の電極層と、を含むものである工程と、
前記第2の電極を含む前記箔構造の側面に金属を施す工程と、
前記第2の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第1の電極を形成する工程と、
前記箔構造の前記パターニングされた側面をプリント配線板のビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第2の電極を含む前記箔構造の側面をパターニングし、それによって、前記第2の電極層の前記フットプリント内に複数の第2の電極を形成する工程と、を含み、
もって、前記複数の第1の電極および前記複数の第2の電極の形成により、各単一化電極がICの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置するものであることを特徴とする、方法。 - プリント配線板を含むデバイスを作製する方法であって、
該方法は、2つの側面を有する少なくとも1つの箔構造を提供する工程であって、該箔構造がノーングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、誘電体層と、フットプリントを有する第2の電極層と、を含むものである工程と、
前記第2の電極を含む前記箔構造の側面に金属を施す工程と、
前記第2の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第1の電極を形成する工程と、
前記箔構造をダイシングして、ノーングッドのダイシングされたコンポーネントを形成する工程であって、前記ノーングッドのダイシングされたコンポーネントが、少なくとも1つの箔上焼成キャパシタを含むものである工程と、
前記コンポーネントの前記パターニングされた側面がビルドアップ層と接触するように、少なくとも1つのダイシングされたコンポーネントを、前記プリント配線板の前記ビルドアップ層上にピック・アンド・プレースする工程と、
少なくとも1つのノーングッドのダイシングされたコンポーネントを前記ビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第2の電極を含む前記箔構造の側面をパターニングし、それによって、前記第2の電極層の前記フットプリント内に複数の第2の電極を形成する工程と、を含み、
もって、前記複数の第1の電極および前記複数の第2の電極の形成により、各単一化電極がICの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、
前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置することを特徴とする、方法。 - 請求項2に記載の方法によって作製されたことを特徴とするプリント配線板。
- 請求項3に記載の方法によって作製されたことを特徴とするプリント配線板。
- 請求項2に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
- 請求項3に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
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