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TWI418267B - 將薄膜電容器整合至印刷線路板之堆積層的方法 - Google Patents

將薄膜電容器整合至印刷線路板之堆積層的方法 Download PDF

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TWI418267B
TWI418267B TW097122744A TW97122744A TWI418267B TW I418267 B TWI418267 B TW I418267B TW 097122744 A TW097122744 A TW 097122744A TW 97122744 A TW97122744 A TW 97122744A TW I418267 B TWI418267 B TW I418267B
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Taiwan
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capacitor
foil
electrode
printed wiring
wiring board
Prior art date
Application number
TW097122744A
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William Borland
Daniel Irwin Amey Jr
Karl Hartmann Dietz
Cengiz Ahmet Palanduz
J Stan Erickson
Original Assignee
Cda Proc Ltd Liability Company
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Publication date
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Description

將薄膜電容器整合至印刷線路板之堆積層的方法
本技術領域係關於將具有高電容之裝置併入印刷線路板之堆積層中以向半導體裝置提供低電感功率之方法。
包括積體電路(IC)之半導體裝置在日益變高之頻率及資料速率下及較低電壓下操作。較高操作頻率(亦即，較高IC切換速度)意謂對IC之電壓回應時間須較快。較低操作電壓需要容許電壓變化(漣波)及雜訊變得較小。
舉例而言，當微處理器IC切換且開始操作時，其要求功率支援切換電路。若電壓供應之回應時間太慢，則微處理器將經歷將超過容許漣波電壓及雜訊容限之電壓降落或功率下降；IC將發生故障。另外，當IC加電時，緩慢回應時間將導致功率突增。
因此，電源線及接地線(回線)中雜訊的產生及供應足夠電流以適應較快電路切換之需要在半導體裝置中造成日益重要之問題。
將功率下降及突增控制於容許限度內，進而穩定傳遞至IC之功率，係藉由使用與IC足夠接近地置放以在適當回應時間內提供或吸收功率之電容器來達成。降低配電系統中之雜訊係藉由降低阻抗而實現。
在習知電路中，阻抗係藉由使用平行互連且在IC周圍叢集之額外表面黏著電容器來降低。大值電容器置放於電源附近，中等範圍值電容器處於IC與電源之間的位置，且小 值電容器極為接近IC。此電容器分布經設計以在功率自電源向IC移動時降低電壓回應時間。隨著頻率增加且操作電壓持續降落，必須以較快速率供應增加之功率，其需要日益降低之電感及阻抗位準。
圖1 為電容器關於IC裝置及電源置放之電性示意圖。展示電源、IC裝置及電容器4 、6 及8 ，其分別表示如上文所述用於降低阻抗且使功率下降最小化且使突增衰減之高值電容器、中等範圍值電容器及小值電容器。
圖2 為根據圖1所示之電性示意圖在印刷線路板(PWB)之正視圖中之代表性剖視圖且展示表面黏著技術(SMT)電容器50 及60 (圖1中標識為8 之電容器)及IC裝置40 至PWB之基板中之電源平面及接地平面的先前技術連接。IC裝置40 由焊接嵌條44 連接至焊盤41 。焊盤41 經由通道90 及100 之襯墊由電路線72 及73 連接至鍍通孔。通道襯墊一般展示為82 。通道90 電連接至導體平面120 且通道100 連接至導體平面122 。導體平面120 及122 連接至電源之電源側或電壓側且連接至電源之接地側或回側。小值電容器50 及60 以使其平行電連接至IC裝置40 之方式類似地電連接至通道及導體平面120 及122 。在IC裝置置放於模組、內插器或封裝上之狀況下，大值電容器及中值電容器可存在於模組、內插器或封裝所附著之印刷線路母板上。
許多電容器平行互連，其為如按照慣例實施之圖1中所示之習知實踐，降低電力系統阻抗，但亦需要複雜電性佈線。此具有增加電路迴路電感之不利後果，其繼而增加阻 抗，抑制電流流動且部分降低使用表面黏著電容器之效益。隨著頻率增加且操作電壓持續降落，必須以較快速率供應增加之功率，此需要日益降低之電感及阻抗位準。
已耗費相當大的努力使阻抗最小化。Howard等人之美國專利第5,161,086號揭示一種具有置放於板之多個層內之電容器層壓板(平面電容器)的電容性印刷電路板，其上已置放許多裝置，諸如積體電路。此等裝置與電容器層壓板操作性耦接。Howard等人藉由使用借入或共用電容提供增加之電容功能。然而，此電容器置放方法不提供高電容且未必改良電壓回應。較接近於IC簡單置放電容器層壓板並非為提供高電容之令人滿意的技術解決方案，此係由於總可用電容可能不足以使阻抗充分最小化。
Chakravorty之美國專利第6,611,419號揭示積體電路管芯之電源端子可耦接至多層陶瓷基板中之至少一個嵌入式電容器之個別端子。
Amey等人之美國專利申請公開案第2006-0138591號揭示將高電容電容器併入印刷線路板之核心中之方法且僅提出此等電容器可置放於堆積層中。然而，Amey等人並未揭示或提出將經測試及已知優良之電容器置放於堆積層中之方法。此外，Amey等人之形成電容器之方法並未教示或涵蓋在箔片層面上測試電容器，此係由於Amey等人之電容器在箔片層面上短路。另外，Amey等人並未揭示藉由摒棄具有較差電容器產率之完整箔片或已測試為劣質之個別電容器而影響最終PWB產品之產率的可能程度。
Hirata等人於"Development of Novel Thin Material for Decoupling Capacitors Embedded in PWBs", Proceedings of the Technical Conference, IPC Printed Circuits Expo, Los Angeles, 2007中揭示形成金屬/絕緣體/金屬(MIM)層狀結構，圖案化及蝕刻頂部金屬層以形成電極且將該結構切割成尺寸為1 mm2 至100 mm2 之個別、單一化電容器。此等電容器可為使用黏著劑附著至印刷線路板之經測試及已知優良之電容器。電容器尺寸及設計不適於將功率傳遞至具有許多電源端子及接地端子之IC(諸如微處理器)。Hirata等人未能提出本文所述之技術解決方案。
因此，當前問題在於開發出將複數個電容器併入(亦即，置放於)PWB之堆積層中之方法，各電容器為"已知優良的"且具有一定尺寸及間距，藉以：各經置放之電容器直接位於IC之尺寸之下及IC之尺寸內；且IC(諸如微處理器)之各電源端子及接地端子可分別直接連接至獨特經置放電容器之電源電極及接地電極。
本文所述之方法藉由僅使用已知優良之電容器以形成複數個具有極小尺寸且具有允許所有電容器直接位於IC之尺寸之下及IC之尺寸內之精細間距的經置放電容器來解決此問題。Howard等人、Chakravorty、Amey等人及Hirata等人之組合或其他參考文獻之組合皆未提出本發明之解決方案或構成可預期之結果。產生具有此等三種特徵-具有"已知優良"品質且具有一定尺寸及一定間距之電容器--允許將與IC所具有之電源端子及接地端子一樣多的已知優良、單一 化電容器直接併入IC之尺寸之下及IC之尺寸內。此具有在低阻抗下向IC提供功率且產生無不可靠之PWB產品的有效結果。
所主張之本發明係針對一種包含一支撐一具有一定面積及複數個電源端子、接地端子及信號端子之積體電路之印刷線路板的裝置，該印刷線路板包含：複數個已知優良、單一化電容器，其各者具有一電源電極及一接地電極且自一具有一第一電極及一第二電極之已知優良、箔片上燒製電容器形成，其中該第二電極具有一定佔據面積。各已知優良、單一化電容器係(1)在已知優良、箔片上燒製電容器之第二電極之佔據面積內形成且嵌入印刷線路板之堆積層中，且(2)具有一定尺寸且具有一定間距使得該複數個單一化電容器直接位於IC之面積之下及IC之面積內。在該裝置中，IC之各有效電源端子及接地端子分別直接連接至已知優良、單一化電容器之相應電源電極及接地電極。在該裝置中，IC之各信號端子直接連接至與單一化電容器絕緣但同時自已知優良、箔片上燒製電容器形成之信號襯墊。
亦提供製造此等裝置之方法，其包含：提供至少一個箔片結構，其具有兩側及一已知優良、薄膜、箔片上燒製電容器，該電容器具有一介電層及一具有一定佔據面積之第二電極層；用金屬濺鍍及電鍍含有第二電極之箔片結構第二側； 使不含第二電極之箔片結構側圖案化，進而形成複數個第一電極；將箔片結構之圖案化側層壓至一印刷線路板之一堆積層；使含有箔片上燒製電容器之第二電極之箔片結構側圖案化，進而在第二電極層之佔據面積內形成複數個第二電極。
在所有此等方法中，第一電極及第二電極的形成形成複數個具有某一尺寸及間距之單一化電容器使得各電極可直接附著至IC之有效端子。另外，單一化電容器與積體電路緊密接近。
此外，在一些方法中，介電層之整個面積係受到支撐。
另外，在一些方法中，可分割箔片結構以形成包含至少一個箔片上燒製電容器之已知優良組件。此等組件可由抓放技術定位於PWB之堆積層上且接著層壓至該堆積層。
另外，在一些此等方法中，核心結構層壓至PWB。或者，在其他方法中，未使用核心結構。相反，該方法產生無核心結構，其中不含有箔片上燒製電容器之箔片結構之蝕刻側層壓至其他PWB層。此以多個層共調一起層壓之單一層壓步驟或以各層個別層壓之多個層壓步驟產生無核心多層結構。
將參考下列圖式，其中相同數字係指相同元件。
參考下列經定義術語討論在申請專利範圍中所述之本發 明：如本文所用之術語"併入"係指將電容器嵌入印刷線路板中且包括將電容器置放、定位或整合於印刷線路板內之概念。
如本文所用之術語"箔片上燒製、薄膜電容器"係指由下列方式形成之電容器：(1)在高溫下燒製沈積於金屬箔片上之介電層以使介電質結晶且燒結，其形成高介電常數薄膜；及(2)在燒製該介電質之前或之後使頂部電極沈積。
如本文所用之術語"退火"及"燒製"可互換且係指高溫製程。
如本文所用之術語"高介電常數"或"高K、薄膜電容器介電材料"係指具有高於500之塊體介電常數且可包含具有通式ABO3 之鈣鈦礦型鐵電組成之材料。該等組成之實例包括BaTiO3 、BaSrTiO3 、PbTiO3 、CaTiO3 、PbZrO3 、BaZrO3 及SrZrO3 或其混合物。其他組成藉由將替代元素取代至A及/或B位置中而亦為可能的，諸如Pb(Mg1/3 Nb2/3 )O3 及Pb(Zn1/3 Nb2/3 )O3 。上述組成之混合金屬型式亦適合。
如本文所用之術語"印刷線路板"或"印刷線路板裝置"[PWB]係指內插器、多晶片模組、面積陣列封裝、半導體封裝、封裝上系統、封裝中系統及類似物或如此使用之裝置。
如本文所用之術語"PWB核心"或"PWB層壓核心"係指以一個層壓步驟自許多內層PWB面板形成之印刷線路板結構。PWB核心通常用作經堆積且依序添加至核心中之額外 金屬/介電層之基底。
如本文所用之術語"堆積層"係指藉由將有機介電且圖案化之銅層添加至PWB層壓核心之一或兩側而堆積之印刷線路板的彼等層。
如本文所用之術語"印刷線路母板"或"PWB母板"係指如上文所定義之印刷線路板一般置放於其上且與其互連之大型印刷線路板。
如本文所用之術語"箔片"係指一般金屬層、電鍍金屬、濺鍍金屬或以熟習此項技術者已知之任何方式形成或沈積之金屬層。
如本文所用之術語"優良電容器"或"已知優良電容器"係指已經測試且已知在預定規格內執行功能之電容器。
如本文所用之術語"已知優良電容器電極"係指已知優良電容器之電極。
如本文所用之術語"單一化電容器"係指自劃分單一大型、已知優良箔片上燒製電容器所形成之複數個電容器之一。該單一大型箔片上燒製電容器先前已經測試且確定為已知優良的。任何單一化電容器可具有或可不具有一或兩個與自同一大型箔片上燒製電容器製成之其他單一化電容器共用之(頂部或底部)電極。
如本文所用之共同電極係指充當2個或2個以上單一化電容器之2個或2個以上電極之連續電容器電極。
如本文所用之術語"分割"係指將含有多個大型經測試箔片上燒製電容器之箔片結構切割成特定尺寸以形成含有一 或多個大型電容器之單元。分割通常以金剛石鋸實現且將箔片切割成大於該一或多個大型電容器之電容器介電面積。
如本文所用之"已知優良組件"係指經分割之箔片結構，其中各單元含有一或多個大型已知優良電容器。
如本文所用之術語"電極佔據面積"係指經濺鍍電容器電極之位置及面積。
如本文所用之術語"優良印刷線路板或PWB"或"已知優良印刷線路板或PWB"係指已經測試且已知所有嵌入式電容器及電路在預定規格內執行功能之印刷線路板。
如本文所用之術語"精細間距"為技術術語且係指電容器具有25密耳(mil)或25密耳以下之間隔。
如本文所用之術語"抓放"為技術術語且係指根據電路之裝配檔案選擇組件且將其置放於特定位置上之裝配製程。
如本文所用之術語"第一電極與第二電極之共用面積"係指在含有第一電極與第二電極之一部分之電容器中之重疊面積且用於自下式計算電容：C=0.885KA/t ，其中C為以奈法拉(nano Farad)為單位之電容；0.885為常數；K為介電常數；t為以微米為單位之介電層厚度；且A為以cm2 為單位之第一電極與第二電極之共用面積。 如本文所用之術語"積體電路"(IC)係指半導體晶片，例如微處理器、電晶體收音機、邏輯裝置等。
如本文所用之術語"直接連接"係指兩個特徵在水平面中由通道而非導線互連。
如本文所用之術語"緊密接近"係指電容器直接置放於積體電路之面積(亦即，長度及寬度尺寸)之下及該面積內。
如本文所用之術語"一"意謂至少一個。
如本文所用之術語"複數個"意謂一個以上。
本發明係針對使用已知優良、箔片上燒製電容器之原料以形成包含印刷線路板[PWB]之裝置的方法。本文所述之方法製造一印刷線路板，其中複數個自單一大型已知優良電容器形成之單一化電容器併入(換言之，置放於或位於)PWB之堆積層中。此等方法將先前經測試且確定為優良之大型箔片上燒製電容器之第一電極及第二電極劃分成複數個電極以形成複數個已知優良、單一化電容器。單一化電容器一般藉由層壓而附著至印刷線路板之堆積層。由於僅使用已知優良之電容器以形成PWB，因此僅產生已知優良之PWB。因此，本發明使得優良PWB之產率增加。
特定言之，大型箔片上燒製電容器在箔片層面上確定為"已知優良"之電容器。複數個自此等電容器形成之單一化電容器具有一定尺寸及一定間距，使得：(1)所有單一化電容器直接置放於IC之尺寸之下及IC之尺寸內；及(2)IC(諸如微處理器)之各有效(亦即，功能化)電源端子及接地端子可直接連接至其自身單一化電容器之電源電極及接地電 極。電容器及PWB電路亦可在嵌入製程中之額外點處測試。測試肯定地確立箔片上燒製電容器之已知優良品質以及自其製成之單一化電容器之已知優良品質。因此，單一化電容器嵌入其中之PWB亦證實為已知優良的。因此，在嵌入PWB之前測試電容器促進將IC及組件僅安裝於已知優良印刷線路板上，其改良最終產品之生產產率。
形成嵌入式單一化電容器之兩種一般方法
最終，成為本發明之基礎的機制為形成具有一定尺寸及一定間距之單一化電容器使得IC之各有效電源端子及接地端子可分別以通道直接連接至其自身單一化電容器之電源電極及接地電極。為使阻抗最小化，所有單一化電容器直接置放於IC之尺寸之下及IC之尺寸內。產生待如此置放之具有已知優良品質且具有足夠小的尺寸及足夠精細間距之單一化電容器迄今尚在將電容器置放於PWB中之本發明及習知技術以外。因此，本文所述之方法並非由該技術產生之可預期結果。
單一化電容器之小尺寸及精細間距促進將與IC中所存在之電源端子及接地端子一樣多的此等電容器併入堆積層中，進而允許各IC電源端子及接地端子直接連接至不同且獨特之單一化電容器之電源電極及接地電極。各單一化電容器之已知優良品質確保傳遞至IC端子之電容為可靠的。多個電容器置放於PWB之堆積層中由於使電容器距IC之距離最小化而降低阻抗。依賴於產生一定數目之具有某一尺寸及一定間距且具有某些產率要求之已知優良、單一化電 容器(其對應於IC之有效端子之數目)，本文所述之方法以使阻抗最小化且改良迄今尚未實施踐產品產率之方式將電容器併入PWB中且形成PWB。
自其可得到將嵌入PWB中之單一化電容器之箔片上燒製電容器係由各種材料之薄膜技術製成，該等材料包括在金屬箔片上形成之具有高介電常數("高K")之陶瓷介電質，及金屬電極。
下列為一種形成且嵌入複數個單一化電容器之方式：首先，測試箔片上燒製大型電容器且將優良電容器指定為"已知優良"。鑑別已知優良電容器亦鑑別劣質箔片上燒製電容器。此鑑別允許以IC及任何SMT組件進行最終裝配以排除PWB與劣質箔片上燒製電容器裝配。
現將額外金屬添加至箔片之整個電容器側中以產生金屬箔片/介電質/金屬夾層結構。現藉由蝕刻使形成箔片上燒製大型電容器之第一電極之箔片圖案化，其自各第一電極產生複數個第一電極。接著藉由層壓使圖案化箔片附著至印刷線路板之堆積層。接著藉由蝕刻使含有箔片上燒製電容器之第二電極之箔片圖案化以自箔片內所含之各第二電極形成複數個第二電極。箔片上燒製大型電容器之第一電極及第二電極之圖案化形成複數個單一化電容器。蝕刻相對於單一化電容器之定位而言係高度精確之圖案化製程且可得到具有極小尺寸(諸如一側具有75微米或75微米以下)之電容器電極，其中各單一化電容器間隔75微米或75微米以下。此小尺寸、精細間距及精確電極圖案化繼而促進各 單一化電容器之電源電極及接地電極與IC之個別電源端子及接地端子之間精確、獨特之精細間距連接。
其他技術(諸如噴砂、雷射剝離或其他方法)可用於使箔片上燒製已知優良電容器之電極圖案化以形成單一化電容器。
形成及嵌入複數個單一化電容器之另一方法涉及分割含有箔片上燒製大型電容器之箔片。如先前方法，測試箔片上燒製大型電容器；將優良電容器指定為"已知優良"；將額外金屬添加至箔片之電容器側中，且藉由蝕刻使形成箔片上燒製大型電容器之第一電極之箔片圖案化以自各第一電極形成複數個第一電極。接著分割(亦即，切割)含有箔片上燒製大型電容器(具有圖案化之第一電極)之箔片以形成組件。摒棄含有劣質大型電容器之組件，僅留下已知優良之組件。
組件含有一個或一陣列之已知優良之大型電容器，各電容器具有圖案化之第一電極。在此點上，所有組件現均為已知優良的，因為其係得自已知優良之箔片上燒製大型電容器。已知優良組件可藉由抓放技術定位於PWB之堆積層之特定位置上且藉由層壓圖案化電極側而附著至堆積層。由於組件相當大(例如1.5 cm×1.5 cm)，因此抓放技術可容易地處理該等組件且置放精確度極高。
接著藉由蝕刻使含有箔片上燒製電容器之第二電極之箔片圖案化以自箔片內所含之各第二電極形成複數個第二電極。其為形成複數個單一化電容器之第一電極及第二電極 之圖案化。
分割方法具有某些優勢。當大型印刷線路板(諸如8吋×8吋[20 cm×20 cm]板)(例如)僅具有一或數個IC且在一或數個特定位置處需要複數個嵌入式高電容電容器時，分割成已知優良組件係尤其適用。
另一優勢為可在置放於堆積層上之前摒棄含有劣質電容器之分割組件。因此，僅已知優良組件定位於堆積層上且隨後連接至IC端子之單一化電容器之所有電極均係得自已知優良電容器。
另外，測試不僅測定箔片上燒製電容器之"已知優良"品質而且測定其作為其品質之量度的電容公差或視情況其他電學特徵。此意謂各分割組件之電容公差亦為已知的。因此，分割方法允許在將分割組件置放於堆積層上之前，可根據電容公差(例如距目標值5%、10%或20%)將分割組件分類。此允許將彼等具有某一公差之分割組件切入式置放於堆積層中之特定位置中，其關於特定位置或針對特定應用調整電容。
將單一化電容器併入PWB之堆積層中
下列為使用有利於精確置放之方法將複數個得自已知優良、薄膜、箔片上燒製大型電容器之單一化電容器併入PWB之堆積層中之描述，具有精細間距之小尺寸單一化電容器與具有多個有效電源端子及接地端子之IC的需要一致。
圖3A 為將單一化電容器嵌入印刷線路板之堆積層中之第 一階段之側面正視圖。在圖3A 中，提供金屬箔片210 。箔片210 將成為箔片上燒製電容器之第一電極。箔片210 可具有工業中一般可得之類型。舉例而言，箔片210 可為銅或其合金、銅-鎳鋼-銅、鎳鋼、鎳、鎳包銅，或具有超過薄膜介電質之燃燒溫度之熔點的其他金屬。較佳箔片包括主要包含銅或鎳之箔片。箔片210 之厚度可處於(例如)1微米與100微米之間、較佳3微米與75微米之間及最佳12微米與36微米之間的範圍內。合適之銅箔片之實例為可自Oak-Mitsui獲得之PLSP級1盎司(36微米厚)銅箔片。合適之鎳箔片之實例為可自Allfoils獲得之鎳箔片201。
在圖3B 中，使電容器介電材料沈積於箔片210 上以形成電容器介電層220 。電容器介電材料可(例如)藉由用適當高之介電常數材料之化學溶液塗覆箔片而沈積。介電材料可經摻雜以達成可靠性及其他所要特性。美國申請案第11/157894號及美國申請公開案第US-2006-0287188-A1號藉此以引用的方式併入本文中。使介電質沈積之其他方法包括濺鍍或化學氣相沈積或此等者之組合。
接著燒製電容器介電層220 。燃燒溫度取決於下伏金屬箔片之熔點及所要微結構發展。燃燒溫度之範圍可介於恰高於介電質開始結晶之溫度的溫度與恰低於下伏金屬箔片之熔融溫度之溫度之間。舉例而言，介電質在燃燒期間在500-700℃之溫度範圍內結晶。進一步加熱使介電質緻密且促進晶粒生長。適於銅之燃燒溫度上限為約1050℃，且對於鎳而言，其可為1400℃，其取決於各者之熔點。因 此，燃燒溫度之範圍最可能介於700℃至1400℃之間，但視上述參數而定可延伸出此等界限。
燃燒係在氧氣足夠低之保護或還原氣氛下完成以保護金屬箔片免於氧化。特定氣氛將取決於溫度及下伏金屬箔片且可如公開案F. D. Richardson及J.H.E. Jeffes, J. Iron Steel Inst.,160, 261 (1948)中所揭示作為溫度計算或圖表之函數係得自氧化物形成之標準自由能以熱力學方式。舉例而言，使用銅作為下伏金屬箔片，在700℃、900℃及1050℃下燃燒將分別需要約小於4×10-11 、3.7×10-8 及1.6×10-6 大氣壓之氧分壓(P O2 )，以保護銅免於氧化。
在圖3C 中，藉由(例如)濺鍍或其他方法在經燒製介電層220 之上形成第二電極230 以形成箔片上燒製(亦即，大型)電容器。通常，經濺鍍之第二電極將具有與其為之設計之IC大致相同之尺寸，例如一側尺寸介於1.0 cm與3 cm之間且厚度小於1微米，且其冶金將為銅，但可使用任何金屬。
當大型單一電容器之尺寸接近其將嵌入之PWB之尺寸時，一般將第二電極層230 之面積製成稍小於印刷線路板之面積。其調和箔片、介電層及電極層之間因不精確介電質沈積或濺鍍而產生之任何配準不良。舉例而言，若印刷線路板為20 mm×20 mm，則第二電極層230 可稍小，諸如19 mm×19 mm。
圖3D 為以圖3C 之橫截面所示之箔片上燒製大型電容器之平面圖。展示二十個大型電容器，其各具有在箔片210 上之介電層220 上之第二電極230 (箔片因100%介電質覆蓋而未展示)。視電容器尺寸、印刷線路板尺寸及每板電容器位置而定，任何數目之大型電容器可在箔片210 上以各種圖案形成，其處於此項技術之一般技術內。
參看圖3E ，在此階段，可用電容之LCR錶測試箔片上燒製大型電容器。測試鑑別已知優良之大型電容器之位置。舉例而言，可將各箔片劃分成子部分之柵格，各子部分具有獨特位址，進而獨特地鑑別各大型電容器之位置。若經測試之大型電容器短路或其他方面有缺陷，則由於其位置已知，因此可排除以IC及任何SMT部件最終裝配。若箔片上之大型電容器之產率較低，則可摒棄含有箔片上燒製大型電容器之箔片。其允許最終產品之高產率。
在圖3F 中，將額外金屬添加至含有箔片上燒製大型電容器及第二電極230 之箔片側中以形成金屬層240 。此可藉由濺鍍種子金屬層(一般為銅)且接著用額外銅電鍍加厚至所要厚度來實現。亦可實施添加額外金屬以形成層240 之其他方法。金屬層240 經設計以向結構提供增加之強度以適應後續加工。層240 之厚度可介於15微米與35微米之間或介於4微米與10微米之間或介於4微米與30微米之間。為清楚起見，圖式繼續展示第二電極230 ，儘管實務上，第二電極230 現已併入層240 中。
現將光阻劑塗覆於箔片210 上。亦可將載體膜塗覆於層240 上。載體膜向箔片提供額外強度且將保護層240 免於後續處理及加工且亦將充當抗蝕劑。使塗覆於箔片210 上之 光阻劑成像及顯影且蝕刻箔片210 ，且剝離剩餘光阻劑。層240 正受載體膜保護，保持未被蝕刻。
圖3G 描繪圖3F 之經蝕刻物品之一個區段的放大圖，其中僅展示已知優良電容器之一個大型電極230 。蝕刻使箔片210 圖案化且產生將充當多個單一化電容器之多個接地(第一)電極之共同第一電極211 。蝕刻亦在第一電極211 中產生反襯墊(或孔)245 以供通道連接至第二(頂部)電極及頂部信號襯墊。各已知優良之大型電容器在原始第二電極230 之佔據面積(或面積)內及第一電極211 內將具有每一IC所需數目之反襯墊245 。可將第一電極211 製成使其稍大於第二電極230 ，但已知優良電容器電極之共用面積係由第二電極230 界定。
圖3H 展示圖3G 之圖案化箔片210 之底側之平面圖。此處展示六個在已知優良電容器第二電極230 之原始佔據面積內及第一電極211 內製造之反襯墊245 。在已知優良之大型電容器之第二電極230 之尺寸內及電極211 內製造特徵245 確保將產生已知優良、單一化電容器。此處，電極211 為充當三個單一化電容器之三個接地電極之共同電極，但亦可產生個別(分離)接地電極。
圖4A 在橫截面中展示將具有反襯墊245 之第一共同接地電極211 層壓至印刷線路板之堆積層252 以形成結構300 。結構300 包含含有通孔通道262 、263 及264 之核心層壓板250 及至少一個於層壓板250 之任一側上之堆積層252 及254 。通常亦將銅箔片260 層壓至堆積層254 以藉由提供對 稱性而更好地使結構平衡。箔片260 可為不含且並不意欲含電容器之箔片。移除可能先前已塗覆於層240 上之任何載體膜。為清楚起見，結構300 展示已知優良電容器第二電極230 在層240 內之位置使得吾人可觀測層240 之後續圖案化如何形成存在於第二電極230 之佔據面積內之特徵。經表面加工之印刷電路板之尺寸可稍大於或顯著大於第一電極211 之面積。
堆積層可對稱或不對稱地排列於層壓板核心周圍。可塗覆任何數目之堆積層且可將任何數目之含有電容器之箔片併入堆積層中。堆積層可以介電膜之形式層壓，以液體形式旋塗或簾塗，或以塗佈於金屬層(例如銅箔片)上之樹脂形式或以增強預浸體(例如B階樹脂)形式塗覆。
合適之層壓條件可為在一抽空至28吋汞柱之真空腔室中於185℃、208 psig下歷時1小時。可使一聚矽氧橡膠壓力墊及一平滑的經PTFE填充之玻璃脫模片與箔片240 及260 接觸以防止來自堆積層之環氧樹脂將層壓板膠合於一起。所得結構300 一側由箔片240 封裝且另一側由箔片260 封裝。
層壓後，將光阻劑塗覆於含有第二電極230 之箔片240 上且塗覆於箔片260 上。使光阻劑成像，顯影且蝕刻金屬箔片。使用標準印刷線路板加工條件剝離光阻劑以形成圖4B 之物品325 。蝕刻使箔片240 圖案化且在該箔片中形成複數個圓形溝槽271 。蝕刻亦形成將充當多個單一化電容器之多個電源電極之共同第二電極270 。蝕刻亦產生供信號連 接之銅襯墊272 及供通道連接至底部電極之襯墊274 。特徵270 、271 、272 及274 處於已知優良之箔片上燒製大型電容器之原始第二電極230 之佔據面積內，進而確保所有單一化電容器皆自已知優良之大型電容器形成。藉由蝕刻使箔片240 圖案化完成複數個單一化電容器的形成。
圖4C 展示具有6個匹配圖3H 中所示之圖案化箔片210 之設計的圓形溝槽之結構325 之俯視平面圖。此處所展示之圓形溝槽之數目為例示性的且若IC需要比所展示更多之單一化電容器，則箔片210 可以更多反襯墊圖案化，且匹配數目之圓形溝槽可在箔片240 中於原始第二電極230 之佔據面積內形成。此處，電極270 為充當三個單一化電容器之三個電源電極之共同電極。然而，個別(分離)電源電極可自箔片240 圖案化。
圖4D 為圖4B 中之物品325 的放大圖，其中僅展示頂部部分。微通道280 及285 分別經由電極270 及襯墊274 形成且經電鍍以使頂部電極270 及底部電極211 分別與層壓核心之通孔通道264 及262 互連。微通道290 亦經由與電極270 及211 絕緣之襯墊272 形成且經電鍍以使信號襯墊272 與層壓核心之通孔通道263 互連。如此處所展示之設計不具有非支撐介電層220 且出於結構原因為較佳，但可使用其他設計。微通道280 、285 及290 可藉由雷射鑽孔、藉由光刻或藉由定深機械鑽孔而形成。微通道孔-壁之初始金屬化係藉由使金屬種子層(例如化學鍍銅)沈積而達成，該金屬種子層可由沈積於表面上之催化劑(例如鈀)活化。可塗覆額外堆 積層以將單一化電容器更深地併入PWB內且最終亦可用(例如)鎳及金電鍍外部電路以表面加工PWB。
圖3 及圖4 中所示之步驟次序並非不變的，而可加以調整。舉例而言，微通道280 、285 及290 可在使箔片240 圖案化之前形成。
分割以形成已知優良組件
圖5A-5G 說明將複數個得自已知優良之大型電容器之薄膜單一化電容器併入印刷線路板之堆積層中之替代方法。大體上，此方法將含有箔片上燒製電容器之箔片分割成含有一或多個大型電容器之組件且僅使已知優良、箔片上燒製大型電容器附著至PWB之堆積層。接著藉由蝕刻使第二電極圖案化成複數個電極且進而形成複數個單一化電容器。
圖5A 展示圖3G 之物品，但三個於介電層520 上之金屬層540 內之箔片上燒製第二電極530 形成於銅箔片上。箔片已經圖案化以形成第一電極511 及反襯墊545 。
分割圖5A 之結構產生如圖5B 之側視圖中及圖5C 之平面圖中所描繪之個別分割組件500 。圖5B 展示分割以形成具有一個箔片上燒製大型電容器之組件500 ，但替代方法可將箔片分割成含有一個以上電容器之組件。當一個以上IC有待附著至PWB且各大型電容器將服務一個IC時，此替代方法為適用的。分割通常以金剛石鋸完成，但可使用任何合適之設備或方法。
分割後，鑑別且摒棄含有經測試為不合格之電容器的彼 等組件。含有已知優良大型電容器之彼等組件可根據其先前測試之電容數據而分成其個別電容器公差類別。
圖5C 僅展示六個形成於第一電極511 中之反襯墊545 ，但視IC電容器需要而定，任何數目之此等特徵可形成於第一電極511 內及原始第二電極530 之佔據面積內(圖5A)。圖5B 及圖5C 僅展示三個分割組件，但視箔片上之箔片上燒製電容器之數目及每一組件所要之電容器數目而定，含有箔片上燒製大型電容器之箔片結構可分割成任何數目之組件。
圖5D 展示併入PWB之堆積層552 中之已知優良組件500 (圖5C)。此係藉由抓放技術置於所要位置上且接著將組件自其圖案化之第一電極側層壓至堆積層以產生結構600 而完成。層壓如先前所述般發生。印刷線路板結構600 包含含有通孔通道562 、563 及564 之核心層壓板550 及至少一個於核心層壓板550 之任一側上之堆積層552 及554 。
通常，亦將銅箔片550 層壓至堆積層554 以藉由提供對稱性而更好地使結構平衡。亦移除可能先前已塗覆於層540 上之載體膜。儘管圖5D 僅展示一個置放於552 上且併入印刷線路板中之單一化電容器，但視電路設計需要及印刷線路板之尺寸而定，可將任何數目之組件置放於印刷線路板之堆積層552 上之任何特定位置中。
層壓後，將光阻劑塗覆於箔片540 及560 上。使光阻劑成像，顯影且蝕刻金屬箔片。使用標準印刷線路板加工條件剝離光阻劑以形成圖5E 之物品700 。蝕刻使箔片圖案化且形成複數個圓形溝槽571 、頂部共同(第二)電極570 、銅信 號襯墊572 及銅襯墊574 以供連接至底部電極。特徵570 、571 、572 及574 係處於已知優良組件之原始第二電極530 (圖5D)之佔據面積內以確保得自已知優良組件之所有單一化電容器均為優良的。箔片540 (圖5D)之圖案化完成複數個單一化電容器的形成。圖5F 展示具有6個圓形溝槽之結構700 之俯視平面圖，該數目匹配圖5C 中所示之圖案化箔片之設計。然而，若IC需要更多單一化電容器，則箔片可以在原始第二電極530 之佔據面積內圖案化更多反襯墊及圓形溝槽。如所展示，電極570 為充當三個單一化電容器之三個電源電極之共同電極，但可產生個別(分離)電源電極。
圖5G 展示圖5E 之頂部部分的放大圖。形成且電鍍微通道580 及585 以使頂部電極及底部電極分別與層壓核心之適當通孔通道564 及562 互連。亦形成且電鍍微通道590 以使信號襯墊572 與層壓核心之適當通孔563 互連。如先前實例，無非支撐介電質存在於此設計中。微通道580 、585 及590 可藉由雷射鑽孔、藉由光刻或藉由定深機械鑽孔而形成。微通道孔-壁之初始金屬化係藉由使金屬種子層(例如化學鍍銅)沈積而達成。種子層沈積可由沈積於表面上之催化劑活化，例如，在一實施例中可使用鈀。此時亦可用(例如)鎳及金電鍍外部電路以表面加工物品。如先前所述，形成微通道580 、585 及590 之製程可在使箔片540 圖案化之前進行。
圖4D 及圖5G 之印刷電路板可連接至覆晶IC之凸塊且連 接至印刷線路母板。圖6 說明已連接至覆晶IC之具有嵌入堆積層中之薄膜電容器之印刷電路板的橫截面圖。圖4D 及圖5G 之印刷電路板已經有機面塗層697 表面加工以保護PWB之外部金屬表面且界定凸塊694 之連接面積。印刷線路板具有與IC大致相同之尺寸，進而在IC之尺寸內具有所有單一化電容器。IC之信號端子係連接至與核心互連之絕緣襯墊。半導體之電源端子直接連接至單一化電容器之電極且覆晶IC之接地端子直接連接至另一電極。覆晶IC696 之凸塊694 至PWB的連接一般係以高溫焊接步驟實現。PWB接著以低溫焊接步驟經由焊接點699 連接至印刷線路母板698 。
無核心變化
此外，此等方法包括圖3 、圖4 及圖5 中所示之步驟變化，其不產生核心結構。特定言之，在外層(亦稱為堆積層)中含有薄膜電容器之結構無需建構成在其周圍依序添加外層之核心。相反，其可以"無核心"結構形成，該結構可藉由同時或聯合地使個別層平行成電路而製成。換言之，無核心結構可藉由以單一層壓步驟將個別層層壓至多層結構中或藉由以依序步驟將一個堆積層定位於先前層之頂部來形成。
平行建置之"無核心"結構之一種該實例為全層填隙式通道孔(Any Layer Interstitial Via Hole，ALIVH)製程(經Matsushita得到)。ALIVH製程亦可併入薄膜平面電容器。平行建置之"無核心"結構之其他實例包括新型立柱凸塊互 連(Neo Manhattan Bump Interconnection，NMBI)(North Corp.)及圖案化預浸體疊層製程(patterned prepreg lay-up process，PALAP)(Denso Corp.)。依序建置之無核心結構之實例包括B2 it®製程(經Toshiba Corporation得到)及FVSS製程"自由通道堆疊結構(free via stacked-up structure)"(Ibiden Corp.)，其中平面電容器可以類似方式併入。
"無核心結構"之效益為在所有層中存在微通道。此允許經使用交錯及堆疊微通道之組合，在不同層上之兩個點之間由可能最短之路徑連線(亦即，互連)。相比之下，核心結構具有連接核心中之金屬層之鍍通孔(PTH)。PTH具有比微通道更大直徑之孔且需要比微通道更多之空間以供特定互連。因此，其不可達成微通道之高佈線密度。另外，在具有(例如)四個金屬層之核心結構中，金屬層一與二之間的連接需要PTH鑽通全部四個層，而不僅兩個連接層，其浪費非連接層上之不動產。另外，至層三及四之多餘金屬連接(所謂"通道殘段(via stub)")產生不合需要之寄生電效應。
若具有薄膜電容器之印刷線路板之面積大於半導體裝置，則可將額外被動組件(諸如電阻器)添加至印刷線路板之表面以提供嵌入式電容器不供應之功能。
實例 實例1
表1展示對於五個置放於圖7之堆積半導體印刷線路板封裝結構中之不同位置中的電容器而言作為通道長度(以微 米為單位)之函數所觀測之通道電感數據。通道長度為各電容器與IC之端子之間的連接距離且以微米為單位量測。總通道電感係以微微亨利(picoHenry)[pH]為單位量測。電感數據係自置放於PWB中之五個不同位置中之具有2 mm方形電容器的測試媒介物上之電路量測獲得。
圖7中之結構具有核心層及雙面堆積層，通常稱作2/4/2組態。其不完全展示(無微通道、凸塊等)以便清楚說明電容器之位置。將五個電容器中之每一者之位置指定為狀況1至5。在狀況1中，電容器置放於頂部兩個堆積層之間，最接近於半導體裝置；在狀況2中，電容器置放於核心層壓板之頂部；在狀況3中，電容器置放於核心BT層壓板內部100 μm；在狀況4中，電容器置放於核心層壓板中間；且在狀況5中，電容器置放於底部堆積層上之結構底部。在所有狀況中，微通道之直徑均為100 μm且其之間的間距均為300 μm。
使用此等電感值及長度，進行模擬以顯示阻抗降低與電容器距管芯之距離之間的關係。對於五種狀況而言，模擬係基於四個直接置放於管芯之下的2 mm方形電容器。用於 模擬之電容器特性為：電容等於5.31 pF(皮法拉(picoFarad))，等效串聯電阻等於8.59毫歐(milliOhm)且電容器之等效串聯電感等於27.11 pH(微微亨利)。
圖8 繪製此等模擬之阻抗對頻率數據且展示由電容器置放而產生之電容器的共振頻率。如可見，狀況1之共振頻率接近於109 赫茲(1 GHz)之頻率。其他狀況之共振頻率大體上低於此頻率。
圖9 為對於各種狀況而言以MHz為單位之共振頻率對距IC之距離的曲線，其說明共振頻率增加由電容器接近於IC置放而產生。在向IC供應電荷中，共振頻率愈高，電容器愈有效。
熟知電感增加減緩自電容器至半導體IC裝置之電壓回應。顯示縮短電容器與半導體之間的距離降低電感，進而允許自電容器更快速之電壓回應。
縮短電容器距半導體之距離亦提高電容器之共振頻率，進而在較高頻率下提供較低阻抗。此在較高操作頻率下產生較低雜訊。
上述實例顯示本文所述之將高電容薄膜電容器接近於半導體裝置置放於印刷線路板之堆積層內之方法的價值。
4‧‧‧電容器
6‧‧‧電容器
8‧‧‧電容器
40‧‧‧IC裝置
41‧‧‧焊盤
44‧‧‧焊接嵌條
50‧‧‧表面黏著技術(SMT)電容器/小值電容器
60‧‧‧表面黏著技術(SMT)電容器/小值電容器
72‧‧‧電路線
73‧‧‧電路線
82‧‧‧通道襯墊
90‧‧‧通道
100‧‧‧通道
120‧‧‧導體平面
122‧‧‧導體平面
210‧‧‧金屬箔片/箔片/圖案化箔片
211‧‧‧共同第一電極/第一電極/電極/第一共同接地電極/底部電極
220‧‧‧電容器介電層/經燒製介電層/介電層
230‧‧‧第二電極/第二電極層/大型電極/原始第二電極/已知優良電容器第二電極
240‧‧‧金屬層/層/箔片
245‧‧‧反襯墊/孔/特徵
250‧‧‧核心層壓板/層壓板
252‧‧‧堆積層
254‧‧‧堆積層
260‧‧‧銅箔片/箔片
262‧‧‧通孔通道
263‧‧‧通孔通道
264‧‧‧通孔通道
270‧‧‧共同第二電極/特徵/電極/頂部電極
271‧‧‧圓形溝槽/特徵
272‧‧‧銅襯墊/特徵/襯墊/信號襯墊
274‧‧‧襯墊/特徵
280‧‧‧微通道
285‧‧‧微通道
290‧‧‧微通道
300‧‧‧結構
325‧‧‧物品/結構
500‧‧‧個別分割組件/具有一個箔片上燒製大型電容器之組件/已知優良組件
511‧‧‧第一電極
520‧‧‧介電層
530‧‧‧箔片上燒製第二電極/原始第二電極
540‧‧‧金屬層/層/箔片
545‧‧‧反襯墊
550‧‧‧核心層壓板
552‧‧‧堆積層
554‧‧‧堆積層
560‧‧‧銅箔片/箔片
562‧‧‧通孔通道
563‧‧‧通孔通道/適當通孔
564‧‧‧通孔通道
570‧‧‧頂部共同(第二)電極/特徵/電極
571‧‧‧圓形溝槽/特徵
572‧‧‧銅信號襯墊/特徵
574‧‧‧銅襯墊/特徵
580‧‧‧電鍍微通道/電鍍微通道
585‧‧‧電鍍微通道/電鍍微通道
590‧‧‧電鍍微通道/電鍍微通道
600‧‧‧結構/印刷線路板結構
694‧‧‧凸塊
696‧‧‧覆晶IC
697‧‧‧有機面塗層
698‧‧‧印刷線路母板
699‧‧‧焊接點
700‧‧‧物品/結構
圖1 描繪用於降低阻抗且使功率下降最小化或使突增衰減之電容器的典型置放之電性示意圖。
圖2 以正視圖中之剖視圖描繪根據圖1之電性示意圖之具有用於降低阻抗且使功率下降最小化或使突增衰減之習知 表面黏著技術電容器之先前技術印刷線路板。
圖3A-3H 說明製造薄膜、箔片上燒製電容器之方法，其中該箔片已經圖案化以在已知優良電容器電極之佔據面積內產生反襯墊。
圖4A-4D 說明將複數個得自已知優良電容器之薄膜、箔片上燒製、單一化電容器併入印刷線路板之堆積層中之方法。
圖5A-5G 說明將複數個已得自已知優良電容器之薄膜、箔片上燒製、單一化電容器併入印刷線路板之堆積層中之替代方法。
圖6 以剖視圖描繪已由本文所述之方法將薄膜電容器併入且已直接連接至覆晶IC之凸塊且由焊接點連接至印刷線路母板之PWB。
圖7 以剖視圖描繪五個由本文所述之方法併入PWB之核心及堆積層中之電容器的位置。
圖8 展示對於圖7 中所示之五個電容器位置而言阻抗對頻率回應之電模擬結果。
圖9 繪製對於圖7 中所示之五個電容器位置而言共振頻率對距半導體裝置之距離。
211‧‧‧共同第一電極/第一電極/電極/第一共同接地電極/底部電極
220‧‧‧電容器介電層/經燒製介電層/介電層
245‧‧‧反襯墊/孔/特徵
262‧‧‧通孔通道
263‧‧‧通孔通道
264‧‧‧通孔通道
270‧‧‧共同第二電極/特徵/電極/頂部電極
272‧‧‧銅襯墊/特徵/襯墊/信號襯墊
274‧‧‧襯墊/特徵
280‧‧‧微通道
285‧‧‧微通道
290‧‧‧微通道
325‧‧‧物品/結構

Claims (21)

  1. 一種製造包含一印刷線路板之裝置之方法，該方法包含：測試一薄膜、箔片上燒製電容器，以鑑別一箔片上燒製電容器在預定規格內執行功能並指定為已知優良；提供至少一個箔片結構，其具有兩側且包含該已知優良、薄膜、箔片上燒製電容器，其包含一介電層及一具有一定佔據面積之第二電極層；將金屬塗覆於含有該第二電極之該箔片結構之側上；使不含該第二電極之該箔片結構之側圖案化，進而形成複數個第一電極；將該箔片結構之該圖案化側層壓至一印刷線路板之一堆積層；使含有該箔片上燒製電容器之該第二電極之該箔片結構之該側圖案化，進而在該第二電極層之佔據面積內形成複數個第二電極，其中該複數個第一電極的形成及該複數個第二電極的形成形成複數個具有某一尺寸及間距之單一化電容器使得各電極可直接附著至一積體電路之一端子；且 其中該複數個單一化電容器係直接位於積體電路之面積下及該積體電路之面積內。
  2. 如請求項1之方法，其進一步包含：分割該箔片結構以形成已知優良分割組件，該等已知優良分割組件包含至少一個箔片上燒製電容器；其中該層壓包含將至少一個分割組件抓放至該印刷線路板之一堆積層上使得該組件之該圖案化側接觸該堆積層。
  3. 如請求項1之方法，其中互連包含形成且電鍍通道。
  4. 如請求項2之方法，其中互連包含形成且電鍍通道。
  5. 如請求項1之方法，其中該介電層之整個面積係受到支撐。
  6. 如請求項2之方法，其中該介電層之整個面積係受到支撐。
  7. 如請求項1之方法，其中不含該箔片上燒製電容器之該箔片結構之蝕刻側係層壓至其他PWB層，進而以多個層共 調一起層壓之單一層壓步驟或以各層個別層壓之多個層壓步驟產生一無核心多層結構。
  8. 如請求項2之方法，其中不含該箔片上燒製電容器之該箔片結構之蝕刻側係層壓至其他PWB層，進而以多個層共調一起層壓之單一層壓步驟或以各層個別層壓之多個層壓步驟產生一無核心多層結構。
  9. 如請求項1之方法，其進一步包含：測試該箔片上燒製電容器以藉由其電容公差及/或其他電學特徵來確定其具有已知優良之品質。
  10. 如請求項2之方法，其進一步包含：測試該箔片上燒製電容器以藉由其電容公差及/或其他電學特徵來確定其具有已知優良之品質。
  11. 如請求項9之方法，其進一步包含：鑑別已知劣質、箔片上燒製電容器；及防止含有該已知劣質、箔片上燒製電容器之組件裝配至該印刷線路板。
  12. 如請求項9之方法，其進一步包含： 藉由得自該已知優良、箔片上燒製電容器之分割組件之電容公差或其他電學特性將該分割組件分類；及根據其電容公差或其他電學特性將該分割組件併入該堆積層中。
  13. 如請求項1之方法，其進一步包含：在圖案化之前，將一載體膜塗覆於含有一電容器之該箔片結構之側上。
  14. 如請求項2之方法，其進一步包含：在圖案化之前，將一載體膜塗覆於含有一電容器之該箔片結構之側上。
  15. 一種製造印刷線路板之方法，其包含如請求項1之方法。
  16. 一種製造印刷線路板之方法，其包含如請求項2之方法。
  17. 一種印刷線路板，其係藉由如請求項1之方法製成。
  18. 一種印刷線路板，其係藉由如請求項2之方法製成。
  19. 一種將一單一化電容器併入一印刷線路板之一堆積層中之方法，其包含如請求項1之方法。
  20. 一種將一單一化電容器併入一印刷線路板之一堆積層中之方法，其包含如請求項2之方法。
  21. 如請求項10之方法，其進一步包含：鑑別已知劣質、箔片上燒製電容器；及防止含有該已知劣質、箔片上燒製電容器之組件裝配至該印刷線路板。
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