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JP2010272647A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】逆耐圧の低下を防ぐこと。スループットの向上を図ること。
【解決手段】活性領域１００の周囲に耐圧構造部１１０が設けられ、その周囲に分離構造部１２０が設けられた半導体装置において、半導体基板１の活性領域１００の第１主面に表面素子構造を形成した後に、分離構造部１２０の第２主面側からトレンチ２３を形成する。そして、トレンチ２３の側壁にｐ+分離領域２４を形成する。ｐ+分離領域２４は、分離構造部１２０において、第１主面の表面に形成されたｐ型チャネルストッパー領域２１および第２主面の表面層に形成されたｐ型コレクタ層９に接するようにする。
【選択図】図２

Description

この発明は、電力変換装置などに使用されるパワー半導体装置およびその製造方法に関し、特に、双方向の耐圧特性を有する双方向デバイスまたは逆阻止デバイスに関する。
従来、電力用半導体素子の一つであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を有するワンチップのパワー素子である。その応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。
また、ＡＣ（交流）／ＡＣ変換をおこなうため、直接リンク形変換回路等のマトリックスコンバータの用途に双方向スイッチング素子を使用することにより、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図る研究がなされるようになった。そこで、逆耐圧を有するＩＧＢＴを逆並列接続することにより前記双方向スイッチング素子とするために、逆耐圧を持ったＩＧＢＴ（以下、逆阻止型ＩＧＢＴとする）が要望されている。
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
図２４は、従来の逆阻止型ＩＧＢＴの構成について示す断面図である。図２４に示すように、例えばｎチャネル型の逆阻止型ＩＧＢＴ２７０は、活性領域１００の周囲に耐圧構造部１１０と、分離構造部１２７がこの順に設けられている。
活性領域１００において、ｎ-ドリフト層となる半導体基板１の第１主面側の表面には、選択的にｐ型ベース領域２が設けられている。また、ｐ型ベース領域２の表面には、選択的にｎ+型エミッタ領域３が形成されている。そして、第１主面側の表面において、半導体基板１が露出した領域とｎ+型エミッタ領域３との間の、ｐ型ベース領域２が露出した領域の上には、ゲート絶縁膜４を介してゲート電極５が設けられている。また、第１主面側の表面において、ｎ+型エミッタ領域３同士の間の、ｐ型ベース領域２が露出した領域には、エミッタ電極７が接続されている。そして、ゲート電極５と、エミッタ電極７は、絶縁膜６によって隔てられている。さらに、エミッタ電極７の上には、パッシベーション膜８が設けられている。
耐圧構造部１１０において、半導体基板１の第１主面側の表面には、選択的にｐ型半導体領域（ガードリング）１１が設けられている。また、ｐ型ガードリング１１には、金属膜（ガードリング電極）１３が接続されている。このｐ型ガードリング１１およびガードリング電極１２によって、順方向の耐圧を保持することができる。また、半導体基板１の裏面側の第２主面においては、活性領域１００から分離構造部１２７の表面に、ｐ型コレクタ層９が設けられている。そして、ｐ型コレクタ層９の表面には、コレクタ電極１０が設けられている。さらに、分離構造部１２７において、半導体基板１の第１主面側の表面から第２主面側のｐ型コレクタ層９に接続されるｐ型分離領域９１が設けられている。
逆耐圧を実質的に有しない従来のＩＧＢＴは、逆バイアスされないことを前提として作製されている。そのため、ダイシング等による切断面のコレクタ接合表面近傍領域は、逆バイアスが印加された場合に電界が集中しやすい部分であるが、ダイシング等による機械的な切断歪を残したままである。つまり、切断面のコレクタ接合表面近傍領域に対して、耐圧を確保するための処理がなされていない。そのため、十分な逆耐圧が得られない。
一方、逆阻止型ＩＧＢＴ２７０では、エミッタ側がプラス電位、コレクタ側がマイナス電位に印加された逆バイアス状態でも、チップ側壁に形成されたｐ型分離領域９１とｐ型コレクタ層９からｎ-ドリフト層（基板）１へ空乏層が広がることにより、順耐圧と同等の逆耐圧を確保できる。このように、逆阻止型ＩＧＢＴ２７０は、順方向および逆方向の双方の耐圧を保持しているため、交流を周波数の異なる交流へ直接変換できるマトリックスコンバータなどへの応用が期待されている。
このような逆阻止型ＩＧＢＴを製造するにあたっては、まず、半導体基板１の第１主面側から不純物を選択的に拡散させてｐ型分離領域９１を形成する。その後に、通常のｎチャネル型のＩＧＢＴの場合と同様に、第１主面における素子の表面構造の作製、基板裏面のグラインド、および基板裏面側の第２主面へのイオン注入と活性化熱処理を順におこない、蒸着またはスパッタによりコレクタ電極を形成する。
ここで、例えば１２００Ｖクラスの逆阻止型ＩＧＢＴを形成する場合、工程初期でダイシングライン１３０となる領域におもて表面側から、高温にて長時間の拡散をおこなう。そして、深さ２００μｍ程度のｐ型分離領域９１を形成する。また、６００Ｖクラスの逆阻止型ＩＧＢＴの場合は、１００μｍ程度のｐ型分離領域９１を形成する。これによって、プロセス完了時に、ｐ型分離領域９１がｐ型コレクタ層９とつながる。そして、ダイシング後には、チップの側壁部分にｐ型分離領域９１が露出することとなる。
しかしながら、従来の逆阻止型ＩＧＢＴ２７０は、ｐ型分離領域９１を形成する際に、高温で長時間の拡散をおこなうため、非常に厚い拡散マスクが必要でコストが上昇するという問題がある。また、高耐圧になるほど、深いｐ型分離領域９１が必要になり、拡散炉のスループットが極端に悪くなるという問題がある。さらに、半導体基板１の第１主面側から拡散をおこなうため、ｐ型分離領域９１の幅が深さと同程度と広くなり、チップにおけるｐ型分離領域９１の占有面積比率が増大し、チップ面積が増大するという問題がある。
このような問題を解決するため、上述の製造方法において、ｐ型拡散領域９１を形成する際に、まず、半導体基板１の第１主面側にトレンチを形成し、このトレンチを用いてｐ型分離領域９１を形成する方法が提案されている（例えば、下記特許文献１参照。）。
特開２００４−３３６００８号公報
しかしながら、上述した特許文献１の技術では、トレンチ内部が傷つかないようにするために、例えばトレンチにポリシリコンを充填する場合、処理が複雑になるという問題がある。なお、トレンチに絶縁物を埋め込むことは比較的容易におこなえるが、第１主面の素子構造を形成する際におこなうエッチングによって、トレンチに埋め込んだ絶縁物がエッチングされてしまうという問題がある。
また、上述した特許文献１の技術では、ダイシングする必要をなくすために、基板を貫通するトレンチを形成する場合、トレンチ形成後に素子を形成するための工程数が多いため第２主面側においてトレンチの角部が割れる可能性が高くなる。ここで、特許文献１の技術では、第１主面側から拡散が進行するため、第２主面側のトレンチの角部の不純物濃度が薄くなっている。したがって、第２主面側のトレンチの角部が割れることで逆耐圧が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、逆耐圧の低下を防ぐことができる半導体装置およびその製造方法を提供することを目的とする。また、この発明は、スループットを向上させる半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体基板に設けられた活性領域と、前記半導体基板に、前記活性領域を囲むように設けられた耐圧構造部と、前記半導体基板の外縁に、前記耐圧構造部を囲むように設けられた分離構造部と、を有する半導体装置において、前記分離構造部は、前記活性領域、前記耐圧構造部および前記分離構造部に共通して、前記半導体基板の第２主面の表面層に設けられた第２導電型の共通半導体領域および当該第１半導体層の表面に設けられた裏面側電極と、前記半導体基板の第１主面の表面層に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた絶縁膜と、前記半導体基板の第２主面側からエッチングされたトレンチと、前記トレンチの側壁に沿って、前記共通半導体領域および前記第１半導体領域に接するように設けられた第２導電型の第２半導体領域と、を備え、前記第２半導体領域は、前記トレンチの開口部における側壁と第２主面との境界部分において、当該第２半導体領域の他の領域よりも範囲が広くなっていることまたは第２導電型の濃度が濃くなっていることを特徴とする。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記トレンチは、隣り合う前記半導体装置を切断するためのダイシングラインを跨がっていることを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記トレンチは、隣り合う前記半導体装置を切断するためのダイシングラインを跨がっていないことを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記トレンチから、前記ダイシングラインに達する他のトレンチが設けられていることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項３に記載の発明において、前記共通半導体領域および前記第２半導体領域は、第２導電型のエピタキシャル領域であることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記トレンチは、当該トレンチの内部に絶縁物が埋め込まれていることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項６に記載の発明において、前記絶縁物は、ボロンシリケートガラスであることを特徴とする。
また、請求項８の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記トレンチは、前記半導体基板を貫通するように設けられており、当該トレンチの内部に絶縁物が埋め込まれていないことを特徴とする。
また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記分離構造部は、前記耐圧構造部の周囲に、断続的に設けられていることを特徴とする。
また、請求項１０の発明にかかる半導体装置は、第１導電型の半導体基板に設けられた活性領域と、前記半導体基板に、前記活性領域を囲むように設けられた耐圧構造部と、前記半導体基板の外縁に、前記耐圧構造部を囲むように設けられた分離構造部と、を有する半導体装置において、前記分離構造部は、前記活性領域、前記耐圧構造部および前記分離構造部に共通して、前記半導体基板の第２主面の表面層に設けられた第２導電型の共通半導体領域および当該第１半導体層の表面に設けられた裏面側電極と、前記半導体基板の第１主面の表面層に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた絶縁膜と、前記半導体基板の第１主面側からエッチングされたトレンチと、前記トレンチの内部に埋め込まれた絶縁物と、前記トレンチの側壁に沿って、前記共通半導体領域および前記第１半導体領域に接するように設けられた第２導電型の第２半導体領域と、を備えることを特徴とする。
また、請求項１１の発明にかかる半導体装置の製造方法は、第１導電型の半導体基板に設けられた活性領域と、前記半導体基板に、前記活性領域を囲むように設けられた耐圧構造部と、前記半導体基板の外縁に、前記耐圧構造部を囲むように設けられた分離構造部と、を有する半導体装置の製造方法において、第１導電型の半導体基板の活性領域の第１主面に表面素子構造を形成し、当該半導体基板の分離構造部の第１主面の表面に第２導電型の第１半導体領域および絶縁膜を形成する表面構造形成工程と、前記半導体基板の前記分離構造部の第２主面側からトレンチを形成するトレンチ形成工程と、前記トレンチの側壁に、前記第１半導体領域と接続されるように、第２導電型の第２半導体領域を形成する分離領域形成工程と、前記半導体基板の第１主面の表面におもて面電極を形成するおもて面電極形成工程と、前記半導体基板の第２主面に第２導電型の共通半導体領域を形成する共通半導体領域形成工程と、前記共通半導体領域の表面に裏面側電極を形成する裏面電極形成工程と、を含むことを特徴とする。
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記分離領域形成工程の後に、前記トレンチに絶縁物を埋め込む埋込工程をさらに含むことを特徴とする。
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項１１または１２に記載の発明において、前記トレンチ形成工程と前記分離領域形成工程の間に、前記トレンチにボロンシリケートガラスを埋め込む埋込工程をさらに含み、前記分離領域形成工程においては、熱処理をおこない前記ボロンシリケートガラスから第２導電型の不純物を拡散することで、前記第２半導体領域を形成することを特徴とする。
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項１１〜１３のいずれか一つに記載の発明において、前記トレンチ形成工程においては、前記トレンチを、前記絶縁膜をエッチングストッパーとして形成することを特徴とする。
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１１〜１４のいずれか一つに記載の発明において、前記トレンチ形成工程においては、隣り合う前記半導体装置を切断するためのダイシングラインを跨がるように形成することを特徴とする。
また、請求項１６の発明にかかる半導体装置の製造方法は、請求項１１〜１４のいずれか一つに記載の発明において、前記トレンチ形成工程においては、隣り合う前記半導体装置を切断するためのダイシングラインを跨がらないように、各当該半導体装置の前記分離構造部に形成することを特徴とする。
また、請求項１７の発明にかかる半導体装置の製造方法は、請求項１６に記載の発明において、前記分離領域形成工程および前記共通半導体領域において、前記第２半導体領域および前記共通半導体領域を、前記半導体基板からのエピタキシャル成長によって同時に形成することを特徴とする。
また、請求項１８の発明にかかる半導体装置の製造方法は、請求項１６または１７に記載の発明において、前記トレンチ形成工程においては、各当該半導体装置の前記分離構造部に形成されたトレンチから前記ダイシングラインに達する他のトレンチをさらに形成することを特徴とする。
上述した請求項１〜４、６〜９、１１〜１６に記載の発明によれば、分離構造部に形成されたトレンチが半導体基板の第２主面側から形成されている。そして、このトレンチの側壁に第２導電型の第２半導体領域を形成し、さらに第２主面に第２導電型の共通半導体領域を形成する。このとき、トレンチの開口部における側壁と第２主面との境界部分においては、第２半導体領域が形成された領域に、さらに同導電型の共通半導体領域が形成される。したがって、トレンチの開口部における側壁と第２主面との境界部分は、他の第２半導体領域よりも、範囲が広くなる、または不純物濃度が濃くなる。このため、製造工程中にトレンチの開口部における側壁と第２主面との境界部分に割れや欠けが生じても逆耐圧が低下することを防ぐことができる。
また、上述した請求項１〜６、９〜１８に記載の発明によれば、第１主面に表面素子構造を形成した後に、トレンチに充填物を埋め込むことができる。したがって、トレンチに充填物を埋め込んだ後に、エッチングなどによって充填物が削れる可能性が少ないため、充填物として絶縁物を埋め込むことができる。このため、ポリシリコンなどの半導体を埋め込むよりも容易に、トレンチに充填物を埋め込むことができる。
また、上述した請求項５または１７に記載の発明によれば、第２半導体領域と共通半導体領域を同時に形成することができる。このため、スループットが向上する。
本発明にかかる半導体装置およびその製造方法によれば、逆耐圧の低下を防ぐことができるという効果を奏する。また、スループットを向上させるという効果を奏する。
実施の形態１にかかる半導体装置の構成を示す平面概略図である。 図１の切断線ＡＡ'における断面構造を示す断面図である。 図１の切断線ＢＢ'における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の構成について示す断面図である。 実施の形態３にかかる半導体装置の構成について示す断面図である。 実施の形態４にかかる半導体装置の構成について示す断面図である。 実施の形態５にかかる半導体装置の構成について示す断面図である。 実施の形態６にかかる半導体装置の構成について示す断面図である。 実施の形態７にかかる半導体装置の構成について示す断面図である。 実施の形態８にかかる半導体装置の構成について示す平面概略図である。 実施の形態９にかかる半導体装置の構成について示す平面概略図である。 図２に示す半導体装置の製造方法について示す断面図である。 図２に示す半導体装置の製造方法について示す断面図である。 図２に示す半導体装置の製造方法について示す断面図である。 図２に示す半導体装置の製造方法について示す断面図である。 図２に示す半導体装置の製造方法について示す断面図である。 図２に示す半導体装置の製造方法について示す断面図である。 図２に示す半導体装置の製造方法について示す断面図である。 図２に示す半導体装置の製造方法について示す断面図である。 図６に示す半導体装置の製造方法について示す断面図である。 図８に示す半導体装置の製造方法について示す断面図である。 図８に示す半導体装置の製造方法について示す断面図である。 図９に示す半導体装置の製造方法について示す断面図である。 従来の逆阻止型ＩＧＢＴの構成について示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および全ての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
まず、実施の形態１にかかる半導体装置の構成について説明する。図１は、実施の形態１にかかる半導体装置の構成を示す平面概略図である。また、図２は、図１の切断線ＡＡ'における断面構造を示す断面図であり、図３は、図１の切断線ＢＢ'における断面構造を示す断面図である。なお、図１においては、活性領域１００、耐圧構造部１１０および分離構造部１２０の各形成領域を明確にするため、詳細な構造を省略して記載している。
図１に示すように、実施の形態１にかかる半導体装置２００においては、活性領域１００囲むように耐圧構造部１１０が設けられ、さらに耐圧構造部１１０を囲むように分離構造部１２０が断続的に設けられている。なお、分離構造部１２０は、ダイシングラインとなる領域１３０を跨がって設けられているため、ダイシング後のチップの外縁は、断続的に分離構造部１２０となる。
また、図２および図３に示すように、活性領域１００において、ｐ型ベース領域２は、ｎ-ドリフト層となる高比抵抗のｎ-シリコン半導体基板１の第１主面側の表面層に、選択的に複数設けられている。ｎ+型エミッタ領域３は、ｐ型ベース領域２の表面層に、選択的に設けられている。ｎ+エミッタ領域３とｎ-ドリフト層（ｎ-シリコン半導体基板１）とに挟まれたｐ型ベース領域２の表面と、複数のｐ型ベース領域２間のｎ-ドリフト層の表面には、ゲート絶縁膜４を介してそれぞれゲート電極５が設けられている。また、第１主面の表面において、ｎ+エミッタ領域３が露出した領域には、エミッタ電極７が接続されている。そして、ゲート電極５と、エミッタ電極７は、絶縁膜６によって隔てられている。さらに、エミッタ電極７の上には、パッシベーション膜８が設けられている。
また、ｐ型コレクタ層９は、ｎ-シリコン半導体基板１の第１主面側の表面層に設けられており、ｐ型コレクタ層９の表面にはコレクタ電極１０が設けられている。このｐ型コレクタ層９とｎ-シリコン半導体基板１との間のｐｎ接合の第１主面からの深さは、例えば１２００Ｖクラスの逆阻止型ＩＧＢＴでは２００μｍ程度であり、６００Ｖクラスの逆阻止型ＩＧＢＴでは１００μｍ程度である。
この活性領域１００の外側には、プレーナ型ｐｎ接合表面の終端構造の一種として、耐圧構造部１１０が設けられており、このＩＧＢＴの順方向阻止耐圧を確保している。この耐圧構造部１１０は、第１主面内で活性領域１００の外側にあって、ｎ-シリコン半導体基板１の表面層にリング状に形成されるｐ型半導体領域１１のガードリング、絶縁膜１２および金属膜１３のフィールドプレート等を複数段組み合わせて作られている。
また、耐圧構造部１１０の外側には、分離構造部１２０が設けられている。分離構造部１２０には、第１主面の表面層にｐ型チャネルストッパー領域２１が設けられており、ｐ型チャネルストッパー領域２１の上には絶縁膜２２が設けられている。そして、ｐ型チャネルストッパー領域２１と、第２主面側のｐ型コレクタ層９に接するように、ｐ+分離領域２４が形成されている。ｐ+分離領域２４は、第２主面から形成されたトレンチ２３の側壁に沿って形成されている。トレンチ２３は、ダイシングラインとなる領域１３０を跨がり、側壁が第２主面に対して略垂直となるように設けられている。
また、トレンチ２３には、充填物２５として、ＳＯＧ（スピンオングラス）やＢＳＧ（ボロンシリケートガラス）、ポリシラザン、ポリイミドなどの絶縁物が埋め込まれている。なお、充填物２５は、ポリシリコンやエピタキシャルシリコンなどの半導体物質でもよい。ただし、充填物２５が絶縁物の場合、トレンチ２３に充填物２５を埋め込む際に、スピン塗布法、スプレー塗布法などの簡便な塗布方法が採用可能となり、スループットが向上する。
このように、分離構造部１２０が設けられていることによって、逆バイアス時にｐｎ接合の前後に広がる空乏層がダイシングの切断面およびその周辺のダイシングによるダメージ領域に広がるのを防ぐことができるので、十分な逆耐圧を得ることができる。
また、実施の形態１においては、第１主面側の素子構造を形成し、裏面側を研削した後に、第２主面側からトレンチ２３を形成し、第２主面側から拡散をおこなうことで、ｐ+分離領域２４を形成する。さらに、ｐ+分離領域２４を形成した後に、第２主面の表面層にｐ型コレクタ層９を形成するため、第２主面側からボロンなどのｐ型不純物をイオン注入する。これによって、第２主面側のトレンチ２３の開口部における側壁と第２主面との境界部分２６に、他のｐ+分離領域２４より範囲が広い領域（または、不純物濃度が濃い領域）が形成される。トレンチ２３の開口部における側壁と第２主面との境界部分２６は、応力がかかりやすく、トレンチ形成後の製造工程中に割れたり欠けたりする可能性がある。実施の形態１にかかる半導体装置においては、トレンチ２３の開口部における側壁と第２主面との境界部分２６に他のｐ+分離領域２４より範囲が広い領域（または、不純物濃度が濃い領域）が形成されているため、例えば製造工程中に割れや欠けが生じても逆耐圧が低下することを防ぐことができる。
なお、図２において、トレンチ２３は、ｐ型チャネルストッパー領域２１を貫通するように設けられているがこれに限るものではない。トレンチ２３は、トレンチ２３の側壁に沿って形成されたｐ+分離領域２４がｐ型チャネルストッパー領域２１に接するように設けられていればよい。すなわち、トレンチ２３は、トレンチ２３の底面がｐ型チャネルストッパー領域２１の内部となるように設けられていてもよいし、トレンチ２３の底面がｐ型チャネルストッパー領域２１に到達しないように設けられていてもよい。
また、図１において、分離構造部１２０は、耐圧構造部１１０を囲むように断続的に設けられているが、これに限るものではない。分離構造部１２０は、例えば耐圧構造部１１０を囲むように連続的に設けられていてもよい。すなわち、分離構造部１２０は、耐圧構造部１１０を全て囲むように設けられていてもよい。この場合、チップの端部は、全て分離構造部１２０となる。
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置の構成について説明する。図４は、実施の形態２にかかる半導体装置の構成について示す断面図である。図４に示すように、実施の形態２にかかる半導体装置２１０においては、第１主面側の表面素子構造を形成し、裏面側を研削した後に、第１主面側からトレンチ３３を形成し、さらに第１主面側から拡散をおこなうことで、ｐ+分離領域３４が形成されている。このため、充填物３５としてトレンチ３３に絶縁物が埋め込まれている。その他の構成については、実施の形態１と同様のため、説明を省略する。
上述した実施の形態２によれば、トレンチ３３の開口部における側壁と第２主面との境界部分に、他のｐ+分離領域２４より範囲が広い領域（または、不純物濃度が濃い領域）は形成されないが、従来とは異なり、トレンチ３３に絶縁物を埋め込むことができる。
（実施の形態３）
つぎに、実施の形態３にかかる半導体装置の構成について説明する。図５は、実施の形態３にかかる半導体装置の構成について示す断面図である。図５に示すように、実施の形態３にかかる半導体装置２２０は、分離構造部１２２において、第２主面側から形成されたトレンチ２３に絶縁物が埋め込まれていない。その他の構成については、実施の形態１と同様のため、説明を省略する。
上述した実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、チップ同士が絶縁膜２２と、コレクタ電極１０のみによってつながっている。このため、ダイシングをおこなわなくても、チップを個片化することができる。
（実施の形態４）
つぎに、実施の形態４にかかる半導体装置の構成について説明する。図６は、実施の形態４にかかる半導体装置の構成について示す断面図である。図６に示すように、実施の形態４にかかる半導体装置２３０は、分離構造部１２３に形成されたトレンチ４３がダイシングラインとなる領域１３０を跨がらず、各チップ毎に設けられている。すなわち、チップ間の分離構造部１２３において、ダイシングラインとなる領域１３０に接しないように、ダイシングラインとなる領域１３０の両側にトレンチ４３が設けられている。
第２主面から形成されたトレンチ４３の側壁に沿ってｐ+分離領域４４を形成する。さらに、第２主面の表面層にｐ型コレクタ層９を形成するため、例えばボロンなどのｐ型不純物をイオン注入する。このため、第２主面側のトレンチ４３の開口部における側壁と第２主面との境界部分４６に、他のｐ+分離領域４４より範囲が広い領域（または、不純物濃度が濃い領域）が形成される。また、トレンチ２３には、充填物４５として例えば絶縁物が埋め込まれている。その他の構成については、実施の形態１と同様のため、説明を省略する。
上述した実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、トレンチ４３がダイシングラインを跨いで設けられていないので、従来のダイシング装置によってダイシングをおこなうことができる。
（実施の形態５）
つぎに、実施の形態５にかかる半導体装置の構成について説明する。図７は、実施の形態５にかかる半導体装置の構成について示す断面図である。図７に示すように、実施の形態５にかかる半導体装置２４０は、分離構造部１２４に形成されたトレンチ４３に絶縁物が埋め込まれていない。その他の構成については、実施の形態４と同様のため、説明を省略する。
上述した実施の形態５によれば、実施の形態４と同様の効果を得ることができる。
（実施の形態６）
つぎに、実施の形態６にかかる半導体装置の構成について説明する。図８は、実施の形態６にかかる半導体装置の構成について示す断面図である。図８に示すように、実施の形態６にかかる半導体装置２５０は、第２主面の表面層にｐ型エピタキシャル層５１が設けられており、分離構造部２５０におけるトレンチ４３が同様のｐ型エピタキシャル層５１で埋め込まれている。ｐ型エピタキシャル層５１は、第２主面の表面およびトレンチ４３の側壁をエピタキシャル成長させることにより形成される。なお、活性領域１００においてｐ型エピタキシャル層５１は、ｐ型コレクタ層としての機能を果たす。
（実施の形態７）
つぎに、実施の形態７にかかる半導体装置の構成について説明する。図９は、実施の形態７にかかる半導体装置の構成について示す断面図である。図９に示すように、実施の形態７にかかる半導体装置２６０は、上述した実施の形態４に、実施の形態３を適用した構成である。すなわち、分離構造部１２６において、ダイシングラインとなる領域１３０の両側にチップ毎に第１トレンチ４３が設けられており、さらに第１トレンチ４３よりも第２主面からの深さが浅い第２トレンチ６１がダイシングラインとなる領域１３０を跨ぎ、２つの第１トレンチ４３をつなぐように設けられている。また、第２トレンチ６１の開口部における側壁と第２主面との境界部分４６に、他のｐ+分離領域４４より範囲が広い領域（または、不純物濃度が濃い領域）が設けられている。
上述した実施の形態７によれば、実施の形態１と同様の効果を得ることができる。また、例えば製造工程中において第２主面に塗布されたＢＳＧをエッチングする際に、トレンチに充填物として埋め込まれたＢＳＧが大きくえぐれたとしても、このえぐれた表面が露出しないため、モジュール組み立て時の半田付け後に半田ボイドが生じるのを抑えることができる。
（実施の形態８）
つぎに、実施の形態８にかかる半導体装置の構成について説明する。図１０は、実施の形態８にかかる半導体装置の構成について示す平面概略図である。図１０に示すように、実施の形態８にかかる半導体装置は、切断線ＣＣ'における断面構造が、例えば実施の形態４または実施の形態５に示すような、分離構造部において各チップ毎にダイシングラインとなる領域の両側にトレンチが設けられた構造である。また、切断線ＤＤ'における断面構造が、例えば実施の形態３または実施の形態７に示すような、ダイシングラインとなる領域を跨ぐようにトレンチが形成された構造である。
上述した実施の形態８によれば、実施の形態４と同様の効果を得ることができる。また、チップの外縁に通じる空気の抜け道ができるため、半田ボイドが生じるのを抑えることができる。
（実施の形態９）
つぎに、実施の形態９にかかる半導体装置の構成について説明する。図１１は、実施の形態９にかかる半導体装置の構成について示す平面概略図である。図１１に示すように、実施の形態８にかかる半導体装置は、切断線ＥＥ'における断面構造が、例えば実施の形態４または実施の形態５に示すような、分離構造部において各チップ毎にダイシングラインとなる領域の両側にトレンチが設けられた構造で、さら一方のトレンチからダイシングラインとなる領域に到達するようなトレンチが設けられた構造である。
上述した実施の形態９によれば、実施の形態８と同様の効果を得ることができる。
（実施の形態１０）
つぎに、実施の形態１０にかかる半導体装置の製造方法について説明する。実施の形態１０においては、図２に示す半導体装置２００を製造する方法について示している。図１２〜図１９は、図２に示す半導体装置の製造方法について順に示す断面図である。
まず、図１２に示すように、ｎ-シリコン半導体基板１の第１主面に、表面素子構造を形成する。表面素子構造は、ｎ-シリコン半導体基板１の第１主面の表面層にｐ型ベース領域２、ｐ型半導体領域１１およびｐ型チャネルストッパー領域２１が選択的に形成されている。また、ｐ型ベース領域２の表面層には、ｎ+エミッタ領域３が選択的に形成されている。ｎ+エミッタ領域３とｎ-ドリフト層（ｎ-シリコン半導体基板１）とに挟まれたｐ型ベース領域２の表面と、複数のｐ型ベース領域２間のｎ-ドリフト層の表面には、ゲート絶縁膜４を介してそれぞれゲート電極５が形成されている。また、ゲート電極５は、絶縁膜６によって覆われている。
さらに、ｐ型半導体領域１１とｐ型チャネルストッパー領域２１の間、またはｐ型半導体領域１１間のｎ-ドリフト層の表面、およびｐ型チャネルストッパー領域２１の表面には、それぞれ絶縁膜１２，２２が形成されている。絶縁膜６，１２，２２は、ｎ-シリコン半導体基板１の第１主面の全面に絶縁膜を形成した後に、パターニングすることで形成される。そして、絶縁膜６，１２，２２の上に、第１補強基板７１を、例えば接着材を用いて貼り付ける。
つぎに、図１３に示すように、ｎ-シリコン半導体基板１を裏面側の第２主面側から所望の厚さになるまで研削する。具体的には、１２００Ｖクラスの逆阻止型ＩＧＢＴを製造する場合、ｎ-シリコン半導体基板１の厚さが２００μｍ程度になるまで研削する。また、６００Ｖクラスの逆阻止型ＩＧＢＴを製造する場合、ｎ-シリコン半導体基板１の厚さが１００μｍ程度になるまで研削する。そして、研削された第２主面の全面にシリコン酸化膜、シリコン窒化膜、レジスト膜、金属膜、あるいはこれらの複合によるマスク膜を形成する。
次いで、マスク膜のパターニングおよびエッチングを行って、ダイシングラインとなる領域１３０を跨がるような開口部を有するエッチングマスク８１を形成する。そして、第２主面側からエッチングをおこない、ｐ型チャネルストッパー領域２１に到達するようにトレンチ２３を形成する。トレンチ２３を形成する際には、絶縁膜２２をエッチングストッパーとしてエッチングしてもよい。すなわち、トレンチ２３は、ｐ型チャネルストッパー領域２１を貫通していてもよい。なお、トレンチ２３の深さは、後述するトレンチ２３の側壁に沿って形成されるｐ+分離領域２４が、ｐ型チャネルストッパー領域２１と電気的に接続されれば、ｐ型チャネルストッパー領域２１に達していなくてもよい。またトレンチの形成はエッチングによらず、ブレードダイシングなどの機械的加工や、レーザー照射によるアブレーション加工などでおこなってもよい。この場合、エッチングマスク形成とフォトプロセスが不要なので簡便である。
つぎに、図１４に示すように、第２主面の全面にＢＳＧを塗布し、トレンチ２３の内部にも充填物２５としてＢＳＧを埋め込む。そして、炉内において９００℃の熱処理をおこない、ＢＳＧを拡散することで、トレンチ２３の側壁に沿ってｐ+分離領域２４を形成する。なお、ｐ+分離領域２４を形成する場合、ボロンイオンをイオン注入し、熱処理することで形成してもよい。また、図１４においては、第１主面の表面に表面電極が形成される前であるため、熱処理の際に９００℃程度まで炉内の温度を上げることができる。
次いで、第２主面側に第２補強基板７２を、例えば接着材を用いて貼り付ける。なお、ＢＳＧを塗布することで、十分な強度が得られる場合、第２補強基板７２を貼り付けなくてもよい。次いで、第１補強基板７１を引きはがす。
つぎに、図１５に示すように、第１主面の全面に金属膜をスパッタリングして、パターニングすることで、エミッタ電極７および金属膜１３を形成する。さらに、第１主面側の表面に、パッシベーション膜８を形成し、パターニングする。
つぎに、図１６に示すように、第２補強基板７２が貼り付けられている場合は、第２補強基板７２を引きはがす。そして、第１主面側に、第３補強基板７３を貼り付ける。なお、図１４においてＢＳＧを塗布した際に、十分な強度が得られた場合、第３補強基板７３を貼り付けなくてもよい。
つぎに、図１７に示すように、第２主面側の表面のＢＳＧとエッチングマスク８１をエッチングする。
つぎに、図１８に示すように、第２主面の表面に、例えばボロンイオンをイオン注入し、熱処理による活性化をおこないｐ型コレクタ層９を形成する。ここで、トレンチ２３の開口部における側壁と第２主面との境界部分２６にもｐ型コレクタ層９が形成されるが、トレンチ２３の開口部における側壁と第２主面との境界部分２６には、すでにＢＳＧの拡散によりｐ+分離領域２４が形成されている。このため、トレンチ２３の開口部における側壁と第２主面との境界部分２６は、他のｐ+分離領域２４より範囲が広く（または、不純物濃度が濃く）なる。
つぎに、図１９に示すように、第２主面側の表面にコレクタ電極１０を形成する。そして、第３補強基板７３が貼り付けられている場合は、第３補強基板７３を引きはがす。つぎに、図２に示すようにダイシングラインとなる領域１３０でダイシングすることにより、半導体装置２００が完成する。
実施の形態１０によれば、チップ間の分離構造部に、トレンチが１つのみ形成される。このため、トレンチ形成後にトレンチ内を洗浄しやすい。また、トレンチに充填物を埋め込むことや、トレンチの側壁にイオン注入をおこなうことが、比較的容易になるため、ｐ+分離領域２４を形成する工程が簡易になり、スループットが向上する。また、第１主面に表面素子構造を形成した後に、トレンチを形成し、充填物を埋め込むため、例えば充填物が絶縁物であっても、その後の工程でエッチングされることを抑えることができる。トレンチに絶縁物を埋め込む処理は、トレンチに半導体を埋め込む処理よりも容易におこなうことができるため、スループットが向上する。また、トレンチの側壁にｐ+分離領域を形成した後に、第２主面にｐ型コレクタ層を形成する際、第２主面におけるトレンチの開口部における側壁と第２主面との境界部分にもｐ型領域が形成される。したがって、トレンチの開口部における側壁と第２主面との境界部分におけるｐ+分離領域の範囲が広くなったり、不純物濃度が濃くなったりするため、製造工程中に、トレンチの開口部における側壁と第２主面との境界部分に割れや欠けが生じても、逆耐圧が低下することを抑えることができる。
（実施の形態１１）
つぎに、実施の形態１１にかかる半導体装置の製造方法について説明する。実施の形態１１においては、図４に示す半導体装置２１０を製造する方法について示している。実施の形態１１にかかる半導体装置の製造方法は、実施の形態１０にかかる半導体装置の製造方法において、第２主面を研削した後に（図１３参照）、第１補強基板７１を引きはがす。そして、第２主面側に第２補強基板を貼り付け、第１主面の表面にマスク膜を形成する。次いで、マスク膜のパターニングおよびエッチングをおこなって、ダイシングラインとなる領域１３０を跨がるような開口部を有するエッチングマスク８１を第１主面側に形成する。次いで、第１主面側からエッチングをおこない、トレンチ２３を形成する。トレンチ２３の深さは、例えばｎ-シリコン半導体基板１を貫通するような深さにしてもよいし、後の処理で形成されるｐ+分離領域２４が、ｐ型コレクタ層９と電気的に接続されれば、ｎ-シリコン半導体基板１を貫通しない深さでもよい。
つぎに、図１３に示すように、第１主面側に再度第１補強基板７１を貼り付け、第２補強基板を剥離する。続けて、図１４以降の処理をおこなう。その他の工程は、実施の形態１０と同様のため、説明を省略する。そして、図４に示すようにダイシングラインとなる領域１３０でダイシングすることにより、半導体装置２１０が完成する。
上述した実施の形態１１によれば、第１主面側に表面素子構造を形成した後に、ダイシングラインを跨がるようなトレンチを形成することができる。これによって、トレンチ内に充填物を埋め込んだ後に、エッチングなどの影響を受けにくいため、トレンチ内に充填物として絶縁物を埋め込むことができる。したがって、トレンチにポリシリコンなどの半導体を埋め込むよりも、容易にトレンチに充填物を埋め込むことができる。
（実施の形態１２）
つぎに、実施の形態１２にかかる半導体装置の製造方法について説明する。実施の形態１２においては、図５に示す半導体装置２２０を製造する方法について示している。実施の形態１２にかかる半導体装置の製造方法は、実施の形態１０にかかる半導体装置の製造方法において、図１７に示すように第２主面側のＢＳＧをエッチングするときに、トレンチ２３内部に埋め込まれたＢＳＧ（充填物２５）をともにエッチングする。その他の工程は、実施の形態１０と同様のため、説明を省略する。そして、図５に示すようにダイシングラインラインとなる領域１３０でダイシングすることにより、半導体装置２２０が完成する。
上述した実施の形態１２によれば、ダイシングラインを跨がるように形成されたトレンチに、充填物が埋め込まれていない。したがって、トレンチがｎ-シリコン半導体基板を貫通するように形成されている場合、チップ間には、絶縁膜とコレクタ電極のみとなるので、ダイシングをおこなわずに、チップを個片化することができる。
（実施の形態１３）
つぎに、実施の形態１３にかかる半導体装置の製造方法について説明する。実施の形態１３においては、図６に示す半導体装置２３０の製造方法について示している。図２０は、図６に示す半導体装置の製造方法について示す断面図である。実施の形態１３にかかる半導体装置の製造方法は、まず、図１２に示すように第１主面側におもて面構造を形成し、第１主面側に第１補強基板７１を貼り付ける。次いで、図２０に示すように、第２主面を所望の厚さになるまで研削し、耐圧構造部１１０と、ダイシングラインとなる領域１３０との間に開口部を有するエッチングマスク８２を形成する。そして、このエッチングマスク８２を用いて、第２主面側からトレンチ４３を各チップに形成する。その後の工程は、実施の形態１０と同様のため、説明を省略する。そして、図６に示すようにダイシングラインとなる領域１３０でダイシングすることにより、半導体装置２３０が完成する。
上述した実施の形態１３によれば、実施の形態１１と同様の効果を得ることができる。また、トレンチがダイシングラインを跨がっていないため、従来のダイシング装置を用いてダイシングをおこなうことができる。
（実施の形態１４）
つぎに、実施の形態１４にかかる半導体装置の製造方法について説明する。実施の形態１４５においては、図７に示す半導体装置２４０の製造方法について示している。実施の形態１４にかかる半導体装置の製造方法は、実施の形態１３にかかる半導体装置の製造方法において、トレンチ４３を形成し（図２０参照）、さらに、第２主面側のＢＳＧをエッチングするときに（図１７参照）、トレンチ４３の内部に充填されたＢＳＧをともにエッチングする。その他の工程は、実施の形態１３と同様のため、説明を省略する。そして、図７に示すようにダイシングラインとなる領域１３０でダイシングすることにより、半導体装置２４０が完成する。
上述した実施の形態１４によれば、実施の形態１３と同様の効果を得ることができる。
（実施の形態１５）
つぎに、実施の形態１５にかかる半導体装置の製造方法について説明する。実施の形態１５においては、図８に示す半導体装置２５０の製造方法について示している。図２１または図２２は、図８に示す半導体装置の製造方法について示す断面図である。実施の形態１５にかかる半導体装置の製造方法は、実施の形態１３にかかる半導体装置の製造方法において、トレンチ４３を形成した後に（図２０参照）、図２１に示すように、エッチングマスク８２をエッチングする。そして、図２２に示すように、第２主面の全面と、トレンチ４３の内部にｐ型エピタキシャル層５１をエピタキシャル成長させる。その他の工程は、実施の形態１４と同様のため、説明を省略する。そして、図８に示すようにダイシングラインラインとなる領域１３０でダイシングすることにより、半導体装置２５０が完成する。
上述した実施の形態１５によれば、分離構造部において素子の逆耐圧を保持するｐ+分離領域と、活性領域におけるｐ型コレクタ層とを同時に形成することができる。
（実施の形態１６）
つぎに、実施の形態１６にかかる半導体装置の製造方法について説明する。実施の形態１６においては、図９に示す半導体装置２６０の製造方法について示している。図２３は、図９に示す半導体装置の製造方法について示す断面図である。実施の形態１６にかかる半導体装置の製造方法は、実施の形態１３にかかる半導体装置の製造方法において、第１トレンチ４３を形成した後に（図２０参照）、図２３に示すように、エッチングマスク８２を除去する。そして、ダイシングラインとなる領域１３０を跨がり、２つの第１トレンチ４３を含むような開口部を有するエッチングマスク８３を形成する。次いで、エッチングマスク８３を用いてエッチングをおこない、第２トレンチ６１を形成する。ここで、第２トレンチ６１の深さは、第１トレンチ４３より浅ければよい。そして、図示はしないが、トレンチ内に充填物を埋め込む際には、第１トレンチ４３にのみ充填物４５を埋め込む。それ他の工程は、実施の形態１３と同様のため、説明を省略する。そして、図９に示すようにダイシングラインとなる領域１３０でダイシングすることにより、半導体装置２６０が完成する。
上述した実施の形態１６によれば、モジュール組み立て時に、ダイシングした後のチップを半田付けした際に半田ボイドが生じるのを抑えることができる。
以上説明したように、半導体装置およびその製造方法によれば、逆耐圧の低下を防ぐことができる。また、スループットを向上させることができる。
以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、双方向デバイスまたは逆阻止デバイスに適している。
１ ｎ-シリコン半導体基板（半導体基板）
２ ｐ型ベース領域
３ ｎ+型エミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ 絶縁膜
７ エミッタ電極
８ パッシベーション膜
９ ｐ型コレクタ層（共通半導体領域）
１０ コレクタ電極
１１ ｐ型半導体領域
１２ 絶縁膜
１３ 金属膜
２１ ｐ型チャネルストッパー領域（第１半導体領域）
２２ 絶縁膜
２３ トレンチ
２４ ｐ+分離領域（第２半導体領域）
２５ 充填物
２６ 側壁と第２主面との境界部分
１００ 活性領域
１１０ 耐圧構造部
１２０ 分離構造部
１３０ ダイシングラインとなる領域
２００ 半導体装置

Claims (18)

  1. 第１導電型の半導体基板に設けられた活性領域と、
    前記半導体基板に、前記活性領域を囲むように設けられた耐圧構造部と、
    前記半導体基板の外縁に、前記耐圧構造部を囲むように設けられた分離構造部と、
    を有する半導体装置において、
    前記分離構造部は、
    前記活性領域、前記耐圧構造部および前記分離構造部に共通して、前記半導体基板の第２主面の表面層に設けられた第２導電型の共通半導体領域および当該第１半導体層の表面に設けられた裏面側電極と、
    前記半導体基板の第１主面の表面層に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の表面に設けられた絶縁膜と、
    前記半導体基板の第２主面側から形成されたトレンチと、
    前記トレンチの側壁に沿って、前記共通半導体領域および前記第１半導体領域に接するように設けられた第２導電型の第２半導体領域と、
    を備え、
    前記第２半導体領域は、前記トレンチの開口部における側壁と第２主面との境界部分において、当該第２半導体領域の他の領域よりも範囲が広くなっていることまたは第２導電型の濃度が濃くなっていることを特徴とする半導体装置。
  2. 前記トレンチは、隣り合う前記半導体装置を切断するためのダイシングラインを跨がっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチは、隣り合う前記半導体装置を切断するためのダイシングラインを跨がっていないことを特徴とする請求項１に記載の半導体装置。
  4. 前記トレンチから、前記ダイシングラインに達する他のトレンチが設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記共通半導体領域および前記第２半導体領域は、第２導電型のエピタキシャル領域であることを特徴とする請求項３に記載の半導体装置。
  6. 前記トレンチは、当該トレンチの内部に絶縁物が埋め込まれていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  7. 前記絶縁物は、ボロンシリケートガラスであることを特徴とする請求項６に記載の半導体装置。
  8. 前記トレンチは、前記半導体基板を貫通するように設けられており、当該トレンチの内部に絶縁物が埋め込まれていないことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  9. 前記分離構造部は、前記耐圧構造部の周囲に、断続的に設けられていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 第１導電型の半導体基板に設けられた活性領域と、
    前記半導体基板に、前記活性領域を囲むように設けられた耐圧構造部と、
    前記半導体基板の外縁に、前記耐圧構造部を囲むように設けられた分離構造部と、
    を有する半導体装置において、
    前記分離構造部は、
    前記活性領域、前記耐圧構造部および前記分離構造部に共通して、前記半導体基板の第２主面の表面層に設けられた第２導電型の共通半導体領域および当該第１半導体層の表面に設けられた裏面側電極と、
    前記半導体基板の第１主面の表面層に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の表面に設けられた絶縁膜と、
    前記半導体基板の第１主面側からエッチングされたトレンチと、
    前記トレンチの内部に埋め込まれた絶縁物と、
    前記トレンチの側壁に沿って、前記共通半導体領域および前記第１半導体領域に接するように設けられた第２導電型の第２半導体領域と、
    を備えることを特徴とする半導体装置。
  11. 第１導電型の半導体基板に設けられた活性領域と、
    前記半導体基板に、前記活性領域を囲むように設けられた耐圧構造部と、
    前記半導体基板の外縁に、前記耐圧構造部を囲むように設けられた分離構造部と、
    を有する半導体装置の製造方法において、
    第１導電型の半導体基板の活性領域の第１主面に表面素子構造を形成し、当該半導体基板の分離構造部の第１主面の表面に第２導電型の第１半導体領域および絶縁膜を形成する表面構造形成工程と、
    前記半導体基板の前記分離構造部の第２主面側からトレンチを形成するトレンチ形成工程と、
    前記トレンチの側壁に、前記第１半導体領域と接続されるように、第２導電型の第２半導体領域を形成する分離領域形成工程と、
    前記半導体基板の第１主面の表面におもて面電極を形成するおもて面電極形成工程と、
    前記半導体基板の第２主面に第２導電型の共通半導体領域を形成する共通半導体領域形成工程と、
    前記共通半導体領域の表面に裏面側電極を形成する裏面電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 前記分離領域形成工程の後に、
    前記トレンチに絶縁物を埋め込む埋込工程をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記トレンチ形成工程と前記分離領域形成工程の間に、
    前記トレンチにボロンシリケートガラスを埋め込む埋込工程をさらに含み、
    前記分離領域形成工程においては、熱処理をおこない前記ボロンシリケートガラスから第２導電型の不純物を拡散することで、前記第２半導体領域を形成することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記トレンチ形成工程においては、前記トレンチを、前記絶縁膜をエッチングストッパーとして形成することを特徴とする請求項１１〜１３のいずれか一つに記載の半導体装置の製造方法。
  15. 前記トレンチ形成工程においては、隣り合う前記半導体装置を切断するためのダイシングラインを跨がるように形成することを特徴とする請求項１１〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記トレンチ形成工程においては、隣り合う前記半導体装置を切断するためのダイシングラインを跨がらないように、各当該半導体装置の前記分離構造部に形成することを特徴とする請求項１１〜１４のいずれか一つに記載の半導体装置の製造方法。
  17. 前記分離領域形成工程および前記共通半導体領域において、
    前記第２半導体領域および前記共通半導体領域を、前記半導体基板からのエピタキシャル成長によって同時に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記トレンチ形成工程においては、各当該半導体装置の前記分離構造部に形成されたトレンチから前記ダイシングラインに達する他のトレンチをさらに形成することを特徴とする請求項１６または１７に記載の半導体装置の製造方法。
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