JP2010267709A - 固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法 - Google Patents
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Abstract
【課題】フォトダイオードでの信号電荷の蓄積量を増加させる。
【解決手段】半導体基板内にフォトダイオードが形成され、PN接合部が半導体基板の深さ方向に対して傾斜する方向に延在する部分と、半導体基板に形成される複数の画素トランジスタの少なくとも1つの下方に延在する部分とを含む。
【選択図】図4
【解決手段】半導体基板内にフォトダイオードが形成され、PN接合部が半導体基板の深さ方向に対して傾斜する方向に延在する部分と、半導体基板に形成される複数の画素トランジスタの少なくとも1つの下方に延在する部分とを含む。
【選択図】図4
Description
本発明は固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法に関する。
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。例えば、固体撮像装置として、CMOS(Complementary Metal Oxicide Semiconductor)型イメージセンサを含む。また、固体撮像装置として、CCD(Charge Coupled Device)型イメージセンサを含む。
固体撮像装置においては、複数の画素が形成されている撮像領域が、半導体基板の面に設けられている。この撮像領域においては、光電変換素子が、その複数の画素に対応するように、複数形成されている。光電変換素子は、被写体像による光を受光し、その受光した光を光電変換することによって信号電荷を生成する。例えば、フォトダイオードが、この光電変換素子として形成されている。
このフォトダイオードでは、PN接合部において、光を受光し光電変換することによって信号電荷を生成し、その信号電荷を蓄積する。
上記の固体撮像装置では、多画素化に伴って、各画素のサイズが小さくなってきている。その結果、固体撮像装置においては、フォトダイオードにおけるPN接合部の表面面積が小さくなり、各画素当たりの受光量が減少して、感度が低下する場合がある。
また、PN接合部の表面面積が小さくなることにより、生成された信号電荷の蓄積量が減少する場合がある。その結果、フォトダイオードに大光量の光が入射した場合、光電変換された信号電荷を蓄積しきれず、あふれ出す場合がある。この場合、固体撮像素子のダイナミックレンジは低くなる。
このような不具合解消のため、CMOSイメージセンサにおいては、フォトダイオードにおけるPN接合部を画素トランジスタの下部の半導体基板の内部まで拡張することが提案されている。これにより、PN接合部の接合容量が増大し、多くの信号電荷量を蓄積することができる。よって、高ダイナミックレンジな撮像素子を作成することができる(例えば、特許文献1参照)。
また、さらに、上記の不具合の解消のために、画素トランジスタの下部にフォトダイオードのn型半導体領域を形成し、n型半導体領域の面積を広げることが提案されている。これにより、PN接合部の接合容量が増大し、蓄積信号電荷量を増大させることができる(例えば、特許文献2参照)。
しかし、上記特許文献1に記載のCMOSイメージセンサは、基板内に埋め込まれたフォトダイオードから信号電荷を読み出すために、基板内部にゲートポリシリコンを埋め込んだ縦型トランジスタが必要となる。そのため、縦型トランジスタを形成するための工程が増え、製造コストが上昇することとなる。
また、上記特許文献2に記載のCMOSイメージセンサは、画素トランジスタの下部にフォトダイオードのn型半導体領域と、信号電荷を表面に引き出すためのフォトダイオード専用領域のn型半導体領域とが、イオン注入法により形成されている。このフォトダイオードにおいては、蓄積された電荷をすべて読み出せるようにするためには、不純物濃度が高いn型半導体領域とp型半導体領域のPN接合部が、半導体基板表面の近傍にのみに形成する必要がある。そのため、急峻なPN接合部の面積は増大せず、蓄積信号量の増大効果としては小さい。
よって、撮像画像の画像品質の改善効果は小さい。
したがって、本発明は、撮像画像の画像品質を向上可能であって、製造効率を向上可能な固体撮像装置、電子機器、およびその製造方法を提供する。
本発明の固体撮像装置は、半導体基板と、光を受光して光電変換することにより信号電荷を生成するPN接合部が前記半導体基板の内部に形成されている光電変換部と、前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタとを有し、前記PN接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも1つの下方に延在する部分とを含む。
本発明においては、光電変換部におけるPN接合部が半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数の画素トランジスタの少なくとも1つの下方に延在する部分とを含む。これにより、光電変換部に多くの信号電荷を蓄積させることができる。
本発明の電子機器は、半導体基板と、光を受光して光電変換することにより信号電荷を生成するPN接合部が前記半導体基板の内部に形成されている光電変換部と、前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタとを有し、前記PN接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも1つの下方に延在する部分とを含む。
本発明の固体撮像装置の製造方法は、半導体基板の内部にPN接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程とを有し、前記光電変換部形成工程においては、前記PN接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも1つの下方において前記傾斜部から延在する延在部とを含むように、前記PN接合部を設ける。
本発明においては、感度を増大させ、また光電変換部に多くの信号電荷を蓄積させることができる光電変換部を有する固体撮像装置を製造することができる。
本発明の電子機器の製造方法は、半導体基板の内部にPN接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程とを有し、前記光電変換部形成工程においては、前記PN接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも1つの下方において前記傾斜部から延在する延在部とを含むように、前記PN接合部を設ける。
本発明によれば、撮像画像の画像品質を向上可能であって、製造効率を向上可能な固体撮像装置、電子機器、および、その製造方法を提供することができる。
以下に、本発明の実施形態について、図面を参照して説明する。
なお、説明は、下記の順序で行う。
1.実施形態1(全ての画素トランジスタの下部にフォトダイオードが延びている場合)
2.実施形態2(転送トランジスタ以外の下部に、フォトダイオードが延びている場合)
<1.実施形態1>
[A]装置構成
(1)カメラの全体構成
図1は、本発明の一実施形態に係るカメラ60の構成を示す構成図である。
1.実施形態1(全ての画素トランジスタの下部にフォトダイオードが延びている場合)
2.実施形態2(転送トランジスタ以外の下部に、フォトダイオードが延びている場合)
<1.実施形態1>
[A]装置構成
(1)カメラの全体構成
図1は、本発明の一実施形態に係るカメラ60の構成を示す構成図である。
図1に示すように、カメラ60は、固体撮像装置1と、光学系62と、駆動回路63と、信号処理回路64とを有する。各部について、順次説明する。
固体撮像装置1は、光学系62を介して入射する入射光(被写体像)を撮像面で受光し光電変換することによって、信号電荷を生成後、ローデータを出力する。ここでは、固体撮像装置1は、駆動回路63から出力される制御信号に基づいて駆動する。固体撮像装置1の詳細な構成については、後述する。
光学系62は、被写体像による入射光を、固体撮像装置1の撮像面へ集光するように配置されている。
駆動回路63は、各種の制御信号を固体撮像装置1と信号処理回路64とに出力し、固体撮像装置1と信号処理回路64との動作を制御する。
信号処理回路64は、固体撮像装置1から出力されたローデータについて信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。
(2)固体撮像装置の要部構成
固体撮像装置1の全体構成について説明する。
固体撮像装置1の全体構成について説明する。
図2は、本発明の実施形態1に係る固体撮像装置の全体構成の概略を示す平面図である。
本実施形態の固体撮像装置1は、CMOS型イメージセンサであり、図2に示すように、半導体基板101を含む。この半導体基板101は、図2に示すように、半導体基板101の面においては、撮像領域PAと周辺領域SAとが設けられている。この半導体基板101は、例えばシリコンからなる半導体基板である。
(2−1)撮像領域
撮像領域PAについて説明する。
撮像領域PAについて説明する。
撮像領域PAは、図2に示すように、矩形形状であり、複数の画素PがV方向とH方向とのそれぞれに配置されている。つまり、画素Pがマトリクス状に並んでいる。
図3は、本発明の実施形態1に係る撮像領域において設けられた画素の要部を示す回路図である。
撮像領域PAに設けられた画素Pは、図3に示すように、フォトダイオード21と、転送トランジスタ22と、増幅トランジスタ23と、アドレストランジスタ24と、リセットトランジスタ25とを含む。
画素Pにおいて、フォトダイオード21は、図3に示すように、アノードが接地されている。そして、フォトダイオード21は、図3に示すように、カソードが転送トランジスタ22に接続されている。
画素Pにおいて、転送トランジスタ22は、図3に示すように、フォトダイオード21とフローティングディフュージョンFDとの間において介在するように設けられている。また、転送トランジスタ22は、ゲート電極が転送線26に接続されている。そして、転送トランジスタ22においては、転送線26からゲート電極に転送パルスが与えられることで、フォトダイオード21にて生成された信号電荷を、フローティングディフュージョンFDに転送する。
画素Pにおいて、増幅トランジスタ23は、図3に示すように、ゲート電極がフローティングディフュージョンFDに接続されている。また、増幅トランジスタ23は、アドレストランジスタ24を介して垂直信号線27に接続され、撮像領域PA以外に設けられている定電流源Iとソースフォロアを構成している。そして、アドレストランジスタ24がオン状態になったとき、増幅トランジスタ23は、フローティングディフュージョンFDの電位を増幅して、その電位に応じた電圧が垂直信号線27へ出力される。
画素Pにおいて、アドレストランジスタ24は、図3に示すように、アドレス信号が供給されるアドレス線28にゲート電極が接続されている。アドレストランジスタ24は、アドレス信号がゲート電極に供給されてオン状態になり、上記のように増幅トランジスタ23によって増幅された電圧が、垂直信号線27から出力される。そして、その電圧は、垂直信号線27を介して、後述するカラム回路14のS/H・CDS回路に出力される。
画素Pにおいて、リセットトランジスタ25は、図3に示すように、リセット信号が供給されるリセット線29にゲート電極が接続され、また、電源VddとフローティングディフュージョンFDとの間において介在している。そして、リセットトランジスタ25は、リセット線29からリセット信号がゲート電極に供給された際に、フローティングディフュージョンFDの電位を電源Vddの電位にリセットする。
この画素Pを駆動する動作は、転送トランジスタ22とアドレストランジスタ24とリセットトランジスタ25との各ゲート電極が、行単位で接続されているので、その行単位にて並ぶ複数の画素Pのそれぞれについて同時に行われる。
(2−2)周辺領域
周辺領域SAについて説明する。
周辺領域SAについて説明する。
周辺領域SAは、図2に示すように、撮像領域PAの周囲に位置している。そして、この周辺領域SAにおいては、画素Pにおいて生成された信号電荷を処理する周辺回路が設けられている。
具体的には、図2に示すように、この周辺回路としては、垂直選択回路13とカラム回路14と水平選択回路15と水平信号線16と出力回路17とタイミング制御回路18とが設けられている。
垂直選択回路13は、例えば、シフトレジスタ(図示なし)を含み、画素Pを行単位で選択駆動する。
カラム回路14は、例えば、S/H(サンプルホールド)回路(図示なし)およびCDS(Correlated Double Sampling;相関二重サンプリング)回路(図示なし)を含む。そして、カラム回路14は、列単位で画素Pから読み出した信号について信号処理を実施する。
水平選択回路15は、例えば、シフトレジスタ(図示なし)を含み、カラム回路14によって各画素Pから読み出した信号を、順次選択して出力する。そして、水平選択回路15の選択駆動によって、順次画素Pから読み出した信号を、水平信号線16を介して出力回路17に出力する。
出力回路17は、例えば、デジタルアンプを含み、水平選択回路15によって出力された信号について、増幅処理などの信号処理が実施後、外部へ出力する。
タイミング制御回路18は、各種のタイミング信号を生成し、垂直選択回路13とカラム回路14と水平選択回路15とに出力することで、各部について駆動制御を行う。
(3)固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置1の詳細内容について説明する。
本実施形態にかかる固体撮像装置1の詳細内容について説明する。
図4は、本発明の実施形態1に係る固体撮像装置の断面を示す図である。
本実施形態の固体撮像装置1は、例えば、半導体基板101の裏面側から入射する光Lを受光して撮像を実施するように構成されている。
具体的には、固体撮像装置1は、図4に示すように、半導体基板101を含み、フォトダイオード21、転送トランジスタ22および画素トランジスタGTが設けられている。
画素トランジスタGTは、増幅トランジスタ(図示なし)、アドレストランジスタ(図示なし)、リセットトランジスタ(図示なし)からなる。そして、図4には、増幅トランジスタ、アドレストランジスタ、リセットトランジスタをまとめて、画素トランジスタGTとして記載している。
画素トランジスタGTは、増幅トランジスタ(図示なし)、アドレストランジスタ(図示なし)、リセットトランジスタ(図示なし)からなる。そして、図4には、増幅トランジスタ、アドレストランジスタ、リセットトランジスタをまとめて、画素トランジスタGTとして記載している。
半導体基板101は、例えば、p型のシリコン半導体からなる。
そして、半導体基板101の内部には、図4に示すように、フォトダイオード21が形成されている。
また、半導体基板101において、正面側には、転送トランジスタ22、増幅トランジスタ23、アドレストランジスタ24およびリセットトランジスタ25である画素トランジスタが形成されている。
また、半導体基板101において、正面側には、転送トランジスタ22、増幅トランジスタ23、アドレストランジスタ24およびリセットトランジスタ25である画素トランジスタが形成されている。
また、半導体基板101の正面側には、図4に示すように、配線層HLが形成されている。この配線層HLは、複数の配線Hが、層間絶縁膜Szの間に設けられている。図示していないが、この複数の配線Hのそれぞれは、転送トランジスタ22、増幅トランジスタ23、アドレストランジスタ24、リセットトランジスタ25のそれぞれに電気的に接続されている。
(3−1)フォトダイオード
フォトダイオード21は、図4に示すように、p型半導体領域21pおよびn型半導体領域21nを含む。フォトダイオード21は、半導体基板101の裏面側から光を受光し、受光した光を光電変換することにより信号電荷を生成する。
フォトダイオード21は、図4に示すように、p型半導体領域21pおよびn型半導体領域21nを含む。フォトダイオード21は、半導体基板101の裏面側から光を受光し、受光した光を光電変換することにより信号電荷を生成する。
このフォトダイオード21において、図4に示すように、p型半導体領域21pおよびn型半導体領域21nは、半導体基板101の内部に設けられている。p型半導体領域21pとn型半導体領域21nとのぞれぞれは、互いに接してPN接合部を形成している。
本実施形態においては、フォトダイオード21は、図4に示すように、傾斜部21sを含む。傾斜部21sは、半導体基板101の深さ方向に対して傾斜する方向、つまり半導体基板101の深さ方向に対して鋭角をなす方向に延在している。例えば、傾斜部21sは、半導体基板101の正面側の表面から半導体基板101の内部である深さ方向に対して傾斜する方向に延在する部分を含む。
この傾斜部21sは、直線状に延びていてもよく、また曲線状を含むように延びていてもよい。また、この傾斜部21sは、極大部または極小部を含んでいてもよい。つまり、半導体基板101の正面側から深さ方向にのみ延在するだけでなく、半導体基板101の深さ方向から正面側に延在する部分を一部に有していてもよい。
すなわち、最終的に半導体基板の深さ方向に対して傾斜する方向に延びていればよい。
すなわち、最終的に半導体基板の深さ方向に対して傾斜する方向に延びていればよい。
また、フォトダイオード21は、図4に示すように、内部延在部21fを含む。内部延在部21fは、複数の画素トランジスタのうち少なくとも1つのトランジスタの下部であって、半導体基板101の内部に延在している。
内部延在部21fは、図4に示すように、半導体基板101の内部において、傾斜部21sと連続的に接続するように構成されている。
この内部延在部21fは、例えば、半導体基板101の表面と平行な面を形成するように延びていてもよい。また、内部延在部21fは、半導体基板の深さ方向に対して傾斜する方向に延びていてもよい。また、内部延在部21fは、傾斜部21sと同様に、半導体基板101の深さ方向から正面側に延在する部分、つまり、半導体基板101の深さ方向に対して鈍角の方向に延在する部分を一部に有していてもよい。
そして、この内部延在部21fは、内部延在部21fは、複数の画素トランジスタと電気的に接触しないように、画素トランジスタの下部である半導体基板101の内部に延びている。例えば、画素トランジスタの下部の半導体基板101の内部では、半導体基板101の表面から200nmの深さに位置している。
また、フォトダイオード21は、図4に示すように、表面延在部21hを含む。表面延在部21hは、半導体基板101の表面において、p型半導体領域21pが形成されている。例えば、この表面延在部21hは、傾斜部21sと連続して接続するように構成されている。
表面延在部21hは、図4に示すように、転送トランジスタ22の近傍に位置している。このため、フォトダイオード21で光電変換された信号電荷が、転送トランジスタ22によって読み出される。
フォトダイオード21において、p型半導体領域21pは、図4に示すように、半導体基板101の正面側に設けられている。そして、n型半導体領域21nは、p型半導体領域21pよりも、裏面側に設けられている。
そして、半導体基板101の内部においては、p型半導体領域21pとn型半導体領域21nとが接合されており、PN接合部を構成している。
そして、半導体基板101の内部においては、p型半導体領域21pとn型半導体領域21nとが接合されており、PN接合部を構成している。
具体的には、断面において、PN接合部は、図4に示すように、フォトダイオード21の表面に平行に形成されている。すなわち、フォトダイオード21において、半導体基板101の正面側に位置する表面から一定の深さまでp型半導体領域21pが形成されている。
また、p型半導体領域21pにおいて、p型不純物の等濃度分布が、フォトダイオード21の表面に平行に形成されている。すなわち、フォトダイオード21において、半導体基板101の正面側の表面から同一深さにp型不純物の等濃度分布が形成されている。
一方で、n型半導体領域21nは、図4に示すように、p型半導体領域21pの下部において、p型半導体領域21pに接するように形成されている。
図5は、本発明の実施形態1に係るフォトダイオードの断面における不純物濃度分布を示すイメージ図である。
図5において、n型半導体領域21nの不純物濃度の分布を濃淡により示している。すなわち、色の濃い部分が不純物濃度の高いことを示している。そして、色が薄くなるにつれ不純物濃度が低くなることを示している。
図5において、n型半導体領域21nの不純物濃度の分布を濃淡により示している。すなわち、色の濃い部分が不純物濃度の高いことを示している。そして、色が薄くなるにつれ不純物濃度が低くなることを示している。
n型半導体領域21nにおいて、図5に示すように、n型不純物の等濃度分布は、フォトダイオード21の表面に平行に形成されている。すなわち、フォトダイオード21において、半導体基板101の正面側の表面から同一深さでn型不純物の等濃度分布が、形成されている。
n型半導体領域21nにおけるn型不純物の濃度は、正面側におけるn型不純物の濃度が裏面側におけるn型不純物の濃度よりも高くなるように形成されている。例えば、n型半導体領域21nは、表面側と裏面側との間において極値を含まずに、表面側から裏面側へ単調に低くなるように形成されている。
(3−2)トランジスタ
転送トランジスタ22は、図4に示すように、半導体基板101の表面に設けられている。ここでは、転送トランジスタ22は、フォトダイオード21の表面延在部21hの近傍に設けられており、フォトダイオード21が生成した信号電荷を読み出す。
転送トランジスタ22は、図4に示すように、半導体基板101の表面に設けられている。ここでは、転送トランジスタ22は、フォトダイオード21の表面延在部21hの近傍に設けられており、フォトダイオード21が生成した信号電荷を読み出す。
具体的には、転送トランジスタ22は、図4に示すように、半導体基板101の表面にゲート電極22gが形成されている。このゲート電極22gは、導電型の不純物が拡散された半導体によって形成されている。例えば、ゲート電極22gは、ポリシリコンを用いて形成されている。
また、転送トランジスタ22においては、図4に示すように、ゲート電極22gに隣接するように、フローティングディフュージョンFDが設けられている。フローティングディフュージョンFDは、例えば、n型不純物が半導体基板101に注入されることによって形成されている。そして、転送トランジスタ22は、このフローティングディフュージョンFDへフォトダイオード21のn型半導体領域21nに蓄積された信号電荷を読み出す。つまり、転送トランジスタ22においては、フローティングディフュージョンFDとフォトダイオード21のn型半導体領域21nとが、一対のソース・ドレイン領域として構成される。
画素トランジスタGTは、図2に示す増幅トランジスタ23、アドレストランジスタ24およびリセットトランジスタ25である。
画素トランジスタGTは、半導体基板101の表面に設けられている。具体的には、画素トランジスタにおいては、ゲート電極GTgが間隔を隔てて形成されたソース領域GTsとドレイン領域GTdの間に形成されている。
画素トランジスタGTは、半導体基板101の表面に設けられている。具体的には、画素トランジスタにおいては、ゲート電極GTgが間隔を隔てて形成されたソース領域GTsとドレイン領域GTdの間に形成されている。
そして、画素トランジスタGTにおいて、増幅トランジスタ、アドレストランジスタおよびリセットトランジスタは、図2に示すように、それぞれが電気的に接続されている。
画素トランジスタGTにおいて、ソース領域GTsおよびドレイン領域GTdは、例えば、半導体基板101にn型不純物が注入されて形成されている。
(3−3)素子分離絶縁膜
素子分離絶縁膜30は、図4に示すように、撮像領域PAと周辺領域SAとを分離するために形成されている。例えば、素子分離絶縁膜30は、酸化シリコン(SiO2)などの絶縁物でSTI(Shallow Trench Isolation)法により形成されている。また、LOCOS(Local Oxidation of Silicon)法により形成してもよい。
素子分離絶縁膜30は、図4に示すように、撮像領域PAと周辺領域SAとを分離するために形成されている。例えば、素子分離絶縁膜30は、酸化シリコン(SiO2)などの絶縁物でSTI(Shallow Trench Isolation)法により形成されている。また、LOCOS(Local Oxidation of Silicon)法により形成してもよい。
[B]製造方法
以下より、上記の固体撮像装置1を製造する製造方法について説明する。
以下より、上記の固体撮像装置1を製造する製造方法について説明する。
図6から図8は、本発明の実施形態1に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。
(1)ハードマスクの形成
まず、図6(a)に示すように、ハードマスク層40を形成する。
まず、図6(a)に示すように、ハードマスク層40を形成する。
ここでは、このハードマスク層40を形成するのに先立って、図6(a)に示すように、半導体基板101に素子分離絶縁膜30を形成する。
例えば、半導体基板101の表面において素子分離絶縁膜30を形成する部分を、異方性のエッチング処理の実施によって除去することによってトレンチ(図示なし)を形成する。その後、そのトレンチに、高密度プラズマ(High Density Plasma:HDP)法によって、酸化シリコンを埋め込んで、素子分離絶縁膜30を形成する。また、LOCOS法によって、素子分離絶縁膜30を形成してもよい。素子分離絶縁膜30は、例えば、撮像領域PAと周辺領域SAとの間に設けられる。
そして、図6(a)に示すように、半導体基板101および素子分離絶縁膜30を被覆するように、ハードマスク層40を形成する。
例えば、窒化シリコン(SiN)を、CVD法により成膜することによって、ハードマスク層40を形成する。例えば、100nm以上であって500nm以下の厚みになるように窒化シリコン膜を成膜する。この他に、ポリシリコン、酸化シリコン、またはこれらの混合物を用いて、このハードマスク層40を形成してもよい。
次に、図6(b)に示すように、ハードマスク層40上に、レジストパターン50を形成する。
例えば、ハードマスク層40上を被覆するようにフォトレジスト材料を成膜してフォトレジスト膜(図示なし)を形成後、リソグラフィ技術により、そのフォトレジスト膜をパターン加工することによってレジストパターン50を形成する。
本実施形態においては、断面が矩形状になるように、レジストパターン50を形成する。
具体的には、図6(b)に示すように、表面延在部21hが形成される半導体基板101上にレジストパターン50を形成する。ここでは、レジストパターン50の断面において、底辺が表面延在部21hの幅と同じ長さになるように、レジストパターン50を形成する。
次に、図7(c)に示すように、ハードマスク41を形成する。
ここでは、上記のレジストパターン50を用いて、ハードマスク層40をパターン加工することによってハードマスク41を形成する。例えば、ハードマスク層40について等方性のエッチング処理を実施することで、ハードマスク層40からハードマスク41を形成する。
具体的にはエッチング用のチャンバー内において、ハードマスク層40に対して真空度を高くすることによって、等方性のエッチング処理を行う。例えば、圧力を数Pa以上として、このエッチング処理を実施する。その後、レジストパターンを除去する。
このように、等方性のエッチング処理を行うことによって、図7(c)に示すように、断面が順テーパー形状になるようにハードマスク41を形成する。
具体的には、図7(c)に示すように、ハードマスク41の断面が等脚台形状になるように、ハードマスク41を形成する。ここでは、ハードマスク41の断面において、上底の辺の長さが表面延在部21hの幅と同じ長さになるように形成する。また、下底の辺が、表面延在部21hの幅と傾斜部21sにおけるX軸方向の長さとの合計と同じ長さになるように形成する。
また、ハードマスク41は、半導体基板101において、表面延在部21hおよび傾斜部21sが形成される領域部分において、断面が等脚台形状であればよい。すなわち、ハードマスク41は、画素トランジスタGTが形成される領域には厚さの薄い層が形成され、表面延在部21hおよび傾斜部21sが形成される領域には薄い層の上に上記の等脚台形を有する形状であってもよい。
また、図7(d)に示すように、ハードマスク41として、矩形状に加工された矩形パターン41Aの両側にサイドウォール42を形成したものを使用してもよい。
具体的には、レジストパターン50を用いて異方性エッチングにより、ハードマスク層40をパターン加工して、矩形パターン41Aを形成する。そして、矩形パターン41Aおよび半導体基板101上に、例えば窒化シリコンなどの絶縁物を堆積して、絶縁膜(図示なし)を成膜する。その後、異方性エッチング処理の実施によりその絶縁膜を加工して、矩形パターン41Aの両側面にサイドウォール42を形成し、ハードマスク41を完成させる。サイドウォール42は、例えば、窒化シリコン、酸化シリコン、ポリシリコン等を用いて形成してもよい。
(2)フォトダイオードの形成
次に、図8(e)に示すように、フォトダイオード21を形成する。
次に、図8(e)に示すように、フォトダイオード21を形成する。
ここでは、上記のハードマスク41を用いて、半導体基板101へ不純物をイオン注入することによって、フォトダイオード21を形成する。
(2−1)p型半導体領域の形成
まず、p型半導体領域21pの形成を実施する。
ここでは、ハードマスク41を用いて、図8(e)に示す矢印の方向へp型不純物をイオン注入することにより、p型半導体領域21pを半導体基板101に形成する。
まず、p型半導体領域21pの形成を実施する。
ここでは、ハードマスク41を用いて、図8(e)に示す矢印の方向へp型不純物をイオン注入することにより、p型半導体領域21pを半導体基板101に形成する。
具体的には、p型不純物のイオン注入をした際に、表面延在部21hのp型半導体領域21hpにおいて、半導体基板101の表面近傍にp型不純物濃度のピークが位置するように、イオン注入のエネルギーを選択する。また、画素トランジスタと半導体基板101の内部に形成されたフォトダイオード21とが互いに干渉しないようにするために、半導体基板101の表面から、例えば、200nmより深い位置に、p型半導体領域21pを形成する。例えば、以下に示す条件で、半導体基板101へp型不純物をイオン注入する。
注入イオン :ボロン(B)
ハードマスク41の断面形状:等脚台形
ハードマスク41の厚さ :最大300nm
注入エネルギー :100〜150keV
不純物濃度 :1e12〜3e13atom/cm3
ハードマスク41の断面形状:等脚台形
ハードマスク41の厚さ :最大300nm
注入エネルギー :100〜150keV
不純物濃度 :1e12〜3e13atom/cm3
これにより、ハードマスク41における厚さが最大の領域では、半導体基板101において、ハードマスク41と半導体基板101との界面近傍にp型不純物の濃度のピークが位置する。
また、ハードマスク41においてテーパー形状部分の領域では、ハードマスク41のテーパー形状に対応して、p型半導体領域21spが形成される。すなわち、p型半導体領域21spは、半導体基板101の正面側の表面から深さ方向に対して傾斜する方向に延在する。そして、p型半導体領域21spにおいては、p型不純物濃度のピークは、表面側に位置するように形成される。
また、画素トランジスタGTおよび転送トランジスタ22が形成される半導体基板101の領域(図9参照)では、半導体基板101の表面から200nmより深い位置に、半導体基板101の表面と平行に、p型半導体領域21fpが形成される。そして、p型半導体領域21fpにおいては、p型不純物濃度のピークは、表面側に位置するように形成される。
そして、それぞれのp型半導体領域21hp、21sp、21fpが、ハードマスク41の形状に対応する形状に連続して形成される。
(2−2)n型半導体領域の形成
次に、n型半導体領域21nの形成を実施する。
ここでは、ハードマスク41を用いて、図8(e)に示す矢印の方向に半導体基板101へn型不純物をイオン注入することにより、このn型半導体領域21nを形成する。
次に、n型半導体領域21nの形成を実施する。
ここでは、ハードマスク41を用いて、図8(e)に示す矢印の方向に半導体基板101へn型不純物をイオン注入することにより、このn型半導体領域21nを形成する。
具体的には、n型半導体領域21nがp型半導体領域21pの裏面側と接合するように、イオン注入のエネルギーを選択し、ハードマスク41を用いて半導体基板101へn型不純物をイオン注入する。例えば、以下に示す条件で、半導体基板101へn型不純物をイオン注入する。
注入イオン :リン(P)
ハードマスク41の断面形状:等脚台形
ハードマスク41の厚さ :最大300nm
注入エネルギー :400keV以上
不純物濃度 :1e12〜3e13atom/cm3
ハードマスク41の断面形状:等脚台形
ハードマスク41の厚さ :最大300nm
注入エネルギー :400keV以上
不純物濃度 :1e12〜3e13atom/cm3
上記の条件でハードマスク41を用いて半導体基板101へn型不純物をイオン注入することにより、n型半導体領域21nを形成する。
上記においては、n型半導体領域21nを裏面方向に拡張させるために、半導体基板101へn型不純物を複数回イオン注入する。
半導体基板101へn型不純物を複数回イオン注することにより、n型不純物を1回イオン注入したときよりもn型半導体領域21nを裏面方向へ拡張させることができる。そして、n型半導体領域21nにおいて、正面側から裏面側に向かってn型不純物の濃度が低くなるように形成される。すなわち、n型半導体領域21nにおいて、PN接合部の近傍がn型不純物濃度の最大値となり、深さが深くなるにしたがってn型不純物の濃度が低くなるように形成される。
(3)トランジスタの形成
次に、図4に示すように、転送トランジスタ22および画素トランジスタGTを形成する。
次に、図4に示すように、転送トランジスタ22および画素トランジスタGTを形成する。
まず、図8(f)に示すように、ハードマスク41を除去する。具体的には、例えば、ハードマスク41が窒化シリコンからなる場合、熱燐酸でハードマスク41を除去する。
そして、周辺領域SAを、例えばフォトレジストで保護し、撮像領域PAに残っている酸化シリコンからなる絶縁物を、希フッ酸(DHF)を用いて除去する。
次に、図4に示すように、ウェル、ゲート絶縁膜(図示なし)、ゲート電極、サイドウォール(図示なし)およびソース・ドレイン領域を形成する。
ここでは、半導体基板101へp型不純物をイオン注入することにより、ウェルを形成する。例えば、以下に示す条件の組み合わせで半導体基板101へp型不純物をイオン注入する。
注入イオン :ボロン(B)
注入エネルギー :10〜3000keV
不純物濃度 :1e12〜1e13atom/cm3
注入エネルギー :10〜3000keV
不純物濃度 :1e12〜1e13atom/cm3
次に、半導体基板101上に、例えば熱酸化法によりゲート絶縁膜を形成する。
次に、ゲート絶縁膜上に転送トランジスタ22におけるゲート電極22g、画素トランジスタGTにおけるゲート電極GTgおよび周辺領域SAのトランジスタSATにおけるゲート電極SATgを形成する。
例えば、ゲート絶縁膜上にポリシリコン膜を形成し、それぞれのゲート電極形成領域に対応するように形成されたフォトレジストを用いてドライエッチング処理を行う。これにより、ポリシリコンをパターニングして、それぞれのゲート電極22g、GTgおよびSATgを形成する。
ここで、転送トランジスタ22におけるゲート電極22gは、表面延在部21phの近傍に形成される。これにより、光電変換部で光電変換された信号電荷の読み出しを容易に行うことができる。
次に、それぞれのゲート電極の両側にサイドウォール(図示なし)を形成する。
次に、それぞれのゲート電極の両側の半導体基板101にソース領域およびドレイン領域を形成する。例えば、以下に示す条件で半導体基板101へn型不純物をイオン注入する。
注入イオン :リン(P)もしくは砒素(As)
注入エネルギー :リン5〜30keV、砒素10〜60keV
不純物濃度 :5e14〜5e15atom/cm3
注入エネルギー :リン5〜30keV、砒素10〜60keV
不純物濃度 :5e14〜5e15atom/cm3
これにより、撮像領域PAおよび周辺領域SAにおいて、トランジスタを完成させる。
その後、トランジスタ上に配線層HLを設けることによって、図4に示したように、固体撮像装置1を完成させる。
[C]まとめ
以上のように、本実施形態においては、断面が順テーパー形状であるハードマスク41を用いて、半導体基板101に不純物のイオン注入を行う。よって、フォトダイオード21を、転送トランジスタ22の近傍における半導体基板101の表面から画素トランジスタが形成される領域の下部の半導体基板101の内部まで延ばすことができる。そのため、PN接合部の面積を大きくすることができる。したがって、フォトダイオード21において、PN接合部で蓄積する光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置1のダイナミックレンジを拡大させることができる。
以上のように、本実施形態においては、断面が順テーパー形状であるハードマスク41を用いて、半導体基板101に不純物のイオン注入を行う。よって、フォトダイオード21を、転送トランジスタ22の近傍における半導体基板101の表面から画素トランジスタが形成される領域の下部の半導体基板101の内部まで延ばすことができる。そのため、PN接合部の面積を大きくすることができる。したがって、フォトダイオード21において、PN接合部で蓄積する光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置1のダイナミックレンジを拡大させることができる。
また、本実施形態の製造方法により製造された固体撮像装置1は、半導体基板101の内部にPN接合部が延在している。しかし、フォトダイオード21から信号電荷を読み出す際、半導体基板101の内部のフォトダイオード21までゲート電極が延びた縦型の転送トランジスタを必要としない。そのため、少ない製造工程で、光電変換された信号電荷の蓄積量を増加させることができる固体撮像装置1を製造することができる。
なお、本実施形態においては、半導体基板101の裏面側から光を受光する場合について説明したが、これに限定されない。画素トランジスタ等が形成された正面側から光Lを受光する場合でも、上記と同様な効果を奏することができる。
<2.実施形態2>
[A]装置構成
図9は、本発明の実施形態2に係る固体撮像装置の断面を示す図である。
[A]装置構成
図9は、本発明の実施形態2に係る固体撮像装置の断面を示す図である。
図9に示すように、本実施形態において、固体撮像装置1bは、フォトダイオード21bが実施形態1と異なる。この点を除き、本実施形態は、実施形態1と同様である。したがって、重複する部分については記載を省略する。
フォトダイオード21bは、図9に示すように、実施形態1の場合と異なり、転送トランジスタ22bが形成される領域の下部の半導体基板101bの内部まで延在していない。この点を除き、実施形態1と同様に形成されている。
本実施形態において、フォトダイオード21bは、転送トランジスタ22bが形成される領域の下部の半導体基板101bの内部には延在していない。しかし、画素トランジスタGTbが形成されている領域の半導体基板101bの内部まで延在している。これにより、実施形態1と同様に、フォトダイオード21bにおいて、PN接合部で蓄積する光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置1bのダイナミックレンジを拡大させることができるという効果を奏する。
その結果、固体撮像装置1bのダイナミックレンジを拡大させることができるという効果を奏する。
[B]製造方法
以下より、上記の固体撮像装置1bを製造する方法について説明する。
以下より、上記の固体撮像装置1bを製造する方法について説明する。
図10から図12は、本発明の実施形態2に係る固体撮像装置の製造方法の各工程にて設けられた要部を示す図である。
(1)ハードマスクの形成
まず、ハードマスク層(図示なし)を形成する。ここでは、半導体基板101bを被覆するように、ハードマスク層(図示なし)を形成する。
まず、ハードマスク層(図示なし)を形成する。ここでは、半導体基板101bを被覆するように、ハードマスク層(図示なし)を形成する。
例えば、窒化シリコン(SiN)を、CVD法により積層することによってハードマスク層(図示なし)を形成する。例えば、100nm以上であって500nm以下の厚みになるように窒化シリコン膜を成膜する。この他に、ポリシリコン、酸化シリコンまたはこれらの混合物を用いて、このハードマスク層を形成してもよい。
次に、ハードマスク層(図示なし)上にレジストパターン(図示なし)を形成する。
ここでは、素子分離絶縁膜30bを設ける半導体基板101bの領域に、開口部を設けるように、レジストパターン(図示なし)を形成する。
ここでは、素子分離絶縁膜30bを設ける半導体基板101bの領域に、開口部を設けるように、レジストパターン(図示なし)を形成する。
例えば、ハードマスク層(図示なし)上を被覆するようにフォトレジスト材料を成膜してフォトレジスト膜(図示なし)を形成する。その後、半導体基板101bの表面において、素子分離絶縁膜30bを設ける領域の上部が開口するようにフォトレジスト膜をパターン加工することによって、レジストパターン(図示なし)を形成する。
次に、図10(a)に示すように、ハードマスク層(図示なし)に開口ha1を形成する。
ここでは、上記のレジストパターン(図示なし)を用いてハードマスク層について、異方性のエッチング処理を実施し、レジストパターンの開口部から表面が露出している部分のハードマスク層を除去して開口ha1を形成する。これにより、素子分離絶縁膜30bが形成される領域部分に開口ha1を有するハードマスク40bが形成される。
ここでは、上記のレジストパターン(図示なし)を用いてハードマスク層について、異方性のエッチング処理を実施し、レジストパターンの開口部から表面が露出している部分のハードマスク層を除去して開口ha1を形成する。これにより、素子分離絶縁膜30bが形成される領域部分に開口ha1を有するハードマスク40bが形成される。
次に、図10(b)に示すように、半導体基板101bにトレンチREを形成する。
ここでは、ハードマスク40bに形成された開口ha1に対して自己整合的に(セルフアラインに)、半導体基板101について異方性のエッチング処理を実施する。これにより、半導体基板101bにおいて、素子分離絶縁膜30bを形成するためのトレンチREを形成する。
次に、図11(c)に示すように、ハードマスク41bを形成する。
ここでは、ハードマスク40bをさらに加工して、ハードマスク41bを形成する。
ここでは、ハードマスク40bをさらに加工して、ハードマスク41bを形成する。
例えば、まず、ハードマスク40bを被覆すると共に、開口ha1およびトレンチREを埋め込むようにフォトレジスト材料を塗布して、フォトレジスト膜(図示なし)を成膜する。
その後、リソグラフィ技術により、そのフォトレジスト膜(図示なし)をパターン加工することによってレジストパターン50bを形成する。
本実施形態においては、図11(c)に示すように、ハードマスク40b上において、傾斜部21sおよび内部延在部21fが形成される領域(図9参照)が少なくとも開口するように、レジストパターン50bを加工する。
そして、上記のレジストパターン50bを用いて、ハードマスク40bをパターン加工することによってハードマスク41bを形成する。例えば、ハードマスク40bについて等方性のエッチング処理を実施することで、ハードマスク40bからハードマスク41bを形成する。
具体的には、エッチング用のチャンバー内において、ハードマスク40bに対して真空度を高くすることによって、等方性のエッチング処理を行う。例えば、圧力を数Pa以上として、このエッチング処理を実施する。
これによって、図11(c)に示すように、半導体基板101bにおいて、内部延在部21fbが形成される領域に開口ha2が形成される(図9参照)。そして、これと共に、傾斜部21sbが形成される領域に対応して傾斜した部分を含むように、ハードマスク41bが形成される(図9参照)。つまり、ハードマスク41bの傾斜部分は、半導体基板101bに形成される傾斜部21sbの深さに応じて、厚みが異なるように形成される。ここでは、傾斜部21sbの深さが深い部分において、ハードマスク41bの厚みが薄く、傾斜部21sbの深さが浅い部分において、ハードマスク41bの厚みが厚くなるようにハードマスク41bを形成する。
(2)フォトダイオードの形成
次に、図11(d)に示すように、フォトダイオード21bを形成する。
次に、図11(d)に示すように、フォトダイオード21bを形成する。
ここでは、上記のハードマスク41bを用いて、半導体基板101へ不純物をイオン注入することによって、フォトダイオード21bを形成する。
(2−1)p型半導体領域の形成
まず、p型半導体領域21pbの形成を実施する。
ここでは、ハードマスク41bを用いて、半導体基板101bへp型不純物をイオン注入することにより、このp型半導体領域21pbを形成する。
まず、p型半導体領域21pbの形成を実施する。
ここでは、ハードマスク41bを用いて、半導体基板101bへp型不純物をイオン注入することにより、このp型半導体領域21pbを形成する。
具体的には、実施形態1の場合と同様に、p型不純物のイオン注入をした際に、表面延在部21hbのp型半導体領域21hpbにおいて、半導体基板101bの表面近傍にp型不純物濃度のピークが位置するように、イオン注入のエネルギーを選択する。
また、転送トランジスタ22および画素トランジスタGTと、フォトダイオード21bとが互いに干渉しないようにするために、半導体基板101bの表面から200nmより深い位置にp型半導体領域21pbを形成する(図9参照)。
また、転送トランジスタ22および画素トランジスタGTと、フォトダイオード21bとが互いに干渉しないようにするために、半導体基板101bの表面から200nmより深い位置にp型半導体領域21pbを形成する(図9参照)。
これにより、ハードマスク41bにおける厚さが最大(300nm)の部分の下部の半導体基板101bでは、ハードマスク41bと半導体基板101bとの界面近傍にp型不純物の濃度のピークが位置する。
また、ハードマスク41bの傾斜部分の下部に位置する半導体基板101b内では、そのハードマスク41bの傾斜部分の形状に対応するように、p型半導体領域21spbが傾斜して形成される。すなわち、p型半導体領域21spbは、半導体基板101の正面側の表面から深さ方向に対して傾斜する方向に延在する。そして、p型半導体領域21spにおいて、表面側にp型不純物濃度のピークが位置するように形成される。
また、画素トランジスタGTbが形成される半導体基板101bの領域(図9参照)では、半導体基板101bの表面から200nmより深い位置に、半導体基板101bの表面と平行になるようにp型半導体領域21fpbが形成される。
そして、それぞれのp型半導体領域21hpb、21spb、21fpbが、ハードマスク41bの形状に対応する形状に連続して形成される。
(2−2)n型半導体領域の形成
次に、n型半導体領域21nbの形成を実施する。
ここでは、ハードマスク41bを用いて半導体基板101bへn型不純物をイオン注入することにより、このn型半導体領域21nbを形成する。
次に、n型半導体領域21nbの形成を実施する。
ここでは、ハードマスク41bを用いて半導体基板101bへn型不純物をイオン注入することにより、このn型半導体領域21nbを形成する。
具体的には、実施形態1の場合と同様に、p型半導体領域21pbの裏面側にn型半導体領域21nbが形成されるようにイオン注入のエネルギーを選択して、半導体基板101bへn型不純物をイオン注入する。
(3)素子分離絶縁膜の形成
次に、素子分離絶縁膜30bを形成する。
ここでは、トレンチREに絶縁物を埋め込んで、ハードマスク41bを除去することにより素子分離絶縁膜30bを形成する。
次に、素子分離絶縁膜30bを形成する。
ここでは、トレンチREに絶縁物を埋め込んで、ハードマスク41bを除去することにより素子分離絶縁膜30bを形成する。
まず、レジストパターン50bを除去する。これによりハードマスク41b、開口ha1、およびトレンチREの表面を露出させる。
次に、図12(e)に示すように、開口ha1およびトレンチREに絶縁物を埋込む。
具体的には、例えば、高密度プラズマ堆積(HDPCVD)によりハードマスク41bおよび半導体基板101b上に、例えば酸化シリコン(SiO2)からなる絶縁物を堆積させる。これにより、開口ha1およびトレンチREに絶縁物を埋め込む。
次に、図12(f)に示すように、素子分離絶縁膜30bを設ける。
具体的には、例えば、化学的機械研磨(CMP)によりハードマスク41bが露出するまでハードマスク41bおよび半導体基板101b上に堆積した酸化シリコンを除去する。
次に、熱燐酸により窒化シリコンからなるハードマスク41bを除去する。そして、周辺領域SAを、例えばフォトレジストで保護し、撮像領域PAに残っている酸化シリコンからなる絶縁物を、希フッ酸(DHF)を用いて除去する。
これにより、素子分離絶縁膜30bが形成される。
これにより、素子分離絶縁膜30bが形成される。
(4)トランジスタの形成
次に、図9に示すように、ウェル、ゲート絶縁膜、ゲート電極、サイドウォール(図示なし)およびソース・ドレイン領域を実施形態1と同様に形成する。
次に、図9に示すように、ウェル、ゲート絶縁膜、ゲート電極、サイドウォール(図示なし)およびソース・ドレイン領域を実施形態1と同様に形成する。
これにより、撮像領域PAおよび周辺領域SAにおいて、トランジスタを完成させる。
その後、トランジスタ上に配線層HLを設けることによって、図9に示したように、固体撮像装置1bを完成させる。
[C]まとめ
以上のように、本実施形態においては、断面において、一辺が傾斜している台形状であるハードマスク41bを用いて、半導体基板101bへ不純物をイオン注入する。よって、実施形態1と同様に、フォトダイオード21bを、転送トランジスタ22bの近傍における半導体基板101bの表面から画素トランジスタGTbが形成されている領域の下部の半導体基板101bの内部まで延ばすことができる。そのため、受光した光を光電変換するPN接合部の面積を大きくすることができる。したがって、フォトダイオード21bにおいて、光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置1bのダイナミックレンジを拡大させることができる。
以上のように、本実施形態においては、断面において、一辺が傾斜している台形状であるハードマスク41bを用いて、半導体基板101bへ不純物をイオン注入する。よって、実施形態1と同様に、フォトダイオード21bを、転送トランジスタ22bの近傍における半導体基板101bの表面から画素トランジスタGTbが形成されている領域の下部の半導体基板101bの内部まで延ばすことができる。そのため、受光した光を光電変換するPN接合部の面積を大きくすることができる。したがって、フォトダイオード21bにおいて、光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置1bのダイナミックレンジを拡大させることができる。
また、本実施形態の製造方法において、ハードマスク41bは、フォトダイオード21bと素子分離絶縁膜30bとを形成する際に兼用して使用される。そのため、実施形態1よりもさらに少ない工程で、光電変換された信号電荷の蓄積量を増加させることができる固体撮像装置1bを製造することができる。
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
例えば、本実施形態においては、裏面側から光Lを受光する固体撮像装置について説明したが、これに限定されず、正面側から光を受光する固体撮像装置の場合でも同様な効果を奏することができる。
また、本実施形態においては、表面延在部21hにおけるp型半導体領域21hpは、半導体基板101の表面領域に形成されている構成で説明したが、これに限定されない。p型半導体領域21hpは、転送トランジスタ22が縦型トランジスタでなくてもPN接合部に蓄積された信号電荷を読み出せる深さに形成されていればよい。
また、本実施形態においては、フォトダイオード21に表面延在部21hを含む構成で説明したが、表面延在部21hを含まなくてもよい。この場合、傾斜部21sが転送トランジスタの近傍に位置するように構成されていればよい。
また、本実施形態においては、フォトダイオード21bを形成した後、素子分離絶縁膜30bを形成しているが、これに限定されない。素子分離絶縁膜30bを形成した後、フォトダイオード21bを形成してもよい。
なお、上記の実施形態において、フォトダイオード21、21bは、本発明の光電変換部に相当する。また、上記の実施形態において、転送トランジスタ22、22b、増幅トランジスタ23、23b、アドレストランジスタ24、24bおよびリセットトランジスタ25、25bは、本発明の複数の画素トランジスタに相当する。また、上記の実施形態において、素子分離絶縁膜30は、本発明の素子分離領域に相当する。また、上記の実施形態において、ハードマスク40bは、本発明の第1マスクに相当する。また、上記の実施形態において、レジストパターン50bは、本発明の第2マスクに相当する。また、上記の実施形態において、ハードマスク41bは、本発明の第3マスクに相当する。また、上記の実施形態において、トレンチREは、本発明のトレンチに相当する。また、上記の実施形態において、傾斜部21sは、本発明の傾斜部に相当する。また、上記の実施形態において、内部延在部21fは、本発明の延在部に相当する。
1、1b:固体撮像装置 13:垂直選択回路 14:カラム回路 15:水平選択回路 16水平信号線 17:出力回路 18:タイミング制御回路 21、21b:フォトダイオード 22、22b:転送トランジスタ 23、23b:増幅トランジスタ 24、24b:アドレストランジスタ 25、25b:リセットトランジスタ 22g、23g、24g、25g:ゲート電極 23s、24s、25s:ソース領域 23d、24d、25d:ドレイン領域 26:転送線 27:垂直信号線 28:アドレス線 29:リセット線 30、30b:素子分離絶縁膜 40:ハードマスク層 40b、41、41b:ハードマスク 50、50b:レジスタパターン 60:カメラ 62:光学系 63:駆動回路 64:信号処理回路 101、101b:半導体基板 GT:画素トランジスタ FD:フローティングディフュージョン P:画素 PA:撮像領域 SA:周辺領域 ha1、ha2:開口、RE:トレンチ
Claims (10)
- 半導体基板と、
光を受光して光電変換することにより信号電荷を生成するPN接合部が前記半導体基板の内部に形成されている光電変換部と、
前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタと
を有し、
前記PN接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも1つの下方に延在する部分とを含む、
固体撮像装置。 - 前記光電変換部は、前記半導体基板の表面から深さ方向へ向かって、不純物濃度が低くなっている、
請求項1に記載の固体撮像装置。 - 前記光電変換部は、前記不純物濃度の等濃度分布が、前記光電変換部の表面形状に平行に形成されている
請求項2に記載の固体撮像装置。 - 前記複数のトランジスタは、前記光電変換部において生成された信号電荷を転送する転送トランジスタを含み、
前記PN接合部は、n型不純物領域が、前記転送トランジスタのソース領域に電気的に接続されている、
請求項3に記載の固体撮像装置。 - 前記光電変換部は、前記半導体基板において前記複数のトランジスタが形成されている表面に対して反対側の裏面から光を受光する、
請求項4に記載の固体撮像装置。 - 半導体基板の内部にPN接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、
前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程と
を有し、
前記光電変換部形成工程においては、前記PN接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも1つの下方において前記傾斜部から延在する延在部とを含むように、前記PN接合部を設ける、
固体撮像装置の製造方法。 - 前記半導体基板の表面にマスクを形成するマスク形成工程
を有し、
前記マスク形成工程においては、前記半導体基板の表面において、前記PN接合部にて延在部を形成する部分が開口すると共に、前記PN接合部にて傾斜部を形成する部分が、当該傾斜部の傾斜面に対応して傾斜するように、前記マスクを形成し、
前記光電変換部形成工程においては、前記マスクを用いて前記半導体基板に不純物を注入することによって前記PN接合部を形成する、
請求項6に記載の固体撮像装置の製造方法。 - 前記半導体基板の表面に素子分離領域を形成する素子分離領域形成工程
をさらに有し、
前記素子分離領域形成工程および前記光電変換部形成工程は、
前記半導体基板の表面において前記素子分離領域および前記PN接合部を形成する部分を被覆するように第1マスク層を形成する第1のマスク層形成ステップと、
前記半導体基板の表面において前記素子分離領域を形成する部分が開口するように、前記第1マスク層を加工することによって第1マスクを形成する第1のマスク形成ステップと、
前記第1マスクを用いて前記半導体基板にて前記素子分離領域を形成する部分を除去することによって、前記半導体基板の表面にトレンチを形成するトレンチ形成ステップと、
前記半導体基板の表面にて前記素子分離領域および前記PN接合部を形成する部分の上方において前記第1マスクを被覆すると共に、前記トレンチを埋め込むように、第2マスク層を形成する第2のマスク層形成ステップと、
前記半導体基板の表面において前記PN接合部の延在部と傾斜部とを形成する部分が少なくとも開口するように、前記第2マスク層を加工することによって、第2マスクを形成する第2のマスク形成ステップと、
前記半導体基板の表面において前記PN接合部にて延在部を形成する部分が開口すると共に、前記PN接合部にて傾斜部を形成する部分が、当該傾斜部の傾斜面に対応して傾斜するように、前記第2マスクを用いて前記第1マスクを加工することによって、前記第1マスクから第3マスクを形成する第3のマスク形成ステップと、
前記第2マスクおよび前記第3のマスクを用いて、前記半導体基板にて前記PN接合部を形成する領域に不純物を注入する不純物注入ステップと、
前記第2マスクを除去することによって前記トレンチの表面を露出させる第1のマスク除去ステップと
前記第3マスクを用いて前記トレンチに絶縁材料を埋め込むことによって前記素子分離領域を形成する絶縁材料埋め込みステップと、
前記第3マスクを除去する第2のマスク除去ステップと
を含む、
請求項6に記載の固体撮像装置の製造方法。 - 半導体基板と、
光を受光して光電変換することにより信号電荷を生成するPN接合部が前記半導体基板の内部に形成されている光電変換部と、
前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタと
を有し、
前記PN接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも1つの下方に延在する部分とを含む、
電子機器。 - 半導体基板の内部にPN接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、
前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程と
を有し、
前記光電変換部形成工程においては、前記PN接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも1つの下方において前記傾斜部から延在する延在部とを含むように、前記PN接合部を設ける、
電子機器の製造方法。
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---|---|---|---|---|
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JP2021048241A (ja) * | 2019-09-18 | 2021-03-25 | キヤノン株式会社 | 撮像素子及びその製造方法、及び撮像装置 |
-
2009
- 2009-05-13 JP JP2009116520A patent/JP2010267709A/ja active Pending
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