JP2010172092A

JP2010172092A - 同期整流回路

Info

Publication number: JP2010172092A
Application number: JP2009011241A
Authority: JP
Inventors: Hajime Miyamoto; 一宮本; Takashi Jinnai; 隆史陣内
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 2009-01-21
Filing date: 2009-01-21
Publication date: 2010-08-05
Also published as: EP2211450A3; US20100182807A1; US8284573B2; EP2211450A2

Abstract

【課題】簡単な回路構成で同期整流用のスイッチング素子のスイッチングのタイミングを制御することにより、貫通電流を防止することが可能な同期整流回路を提供する。
【解決手段】同期整流回路（ＤＣ−ＤＣコンバータ）１は、２次側主巻線１０Ｂの出力を遅延させるためのＣＲ積分回路２３と、ＣＲ積分回路２３の出力を受けてトランジスタＱ３が導通することによって、整流用のトランジスタＱ２のゲート電圧を放電させる放電回路２４とを含む。このような構成により、整流用のトランジスタＱ２は、１次側のトランジスタＱ１のターンオンによって２次側主巻線１０Ｂおよび２次側補助巻線１０Ｃの出力電圧の極性が切替わるタイミングよりも早くターンオフする。
【選択図】図１

Description

この発明は、同期整流回路に関する。

ＤＣ−ＤＣコンバータ（スイッチング電源）では整流ダイオードの順方向電圧による発熱が問題となる場合がある。そこで、整流ダイオードに代えてオン抵抗の小さなＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）を用いた同期整流方式のＤＣ−ＤＣコンバータが開発されている。

たとえば、特開２００７−１６６７９４号公報（特許文献１）は、整流用のＭＯＳＦＥＴのオフ動作を高速化して電力損失を低減するための技術を開示する。この技術によれば、整流用のＭＯＳＦＥＴの駆動用として、トランスの第３の巻線と、その第３の巻線に接続されている整流回路と、その出力側に接続されているインダクタおよびインピーダンス素子とが設けられる。整流用のＭＯＳＦＥＴをターンオフするときには、インダクタに蓄えられたエネルギーが整流回路を通して放出される。この結果、整流用のＭＯＳＦＥＴのゲート容量の電荷が高速に放電される。

また、特開２００２−３３５６７５号公報（特許文献２）は、同期整流方式のフォワード型のＤＣ−ＤＣコンバータに関する技術を開示する。この文献に記載されたＤＣ−ＤＣコンバータは、トランスの１次側に設けた主スイッチング素子と、２次側に設けた整流用および転流用の各スイッチング素子と、１次側のスイッチングに同期して整流用および転流用の各スイッチング素子をそれぞれ駆動するための第１、第２の補助巻線とを含む。さらに、第２の補助巻線の出力の電圧波形をクランプするトランスリセット回路が、第２の補助巻線と並列に設けられる。トランスリセット回路は、主スイッチング素子がオン状態である整流期間にトランスに蓄積された励磁エネルギーを、主スイッチング素子がオフ状態である転流期間の間にリセットする。

また、特開２００２−１９９７１３号公報（特許文献３）は、同期整流方式のスイッチング電源を並列運転したときにしばしば発生する同期整流回路の自己発振を停止する技術を開示する。この文献の同期整流型フォワードコンバータは、整流用ＭＯＳＦＥＴのソースおよび転流用ＭＯＳＦＥＴのゲート間に設けられたスイッチと、同期請求回路の自己発振検出回路とを含む。自己発振検出回路の検出信号によってスイッチを制御し、整流用ＭＯＳＦＥＴのソースと転流用ＭＯＳＦＥＴのゲートとの間を短絡または開放する。

特開２００７−１６６７９４号公報特開２００２−３３５６７５号公報特開２００２−１９９７１３号公報

ところで、同期整流方式では、ＭＯＳＦＥＴが所望のタイミングからずれてスイッチングした場合に、貫通電流が流れてしまうという問題がある。たとえば、フォワード型のＤＣ−ＤＣコンバータでは、整流用のＭＯＳＦＥＴと転流用のＭＯＳＦＥＴとが同時にオン状態となった場合に高圧側から低圧側に貫通電流が流れる。また、フライバック型のＤＣ−ＤＣコンバータでは、トランスの２次側の整流用のＭＯＳＦＥＴがオン状態のまま１次側のＭＯＳＦＥＴがオン状態になると、２次側の回路がショートした状態と同じであるので整流用ＭＯＳＦＥＴに貫通電流が流れる。貫通電流が流れるとＭＯＳＦＥＴが破壊に至ることもある。

この発明の目的は、貫通電流を防止することが可能な同期整流回路を提供することである。

この発明は要約すれば同期整流回路であって、トランスと、第１のスイッチング素子と、整流用の第２のスイッチング素子と、遅延回路と、第３のスイッチング素子とを備える。トランスは、１次側主巻線、第１、第２のノード間に設けられた２次側主巻線、および第２のノードを介して２次側主巻線と接続され、２次側主巻線と同一方向に巻き上げられた２次側補助巻線を含む。第１のスイッチング素子は、１次側主巻線と直列に接続される。第２のスイッチング素子は、第２のノードと出力ノードとの間に設けられ、第１のスイッチング素子のスイッチングによって生じた２次側補助巻線の出力に応じてオン状態になる。遅延回路は、第１、第２のノード間に設けられ、第１のスイッチング素子のスイッチングによって生じた２次側主巻線の出力を遅延させる。第３のスイッチング素子は、第２のスイッチング素子の制御電極と第１のノードとの間に設けられ、遅延回路によって遅延された２次側主巻線の出力に応じてオン状態になる。そして、第３のスイッチング素子がオン状態になることによって、第２のスイッチング素子がオフ状態になる。

好ましくは、遅延回路は容量素子と抵抗素子とを含む。ここで、容量素子および抵抗素子は、この順で第１、第２のノード間に直列に設けられる。容量素子と抵抗素子との接続ノードは、第３のスイッチング素子の制御電極に接続される。

また、好ましくは、遅延回路は容量素子とツェナーダイオードとを含む。ここで、容量素子およびツェナーダイオードは、この順で第１、第２のノード間に直列に設けられる。容量素子とツェナーダイオードとの接続ノードは、第３のスイッチング素子の制御電極に接続される。

この発明によれば、第２のスイッチング素子のターンオフのタイミングを遅延回路の遅延時間によって制御することができる。したがって、簡単な回路構成で貫通電流を防止することが可能となる。

この発明の実施の形態１による同期整流方式のＤＣ−ＤＣコンバータ１の構成を示す回路図である。図１のＤＣ−ＤＣコンバータ１の比較例としてのＤＣ−ＤＣコンバータ１０１の構成を示す回路図である。図２のＤＣ−ＤＣコンバータ１０１の動作を説明するためのタイミング図である。図１のＤＣ−ＤＣコンバータ１の動作を説明するためのタイミング図である。この発明の実施の形態２による同期整流方式のＤＣ−ＤＣコンバータ１Ａの構成を示す回路図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［実施の形態１］
図１は、この発明の実施の形態１による同期整流方式のＤＣ−ＤＣコンバータ１の構成を示す回路図である。図１を参照して、ＤＣ−ＤＣコンバータ１は、高圧側の入力ノードＨＩと低圧側の入力ノードＬＩとの間に入力された直流電圧を異なる大きさの直流電圧に変換するフライバック型のＤＣ−ＤＣコンバータである。変換された直流電圧は、高圧側の出力ノードＨＯおよび低圧側の出力ノードＬＯから出力される。

ＤＣ−ＤＣコンバータ１は、トランス１０と、トランス１０の１次側に設けられたスイッチング素子としてのＮチャネルのＭＯＳトランジスタＱ１と、制御ＩＣ（Integrated Circuit）１１とを含む。さらに、ＤＣ−ＤＣコンバータ１は、トランス１０の２次側に設けられた、整流用のスイッチング素子としてのＮチャネルのＭＯＳトランジスタＱ２と、ＮＰＮ型のバイポーラトランジスタＱ３と、抵抗素子Ｒ１〜Ｒ７と、コンデンサＣ１，Ｃ２，２１とを含む。さらにまた、ＤＣ−ＤＣコンバータ１は、２次側の出力電圧を１次側にフィードバックするために、ノードＨＯ，ＩＯ間に設けられた抵抗素子などの電圧検出部２２と、絶縁回路１２とを含む。

上記の構成要素のうち、抵抗素子Ｒ４，Ｒ５，Ｒ６およびコンデンサＣ２によって遅延回路２３が構成され、抵抗素子Ｒ７およびトランジスタＱ３によって放電回路２４が構成される。なお、図１のＭＯＳトランジスタＱ１，Ｑ２とそれぞれ並列に接続されたダイオードＤ１，Ｄ２は、縦型のＭＯＳトランジスタに特有の寄生ダイオードである。

トランス１０は、１次側主巻線１０Ａと、２次側主巻線１０Ｂと、２次側補助巻線１０Ｃとを含む。ここで、２次側補助巻線１０Ｃは、２次側主巻線１０Ｂの一端とノードＷ２を介して接続され、２次側主巻線１０Ｂと同一方向に巻き上げられている。すなわち、２次側主巻線１０Ｂおよび２次側補助巻線１０Ｃは、ノードＷ１，Ｗ３間にこの順で直列に接続される。ここで、図１に示すように、ノードＷ１は接地ノードＧＮＤに接続されている。以下の説明では、ノードＷ１および接地ノードＧＮＤの電位を基準電位（０Ｖ）とする。

ＭＯＳトランジスタＱ１は、１次側主巻線１０Ａと直列に接続され、制御ＩＣ１１から出力されたＰＷＭ（Pulse Width Modulation）信号によってオン状態またはオフ状態に切替えられる。トランジスタＱ１がスイッチングを繰返すことによって１次側主巻線１０Ａにパルス状の電圧が印加され、これによって２次側主巻線１０Ｂおよび２次側補助巻線１０Ｃに誘導電圧が発生する。

制御ＩＣ１１は、２次側の出力電圧が一定になるように、電圧検出部２２で検出した電圧に基づいてトランジスタＱ１の制御電極に出力するＰＷＭ信号のデューティ比を調整する。なお、トランス１０の１次側と２次側とを絶縁するために、電圧検出部２２からのフィードバック信号の経路にフォトカプラなどの絶縁回路１２が設けられる。

ＭＯＳトランジスタＱ２は、同期整流用のスイッチング素子であり、そのソースはノードＷ２に接続され、そのドレインは出力ノードＨＯに接続される。また、トランジスタＱ２のゲート（ノードＮＤ１）は、抵抗素子Ｒ２，Ｒ１を介在して２次側補助巻線１０ＣのノードＷ３に接続されるとともに、抵抗素子Ｒ３を介在してノードＷ２と接続される。これによって、トランジスタＱ２のゲート・ソース間には、２次側補助巻線１０Ｃの出力電圧を抵抗素子Ｒ１，Ｒ２と抵抗素子Ｒ３との比によって分圧した電圧が印加される。

さらに、抵抗素子Ｒ２と並列にスピードアップ用のコンデンサＣ１が設けられる。これによって、トランジスタＱ２がターンオンするときに、コンデンサＣ１に充電された電圧だけ高い電圧がトランジスタＱ２のゲートに印加される。このときのコンデンサＣ１の電圧は、トランジスタＱ２のオフ期間（ノードＷ２の電位がノードＷ３の電位よりも高いとき）に充電される。

遅延回路２３を構成する抵抗素子Ｒ４〜Ｒ６はこの順でノードＷ２，Ｗ１間に直列に接続される。また、遅延回路２３を構成するコンデンサＣ２は抵抗素子Ｒ６と並列に接続される。コンデンサＣ２と抵抗素子Ｒ５との接続ノードＮＤ２は、バイポーラトランジスタＱ３のベース電極に接続される。

コンデンサＣ２は、抵抗素子Ｒ４〜Ｒ６の抵抗値とコンデンサＣ２の容量値とで決まるＣＲ時定数で充電および放電を行なう。この結果、接続ノードＮＤ２の電圧は２次側主巻線１０Ｂの出力電圧をなまらせたものとなる。したがって、ベース電極に接続ノードＮＤ２の電圧を受けるトランジスタＱ３は、２次側主巻線１０Ｂの出力電圧の立上がりよりも遅れたタイミングでオン状態になる。

放電回路２４は、抵抗素子Ｒ７とスイッチング素子としてのバイポーラトランジスタＱ３とを含む。抵抗素子Ｒ７およびトランジスタＱ３は、この順でノードＮＤ１とノードＷ１との間に接続される。遅延回路２３の出力を受けてトランジスタＱ３がオン状態になったとき、トランジスタＱ２のゲートに蓄積された電荷がトランジスタＱ３を介して接地ノードＧＮＤに放電される。この結果、トランジスタＱ２のゲート電圧が接地電圧に等しくなるのでトランジスタＱ２はターンオフする。

コンデンサ２１は、トランジスタＱ２によって整流された直流電圧のリップルを平滑化するためのコンデンサである。

次に、ＤＣ−ＤＣコンバータ１の動作を比較例の回路と対比して説明する。
図２は、図１のＤＣ−ＤＣコンバータ１の比較例としてのＤＣ−ＤＣコンバータ１０１の構成を示す回路図である。図２を参照して、ＤＣ−ＤＣコンバータ１０１は、遅延回路２３および放電回路２４を含まない点で図１のＤＣ−ＤＣコンバータ１と異なる。その他の点については、図２のＤＣ−ＤＣコンバータ１０１は図１のＤＣ−ＤＣコンバータ１と共通である。まず、比較例のＤＣ−ＤＣコンバータ１０１の動作について説明する。

図３は、図２のＤＣ−ＤＣコンバータ１０１の動作を説明するためのタイミング図である。図３は、上から順に、トランジスタＱ１のオン／オフの状態、ノードＷ２の電圧の波形、ノードＷ３の電圧の波形、トランジスタＱ２のオン／オフの状態を示す。図３の横軸は時間である。なお、図３の電圧波形は、実際には曲線的に変化する波形を模式的に直線で近似したものである。

図２、図３を参照して、時刻ｔ１より前の時間帯では、トランジスタＱ１がオン状態となっている。このとき、トランス１０の１次側主巻線１０Ａには入力ノードＨＩから入力ノードＬＩの方向に電流が流れるので、トランス１０の２次側のノードＷ２，Ｗ３には負の電圧が誘起される。

ここで、２次側補助巻線１０Ｃは２次側主巻線１０Ｂを巻き上げたものであるので、ノードＷ３に誘起された電圧の絶対値Ｖ３はノードＷ２に誘起された電圧の絶対値Ｖ２よりも大きい。したがって、トランジスタＱ２のゲート電圧はソース電圧よりも低くなるので、トランジスタＱ２はオフ状態となる。

時刻ｔ１で、トランジスタＱ１がオン状態からオフ状態に切替わる。これによって、２次側主巻線１０Ｂおよび２次側補助巻線１０Ｃに誘起される電圧の極性が変わり、ノードＷ２，Ｗ３の電圧が上昇する。

次の時刻ｔ２で、ノードＷ３の電圧がノードＷ２の電圧よりも高い電圧まで上昇し、トランジスタＱ２のゲート・ソース間の電圧がトランジスタＱ２の閾値電圧を超えると、トランジスタＱ２がオン状態になる。

次の時刻ｔ３で、トランジスタＱ１がオフ状態からオン状態に切替わる。これによって、２次側主巻線１０Ｂおよび２次側補助巻線１０Ｃに誘起される電圧の極性が変わり、ノードＷ２，Ｗ３の電圧が下降する。

次の時刻ｔ４で、トランジスタＱ２のゲート・ソース間の電圧がトランジスタＱ２の閾値電圧以下となると、トランジスタＱ２がオフ状態になる。

このように、トランジスタＱ２のスイッチングのタイミングは、トランジスタＱ１のスイッチングのタイミングよりも遅れる。このため、時刻ｔ３〜ｔ４では、トランジスタＱ１およびＱ２の両方ともオン状態になってしまう。この状態は２次側の回路がショートした状態と同じであるので、整流用ＭＯＳＦＥＴに貫通電流が流れることになる。そこで、貫通電流を防止するために、図１の実施の形態１のＤＣ−ＤＣコンバータ１には、遅延回路２３および放電回路２４が付加されている。

図４は、図１のＤＣ−ＤＣコンバータ１の動作を説明するためのタイミング図である。図４は、上から順に、トランジスタＱ１のオン／オフの状態、ノードＷ２の電圧の波形、ノードＷ３の電圧の波形、ノードＮＤ２の電圧の波形、トランジスタＱ３のオン／オフの状態、トランジスタＱ２のオン／オフの状態を示す。図４の横軸は時間である。なお、図４の電圧波形は、実際には曲線的に変化する波形を模式的に直線で近似したものである。

図１、図４を参照して、時刻ｔ１より前の時間帯では、トランジスタＱ１がオン状態となっているので、トランス１０の２次側のノードＷ２，Ｗ３には負の電圧が誘起される。したがって、ノードＮＤ２にも負の電圧（−ＶＤ）が誘起され、トランジスタＱ２，Ｑ３はいずれもオフ状態になる。

次の時刻ｔ２で、ノードＷ３の電圧がノードＷ２の電圧よりも高い電圧まで上昇し、トランジスタＱ２のゲート・ソース間の電圧がトランジスタＱ２の閾値電圧を超えたときに、トランジスタＱ２がオン状態になる。

一方、遅延回路２３のノードＮＤ２の電圧はＣＲ時定数に応じて緩やかに上昇する。そして、次の時刻ｔ３で、ノードＮＤ２の電圧がトランジスタＱ３の閾値電圧を超えた値まで上昇すると、トランジスタＱ３がオン状態になる。これによって、トランジスタＱ２のゲート電極の電荷が放電されるので、トランジスタＱ２は速やかにオフ状態になる。

次の時刻ｔ４で、トランジスタＱ１がオフ状態からオン状態に切替わる。これによって、２次側主巻線１０Ｂおよび２次側補助巻線１０Ｃに誘起される電圧の極性が変わり、ノードＷ２，Ｗ３の電圧が減少する。これに伴なって、ノードＮＤ２の電圧も減少し、ノードＮＤ２の電圧がトランジスタＱ３の閾値電圧以下になると、トランジスタＱ３がターンオフする。一方、トランジスタＱ２は時刻ｔ３で既にオフ状態に切替わっているので、オフ状態のままで変化がない。

このように実施の形態１のＤＣ−ＤＣコンバータ１では、比較例のＤＣ−ＤＣコンバータ１０１に遅延回路２３および放電回路２４という簡単な回路が付加されることによって、同期整流用のトランジスタＱ２が、１次側のトランジスタＱ１がターンオンするタイミングよりも早いタイミングでターンオフする。この結果、ターンオフのタイミングの遅れによって生じる貫通電流を防止することができる。さらに、トランジスタＱ２をターンオフさせるタイミングは、遅延回路２３を構成する抵抗素子Ｒ４〜Ｒ６の抵抗値およびコンデンサＣ２の容量値によって容易に調整することができる。

なお、実施の形態１ではフライバック型のＤＣ−ＤＣコンバータ１を例に挙げて説明したが、フォワード型など他の方式のＤＣ−ＤＣコンバータに用いられる同期整流用のスイッチング素子にも、実施の形態１の方法を適用することができる。

また、上記のＤＣ−ＤＣコンバータ１では、１次側のトランジスタＱ１のスイッチングを制御ＩＣ１１を用いたＰＷＭ制御によって行なっていたが、これに代えて、ＲＣＣ（Ringing Choke Converter)などの自励発振方式を用いることもできる。

［実施の形態２］
図５は、この発明の実施の形態２による同期整流方式のＤＣ−ＤＣコンバータ１Ａの構成を示す回路図である。図５の遅延回路２３Ａは、図１の抵抗素子Ｒ５に代えてツェナーダイオードＺＤが設けられている点で、図１の遅延回路２３と異なる。図５に示すように、ツェナーダイオードＺＤのアノードはノードＮＤ２に接続され、カソードは抵抗素子Ｒ４を介在してノードＷ２に接続される。その他の点については、図５のＤＣ−ＤＣコンバータ１Ａは図１のＤＣ−ＤＣコンバータ１と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１、図４を参照して説明したように、トランス１０の１次側のトランジスタＱ１がオン状態からオフ状態に切替わるのに伴なって、ノードＷ３の電圧が上昇を開始する。このとき、図５のＤＣ−ＤＣコンバータ１Ａの場合、ノードＷ３の電圧がツェナーダイオードＺＤのツェナー電圧を超えるまでノードＮＤ２の電圧は上昇しない。この結果、図５の場合には、図１の場合よりもノードＮＤ２の電圧上昇を遅らせることができる。

一方、トランジスタＱ１がオフ状態からオン状態に切替わると、ノードＷ３の電圧が減少に転じる。このとき、コンデンサＣ２に蓄積された電荷はツェナーダイオードＺＤを介して放電される。この場合、ツェナーダイオードＺＤの順方向降下電圧は抵抗素子の電圧降下よりも小さいので、実施の形態１の場合よりもコンデンサＣ２を速やかに放電させることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１ＡＤＣ−ＤＣコンバータ、１０トランス、１０Ａ１次側主巻線、１０Ｂ２次側主巻線、１０Ｃ２次側補助巻線、２１平滑用コンデンサ、２３，２３Ａ遅延回路、２４放電回路、Ｃ１，Ｃ２コンデンサ、Ｒ１〜Ｒ７抵抗素子、Ｑ１，Ｑ２ＭＯＳトランジスタ、Ｑ３バイポーラトランジスタ、ＺＤツェナーダイオード。

Claims

１次側主巻線、第１、第２のノード間に設けられた２次側主巻線、および前記第２のノードを介して前記２次側主巻線と接続され、前記２次側主巻線と同一方向に巻き上げられた２次側補助巻線を含むトランスと、
前記１次側主巻線と直列に接続された第１のスイッチング素子と、
前記第２のノードと出力ノードとの間に設けられ、前記第１のスイッチング素子のスイッチングによって生じた前記２次側補助巻線の出力に応じてオン状態になる整流用の第２のスイッチング素子と、
前記第１、第２のノード間に設けられ、前記第１のスイッチング素子のスイッチングによって生じた前記２次側主巻線の出力を遅延させる遅延回路と、
前記第２のスイッチング素子の制御電極と前記第１のノードとの間に設けられ、前記遅延回路によって遅延された前記２次側主巻線の出力に応じてオン状態になる第３のスイッチング素子とを備え、
前記第３のスイッチング素子がオン状態になることによって、前記第２のスイッチング素子がオフ状態になる、同期整流回路。
前記遅延回路は容量素子と抵抗素子とを含み、
前記容量素子および前記抵抗素子は、この順で前記第１、第２のノード間に直列に設けられ、
前記容量素子と前記抵抗素子との接続ノードは、前記第３のスイッチング素子の制御電極に接続される、請求項１に記載の同期整流回路。
前記遅延回路は容量素子とツェナーダイオードとを含み、
前記容量素子およびツェナーダイオードは、この順で前記第１、第２のノード間に直列に設けられ、
前記容量素子と前記ツェナーダイオードとの接続ノードは、前記第３のスイッチング素子の制御電極に接続される、請求項１に記載の同期整流回路。