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JP2010010408A - 半導体装置及びその製造方法 - Google Patents

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陽樹 米田
Kazuhiro Sasada
一弘 笹田
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Sanyo Electric Co Ltd
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Abstract

【課題】高耐圧トランジスタのドレイン耐圧を高くし、かつ電流駆動能力を向上させる。
【解決手段】ドレイン層１８の下方から、素子分離絶縁膜９の下方を経由して、ソース層１７の下部のＮ型ボディ層の下方のＮ型エピタキシャル層３中に拡がったＰ型ドリフト層１０が形成されている。このＰ型ドリフト層１０は、ドレイン層１８の直下での深さが素子分離絶縁膜９の下方に比べて浅くなり、また、素子分離絶縁膜９の下方からＮ型ボディ層１１に近づくにつれて浅くなり、Ｎ型ボディ層１１の底部に接している。このように、Ｐ型ドリフト層１０が上記広範囲に拡散されているので、Ｎ型ボディ層１１からドレイン層１８に至る幅広い電流通路が形成され、電流駆動能力を高くすることができると共に、ドレイン耐圧も高くすることができる。
【選択図】図２

Description

本発明は半導体装置及びその製造方法に関し、特に、高耐圧トランジスタの半導体装置及びその製造方法に関するものである。
従来より、ＬＯＣＯＳ（Local Oxidation of Silicon）オフセット法を用いた高耐圧ＭＯＳトランジスタが知られている。以下、図９を参照して、係る高耐圧ＭＯＳトランジスタの製造方法について説明する。
図９（ａ）に示されるように、Ｎ型のシリコン基板２１又はＮウエルが形成されているシリコン基板２１の表面にパッド酸化膜２２を熱酸化で形成し、パッド酸化膜２２上にシリコン窒化膜２３を減圧ＣＶＤ法等で形成する。
次に、図９（ｂ）に示すように、素子分離領域にすべき部分及びオフセットドレイン領域となるＰ型ドリフト層を形成する部分のシリコン窒化膜２３を、所定のフォトリソグラフィ工程等を経ることによりエッチングし除去する。次に、オフセットドレイン領域を形成すべき部分以外の部分をフォトレジスト膜（不図示）で覆い、このフォトレジスト膜及びシリコン窒化膜２３をマスクとしてＰ型不純物をイオン注入し、オフセットドレイン領域となる比較的低濃度のＰ型層２４ａを形成する。
次に、図９（ｃ）に示すように、シリコン窒化膜２３をマスクとして熱酸化並びに熱拡散を行い、膜厚５００ｎｍ程度の素子分離用の酸化膜２５をシリコン基板２１の表面に形成し、またオフセットドレイン領域となるＰ型ドリフト層２４ｂを形成する。その後シリコン窒化膜２３等はエッチング除去される。
次に、図９（ｄ）に示すように、酸化膜２５をマスクにして閾値電圧調整のためＮ型の不純物２６をシリコン基板２１にイオン注入し、その後、ゲート酸化膜２７をシリコン基板２１の表面に形成する。次に、ポリシリコン膜をＣＶＤ法で堆積させ、所定のフォトグラフィ工程等を経てポリシリコン膜からなるゲート電極２８を形成する。
次に、図９（ｅ）に示すように、ゲート電極２８、酸化膜２５をマスクとして不純物のイオン注入により、高濃度のＰ型のソース層２９並びにＰ型のドレイン層３０が形成される。このようにしてＰ型ドリフト層２４ｂとＰ型ソース層２９間をチャネル領域３１とする高耐圧ＭＯＳトランジスタ３２が完成する。
なお、上述の高耐圧ＭＯＳトランジスタについては、以下の特許文献１，２に記載されている。
特開平９−２２３７９３ 特開２００５−２４３８３２
従来例による高耐圧ＭＯＳトランジスタ３２において、チャネル領域３１に接するＰ型ドリフト層２４ｂ側端部における電解強度を緩和しドレイン耐圧を高め信頼性の向上を図るためには、オフセットドレイン領域であるＰ型ドリフト層２４ｂの不純物濃度を低くして空乏層が拡がるようにする必要がある。
その一方で、高耐圧ＭＯＳトランジスタの電流駆動能力を高める必要があり、オフセットドレイン領域であるＰ型ドリフト層２４ｂの不純物濃度を高くして電流通路の抵抗を低減させる必要がある。即ち、従来例の高耐圧ＭＯＳトランジスタ３２においては、高耐圧特性と高電流駆動能力性とはトレードオフの関係にあり両特性のいずれをも最良にするのは困難であった。
したがって、本発明の目的は、高性能な高耐圧トランジスタを求める市場の要求に対して、ドレイン耐圧が高く、かつ電流駆動能力が高い高耐圧トランジスタを提供することである。
本発明の半導体装置は、第１導電型の半導体層と、前記半導体層の表面に形成された素子分離絶縁膜と、前記素子分離絶縁膜の一方の端に隣接して前記半導体層の表面に形成された第１導電型のボディ層と、前記素子分離絶縁膜の他方の端に隣接して前記半導体層の表面に形成された第２導電型のドレイン層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記ボディ層上に形成されたゲート絶縁膜と、前記素子分離絶縁膜上から前記ゲート絶縁膜を介して前記ボディ層上に延在するゲート電極と、前記ドレイン層の下方から前記ソース層の下部の前記ボディ層の下方の前記半導体層中に拡がったドリフト層と、を備え、前記ドリフト層は、前記ドレイン層の直下での深さが前記素子分離絶縁膜の下方に比べて浅くなるとともに、前記素子分離絶縁膜の下方から前記ボディ層に近づくにつれて浅くなり、前記ボディ層の底部に接していることを特徴とする。
また、本発明の半導体装置の製造方法は、第１導電型の半導体層の表面に第２導電型の不純物を選択的に導入する工程と、前記不純物を導入された領域を選択酸化することにより、素子分離絶縁膜を形成するとともに、前記不純物を拡散して第２導電型のドリフト層を形成する工程と、前記素子分離絶縁膜を基準にし、前記素子分離絶縁膜の一方の端に隣接して第１導電型のボディ層を形成する工程と、前記ボディ層上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上から前記ゲート絶縁膜を介して前記ボディ層上に延在するゲート電極を形成する工程と、前記ボディ層の表面に第２導電型のソース層を形成すると共に、前記素子分離絶縁膜の他方の端に隣接して第２導電型のドレイン層を形成する工程と、を備え、前記ドリフト層は、前記ドレイン層の下方から前記ソース層の下部の前記ボディ層の下方の前記半導体層中に拡がると共に、前記ドリフト層は、前記ドレイン層の直下での深さが前記素子分離絶縁膜の下方に比べて浅くなり、更に前記素子分離絶縁膜の下方から前記ボディ層に近づくにつれ浅くなるように拡散されることを特徴とする。
本発明によれば、高耐圧トランジスタのドレイン耐圧を高くし、かつ電流駆動能力を向上させることができる。
本発明の実施形態について以下に図面に従って説明する。図１は、本発明の実施の形態による高耐圧ＭＯＳトランジスタの平面図である。図２は、図１のＡ−Ａ線における断面図である。この高耐圧ＭＯＳトランジスタは、チャネル幅を大きくするために、ゲート電極１３、ソース層１７、ドレイン層１８が繰り返し形成されているが、図１においては、その一部について図示している。以下では、まず高耐圧ＭＯＳトランジスタの構成の要部を説明し、続いて、その製造方法について詳しく説明する。
図２に示すように、Ｐ型半導体基板１の表面にＮ＋型埋め込み層２が形成され、Ｎ＋型埋め込み層２上にＮ型エピタキシャル層３が形成されている。Ｎ型エピタキシャル層３の表面には、ＬＯＣＯＳよりなる素子分離絶縁膜９が形成されており、この素子分離絶縁膜９の一方の端に隣接して、Ｎ型エピタキシャル層３の表面にＮ型ボディ層１１が形成されている。また、素子分離絶縁膜９の他方の端に隣接して、Ｎ型エピタキシャル層３の表面にＰ＋型のドレイン層１８が形成されている。Ｎ型ボディ層１１の表面にはＰ＋型のソース層１７が形成されている。
Ｎ型ボディ層１１上には、ゲート絶縁膜１２が形成され、素子分離絶縁膜９上からゲート絶縁膜１２を介してＮ型ボディ層１１上に延在するゲート電極１３が形成されている。そして、ドレイン層１８の下方から、素子分離絶縁膜９の下方を経由して、ソース層１７の下部のＮ型ボディ層１１の下方のＮ型エピタキシャル層３中に拡がったＰ型ドリフト層１０が形成されている。このＰ型ドリフト層１０は、ドレイン層１８の直下での深さが素子分離絶縁膜９の下方に比べて浅くなっている。
このように、Ｐ型ドリフト層１０が上記広範囲に拡散されているので、Ｎ型ボディ層１１からドレイン層１８に至る幅広い電流通路が形成され、電流駆動能力を高くすることができる。ドレイン層１８の直下での深さが素子分離絶縁膜９の下方に比べて浅くなっていることも電流駆動能力を高くすることに寄与している。
また、Ｐ型ドリフト層１０が上記広範囲に拡散され、且つドレイン層１８の直下での深さが素子分離絶縁膜９の下方に比べて浅くなっているので、Ｐ型ドリフト層１０とＮ型エピタキシャル層３とで形成されるＰＮ接合の接合面積が大きくなる。その結果、ドレイン層１８の空乏層が広く拡がり、ドレイン層１８の電界が緩和される結果、ドレイン耐圧を高くすることができる。
また、Ｎ型ボディ層１１の表面には、Ｎ型チャネル層１４が形成され、このＮ型チャネル層１４上にゲート絶縁膜１２を介してゲート電極１３が配置されている。つまり、ゲート電極１３の下のＮ型ボディ層１１及びＮ型チャネル層１４が高耐圧トランジスタのチャネル領域になっている。
Ｎ型チャネル層１４の不純物濃度は、Ｎ型ボディ層１１の不純物濃度より高いことが好ましい。これにより、高耐圧トランジスタのしきい値Ｖｔは、Ｎ型チャネル層１４の不純物濃度で決定することができる。
一方、Ｐ型ドリフト層１０の端部は、素子分離絶縁膜９の下方からＮ型ボディ層１１に近づくにつれて浅くなり、Ｎ型ボディ層１１の底部に延在し、ソース層１７の下部におけるＰ型ドリフト層１０とＮ型エピタキシャル層３とで形成されるＰＮ接合の接合面積が大きくなることにより、ドレイン耐圧を高くすることができる。従ってこの部分のドレイン耐圧は、Ｐ型ドリフト層１０とＮ型ボディ層１１との接触部で決定されることになる。また、Ｎ型ボディ層１１の不純物濃度を適切な値に設定して、Ｐ型ドレイン層の不純物濃度を補償してやることによりドレイン耐圧を高くすることができる。この場合、高耐圧トランジスタの閾値Ｖｔは、Ｎ型チャネル層１４の不純物濃度で決定されるので、Ｎ型ボディ層１１の不純物濃度を低く設定しても、閾値Ｖｔへの影響はない。つまり、上記構成によれば、ドレイン耐圧と高耐圧トランジスタのしきい値Ｖｔとを独立に制御することができる。
また、本実施形態においては、ゲート電極１３、ソース層１７、ドレイン層１８が繰り返し形成されるパターンになっており、ソース層１７又はドレイン層１８を中心にして見ると、左右対称な構造になっている。そして、ドレイン層１８の下方において、互いに隣接したＰ型ドリフト層１０，１０を重畳させれば、この重畳部分の不純物濃度が高くなる。このような構成も、電流駆動能力を高くすることに有利に働くことになる。
一方、ソース層１７の下方において、互いに隣接したＰ型ドリフト層１０，１０が接しない程度にＮ型ボディ層１１の底部に延在させることにより、ＰＮ接合の接合面積を大きくし、ドレイン耐圧を高くすることができる。
以下、上述の高耐圧トランジスタの製造方法について、図３乃至図８を参照して説明する。まず、図３に示すように、Ｐ型半導体基板１（例えば、Ｐ型のシリコン単結晶基板）を準備し、その表面にＮ＋型埋め込み層２を所定の工程を経ることにより形成し、更にその表面にエピタキシャル法によりＮ型エピタキシャル層３を所定の厚みに形成する。
その後、Ｎ型エピタキシャル層３の表面に薄いパッド用熱酸化膜４を形成し、更にその上面に減圧ＣＶＤ法等によりシリコン窒化膜５を形成する。次に後述のＰ型ドリフト層１０並びに素子分離絶縁膜９を形成する領域に開口部を有するフォトレジスト膜（不図示）を所定のフォトレジスト工程を経ることにより形成する。その後、Ｐ型ドリフト層等の形成予定領域に露出したシリコン窒化膜５等をドライエッチング等によりエッチング除去し、その後フォトレジスト膜を所定の薬液やアッシングにより除去する。
次に、イオン注入法を用いてＰ型不純物を上記エッチングにより開口したＮ型エピタキシャル層３内に注入し、Ｐ型層８を形成する。この場合、イオン注入した後に高温でドライブインすることからＰ型層８は、Ｎ型エピタキシャル層３の表面に浅く形成すればよいので、Ｐ型不純物の濃度を適切に制御したＰ型層８を形成するのが好ましい。係る工程を経ることにより、Ｐ型層８の間には後にソース層等が形成されるソースセル領域６と後にドレイン層が形成されるドレインセル領域７が形成される。
次に、図４に示すように、シリコン窒化膜５を耐酸化マスクとして、１１００℃以上の高い温度で熱酸化を行うことで、熱酸化膜からなる素子分離絶縁膜９を形成するとともに、Ｐ型層８をドライブインして、Ｐ型の深い拡散層であるＰ型ドリフト層１０を形成する。Ｐ型ドリフト層１０は図に示される通り、ソースセル領域６内まで深く拡散されており、またドレインセル領域７内にはドレインセル領域７の両側から２つのＰ型ドリフト層１０が拡散して、互いに重畳することにより、その重畳部分のＰ型不純物の濃度が高くなり、その部分のＰ型ドリフト層１０の抵抗を小さいものとしている。
次に、図５に示すように、素子分離絶縁膜９パターンを合わせマークの基準として所定のフォトリソグラフィ工程によりソースセル領域６に開口部を有するフォトレジスト膜（不図示）を形成し、当該フォトレジスト膜をマスクとして、Ｎ型不純物をそのフォトレジスト膜の開口部から半導体層内にイオン注入することによりＮ型ボディ層１１が形成される。Ｎ型ボディ層１１は素子分離絶縁膜９パターンを基準に形成されていることから、素子分離絶縁膜９と同時に形成されたＰ型ドリフト層１０との位置関係は安定し、その再現性が高い。従って、Ｎ型ボディ層１１の端部のＰ型ドリフト層１０により決定される耐圧特性もバラツキが少なく、再現性の高いものが実現できる。
次に、図６に示すように、Ｎ型ボディ層１１上を含めて半導体層の表面にゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２上にポリシリコン膜をＣＶＤ等で形成し、所定のフォトグラフィ工程等を経ることによりゲート電極１３を形成する。ゲート電極１３は、Ｎ型ボディ層１１上に開口部を有し、ゲート絶縁膜１２上から素子分離絶縁膜９上に延在している。この場合の合わせマークの基準も素子分離絶縁膜９パターンとなるので、ゲート電極１３とＮ型ボディ層１１の位置関係が大きくずれることはないし、また仮に多少ずれたとしても後述するように耐圧や閾値電圧に影響することはない。
次に、図７に示すように、ソースセル領域６に開口部を有するフォトレジスト膜１５を所定のフォトレジスト工程を経ることにより形成する。その後、露出しているＮ型ボディ層１１に対し、当該Ｎ型ボディ層１１の表面に垂直な方向から３０°前後の角度で、ゲート電極１３をマスクとしてＮ型の不純物をイオン注入する。この場合、Ｐ型半導体基板１を回転させて数回にわたってセルフアラインでイオン注入を行うことにより、Ｎ型ボディ層１１の内側に、Ｎ型ボディ層１１より濃度の高いＮ型チャネル層１４を形成する。イオン注入後の低温アニールによりＮ型チャネル層１４は、左右両サイドのゲート電極１３の下のゲート酸化膜１２との界面に入り込む。Ｎ型チャネル層１４の端部のゲート絶縁膜１２と接触している表面部の位置は、Ｐ型半導体基板１を回転させ同一条件でイオン注入し形成していることから、図７に示されるように左右対称となる所望のＮ型チャネル層１４を形成することが出来る。
従って、Ｎ型チャネル層１４の外側のＮ型ボディ層１１の表面濃度がかなり低い場合でも、左右どちらかのチャネル長が短くなることも無く、左右いずれかのチャネルで短チャネル効果が生ずることを懸念する必要もない。なお、本発明の実施の形態においては、Ｐ型半導体基板１を９０°づつ４回回転してＮ型チャネル層１４を形成している。また、仮にＮ型チャネル層１４の端部、Ｎ型ボディ層１１の端部それぞれのゲート絶縁膜１２と接触している部分間の距離が左右で異なる場合でも、耐圧はＮ型ボディ層１１端部に接するＰ型ドリフト層１０で決まり、しきい値ＶｔはＮ型ボディ層１１より不純物濃度の高いＮ型チャネル層１４で決まることから大きな問題となることは無い。
次に、図８に示すように、半導体層の表面全体を被覆する酸化膜（不図示）をＣＶＤ法により形成し、所定のＲＩＥ（Reactive Ion Etching）によりエッチバックし、ゲート電極１３の側壁に酸化膜から成るサイドウォール１６を形成する。次に、ソースセル領域６及びドレイン層１８等に開口部を有するフォトレジスト膜（不図示）を所定のフォトレジスト工程を経ることにより形成する。その後ゲート電極１３、サイドウォール１６をマスクとして、Ｐ＋型のソース層１７を、また、あわせて前記フォトレジスト膜（不図示）をマスクとして、Ｐ＋型のドレイン層１８を高ドーズ量のＰ型不純物をイオン注入することにより形成する。
この場合、素子分離絶縁膜９をマスクにしてセルフアラインでドレイン層１８を形成すれば、さらに微細なパターンが実現できる。なお、ソース層１７はサイドウォール１６をマスクとしてセルフアラインで形成されることから、Ｎ型チャネル層１４との位置関係はほぼ一定となりＮ型チャネル層１４表面に形成されるチャネル長もほぼ一定となる。
最後に、図２に示すように、半導体層全面を被覆する層間絶縁膜１９を形成し、その後ドレイン層１８、ソース層１７並びに不図示のゲート電極１３に対するコンタクトホール２０を所定のフォトグラフィ工程等を経て形成し、不図示のアルミニュ−ム等からなる配線電極等を形成することにより所望の半導体装置が完成する。
図２から分かるように、Ｐ型ドリフト層１０が素子分離絶縁膜９の形成位置を中心として広く拡散し、Ｎ型ボディ層１１下部まで広がり、素子分離絶縁膜９下部において最も深く拡散されていることから、Ｎ型ボディ層１１からドレイン層１８に至る広い電流通路が形成されている。また、本発明における実施の形態ではドレイン層１８はソース層１７より素子分離絶縁膜９に近い位置に配置していることからドレイン層１８の下部には当該ドリフト層の両側からＰ型ドリフト層１０，１０が拡散しており、その部分の不純物濃度は高くなるので当該部分の抵抗は下がる。このように、電流の集中する終端部であるドレイン層１８下部の不純物濃度が高濃度になっていることから終端部効果もあり、ソース層１７からドレイン層１８に至る電流通路の抵抗が下がることにより電流駆動能力が高くなる。
またドレイン耐圧に関しても、Ｎ型ボディ層１１とＰ型ドリフト層１０との位置関係がいずれも素子分離絶縁膜９パターンを基準に形成されていることから安定しているので、それぞれの濃度を最適に設定することにより所望の耐圧を得ることが出来る。さらに、前述の如くＰ型ドリフト層１０をドレイン層直下での深さに比べ、素子分離絶縁膜９の下方で深く拡散していることから広い電流通路が形成されるが、それとともに、接合面積が広くなり深く拡散されたＰ型ドリフト層１０の曲率半径が大きくなる。また、ソース層１７の下方においては、Ｐ型ドリフト層１０は隣接するＰ型ドリフト層１０と接しない範囲でＮ型ボディ層１１の底部に延在している。従って、Ｐ型ドリフト層１０とＮ型エピタキシャル層３及びＰ型ドリフト層１０とＮボディ層１１で形成されるＰＮ接合内に空乏層が広く均一に拡がることになり耐圧を高めることに有利に働いている。また閾値を決めているＮ型チャネル層１４を、ゲート電極１３をマスクにしてセルフアラインで形成し、ソース層１７もゲート電極１３の側端部に形成したサイドウォール１６をマスクにセルフアラインで形成しているので濃度の高いＮ型チャネル層１４部分のチャネル領域のチャネル長が一定となり、トランジスタ特性も安定する。
なお、本実施形態は、バイポーラトランジスタ等も形成できるＮ＋型埋め込み層２等を含む半導体基板の構成となっているが、ＭＯＳ型トランジスタのみからなるＮ＋型埋め込み層２等の無い半導体基板上に構成される場合を除外するものでないし、本実施形態と逆極性の構成とすること、即ちＰ型をＮ型に、Ｎ型をＰ型に変更した場合や、単体のＭＯＳ型トランジスタの場合であっても発明の思想が同一であれば本発明の範囲に含まれることも言うまでもない。
本発明の実施形態による半導体装置を示す平面図である。 図１の半導体装置のＡ−Ａ線における断面図である。 本発明の半導体装置及びその製造方法を示す断面図である。 本発明の半導体装置及びその製造方法を示す断面図である。 本発明の半導体装置及びその製造方法を示す断面図である。 本発明の半導体装置及びその製造方法を示す断面図である。 本発明の半導体装置及びその製造方法を示す断面図である。 本発明の半導体装置及びその製造方法を示す断面図である。 従来の半導体装置及びその製造方法を示す断面図である。
符号の説明
１ Ｐ型半導体基板 ２ Ｎ＋型埋め込み層 ３ Ｎ型エピタキシャル層
４ パッド酸化膜 ５ シリコン窒化膜 ６ ソースセル領域
７ ドレインセル領域 ８ Ｐ型層 ９ 素子分離絶縁膜
１０ Ｐ型ドリフト層 １１ Ｎ型ボディ層 １２ ゲート絶縁膜
１３ ゲート電極 １４ Ｎ型チャネル層 １５ フォトレジスト膜
１６ サイドウォール １７ ソース層 １８ ドレイン層
１９ 層間絶縁膜 ２０ コンタクトホール

Claims (9)

  1. 第１導電型の半導体層と、
    前記半導体層の表面に形成された素子分離絶縁膜と、
    前記素子分離絶縁膜の一方の端に隣接して前記半導体層の表面に形成された第１導電型のボディ層と、
    前記素子分離絶縁膜の他方の端に隣接して前記半導体層の表面に形成された第２導電型のドレイン層と、
    前記ボディ層の表面に形成された第２導電型のソース層と、
    前記ボディ層上に形成されたゲート絶縁膜と、
    前記素子分離絶縁膜上から前記ゲート絶縁膜を介して前記ボディ層上に延在するゲート電極と、
    前記ドレイン層の下方から前記ソース層の下部の前記ボディ層の下方の前記半導体層中に拡がったドリフト層と、を備え、
    前記ドリフト層は、前記ドレイン層の直下での深さが前記素子分離絶縁膜の下方に比べて浅くなるとともに、前記素子分離絶縁膜の下方から前記ボディ層に近づくにつれて浅くなり、前記ボディ層の底部に接していることを特徴とする半導体装置。
  2. 前記ボディ層の下方の前記ドリフト層は、隣接する他のドリフト層と重畳していないことを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレイン層の下方の前記ドリフト層は、隣接する他のドリフト層と重畳していることに特徴を有する請求項１乃至２のいずれかに記載の半導体装置。
  4. 前記ボディ層は、当該ボディ層の表面に形成された第１導電型のチャネル層を備え、
    前記チャネル層の濃度は前記ボディ層の濃度より高いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 第１導電型の半導体層の表面に第２導電型の不純物を選択的に導入する工程と、
    前記不純物を導入された領域を選択酸化することにより、素子分離絶縁膜を形成するとともに、前記不純物を拡散して第２導電型のドリフト層を形成する工程と、
    前記素子分離絶縁膜を基準にし、前記素子分離絶縁膜の一方の端に隣接して第１導電型のボディ層を形成する工程と、
    前記ボディ層上にゲート絶縁膜を形成する工程と、
    前記素子分離絶縁膜上から前記ゲート絶縁膜を介して前記ボディ層上に延在するゲート電極を形成する工程と、
    前記ボディ層の表面に第２導電型のソース層を形成すると共に、前記素子分離絶縁膜の他方の端に隣接して第２導電型のドレイン層を形成する工程と、を備え、
    前記ドリフト層は、前記ドレイン層の下方から前記ソース層の下部の前記ボディ層の下方の前記半導体層中に拡がると共に、前記ドレイン層の直下での深さが前記素子分離絶縁膜の下方に比べて浅くなり、更に前記素子分離絶縁膜の下方から前記ボディ層に近づくにつれ浅くなるように拡散されることを特徴とする半導体装置の製造方法。
  6. 前記ドリフト層が、前記素子分離絶縁膜の下方から前記ボディ層に近づくにつれて浅くなり、前記ボディ層の底部に接するように形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記ボディ層の下方の前記ドリフト層が、隣接する他のドリフト層と重畳しない状態で形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記ドレイン層の下方の前記ドリフト層が、隣接する他のドリフト層と重畳して形成されることを特徴とする請求項５乃至７のいずれかに記載の半導体装置の製造方法。
  9. 前記ゲート電極の下方の前記ボディ層の表面に、斜めイオン注入により、第１導電型のチャネル層を形成する工程を備えることを特徴とする請求項５乃至８のいずれかに記載の半導体装置の製造方法。
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