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CN109980009B - 一种半导体器件的制造方法和集成半导体器件 - Google Patents

一种半导体器件的制造方法和集成半导体器件 Download PDF

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CN109980009B
CN109980009B CN201711460715.5A CN201711460715A CN109980009B CN 109980009 B CN109980009 B CN 109980009B CN 201711460715 A CN201711460715 A CN 201711460715A CN 109980009 B CN109980009 B CN 109980009B
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CSMC Technologies Fab2 Co Ltd
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Abstract

本发明提供一种半导体器件的制造方法和集成半导体器件，在集成有增强型器件和耗尽型器件的半导体器件的制造过程中形成位于外延层上的介质岛和位于外延层中的沟槽。在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高；同时，由于介质岛的存在，使得栅介电层的厚度增加，降低了栅极电容，减小器件的开关损耗。在外延层中设置沟槽作为增强型器件和耗尽型器件的隔离结构，一方面提升了增强型器件与耗尽型器件之间的隔离特性，另一方面减少了隔离结构占据的芯片面积。

Description

一种半导体器件的制造方法和集成半导体器件
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件的制造方法和集成半导体器件。
背景技术
垂直双扩散金属氧化物场效应器件(VDMOS)包括增强型和耗尽型，其具有关开特性好、功耗低等优势，在LED驱动、电源适配器等方面具有广泛应用。但是现有的不同类型的VDMOS器件中大都采用独立封装，这样会带来工艺成本的增加，芯片面积过大等缺点。
一种集成增强型VDMOS器件和耗尽型的VDMOS器件的半导体器件，由于在耗尽型器件的源端与增强型器件的源端通常有一个电位差，采用在增强型器件和耗尽型器件之间设置深阱作为隔离结构，然而，此种方法降低漏电效果不明显，同时，为了更好的隔离效果，需要增加深阱的个数，从而浪费大量的芯片面积。
为此，本发明提供一种半导体器件及其制造方法，用以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，至少包括：
提供半导体衬底，在所述半导体衬底的正面形成具有第一区、第二区和第三区的第一掺杂类型外延层，所述第三区位于所述第一区和所述第二区之间，在所述第三区中形成位于所述第一掺杂类型外延层中的至少一个沟槽；
在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱；
填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介质岛，所述介质岛包括第一介质岛、第二介质岛和第三介质岛，其中，所述第一介质岛分别部分覆盖所述第一区、所述第二区内的相邻两个所述第二掺杂类型深阱之间的区域，并且所述第一介质岛与所述的相邻两个所述第二掺杂类型深阱均不接触，所述第二介质岛分别部分覆盖位于所述第一区、所述第二区中的所述第二掺杂类型深阱中拟形成的第一掺杂类型源区之间的区域，所述第三介质岛覆盖所述沟槽；
在所述第一区中形成位于所述第一介质岛的两侧的第一掺杂类型沟道，所述第一掺杂类型沟道延伸至所述第一区中拟形成第一掺杂类型源区的区域；
在所述第一掺杂类型外延层上形成分别覆盖所述第一介质岛、所述第三介质岛的栅极结构，且所述栅极结构露出所述第二介质岛和分别位于所述第一区、所述第二区中的所述拟形成第一掺杂类型源区的区域；
以所述栅极结构和所述第二介质岛为掩膜执行第一掺杂类型源区离子注入，在所述第一区、所述第二区中形成第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
示例性的，所述沟槽的深度等于或大于所述第一掺杂类型外延层的厚度。
示例性的，所述介质岛的厚度范围为
Figure GDA0002546222700000021
所述介质岛的长度范围为2μm～5μm。
示例性的，所述沟槽的宽度范围为0.5μm～2μm。
示例性的，所述填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介质岛的步骤包括：
形成覆盖所述第一掺杂类型外延层并填充所述沟槽的介质材料层；
图案化所述介质材料层，以形成所述介质岛。
示例性的，还包括在形成所述第一掺杂类型源区的步骤之后形成源极的步骤：
在所述第一掺杂类型外延层上形成介质层，所述介质层覆盖所述栅极结构和所述第一掺杂类型源区并露出所述第二介质岛；
去除所述第二介质岛和去除部分所述介质层以形成开口，所述开口露出位于所述第二掺杂类型深阱中的部分所述第一掺杂类型源区和位于所述第二介质岛下方的区域；
在所述第一掺杂类型外延层上形成所述源极，所述源极填充所述开口；
其中，所述源极包括第一区源极和第二区源极，所述第一区源极与位于所述第一区的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第二区源极与位于所述第二区的所述第二掺杂类型深阱和位于所述第二掺杂类型深中的所述第一掺杂类型源区接触，所述第一区源极与第二区源极不接触。
示例性的，在所述形成第一掺杂类型源区的步骤之后、所述形成源极的步骤之前，以剩余的所述介质层为掩膜执行第二掺杂类型源区离子注入，以在所述第一掺杂类型源区之间的区域形成第二掺杂类型源区；其中，形成所述第二掺杂类型源区离子注入的剂量小于所述第一掺杂类型源区离子注入的剂量。
示例性的，在所述形成第二掺杂类型源区的步骤之后、所述形成源极的步骤之前，在所述第二掺杂类型源区下方形成另一第二掺杂类型阱区，所述另一第二掺杂类型阱区连接其两侧的所述第二掺杂类型阱区。
示例性的，所述半导体衬底为第一掺杂类型的半导体衬底，所述半导体器件包括VDMOS器件，在第一区形成耗尽型VDMOS器件，在所述第二区中形成增强型VDMOS器件；或者所述半导体衬底为第二掺杂类型的半导体衬底，所述半导体器件包括IGBT器件，在所述第一区中形成耗尽型IGBT器件，在所述第二区中形成增强型IGBT器件。
本发明还提供了一种集成半导体器件，所述集成半导体器件包括如上任意一项所述的方法制造的半导体器件。
根据本发明的半导体器件的制造方法和半导体器件，在集成有增强型器件和耗尽型器件的半导体器件的制造过程中形成位于外延上的介质岛和位于外延层中的沟槽。在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高；同时，由于介质岛的存在，使得栅介电层的厚度增加，降低了栅极电容，减小器件的开关损耗。设置在外延层中的沟槽作为增强型器件和耗尽型器件的隔离结构，一方面提升了增强型与耗尽型器件之间的隔离特性，另一方面减少了隔离结构占据的芯片面积。另外，在制造过程中以介质岛作为掩膜，可以自对准形成第一掺杂类型源区，节省了一块光刻板和光刻工艺形成离子注入掩膜的工艺步骤，降低了工艺成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1G为根据本发明的半导体器件的制造方法中形成的半导体器件的结构示意图；
图2为根据本发明的一个实施例的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的半导体器件的制造方法和集成半导体器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
实施例一
为了解决现有技术中的技术问题，本发明提供了一种半导体器件的制造方法和集成半导体器件。
下面，以VDMOS半导体器件的制造过程为示例对本发明的半导体器件的制造方法和半导体器件进行示例性说明，需要理解的是，本实施例以VDMOS半导体器件的制造过程为示例进行说明仅仅是示例性的，任何集成耗尽型器件和增强型器件的半导体器件的制造方法，均适用于本发明。
下面参看图1A-1G、图2对本发明的所提出的一种半导体器件的制造方法进行示例性说明，图1A-1G为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图；图2为根据本发明的一个实施例的一种半导体器件的制造方法的流程图。
首先，参看图2，执行步骤S1：提供半导体衬底，在所述半导体衬底的正面形成具有第一区、第二区和第三区的第一掺杂类型外延层，所述第三区位于所述第一区和所述第二区之间，在所述第三区中形成位于所述第一掺杂类型外延层中的沟槽。
如图1A所示，提供半导体衬底100，具体地，可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。示例性的，所述半导体衬底为第一掺杂类型。
需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型，比如第一掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一，第二掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一，第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。示例性的，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，其掺杂浓度为1×1014/cm3～2×1014/cm3。
在所述第一掺杂类型的半导体衬底的正面形成第一掺杂类型外延层。参看图1A，所述第一掺杂类型的半导体衬底100上形成有第一掺杂类型外延层101，所述第一掺杂类型外延层101包括第一区1、第二区2以及第三区3，所述第三区3形成在所述第一区1和所述第二区2之间。其中，所述第一区1拟形成耗尽型半导体器件、所述第二区2拟形成增强型半导体器件，所述第三区中拟形成隔离所述耗尽型半导体器件和所述增强型半导体器件的隔离结构。
形成所述第一掺杂类型外延层101的方法包括离子掺杂气相外延等任何本领域技术人员所熟知的方法。在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型外延层为N型低掺杂的外延层，即N-外延层。
所述第一掺杂类型外延层101的厚度和电阻率会影响器件的耐压能力，第一掺杂类型外延层101的厚度越厚，电阻率越大，器件的耐压能力越高。在本实施例中，形成的VDMOS半导体器件耐压要求在650V时，所述第一掺杂类型外延层101的厚度为45μm～65μm，电阻率为15Ω～25Ω。
在第一掺杂类型外延层101的第三区2中形成有至少一个沟槽102。在第一掺杂类型外延层101中设置位于所述第三区3中的至少一个沟槽102，从而在后续形成由所述沟槽102设置的隔离结构，对在所述沟槽两侧的耗尽型器件和增强型器件之间可能形成的电流通道进行阻隔，对耗尽型器件和增强型器件起到隔离效果。其中，所述沟槽的深度可以小于所述第一掺杂类型外延层的厚度，也可以等于或大于所述第一掺杂类型外延层的厚度，均能起到隔离的效果。所述沟槽的个数会影响隔离效果，沟槽的个数越多隔离效果越好。同时，本发明采用沟槽设置隔离结构，相较于采用深阱设置隔离结构，有效减少了隔离结构的面积，从而节省了芯片面积。
示例性的，所述沟槽的深度大于或等于所述第一掺杂类型外延层的厚度，即所述沟槽穿透所述第一掺杂类型外延层。如图1A所示，沟槽102穿透所述第一掺杂类型外延层101而延伸入所述半导体衬底100中，从而形成彻底阻隔位于所述外延层中、所述沟槽两侧的耗尽型器件和增强型器件之间可能形成的电流通道，从而显著提升耗尽型器件和增强型器件的隔离特性，同时，在这样的设置中，不需要进一步设置多个隔离沟槽就能达到最大的隔离效果，进一步减少了隔离结构的面积，节省芯片面积。下面的描述中，将进一步介绍隔离结构的形成步骤。
示例性的，形成所述沟槽102的方法包括：首先，在所述第一掺杂类型外延层上形成图案化的掩膜层，所述图案化的掩膜层露出拟形成沟槽的位置；接着，以所述图案化的掩膜层为掩膜刻蚀所述第一掺杂类型外延层，通过终点检测、过蚀刻等技术手段使得所述沟槽穿透所述第一掺杂类型外延层；最后，去除所述图案化的掩膜层。需要理解的是，所述形成沟槽的步骤仅仅是示例性的，任何形成所述沟槽的方法均适用于本发明。
示例性的，所述沟槽的宽度为0.5μm～2μm。将沟槽的宽度设置为0.5μm～2μm，从而在后续沟槽的填充过程中可以采用热氧化工艺在形成介质岛的同时填充沟槽，减少工艺的步骤，同时形成致密的填充材料。所述沟槽的深度根据所述第一掺杂类型外延层的厚度决定。可选的，所述沟槽的形状可以为矩形，方形，梯形，倒梯形，在此并不限定，进一步，所述沟槽的底部可以为圆弧型，圆锥型等。示例性的，所述沟槽的为梯形，所述沟槽的侧壁的倾角的范围可以为45°～90°。需要理解的是，本实施例给出的沟槽的尺寸、形貌和角度等仅仅是示例性的，任何位于第一外延层的沟槽均适用于本发明。
接着，继续参看图2，执行步骤S2：在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱。
参看图1B，示出了在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱的半导体器件的结构示意图。在所述第一掺杂类型外延层101中形成第二掺杂类型深阱103，其中，所述第二掺杂类型深阱103包括位于所述第一区1中的至少两个第二掺杂类型深阱1031和位于所述第二区2中的至少两个第二掺杂类型深阱1032。
形成所述第二掺杂类型深阱的方法包括：在所述第一掺杂类型外延层上形成图案化的掩膜层，所述图案化的掩膜层露出所述拟形成第二掺杂类型深阱的区域；执行第二掺杂类型阱区离子注入，在所述第一掺杂类型外延层上形成第二掺杂类型深阱；去除所述图案化的掩膜层。
在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型外延层为N型低掺杂的外延层，即N-外延层，所述第二掺杂类型深阱为P阱，所述第二掺杂类型阱区离子注入的离子为硼离子，注入的能量范围为50Kev～200Kev，注入剂量范围为5.0E13/cm2～5.0E14/cm2。
示例性的，在完成所述第二掺杂类型阱区离子注入之后，还包括执行第二掺杂类型深阱退火的步骤。示例性的，所述的第一次退火的温度范围为1100℃～1200℃，时间范围为60min～300min。
接着，继续参看图2，执行步骤S3：填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介质岛，所述介质岛包括第一介质岛、第二介质岛和第三介质岛，其中，所述第一介质岛分别部分覆盖所述第一区、所述第二区内的相邻两个所述第二掺杂类型深阱之间的区域，并且所述第一介质岛与所述的相邻两个所述第二掺杂类型深阱均不接触，所述第二介质岛分别部分覆盖位于所述第一区、所述第二区中的所述第二掺杂类型深阱中拟形成的第一掺杂类型源区之间的区域，所述第三介质岛覆盖所述沟槽。
参看图1C，示出了填充所述沟槽、并形成位于所述第一掺杂外延层上的介质岛之后的半导体器件的结构示意图。沟槽102被填充，在所述第一掺杂类型外延层101上形成多个介质岛104，介质岛104包括第一介质岛1041、第二介质岛1042和第三介质岛1043。其中，所述第一介质岛1041位于所述第一区1中的相邻两个第二掺杂类型深阱1031之间的区域的上方和所述第二区2中相邻两个第二掺杂类型深阱1032之间的区域的上方，并且在所述第一区1中，所述第一介质岛1041与所述的相邻两个第二掺杂类型深阱1031不接触，在所述第二区2中所述第一介质岛1041与所述的相邻两个第二掺杂类型深阱1032不接触；所述第二介质岛1042位于第一区1中的第二掺杂类型深阱1031和第二区2中的第二掺杂类型深阱1032中区域110a的上方，其中区域110a位于拟形成第一掺杂类型源区之间；所述第三介质岛1043覆盖所述已填充的沟槽102。
示例性的，所述填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介质岛的步骤包括：执行沉积工艺，形成覆盖所述第一掺杂类型外延层并填充所述沟槽的介质材料层；图案化所述介质材料层，以形成所述介质岛。在这一过程中，当所述沟槽的介质材料层和形成介质岛的介质材料层材质一致时，可将沟槽的填充与介质岛的形成置于同一步骤，减少了工艺流程，减少了工艺成本。
示例性的，在所述执行沉积工艺的步骤之前，执行热氧化工艺，形成覆盖所述沟槽的侧壁和底部的氧化硅层。在填充沟槽之前形成覆盖所述沟槽的热氧化硅层，一方面降低沟槽形成过程中的应力，另一方面形成覆盖沟槽侧壁的致密的介质材料层，减少漏电。所述介质材料层为氧化层、多晶硅、TEOS和BPSG中的一种或几种的组合。
在本实施例中，沟槽的宽度范围为0.5μm～2μm，填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介质岛的步骤包括：执行热氧化工艺，形成覆盖所述第一掺杂类型外延层表面和填充所述沟槽的氧化层；图案化所述氧化层，以形成所述介质岛。示例性的，所述介质岛104的厚度范围为
Figure GDA0002546222700000091
所述介质岛103的长度范围为2μm～5μm。
在本实施例中采用热氧化工艺将沟槽底部和侧壁的覆盖过程、沟槽的填充过程以及形成介质岛的步骤同步进行，在减少在沟槽中再覆盖介质材料层和填充沟槽的步骤，减少工艺的步骤的同时形成致密的填充材料。
需要理解的是，本实施采用热氧化工艺进行沟槽的填充和介质岛的形成步骤仅仅是示例性的。任何填充沟槽、形成介质岛的方法均适用于本发明。
将第一介质岛形成在所述第一区、所述第二区内的相邻两个第二掺杂类型深阱之间的区域的上方，从而在形成耗尽型器件的沟道的过程中，将第一介质岛作为掩膜执行离子注入，阻止了离子进入第一介质岛下方的区域，使得第一介质岛下方的第一掺杂类型外延层的沟道离子浓度降到最低，使得耗尽型器件的击穿耐压更高，击穿可靠性大大提高；而对于增强型器件，根据公式Cox＝εox/tox，可知由于第一介质岛的存在，使得栅介电层的厚度增加，起到降低栅极电容，减少器件的开关损耗的作用。
将第二介质岛形成在所述第一区、所述第二区内第二掺杂类型深阱中拟形成第一掺杂类型源区之间的区域的上方，从而在形成第一掺杂类型源区的过程中可以以第二介质岛作为掩膜，自对准形成第一掺杂类型源区，在工艺过程中节省了光刻版和进行光刻工艺获得离子注入掩膜的步骤，使得工艺成本下降，形成所述第一掺杂类型源区的步骤将在后续的描述中进一步介绍。
第三介质岛覆盖被填充的沟槽，从而形成封闭的沟槽结构，形成位于增强型器件和耗尽型器件之间的完整的隔离结构，以对增强型器件和耗尽型器件进行有效的隔离。
接着，继续参看图2，执行步骤S4：在所述第一区中形成位于所述第一介质岛的两侧的第一掺杂类型沟道，所述第一掺杂类型沟道延伸至所述第一区中拟形成第一掺杂类型源区的区域。
如图1D所示，在第一掺杂类型外延层101的第一区1中形成位于第一介质岛1041两侧的第一掺杂类型沟道105，所述第一掺杂类型沟道105延伸至所述第一区1中所述第二掺杂类型深阱1031中拟形成源区的区域。
示例性的，在所述第一掺杂类型外延层的第一区中形成位于所第一介质岛的两侧的第一掺杂类型沟道的步骤包括：首先，在第一掺杂类型外延层上形成图案化的掩膜层，所述图案化的掩膜层露出位于所第一介质岛的两侧的拟形成第一掺杂类型沟道的区域；以所述图案化的掩膜层和第一介质岛为掩膜执行沟道离子注入，在所述位于所第一介质岛的两侧的第一掺杂类型沟道；去除所述图案化的掩膜层。
所述沟道离子注入的离子为磷离子，注入能量范围为50Kev～200Kev，注入剂量范围为5.0E12/cm2～5.0E13/cm2。
在形成耗尽型器件的沟道的过程中，将第一介质岛作为掩膜执行离子注入，阻止了离子进入第一介质岛下方的区域，使得第一介质岛下方的第一掺杂类型外延层的沟道离子浓度降到最低的沟道离子浓度降到最低，使得耗尽型器件的击穿耐压更高，击穿可靠性大大提高。
示例性的，在形成介质岛之后，在所述第一区第一掺杂类型外延层中形成位于所述第一介质岛的两侧的第一掺杂类型沟道之前，还包括执行阈值电压(Vt)调整注入的步骤，用以调整器件的阈值电压，所述Vt调整注入的步骤以所述介质岛为掩膜进行。示例性的，所述Vt调整注入的离子为磷离子，注入的能量范围为100Kev～200Kev，注入剂量范围为1.0E12/cm2～1.0E13/cm2。示例性的，在执行所述Vt调整注入步骤之后还包括进行第二次退火的步骤，温度范围为1100℃～1200℃，所述的第二次退火的时间范围为60min～180min。
接着，执行步骤S5：在所述第一掺杂类型外延层上形成分别覆盖所述第一介质岛、所述第三介质岛的栅极结构，且所述栅极结构露出所述第二介质岛和分别位于所述第一区、所述第二区中的所述拟形成第一掺杂类型源区的区域。
示例性的，所述栅极结构包括从下到上依次层叠的栅介电层和栅极材料层。
参看图1E，首先在第一掺杂类型外延层101上形成栅极结构106，所述栅极结构106包括形成在所述第一区1上的栅极结构1061和形成在所述第二区2上的栅极结构1062。所述栅极结构106包括栅介电层107和栅极材料层108，所栅极结构106中位于所述第一区1上的栅极结构1061覆盖位于所述第一区1中的所述第一介质岛1041，并且露出第二介质岛1042和位于所述第一区1中的第二掺杂深阱1031中拟形成第一掺杂类型源区的区域；所栅极结构106中位于所述第一区1上的栅极结构1062覆盖位于所述第二区2中的所述第一介质岛1041，并且露出第二介质岛1042、位于所述第二区2的第二掺杂类型深阱1032中拟形成第一掺杂类型源区的区域。示例性的，所述栅极结构106还覆盖第三介质岛1043。
对于增强型器件，根据公式Cox＝εox/tox，可知由于第一介质岛的存在，使得栅介电层的厚度增加，起到降低栅极电容，减少器件的开关损耗的作用。
示例性的，所述栅介电层为二氧化硅材料，所述栅极材料层为多晶硅材料。形成栅极结构的方法可以是本领域技术人员所熟知的任何方法，例如包括沉积、光刻、刻蚀等工艺步骤，在此不再赘述。示例性的，所述的栅介电层的厚度范围为
Figure GDA0002546222700000112
所述的栅极材料层的厚度范围为
Figure GDA0002546222700000111
在本实施例中，在形成栅极结构的同时，在所述第三区中，所述栅极结构还覆盖第三介质岛。如图1E所示，栅极结构106还覆盖第三介质岛1043。
接着，执行步骤S6：以所述栅极结构和所述第二介质岛为掩膜执行第一掺杂类型源区离子注入，在所述第一区、所述第二区中形成第一掺杂类型源区。
继续参看图1E，以所述栅极结构106和所述介质岛104为掩膜执行第一掺杂类型源区离子注入，在所述第一区1的第二掺杂类型深阱1031和第二区2的第二掺杂类型深阱1032中形成位于栅极结构两侧的第一掺杂类型源区110，其中位于所述第一区1的第二掺杂类型深阱1031中的所第一掺杂类型源区110与所述第一掺杂类型沟道105接触，位于同一第二掺杂类型深阱中的所述第一掺杂类型源区110被位于第二介质岛1042下方的部分第二掺杂类型深阱103的区域110a隔开。
形成所述第一掺杂类型源区的方法，采用以所述栅极结构和所述第二介质岛为掩膜，执行离子注入。由于第二介质岛形成在第一区的第二掺杂类型深阱和第二区的第二掺杂类型深阱中覆盖第一掺杂类型源区之间的区域，从而在形成第一掺杂类型源区的过程中可以以第二介质岛作为掩膜，自对准形成第一掺杂类型源区，在工艺过程中节省了一次光刻版，使得工艺成本下降。在本实施例中，形成所述第一掺杂类型源区110的离子注入步骤采用磷离子注入步骤，注入的能量范围为50Kev～150Kev，注入剂量范围为5.0E15/cm2～1.0E16/cm2。
示例性的，在形成第一掺杂类型源区之后，形成位于第一掺杂类型源区下方的第二掺杂类型阱区。在第一掺杂类型源区的下方形成第二掺杂类型阱区可以显著的减小寄生晶体管基区的电阻，大幅降低了寄生晶体管开启的风险，使得器件的工作稳定性显著提升。继续参看图1E，在第一掺杂类型源区110下方形成有第二掺杂类型阱区109。形成所述第二掺杂类型阱区的方法采用在所述栅极结构和所述第二介质岛作为掩膜的情况下进行离子注入。在本实施例中，形成所述第二掺杂类型阱区109的离子注入步骤为硼离子注入步骤，注入的能量范围为150Kev～300Kev，其注入剂量范围为1.0E15/cm2～5.0E15/cm2。
示例性的，在形成所述第一掺杂类型源区之后，还包括形成源极的步骤。示例性的，所述形成源极的步骤包括：在所述第一掺杂类型外延层上形成介质层，所述介质层覆盖所述栅极结构和所述第一掺杂类型源区并露出所述第二介质岛；去除所述第二介质岛；去除部分所述介质层以露出部分所述第一掺杂类型源区；在所述第一掺杂类型外延层上形成源极，所述源极包括与所述第一区的第二掺杂类型深阱接触的第一区源极和与所述第二区的第二掺杂类型深阱接触的第二区源极，所述第一区源极与第二区源极不接触。示例性的，在形成源极之前还包括形成第二掺杂类型阱区和第二掺杂类型源区的步骤。下面参看图1F和图1G对形成第二掺杂类型源极之后形成源极的过程进行描述。
首先，参看图1F，在第一掺杂类型外延层101上形成覆盖所述栅极结构(包括栅介电层107和栅极材料层108)和所述第一掺杂类型源区110的介质层，所述介质层露出所述第二介质岛1042。所述介质层可以是二氧化硅、氮化硅等介电材料层。形成所述介质层的方法包括沉积、光刻、刻蚀等步骤，为本领域技术人员所熟知的步骤，在此不再赘述。
接着，继续参看图1F，去除所述第二介质岛1042和部分所述介质层，从而露出部分所述第一区第二掺杂类型深阱1031和第二区第二掺杂类型深阱1032的中所述第一掺杂类型源区110以及位于所述第一掺杂类型源区110之间的区域。去除第二介质岛和部分介质层的方法可以采用刻蚀等本领域技术人员所熟知的方法，在此不再赘述。
接着，继续参看图1F，形成位于所述第一区第二掺杂类型深阱1031和第二区第二掺杂类型深阱1032的中所述第一掺杂类型源区110之间的第二掺杂类型源区112，所述第二掺杂类型源区112连接所第一掺杂类型源区。
所述形成第二掺杂类型源区的离子注入步骤，以剩余的介质层111为掩膜。本实施例中，在部分去除介质层之后、形成源极之前形成第二掺杂类型源区，其中，形成第二掺杂类型源区的离子注入较形成第一掺杂类型源区的离子注入的剂量低，从而在形成第二掺杂类型源区的过程中，暴露的第一掺杂类型源区并不会反型，从而单独形成第二掺杂类型园区离子注入掩膜的步骤，减少工艺流程，减少工艺成本。所述第二掺杂类型源区用以增强所述源极与所述深阱之间的接触。
在这一过程中，因为在形成第二掺杂类型源区之前部分去除介质层形成了暴露第一掺杂类型源区的开口，从而在形成第二掺杂类型源区之后不需要进一步去除介质层，而可以直接形成与第一掺杂类型源区和第二掺杂类型源区接触的源极。从而进一步减少了工艺的步骤，节省了工艺成本。
本实施例中，所述形成第二掺杂类型源区的离子注入步骤采用硼离子或二氟化硼离子注入步骤，注入的能量范围为50Kev～200Kev，注入剂量范围为5.0E14/cm2～5.0E15/cm2。
需要理解的是，这里将第二掺杂类型源区形成在部分去除介质层之后、形成源极之前，仅仅是示例性的，任何形成第二掺杂类型源区的步骤均适用于本发明。
接着，继续参看图1F，执行离子注入步骤，形成位于所述第二掺杂类型源区112下方的另一第二掺杂类型阱区，所述另一第二掺杂类型阱区将所述位于第一掺杂类型源区110下方的第二掺杂类型阱区109连接，从而形成位于第一掺杂类型源区110和第二掺杂类型源区112下方的完整的第二掺杂类型阱区1091。所述形成另一第二掺杂类型阱区的离子注入步骤，以剩余的介质层111为掩膜，采用硼离子注入工艺，注入的能量范围为150Kev～300Kev，注入剂量范围为1.0E15/cm2～1.0E16/cm2。示例性的，完成另一第二掺杂类型阱区的离子注入步骤之后进行退火。所述退火的温度范围为800℃～1000℃，所述退火的时间范围为30min～90min。形成在第一掺杂类型源区110和第二掺杂类型源区112下方的第二掺杂类型阱区1091，可以显著的减小寄生晶体管基区的电阻，大幅降低了寄生晶体管开启的风险，使得器件的工作稳定性显著提升。
最后，参看图1G，形成源极113，所述源极113包括第一区源极1131和第二区源极1132，第一区源极1131与所述第一区1中的所述第一掺杂类型源区110和第二掺杂类型源区112接触，和第二区源极1132与所述第二区2中的与所述第一掺杂类型源区110和第二掺杂类型源区112接触，所述第一区源极1131与第二区源极1132不接触。所述源极采用常规的铝、铜的一种或几种的合金。
形成所述源极113的步骤包括：沉积源极材料层，并图案化源极材料层以形成所述源极。所述刻蚀介质层、沉积源极材料层、图案化源极材料层的步骤为本领域技术人员所熟知的工艺，在此不再赘述。
在形成源极之后，还包括形成漏极的步骤。示例性的，所述形成漏极的步骤包括：首先，对所述第一掺杂类型的半导体衬底的背面进行减薄；接着，在所述第一掺杂类型的半导体衬底的背面沉积形成漏极。所述漏极采用常规的铝、铜的一种或几种的合金。如图1G所示，在第一掺杂类型的半导体衬底100的背面形成漏极114。
至此，完成对本发明的半导体器件的制造方法进行了示例性的介绍，根据本发明的半导体器件的制造方法和半导体器件，在集成有增强型器件和耗尽型器件的半导体器件的制造过程中形成位于外延上的介质岛和位于外延层中的沟槽。在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高；同时，由于介质岛的存在，使得栅介电层的厚度增加，降低了栅极电容，减小器件的开关损耗。设置位于外延层中的沟槽作为增强型器件和耗尽型器件的隔离结构，一方面提升了增强型与耗尽型器件之间的隔离特性，另一方面减少了隔离结构占据的芯片面积。另外，在制造过程中以介质岛作为掩膜，可以自对准形成第一掺杂类型源区，节省了一块光刻板和光刻工艺形成离子注入掩膜的工艺步骤，降低了工艺成本。
需要理解的是，本实施例中采用在第一掺杂类型的源区之间形成第二掺杂类型的源区，形成源极和漏极的步骤仅仅是示例性的，本领域技术人员可采用本领域熟知的工艺形成形成源极和漏极，而非意在将本发明限制于所描述的实施例范围内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
同时，需要理解的是，本实施例以VDMOS器件为示例进行说明仅仅是示例性的，并非要限制本发明的范围，本领域技术人员根据需要，可以形成IGBT器件等。
示例性的，根据本发明的半导体器件还可以设置为IGBT器件，其中将上述VDMOS器件的半导体衬底设置为第二掺杂类型，如半导体衬底为P+型衬底，其他部件位置和掺杂类型不变，则在第一区中形成耗尽型IGBT器件，在第二区中形成增强型IGBT器件。进一步，示例性的，将所述IGBT器件与快恢复二极管并联使用，提升器件的均流效果，和系统工作的稳定性和可靠性。
实施例二
本发明还提供了一种集成半导体器件，所述集成半导体器件包括根据实施例一所述的方法制备的集成半导体器件。
下面参看图1G，对本发明的半导体器件的结构进行示例性描述。所述集成半导体器件包括：半导体衬底100，半导体衬底100，具体地，可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。示例性的，本实施例中的半导体衬底为第一掺杂类型。
需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型，其中，所述第一掺杂类型和所述第二掺杂类型相反。比如第一掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一，则第二掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一，则第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。示例性的，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，其掺杂浓度为1×1014/cm3～2×1014/cm3。
在所述第一掺杂类型的半导体衬底100的正面上形成有第一掺杂类型外延层101。在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型外延层为N型低掺杂的外延层，即N-外延层。示例性的，所述第一掺杂类型外延层101的厚度和电阻率会影响器件的耐压能力，第一掺杂类型外延层101的厚度越厚，电阻率越大，器件的耐压能力越高。在本实施例中，形成的VDMOS半导体器件耐压要求在650V时，所述第一掺杂类型外延层101的厚度为45μm～65μm，电阻率为15Ω～25Ω。
所述第一掺杂类型外延层101包括所述第一区1、第二区2和第三区3；所述第一区1形成有耗尽型器件，所述第二区2形成有增强型器件，所述第三区形成有沟槽102，所述沟槽被介质材料填充用以对所述耗尽型器件和增强型器件进行隔离。由所述沟槽102设置的隔离结构，对在所述沟槽两侧的耗尽型器件和增强型器件之间可能形成的电流通道进行阻隔，对耗尽型器件和增强型器件起到隔离效果。其中，所述沟槽的深度可以小于所述第一掺杂类型外延层的厚度，也可以等于或大于所述第一掺杂类型外延层的厚度，均能起到隔离的效果。所述沟槽的个数会影响隔离效果，沟槽的个数越多隔离效果越好。同时，本发明采用沟槽设置隔离结构，相较于采用深阱设置隔离结构，有效减少了隔离结构的面积，从而节省了芯片面积。
示例性的，所述沟槽的深度大于或等于所述第一掺杂类型外延层的厚度，即所述沟槽穿透所述第一掺杂类型外延层。如图1G所示，沟槽102穿透所述第一掺杂类型外延层101而延伸入所述半导体衬底100中，从而形成彻底阻隔位于所述外延层中、所述沟槽两侧的耗尽型器件和增强型器件之间可能形成的电流通道，从而显著提升耗尽型器件和增强型器件的隔离特性，同时，在这样的设置中，不需要进一步设置多个隔离沟槽就能达到最大的隔离效果，进一步减少了隔离结构的面积，节省芯片面积。
示例性的，填充所述沟槽的所述介质材料与所述介质岛的材料为同一种材料。进一步，示例性的，填充所述沟槽的介质材料与所述介质岛的材料均为热氧化硅层。从而在制造过程中减少工艺步骤。
继续参看图1G，本发明所述半导体器件还包括形成在所述第一掺杂类型外延层中的第二掺杂类型深阱103，其中第二掺杂类型深阱103包括位于所述第一区1中的至少两个第二掺杂类型深阱1031、位于所述第二区2中的至少两个第二掺杂类型深阱1032。在本实施例中，所述第一掺杂类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一掺杂类型外延层为N型低掺杂的外延层，即N-外延层，所述第二掺杂类型深阱为P阱。
继续参看图1G，本发明所述半导体器件还包括形成在所述第一掺杂类型外延层101上的多个介质岛104，所介质岛104包括第一介质岛1041和第三介质岛1043。
第一介质岛1041位于所述第一区1中的相邻两个第二掺杂类型深阱1031之间的区域的上方和位于所述第二区2中相邻两个第二掺杂类型深阱1032之间的区域的上方。其中，在所述第一区1中，所述介质岛1041与所述的相邻两个第二掺杂类型深阱1031不接触，在所述第二区2中所述介质岛1041与所述的相邻两个第二掺杂类型深阱1032不接触。
第一介质岛1041形成在所述第一区、所述第二区内的相邻两个第二掺杂类型深阱之间的区域的上方，从而在形成耗尽型器件的沟道的过程中，将其作为掩膜执行离子注入，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高。
第三介质岛1043覆盖被填充的沟槽，从而形成封闭的沟槽结构，形成位于增强型器件和耗尽型器件之间的完整的隔离结构，以对增强型器件和耗尽型器件进行有效的隔离。示例性的，所述介质岛和所述沟槽的填充材料为同种材料。示例性的，所述沟槽的宽度为0.5μm～2μm。所述介质岛和所述沟槽的填充材料为同种材料均为热氧化层。
继续参看图1G，本发明所述半导体器件还包括形成在第一区1和第二区2上的栅极结构106，所述栅极结构106包括形成在所述第一层1上的栅极结构1061和形成在所述第二区2上的栅极结构1062。所述包括栅介电层107和栅极材料层108；所述第一区1中的栅极结构1061部分覆盖第一区1中相邻的所述第二掺杂类型深阱1031，所述第二区2中的栅极结构1062部分覆盖第二区2中相邻的所述第二区第二掺杂类型深阱1032，所述栅极结构106下方覆盖有多个介质岛1041。栅极结构下方覆盖第一介质岛1041，根据公式Cox＝εox/tox，可知由于第一介质岛的存在，使得栅介电层的厚度增加，起到降低栅极电容，减少器件的开关损耗的作用。本实施例中，如图1G所示，栅极结构106还覆盖所述第三介质岛1043。
所述栅极结构106以及栅极结构的材料可以是本领域技术人员所熟知的任何材料。示例性的，所述栅介电层为二氧化硅材料，所述栅极材料层为多晶硅材料。示例性的，所述的栅介电层的厚度范围为
Figure GDA0002546222700000171
所述的栅极材料层的厚度范围为
Figure GDA0002546222700000172
继续参看图1G，本发明所述半导体器件还包括形成在所述栅极结构106两侧的位于所述第二掺杂类型深阱103中的第一掺杂类型源区110，其中位于同一所述第二掺杂类型深阱103中的所述第一掺杂类型源区110被部分所述第二掺杂类型深阱103的区域隔开。
继续参看图1G，本发明所述半导体器件还包括位于所述第一区1中的所述介质岛104两侧的第一掺杂类型沟道105，所述第一掺杂类型沟道横向延伸至临近的所述第一掺杂类型源区110外侧。
示例性的，如图1G中所示，所述半导体器件还包括形成分别设置在所述第一区1中的第二掺杂类型深阱1031和第二区2中的第二掺杂类型深阱1032中第二掺杂类型源区112，所第二掺杂类型源区112位于所述第一掺杂类型源区110之间，所述第二掺杂类型源区用以增强源极与深阱的接触。
示例性的，如图1G中所示，所述半导体器件还包括分别设置在所述第一区1中的第二掺杂类型深阱1031和所述第二区2中的第二掺杂类型深阱1032中的第二掺杂类型阱区1091，所述第二掺杂类型阱区1091位于所述第一掺杂类型源区110和所述第二掺杂类型源区112下方。形成在第一掺杂类型源区110和第二掺杂类型源区112下方的第二掺杂类型阱区1091，可以显著的减小寄生晶体管基区的电阻，大幅降低了寄生晶体管开启的风险，使得器件的工作稳定性显著提升。
示例性的，如图1G中所示，所述半导体器件包括还包括形成在所述第一掺杂类型外延层上的源极113，所述源极113包括第一区源极1131和第二区源极1132。所述第一区源极1131与所述第一区1中的第二掺杂类型深阱1021和位于所述第二掺杂类型深阱1121中的第一掺杂类型源区110接触，所述第二区源极1132与所述第二区2中的第二掺杂类型深阱1022和位于所述第二掺杂类型深阱1022中的第一掺杂类型源区110接触，其中，所述第一区源极1131与第二区源极1132不接触。从而形成独立的耗尽型半导体器件的源极和增强型半导体器件的源极。在本实施例中，在第一区1中的第二掺杂类型深阱1021和第二区2中的第二掺杂类型深阱1022中形成有第二掺杂类型源区112，所述第一区源极1131与所述第一区1中的第一掺杂类型源区110和第二掺杂类型源区112接触，所述第二区源极1132与所述第二区2中的第一掺杂类型源区110和第二掺杂类型源区112接触。
示例性的，如图1G中所示，所述半导体器件还包括形成在所述第一掺杂类型的半导体衬底100背面的漏极114。从而形成完整的集成有耗尽型VDMOS器件和增强型VDMOS器件的集成的VDMOS器件。需要理解的是，本实施例以VDMOS器件为示例进行说明仅仅是示例性的，并非要限制本发明的范围，本领域技术人员根据需要，可以形成IGBT器件等。
示例性的，根据本发明的半导体器件设置IGBT器件，其中将上述VDMOS器件的半导体衬底设置为第二掺杂类型，即半导体衬底为P+型衬底，其他部件位置和掺杂类型不变，则在第一区中设置耗尽型IGBT器件，在第二区中形成增强型IGBT器件。进一步，示例性的，将所述IGBT器件与快恢复二极管并联使用，提升器件的均流效果，和系统工作的稳定性和可靠性。同时，为了扩大器件的应用领域和效率，可根据需要将多种半导体器件集成在一起，如在上述集成的半导体器件上再集成一个或多个二极管、三极管、电阻、电容、JFET、电流感应VDMOS、CMOS等半导体器件，并且在耗尽型半导体器件与其他类型半导体器件之间设有隔离结构，防止半导体器件之间的穿通。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，至少包括：
提供半导体衬底，在所述半导体衬底的正面形成具有第一区、第二区和第三区的第一掺杂类型外延层，所述第三区位于所述第一区和所述第二区之间，在所述第三区中形成位于所述第一掺杂类型外延层中的至少一个沟槽；
在所述第一区和所述第二区中分别形成至少两个第二掺杂类型深阱；
填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介质岛，所述介质岛包括第一介质岛、第二介质岛和第三介质岛，其中，所述第一介质岛分别部分覆盖所述第一区、所述第二区中的相邻两个所述第二掺杂类型深阱之间的区域，并且所述第一介质岛与所述的相邻两个所述第二掺杂类型深阱均不接触，所述第二介质岛分别部分覆盖位于所述第一区、所述第二区中的所述第二掺杂类型深阱中拟形成的第一掺杂类型源区之间的区域，所述第三介质岛覆盖所述沟槽；
在所述第一区中形成位于所述第一介质岛的两侧的第一掺杂类型沟道，所述第一掺杂类型沟道延伸至所述第一区中拟形成第一掺杂类型源区的区域；
在所述第一掺杂类型外延层上形成分别覆盖所述第一介质岛、所述第三介质岛的栅极结构，且所述栅极结构露出所述第二介质岛和分别位于所述第一区、所述第二区中的所述拟形成第一掺杂类型源区的区域；
以所述栅极结构和所述第二介质岛为掩膜执行第一掺杂类型源区离子注入，在所述第一区、所述第二区中形成第一掺杂类型源区；
其中，所述第一掺杂类型和所述第二掺杂类型相反。
2.如权利要求1所述的制造方法，其特征在于，所述沟槽的深度等于或大于所述第一掺杂类型外延层的厚度。
3.如权利要求1所述的制造方法，其特征在于，所述介质岛的厚度范围为
Figure FDA0002581677160000011
所述介质岛的长度范围为2μm～5μm。
4.如权利要求1所述的制造方法，其特征在于，所述沟槽的宽度范围为0.5μm～2μm。
5.如权利要求1所述的制造方法，其特征在于，所述填充所述沟槽、并形成位于所述第一掺杂类型外延层上的介质岛的步骤包括：
形成覆盖所述第一掺杂类型外延层并填充所述沟槽的介质材料层；
图案化所述介质材料层，以形成所述介质岛。
6.如权利要求1所述的制造方法，其特征在于，还包括在所述形成第一掺杂类型源区的步骤之后形成源极的步骤：
在所述第一掺杂类型外延层上形成介质层，所述介质层覆盖所述栅极结构和所述第一掺杂类型源区并露出所述第二介质岛；
去除所述第二介质岛和去除部分所述介质层以形成开口，所述开口露出位于所述第二掺杂类型深阱中的部分所述第一掺杂类型源区和位于所述第二介质岛下方的区域；
在所述第一掺杂类型外延层上形成所述源极，所述源极填充所述开口；
其中，所述源极包括第一区源极和第二区源极，所述第一区源极与位于所述第一区的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第二区源极与位于所述第二区的所述第二掺杂类型深阱和位于所述第二掺杂类型深阱中的所述第一掺杂类型源区接触，所述第一区源极与第二区源极不接触。
7.如权利要求6所述的制造方法，其特征在于，在所述形成第一掺杂类型源区的步骤之后、所述形成源极的步骤之前，以剩余的所述介质层为掩膜执行第二掺杂类型源区离子注入，以在所述第一掺杂类型源区之间的区域形成第二掺杂类型源区；其中，形成所述第二掺杂类型源区离子注入的剂量小于所述第一掺杂类型源区离子注入的剂量。
8.如权利要求7所述的制造方法，其特征在于，在所述形成第二掺杂类型源区的步骤之后、所述形成源极的步骤之前，在所述第二掺杂类型源区下方形成另一第二掺杂类型阱区，所述另一第二掺杂类型阱区连接其两侧的所述第二掺杂类型阱区。
9.如权利要求1-8任一项所述的制造方法，其特征在于，所述半导体衬底为第一掺杂类型的半导体衬底，所述半导体器件包括VDMOS器件，在第一区形成耗尽型VDMOS器件，在所述第二区中形成增强型VDMOS器件；或者所述半导体衬底为第二掺杂类型的半导体衬底，所述半导体器件包括IGBT器件，在所述第一区中形成耗尽型IGBT器件，在所述第二区中形成增强型IGBT器件。
10.一种集成半导体器件，其特征在于，所述集成半导体器件包括如权利要求1-9中任意一项所述的制造方法制造的半导体器件。
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Denomination of invention: A manufacturing method for semiconductor devices and integrated semiconductor devices

Granted publication date: 20201103

Pledgee: Bank of China Limited Wuxi Branch

Pledgor: CSMC TECHNOLOGIES FAB2 Co.,Ltd.

Registration number: Y2024980041363