JP2010093295A - 半導体装置 - Google Patents
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Abstract
【解決手段】この半導体装置1は、配線基板2と半導体チップ3とを含む。半導体チップ3は、機能素子4が形成された機能面3aを有し、機能面3aを配線基板2の表面2aに対向させて接合されている。配線基板2と半導体チップ3との間には、アンダーフィル膜5が埋められている。機能面3aとは反対側の面である裏面3bには、裏面3bを保護するとともに、半導体チップ3の機能面3a側と裏面3b側とでの熱膨張差をなくすための裏面保護膜8が形成されている。
【選択図】 図1
Description
図4は、フリップチップ接続構造の半導体装置の図解的な断面図である。この半導体装置51は、固体装置としての配線基板52と、機能素子54が形成された機能面53aを配線基板52の表面52aに対向させて接続された半導体チップ53とを含んでいる。表面52aと機能面53aとは、所定間隔をあけて対向されており、表面52aと機能面53aとの隙間はアンダーフィル膜55で埋められている。
図4に示すように、フリップチップ接続構造の半導体装置51では、通常、半導体チップ53は、モールド樹脂で封止されておらず、半導体チップ53において、機能面53aと反対側の面である裏面53bは露出されている。
また、半導体チップ53において、機能面53aにはアンダーフィル膜55が接しているのに対して、裏面53bには何も接していないことにより、半導体チップ53の機能面53a側と裏面53b側との熱膨張差(サーマルミスマッチ)に起因して、半導体チップ53に反りが生じることがある。
この発明の他の目的は、半導体チップで発生した熱を良好に放散させることができる半導体装置を提供することである。
この発明の半導体装置は、固体装置(たとえば、絶縁基板に配線が形成された配線基板や、半導体基板)にフリップチップ接続された半導体チップを有する。この半導体チップの裏面には裏面保護膜が形成されており、これにより半導体チップの裏面は保護されている。そのため、この半導体装置の製造工程や検査工程、この半導体装置を実装基板に実装する工程などにおいて、半導体チップの裏面側に他の部材が接触しても、クラックの発生などの破損を生じるおそれがない。
なお、半導体チップの裏面側に加えられる応力や衝撃を裏面保護膜でより効率的に吸収するためには、裏面保護膜の弾性率は小さいことが好ましく、たとえば、10GPa以下であることが好ましい。裏面保護膜の材料として例示されたエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂のうち、この要件を満たす樹脂として、エポキシ樹脂が挙げられる。
この半導体装置の製造工程において、半導体チップは、複数の半導体チップが作り込まれたより大きな半導体基板(たとえば、半導体ウエハ)から切り分けて得てもよい。この場合、裏面保護膜は、当該半導体基板の裏面全面に形成しておくことができる。この場合、裏面保護膜形成後のすべての工程(たとえば、固体装置に半導体チップを接続する工程)において、半導体チップの裏面は、機械的に保護される。これに対して、裏面保護膜を形成せずに半導体チップを固体装置に接続した後、半導体チップをモールド樹脂で封止する場合は、このような効果を奏することができない。
この発明によれば、半導体チップの機能面側と裏面側とでの熱膨張差をなくす(少なくする)ことができる。そのため、半導体チップの機能面側と裏面側との熱膨張差に起因する反りを完全に防止することができる。
この発明によれば、裏面保護膜と封止樹脂とが同じエポキシ樹脂からなるので、半導体チップの機能面側と裏面側とでの熱膨張差を確実になくすことができる。
請求項4記載の発明は、上記裏面保護膜の厚さが、1μm〜100μmであることを特徴とする請求項1ないし3のいずれかに記載の半導体装置である。
裏面保護膜の厚さは、5μm〜50μmであることが好ましく、10μm〜30μm(20μm程度)であることがさらに好ましい。
この発明によれば、半導体チップの側面も裏面保護膜により機械的に保護することができる。これにより、半導体チップの側面の破損を防止することができる。
この発明によれば、半導体チップで発生した熱は、裏面保護膜を介して周辺雰囲気中に放散される。この際、半導体チップの裏面から直接放射される場合と比べて、より効率的に熱を放散させることができる。
このような要件を満たす裏面保護膜の材料としては、ペイント(たとえば、黒色ないし白色ペイントやパステルペイントなど)用樹脂として用いられるエポキシ樹脂、アクリル系樹脂、ポリイミド樹脂を挙げることができる。
図1は、本発明の第1の実施形態に係る半導体装置の構造を示す図解的な断面図である。この半導体装置1は、固体装置としての配線基板2と、機能素子4が形成された機能面3aを配線基板2の表面2aに対向させて接続された半導体チップ3とを含んでいる。
半導体チップ3は、接続部材7を介して配線基板2に電気的に接続されており、表面2aと機能面3aとは、この接続部材7により所定間隔を隔てて対向されている。表面2aと機能面3aとの隙間は、アンダーフィル膜5で埋められている。アンダーフィル膜5は、エポキシ樹脂からなる。
この半導体装置1の製造工程や検査工程、半導体装置1を実装基板に実装する工程などにおいて、半導体チップ3の裏面3b側に他の部材が接触する。たとえば、半導体装置1の製造工程において、半導体チップ3の裏面3b側に社名等が刻印されることがある。この場合、裏面保護膜8に刻印すればよく、刻印すべきパターンが形成されたダイ(型)を直接半導体チップ3の裏面3bに押しつける必要はない。また、ダイを裏面保護膜8に押しつける際の応力や衝撃は、裏面保護膜8で吸収される。
裏面保護膜8が上述のように1μm〜100μmの範囲内にあるとき、半導体チップ3の抗折強度は最大となる。すなわち、半導体チップ3の抗折強度は、裏面保護膜8の厚さが厚いほど大きくなるのではなく、裏面保護膜8が上記範囲内の特定の厚さを有するときに最大となる。このような効果を奏するためには、裏面保護膜8の厚さは、5μm〜50μmであることが好ましく、10μm〜30μm(20μm程度)であることがさらに好ましい。
この半導体装置1の製造工程において、半導体チップ3は、複数の半導体チップ3が作り込まれたより大きな半導体基板(以下、半導体ウエハとする。)から切り分けて得てもよい。この場合、裏面保護膜8は、半導体ウエハの裏面全面に形成しておくことができる。この場合、裏面保護膜8形成後のすべての工程(たとえば、配線基板2に半導体チップ3を接続する工程)において、半導体チップ3の裏面3bを保護することができる。裏面保護膜8を形成せずに半導体チップ3を配線基板2に接続した後、半導体チップ3をモールド樹脂で封止する場合は、このような効果を奏することができない。
図2は、本発明の第2の実施形態に係る半導体装置の構造を示す図解的な断面図である。図2において、図1に示す各部に対応する部分には、図1と同じ参照符号を付している。
図3Aないし図3Cは、図2に示す半導体装置21の製造方法を説明するための図解的な断面図である。
続いて、ウエハWが、隣接する半導体チップ3の境界に沿って切断される(図3B参照)。この工程は、エキスパンドテープTが完全に切断されないように実施される。これにより、ウエハW(半導体チップ3)を厚さ方向に貫通し、エキスパンドテープTの厚さ方向途中に至る溝25が形成される。溝25は、所定の幅(隣接する半導体チップ3の境界に直交する方向の長さ)を有する。ウエハWの切断面は、半導体チップ3の側面3cとなる。
次に、溝25に沿って裏面保護膜28が切断される。この切断による切りしろは、溝25の幅より小さくなるようにされ、半導体チップ3の側面3cに裏面保護膜28が残るようにされる。たとえば、ウエハWをダイシングソーにより切断する場合は、このダイシングソーより厚さが薄いダイシングソーを用いて、裏面保護膜28を切断することができる。これにより、半導体チップ3が得られる。
そして、配線基板2と半導体チップ3との隙間にアンダーフィル膜5が形成される。アンダーフィル膜5は、たとえば、液状のアンダーフィル材が、配線基板2と半導体チップ3との隙間に、毛細管現象により充填された後、この液状のアンダーフィル材が硬化されて得られる。これにより、図2に示す半導体装置21が得られる。
配線基板2の絶縁基板、アンダーフィル膜5および裏面保護膜8は、同種の材料(たとえば、エポキシ樹脂)からなる必要はなく、配線基板2の絶縁基板がポリイミド樹脂からなり、アンダーフィル膜5がエポキシ樹脂からなっていてもよい。この場合、半導体チップ3の反りに対する配線基板2の熱膨張による影響が無視できない場合は、この影響を考慮して裏面保護膜の熱膨張率を設定することができる。この場合、裏面保護膜の熱膨張率とアンダーフィル膜5の熱膨張率とは、ほぼ等しくされていなくてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
2 配線基板
2a 配線基板の表面
3 半導体チップ
3a 機能面
3b 半導体チップの裏面
3c 半導体チップの側面
4 機能素子
5 アンダーフィル膜
8,28 裏面保護膜
Claims (6)
- 固体装置と、
機能素子が形成された機能面を有し、その機能面を上記固体装置の表面に対向させて接合された半導体チップと、
上記固体装置と上記半導体チップとの間を埋める封止材と、
上記機能面とは反対側の面である裏面に形成され、上記裏面を保護するとともに、上記半導体チップの上記機能面側と上記裏面側とでの熱膨張差をなくすための裏面保護膜とを含むことを特徴とする半導体装置。 - 上記裏面保護膜は、上記封止材と熱膨張率がほぼ等しいことを特徴とする請求項1記載の半導体装置。
- 上記裏面保護膜と上記封止材とがエポキシ樹脂からなることを特徴とする請求項1または2に記載の半導体装置。
- 上記裏面保護膜の厚さが、1μm〜100μmであることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
- 上記裏面保護膜が、上記半導体チップの上記裏面から側面に回り込んで形成されていることを特徴とする請求項1ないし4のいずれかに記載の半導体装置。
- 上記裏面保護膜の放射率が、上記半導体チップの上記裏面における放射率よりも大きいことを特徴とする請求項1ないし5のいずれかに記載の半導体装置。
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5518069A (en) * | 1978-07-26 | 1980-02-07 | Citizen Watch Co Ltd | Protective construction of semiconductor device |
JPH10125730A (ja) * | 1996-10-18 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 実装構造体およびその製造方法 |
JPH1167998A (ja) * | 1997-08-19 | 1999-03-09 | Matsushita Electric Ind Co Ltd | Cspとbgaと半導体装置 |
JP2001068603A (ja) * | 1999-08-24 | 2001-03-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2001094005A (ja) * | 1999-09-22 | 2001-04-06 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP2001257294A (ja) * | 2000-03-09 | 2001-09-21 | Hitachi Chem Co Ltd | 半導体絶縁用樹脂及びこれを用いた半導体装置 |
JP2003303928A (ja) * | 2002-04-10 | 2003-10-24 | Elpida Memory Inc | 半導体装置実装用パッケージ |
JP2004172542A (ja) * | 2002-11-22 | 2004-06-17 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2004335958A (ja) * | 2003-05-12 | 2004-11-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2010
- 2010-01-25 JP JP2010012687A patent/JP2010093295A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5518069A (en) * | 1978-07-26 | 1980-02-07 | Citizen Watch Co Ltd | Protective construction of semiconductor device |
JPH10125730A (ja) * | 1996-10-18 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 実装構造体およびその製造方法 |
JPH1167998A (ja) * | 1997-08-19 | 1999-03-09 | Matsushita Electric Ind Co Ltd | Cspとbgaと半導体装置 |
JP2001068603A (ja) * | 1999-08-24 | 2001-03-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2001094005A (ja) * | 1999-09-22 | 2001-04-06 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP2001257294A (ja) * | 2000-03-09 | 2001-09-21 | Hitachi Chem Co Ltd | 半導体絶縁用樹脂及びこれを用いた半導体装置 |
JP2003303928A (ja) * | 2002-04-10 | 2003-10-24 | Elpida Memory Inc | 半導体装置実装用パッケージ |
JP2004172542A (ja) * | 2002-11-22 | 2004-06-17 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2004335958A (ja) * | 2003-05-12 | 2004-11-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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