JP2010055531A

JP2010055531A - データ処理装置

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Publication number: JP2010055531A
Application number: JP2008222243A
Authority: JP
Inventors: Sadao Miyazaki; 貞夫宮崎; Osamu Ishibashi; 修石橋; Rikizo Nakano; 力藏中野; Yoshinori Mezaki; 義憲目崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-08-29
Filing date: 2008-08-29
Publication date: 2010-03-11
Anticipated expiration: 2028-08-29
Also published as: US20100058094A1; US8135971B2; TW201009561A; CN101661435A; TWI456385B; JP5581577B2

Abstract

【課題】電源に異常が発生しても、データを退避させなくてもデータを保存することのできるデータ処理装置を提供することを課題とする。
【解決手段】
レジスタを有するＣＰＵと、キャッシュメモリと、前記キャッシュメモリとデータの授受を行うメインメモリと、前記キャッシュメモリと前記メインメモリとの間のデータの授受を制御する制御部と、前記レジスタ、前記キャッシュメモリ、及び前記メインメモリに電源供給を行う電源部とを含み、前記レジスタ、前記キャッシュメモリ、及び前記メインメモリの各々は、不揮発性メモリ、又は、前記電源部の異常時にバックアップ用電源から電力が供給される揮発性メモリである。
【選択図】図４

Description

電源に異常が発生しても、データを退避させる必要のないデータ処理装置に関する。

図１は、従来のデータ処理装置の構成を示す図である。従来のデータ処理装置は、ＣＰＵ（Central Processing Unit：中央処理装置）１、キャッシュメモリ２、制御部３、メインメモリ４、ＨＤＤ（Hard Disk Drive：ハードディスクドライブ）５、及び電源部６を含む。キャッシュメモリ２、制御部３、メインメモリ４、及びＨＤＤ５の間はバスで接続される。

ＣＰＵ１は、ＨＤＤ５に記憶されたプログラムやデータ等を読み込み、プログラムに従った演算処理を行い、演算結果を出力する。ＣＰＵ１は、演算結果やメインメモリ４を読み書きする際のアドレス等のデータを一時的に保持するレジスタ１Ａを含む。

レジスタ１Ａとしては、典型的には、揮発性のレジスタが用いられる。

ＣＰＵ１には、データを一時的に保持する高速小容量メモリであるキャッシュメモリ２が接続される。キャッシュメモリ２としては、典型的には、ＳＲＡＭのような揮発性のメモリが用いられる。

制御部３は、ＣＰＵ１によって制御され、キャッシュメモリ２とメインメモリ４の間でデータの受け渡しを行う制御部である。

メインメモリ４は、ＣＰＵ１が利用するデータをＨＤＤ５から読み込んで一時的に保持するためのメモリであり、典型的には、ＤＲＡＭ（ＤＲＡＭ（Dynamic RAM：リフレッシュ等の記憶保持動作が必要な随時書き込み読み出しメモリ）のような揮発性のメモリが用いられる。

ＨＤＤ５は、ＣＰＵ１の演算処理に必要なプログラムや演算結果等のデータを記憶するための大容量記憶装置である。

電源部６は、外部の電源から供給される電圧値を変換してＣＰＵ１、レジスタ１Ａ、キャッシュメモリ２、制御部３、メインメモリ４、及びＨＤＤ５に電力を供給する。電源部６は、電源部６に異常が発生した後に後述するデータ退避処理を行う間に必要な電力を蓄積するための電源保持用の大容量のコンデンサを有する。なお、電源部６の電圧値はＣＰＵ１によって常時監視されている。

このように、従来のデータ処理装置は、ＨＤＤ５から必要なプログラムやデータをメインメモリ４に読み出し、ＣＰＵ１で様々な演算処理を行っていた。

図２は、従来のデータ処理装置で電源部６の電力供給系に異常が発生した際にＣＰＵ１によって実行される処理手順を示す図である。ここで、電源部６の電力供給系の異常とは、電源部６に電力を供給する電力供給系の停電や電源部６の故障が生じることをいう。

ＣＰＵ１は、電源部６から入力される監視結果に基づき、電源部６から供給される電圧値に故障や停電等の異常による低下が生じていないか否かを判定する（ステップＳ１）。この処理は、電源部６から供給される電圧値の低下が発生するまで繰り返し実行される。

ＣＰＵ１は、電源部６からの供給電圧の低下が発生したと判定した場合は、電源異常フラグを"１"に設定する（ステップ２）。

ＣＰＵ１は、レジスタ１Ａ及びキャッシュメモリ２のデータをＨＤＤ５に退避させるデータ退避処理を実行してデータをＨＤＤ５に保存し、この保存処理が終了したか否かを判定する（ステップＳ３）。この処理は、レジスタ１Ａ及びキャッシュメモリ２のデータのＨＤＤ５へのデータ退避処理が終了したと判定するまで繰り返し実行される。

ＣＰＵ１は、ＨＤＤ５への保存が終了したと判定すると、ＣＰＵ１の処理履歴をＨＤＤ１へ保存する（ステップＳ４）。

次いで、ＣＰＵ１は、メインメモリ４のデータをＨＤＤ５に退避させるデータ退避処理を実行してデータをＨＤＤ５に保存し、データ退避処理が終了したか否かを判定する（ステップＳ５）。この処理は、メインメモリ４のデータのＨＤＤ５へのデータ退避処理が終了したと判定するまで繰り返し実行される。

ＣＰＵ１は、全ての処理を停止させる（ステップＳ６）。

これにより、電源部６の交換又は修理等を行える状態になる。

ＣＰＵ１は、電源部６の交換又は修理等が行われた後に再起動されると、電源異常フラグが"１"であるか否かを判定する（ステップＳ７）。これは、再起動される前の軌道状態において、電源部６の電圧値の低下が発生したか否かを判定するために行われる処理である。

ＣＰＵ１は、ステップＳ３でＨＤＤ５に退避させたデータをレジスタ１Ａ、キャッシュメモリ２、及びメインメモリ４に展開し、この展開処理が終了したか否かを判定する（ステップＳ８）。この処理は、展開処理の終了が確認されるまで繰り返し実行される。

ＣＰＵ１は、電源部６の異常が発生する前の処理を継続する（継続ジョブを開始する）（ステップＳ９）。

以上で電源部６に異常が発生した場合におけるデータ退避処理と再起動処理が終了する。電源部６に異常が発生した後にデータ退避処理を行う間に必要な電力は、電源部６内の電源保持用の大容量のコンデンサから供給される。

また、図１に示すデータ処理装置とは異なり、図３に示すように、メインメモリ４にバックアップ用の電力を供給するバックアップ電源(バッテリバックアップ等)７を有し、電源部６に異常が発生した場合に、メインメモリ４のＤＲＡＭに記憶されるデータを保護するデータ処理装置もあった。バックアップ電源７には、例えば、バッテリが用いられていた。
特開平７−２５３９３５号公報特開平６−２５１５７０号公報

ところで、上述のようなデータ退避処理には、数秒〜数十秒程度の時間を有するため、電源保持の為に大容量のコンデンサが必要となり、装置の大型化、コスト高の要因になっていた。特に、メインメモリ４はレジスタ１Ａやキャッシュメモリ２よりも容量が大きいため、データ退避処理に時間を要していた。

また、電源部６が復旧した後の再起動においても、退避データの展開処理に長時間を要するため、データ処理装置をすぐに利用することができなかった。特に、システムの利用者が多い機関等、早期の復旧が求められるデータ処理装置では、利用者の要求に応じて迅速に復旧できることが必要とされていた。

そこで、電源に異常が発生した場合に、データを退避させなくてもデータを保存することのできるデータ処理装置を提供することを目的とする。

本発明は、上記目的を達成するために、レジスタ、キャッシュメモリ、及びメインメモリの各々を、不揮発性メモリ、又は、前記電源部の異常時にバックアップ用電源から電力が供給される揮発性メモリとし、さらに前記制御部は、前記電源部の異常時に、ＣＰＵからのレジスタ、キャッシュメモリ、及びメインメモリへのアクセスを停止するとうにしたものである。

電源に異常が発生した場合に、データを退避させなくてもデータを保存することのできるデータ処理装置を提供できる。

以下、本発明のデータ処理装置を適用した実施の形態について説明する。

［実施の形態１］
図４は、実施の形態１のデータ処理装置の構成を示すブロック図である。実施の形態１のデータ処理装置の説明において、従来のデータ処理装置と同一又は同等の構成要素には同一符号を付し、その説明を省略する。

実施の形態１のデータ処理装置は、ＣＰＵ１０、ＣＰＵ１０に内蔵されるレジスタ１０Ａ、キャッシュメモリ１２、制御部３、メインメモリ１４、ＨＤＤ５、及び電源部１６を含む。

ＣＰＵ１０に含まれるレジスタ１０Ａとしては、ＭＲＧ（Magnetoresistive Register：磁気レジスタ）、又は、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気ＲＡＭ）を用いることができる。ＭＲＧとＭＲＡＭは、不揮発性メモリであるため、電源部１６に異常が生じてもデータは揮発せずに保存される。なお、レジスタ１０Ａを除いた中央処理装置としてのＣＰＵ１０自体は、従来のデータ処理装置におけるＣＰＵ１と同一であってよい。

キャッシュメモリ１２としては、例えば、ＭＲＡＭを用いることができる。上述のようにＭＲＡＭは不揮発性メモリであるため、レジスタ１０Ａと同様に、電源部１６に異常が生じてもキャッシュメモリ１２内のデータは揮発せずに保存される。

メインメモリ１４としては、例えば、大容量のＭＲＡＭを用いることができる。上述のようにＭＲＡＭは不揮発性メモリであるため、レジスタ１０Ａ及びキャッシュメモリ１２と同様に、電源部１６に異常が生じてもメインメモリ１４内のデータは揮発せずに保存される。

電源部１６は、外部の電源から供給される電圧値を変換してＣＰＵ１０、レジスタ１０Ａ、キャッシュメモリ１２、制御部３、メインメモリ１４、及びＨＤＤ５に電力を供給する装置である。電源部１６は、従来のデータ処理装置の電源部６とは異なり、大容量のコンデンサは有しない。なお、電源部１６の電圧値はＣＰＵ１０によって常時監視されている。

図５は、実施の形態１のデータ処理装置で電源部に異常が発生した際に実行される処理手順を示す図である。ここで、電源部に異常が発生するとは、電源部１６の異常（故障や停電等）が発生することをいう。なお、この処理はＣＰＵ１０によって実行される処理である。

ＣＰＵ１０は、電源部１６から入力される監視結果に基づき、電源部１６から供給される電圧値に故障や停電等の異常による低下が生じていないか否かを判定する（ステップＳ１１）。この処理は、電源部１６から供給される電圧値の低下が発生するまで繰り返し実行される。

ＣＰＵ１０は、電源部１６からの供給電圧の低下が発生したと判定した場合は、電源異常フラグを"１"に設定する（ステップ１２）。

ＣＰＵ１０は、プログラムが停止されたか否かを判定する（ステップＳ１３）。この処理は、プログラムが停止されるまで繰り返し実行される。なお、プログラムの停止は、ＣＰＵ１０が実行する。この処理は、プログラムの停止が確認されるまで繰り返し実行される。

次いで、ＣＰＵ１０は、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４へのアクセスが停止されたか否かを判定する（ステップＳ１４）。なお、アクセスの停止は、ＣＰＵ１０が実行する。この処理は、アクセスの停止が確認されるまで繰り返し実行される。

ＣＰＵ１０は、ＣＰＵ１０の制御信号及びＣＰＵ１０のアドレス信号がレジスタ１０Ａ内に保存されたか否かを判定する（ステップＳ１５）。なお、制御信号及びアドレス信号のレジスタ１０Ａへの保存は、ＣＰＵ１０が実行する。この処理は、制御信号及びアドレス信号の保存が確認されるまで繰り返し実行される。

次いで、ＣＰＵ１０は、全ての処理を停止させる（ステップＳ１６）。

これにより、電源部１６の交換又は修理等を行える状態になる。

ＣＰＵ１０は、電源部１６の交換又は修理等の後に再起動されると、電源異常フラグが"１"であるか否かを判定する（ステップＳ１７）。これは、再起動の前に電源部１６の電圧値の低下が発生したか否かを判定するために行われる処理である。

ＣＰＵ１０は、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４に保持されたデータを使用し、電源部１６の異常の発生時に実行していたプログラムを電源部１６の異常発生時のステップから再開するかを判定する（ステップＳ１８）。再開が確認されると処理が終了する。

以上で電源部１６に異常が発生した場合におけるＣＰＵ１０による処理が終了する。

このように実施の形態１のデータ処理装置によれば、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４は不揮発性のメモリであるため、電源部１６の電力供給系に異常が発生した場合でも、従来のようなデータ退避処理を実行しなくても、各メモリのデータは保存される。

なお、実際には、電源部１６に異常が発生した後から全ての動作を終了させるまでに電力が必要であるが、そのような電力は微小であり、微小な電力であれば電源部１６内に残留する電力で十分に賄うことが可能である。このため、電源部１６には、従来のような電源保持用の大容量のコンデンサを設ける必要はない。

次に、図６を用いて実施の形態１のデータ処理装置の動作例について説明する。ここでは、比較のために、従来のデータ処理装置の動作例についても併せて説明する。

図６は、実施の形態１のデータ処理装置の動作例を示す図であり、（ａ）は電源部１６の異常の発生を時系列で示す特性、（ｂ）は従来のデータ処理装置による電源異常フラグ、プログラムの動作の有無、データ退避処理及びデータ展開処理の有無、及び電源保持の有無を時系列で示す特性、（ｃ）は実施の形態１のデータ処理装置による電源異常フラグ、プログラムの動作の有無、及び電源残留電力の利用の有無を時系列で示す特性である。

「従来のデータ処理装置の動作」
図６（ｂ）に示すように、時刻ｔ＝０では、電源異常フラグは"０"、プログラムは動作（オン）状態にあり、データ退避処理は行われておらず（ＯＦＦ）、電源部６のコンデンサによる電源保持は行われていない（無）。

図６（ａ）に示すように、時刻ｔ＝ｔ１で電源部６の異常が発生すると、時刻ｔ＝ｔ２で電源異常フラグが"１"に設定される。これにより、データ退避処理が実行され（ＯＮ）、電源部６のコンデンサによる電源保持が行われる（有）。

時刻ｔ＝ｔ３でデータ退避処理が終了（ＯＦＦ）し、さらに時刻ｔ＝ｔ４では電源部６のコンデンサによるバックアップが終了する（無）。

時刻ｔ＝ｔ５では、電源部６の電圧値がＣＰＵ１、レジスタ１Ａ、キャッシュメモリ２、及びメインメモリ４の動作電圧を下回り、時刻ｔ＝ｔ６では電源部６の電圧値が略零となる。

その後、電源部６の交換及び電源の再投入により時刻ｔ＝ｔ７から電源部６の電圧値が徐々に上昇される。

時刻ｔ＝ｔ８において再起動がかけられると、ＣＰＵ１によって電源異常フラグが"０"に設定され、退避されていたデータの展開処理が実行される（ＯＮ）。

時刻ｔ＝ｔ９でデータの展開処理が終了すると（ＯＦＦ）、時刻ｔ＝ｔ１０でＣＰＵ１が展開されたデータを用いてジョブを継続する。

以上で、従来のデータ処理装置による処理が終了する。なお、時刻ｔ＝ｔ２〜ｔ４は、例えば、数秒から数十秒程度である。

このように、従来のデータ処理装置では、データ退避処理及びデータ展開処理が必要なため、再起動を迅速に行うことができず、また、データ退避処理を行うための電力供給源が必要であった。このような電力供給源は、大容量のコンデンサとして電源部６内に実装されていたため、従来のデータ処理装置は、小型化が困難で、コストも嵩んでいた。

「実施の形態１のデータ処理装置の動作」
図６（ｃ）に示すように、時刻ｔ＝０では、電源異常フラグは"０"、プログラムは動作（オン）状態にあり、電源部１６の残留電力は使用されていない（無）。

図６（ａ）に示すように、時刻ｔ＝ｔ１で電源部６の異常が発生すると、時刻ｔ＝ｔ２で電源異常フラグが"１"に設定される。これにより、プログラムが停止される（ＯＦＦ）。なお、プログラムの停止とともに、データ処理装置の全ての処理が停止される。

また、時刻ｔ＝ｔ２からの数ミリ秒程度の間は、プログラムの停止やデータ処理装置の全ての処理の停止を行うために、電源部１６の残留電力が利用される。

その後、電源交換が行われ、時刻ｔ＝ｔ８にデータ処理装置の再起動がかけられると、ＣＰＵ１０は、電源部１６の異常発生時のステップから再開する。

以上のように、実施の形態１のデータ処理装置は、電源部１６に異常が発生し、電圧値が低下した場合でも、ＣＰＵ１０は、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４へのアクセスを禁止し、全ての処理を停止させるだけである。

レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４は不揮発性のメモリであるため、従来のようなデータ退避処理を実行しなくても、各メモリのデータは保存される。

このため、実施の形態１のデータ処理装置によれば、電源部１６の電力供給系に異常が発生した場合でも、従来のようなデータ退避処理は不要である。

また、再起動がかけられた後においても、従来のデータ処理装置のように、ＨＤＤ５に退避させたデータをレジスタ１Ａ、キャッシュメモリ２、及びメインメモリ４に展開させる必要がない。

ＣＰＵ１０は、再起動がかけられた後には、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４の各々で保持されたデータを用いてジョブ継続を行う。

このため、電源部１６の電力供給系に異常が発生した場合でも、短時間に復旧し、ジョブ継続を実現することができる。このように早期に復旧が可能なため、早期にコンピュータ装置の使用が可能となる。これは、特に、システムの利用者が多い機関等、早期復旧が求められるデータ処理装置において有益である。

また、上述のように、電源部１６には、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４の長時間の電源保持は必要ないため、大容量のコンデンサを電源部１６内に備える必要がない。

このため、電源部１６の小型化を図ることができ、これにより、データ処理装置も小型化される。また、データ展開処理のコストダウンを図ることができる。

また、従来のデータ処理装置では、バックアップ用のコンデンサ自体に短絡等の異常が生じた場合には、データの退避処理を行うことができない。

これに対して、実施の形態１のデータ処理装置では、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４の全てが不揮発性のメモリであるため、データの退避処理を行う必要が無く、データを保存するため、信頼性の高いデータ処理装置を提供することができる。

また、以上では、ＣＰＵ１０は、再起動がかけられた際に、電源部１６の異常の発生時に実行していたプログラムを電源部１６の異常発生時のステップから再開する形態について説明したが、異常発生時のステップよりも１ステップ前のステップから再開してもよい。

このように、実施の形態１によれば、電源部１６に電源保持用の大容量のコンデンサを設ける必要がないため、安価でデータ処理装置を提供することができる。

また、以上では、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４の全てが不揮発性のメモリであり、電源保持用のコンデンサを有しない形態について説明した。

しかしながら、データ退避処理とデータ展開処理を不要にしてデータ展開処理の復旧を急ぐという観点からは、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４のすべてに電源保持用のコンデンサが接続されていてもよい。また、同様に、レジスタ１０Ａ、キャッシュメモリ１２、及びメインメモリ１４のうちのいずれかが不揮発性のメモリであり、揮発性メモリのものにバックアップ用電源が接続されていてもよい。

［実施の形態２］
図７は、実施の形態２のデータ処理装置の構成を示す図である。実施の形態２のデータ処理装置は、メインメモリ２４が揮発性のメモリであり、バックアップ用電源（バッテリバックアップ等）７が接続されている点が実施の形態１のデータ処理装置と異なる。その他の構成は、実施の形態１のデータ処理装置と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。

実施の形態２のデータ処理装置においても、電源部１６の異常が発生した場合には、メインメモリ２４のデータはバックアップ用電源７によって保持される。

このため、実施の形態１と同様に、ＣＰＵ１０が全ての処理を停止することにより、データ退避処理は不要であり、再起動をかけるまでの時間が大幅に短縮化され、短時間に復旧し、ジョブ継続を実現することができる。

以上、本発明の例示的な実施の形態のデータ処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

以上の実施の形態１、２に関し、さらに以下の付記を開示する。
（付記１）
レジスタを有するＣＰＵと、
キャッシュメモリと、
前記キャッシュメモリとデータの授受を行うメインメモリと、
前記キャッシュメモリと前記メインメモリとの間のデータの授受を制御する制御部と、
前記レジスタ、前記キャッシュメモリ、及び前記メインメモリに電源供給を行う電源部と
を含み、
前記レジスタ、前記キャッシュメモリ、及び前記メインメモリの各々は、前記電源部からの電源供給がなくとも記憶しているデータの内容が消失しない構成であり、
さらに前記制御部は、前記電源部の異常時に、前記ＣＰＵからの、前記レジスタ、前記キャッシュメモリ、及び前記メインメモリへのアクセスを停止する
ことを特徴とするデータ処理装置。
（付記２）
前記制御部は、前記電源部の異常発生後に前記電源部が復旧されると、前記ＣＰＵに前記レジスタ、前記キャッシュメモリ、及び前記メインメモリの各々に保持されたデータを用いて処理を再開させる処理を行う、付記１に記載のデータ処理装置。
（付記３）
前記ＣＰＵは、前記電源部の異常時に、前記ＣＰＵの制御信号、又は前記ＣＰＵのアドレス信号を前記レジスタ内に保存する、付記１または付記２のいずれか一項に記載のデータ処理装置。
（付記４）
前記ＣＰＵは、前記電源部の異常発生後に前記電源部が復旧されると、前記電源部の異常の発生時に実行していたプログラムを前記電源部の異常発生時のステップ、又は、前記異常発生時のステップよりも１ステップ前のステップから再開する、付記１乃至３に記載のデータ処理装置。
（付記５）
前記レジスタ、前記キャッシュメモリ、及び前記メインメモリの各々は、不揮発性メモリであることを特徴とする付記１乃至４に記載のデータ処理装置。
（付記６）
前記レジスタ、前記キャッシュメモリ、及び前記メインメモリの各々は、前記電源部の異常時にバックアップ用電源から電力が供給される揮発性メモリであることを特徴とする付記１乃至４に記載のデータ処理装置。

従来のデータ処理装置の構成を示す図である。従来のデータ処理装置で電源部６の電力供給系に異常が発生した際に実行される処理手順を示す図である。従来のデータ処理装置の構成を示す図である。実施の形態１のデータ処理装置の構成を示すブロック図である。実施の形態１のデータ処理装置で電源部に異常が発生した際に実行される処理手順を示す図である。実施の形態１のデータ処理装置の動作例を示す図であり、（ａ）は電源部１６の異常の発生を時系列で示す特性、（ｂ）は従来のデータ処理装置による電源異常フラグ、プログラムの動作の有無、データ退避処理及びデータ展開処理の有無、及び電源保持の有無を時系列で示す特性、（ｃ）は実施の形態１のデータ処理装置による電源異常フラグ、プログラムの動作の有無、及び電源残留電力の利用の有無を時系列で示す特性である。実施の形態２のデータ処理装置の構成を示す図である。

符号の説明

３制御部
５ＨＤＤ
１、１０ＣＰＵ
１Ａ、１０Ａレジスタ
２、１２キャッシュメモリ
４、１４、２４メインメモリ
６、１６電源部
７バックアップ用電源

Claims

レジスタを有するＣＰＵと、
キャッシュメモリと、
前記キャッシュメモリとデータの授受を行うメインメモリと、
前記キャッシュメモリと前記メインメモリとの間のデータの授受を制御する制御部と、
前記レジスタ、前記キャッシュメモリ、及び前記メインメモリに電源供給を行う電源部と
を含み、
前記レジスタ、前記キャッシュメモリ、及び前記メインメモリの各々は、不揮発性メモリ、又は、前記電源部の異常時にバックアップ用電源から電力が供給される揮発性メモリであり、
さらに前記制御部は、前記電源部の異常時に、前記ＣＰＵからの、前記レジスタ、前記キャッシュメモリ、及び前記メインメモリへのアクセスを停止する
ことを特徴とするデータ処理装置。
前記制御部は、前記電源部の異常発生後に前記電源部が復旧されると、前記ＣＰＵに前記レジスタ、前記キャッシュメモリ、及び前記メインメモリの各々に保持されたデータを用いて処理を再開させる処理を行う、請求項１に記載のデータ処理装置。
前記ＣＰＵは、前記電源部の異常発生後に前記電源部が復旧されると、前記電源部の異常の発生時に実行していたプログラムを前記電源部の異常発生時のステップ、又は、前記異常発生時のステップよりも１ステップ前のステップから再開する、請求項１または２に記載のデータ処理装置。