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JP3517411B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP3517411B2
JP3517411B2 JP2002105662A JP2002105662A JP3517411B2 JP 3517411 B2 JP3517411 B2 JP 3517411B2 JP 2002105662 A JP2002105662 A JP 2002105662A JP 2002105662 A JP2002105662 A JP 2002105662A JP 3517411 B2 JP3517411 B2 JP 3517411B2
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power supply
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崇 竹村
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
【0002】本発明は、例えば電池で動作する携帯端末
等に適した半導体記憶装置、特に低電源電圧で高速動作
を実現するSRAM(Static random Access Memory)等
の半導体記憶装置に関するものである。
【0003】
【従来の技術】
【0004】従来、このような分野の技術としては、例
えば次のような文献に記載されるものがあった。
【0005】文献:信学技報、ICD97−52(19
97−6)、電子情報通信学会、柴田・森村著「携帯機
器用1V動作0.25μmSRAMマクロセル」p.1
−8。
【0006】SRAMは携帯端末等に使用されるASI
C(特定用途向け集積回路)等のキャッシュメモリとし
て幅広く利用されている。携帯端末等では電源に電池を
使用することから、低電源電圧と低消費電力が要求され
ている。電源電圧を下げた場合、SRAMを構成するM
OSトランジスタの動作速度が遅くなる。そこで、MO
Sトランジスタの閾値電圧を低下させて高速化を図ろう
とすると、待機時に、サブスレショルド電流によるリー
ク電流が増加し、消費電力が増加するという問題があ
る。
【0007】このような問題点を解決すべく、アクティ
ブ時には低電源電圧(例えば、1V)での動作が可能
で、かつ待機時にはリーク電流による消費電力の増加が
少ないCMOS(相補型MOSトランジスタ)LSI技
術として、MTCMOS(Multi-Threshold CMOS)
がある。
【0008】図2(a),(b)は、前記文献に記載さ
れたMTCMOS技術を適用した従来のSRAMの構成
図であり、同図(a)は全体の概略を示す構成図、及び
同図(b)はメモリセルとその付近の構成を示す回路図
である。
【0009】図2(a)に示すように、このSRAM
は、高閾値電圧のMOSトランジスタで構成されたメモ
リセルアレイ10と、低閾値電圧のMOSトランジスタ
で構成された周辺回路20を有している。
【0010】メモリセルアレイ10は、複数のワード線
WLiと、これに直交して配置された複数のビット線対
BLj,/BLj(但し、「/」は反転、またはロウ・
アクティブを意味する)を備え、これらの交差箇所にデ
ータ記憶用のメモリセル11 i,j が、それぞれ接続され
ている。
【0011】周辺回路20は、アドレスデコーダ21及
び入出力回路22を有している。
【0012】アドレスデコーダ21は、外部から与えら
れるアドレス信号ADの内の行アドレスをデコードし
て、メモリセルアレイ10の該当するワード線WLiを
選択する回路である。また、入出力回路22は、アドレ
ス信号ADの内の列アドレスをデコードして列選択信号
/Yjを出力すると共に、この列選択信号/Yjで選択
されたビット線対BLj,/BLjに接続されたメモリ
セル11i,j に対して、読み出し制御信号/REや書き
込み制御信号/WEに従って、データDAの読み出しや
書き込みを行う回路である。
【0013】周辺回路20は、高閾値電圧のMOSトラ
ンジスタによるスイッチ23を介して、電池の電源電圧
VDDに接続されている。そして、待機時には、スリー
プ信号SLを用いてスイッチ23をオフ状態に制御し、
サブスレッショルドリーク電流による電池の消耗を抑え
るようになっている。一方、メモリセルアレイ10は、
記憶内容を保持する必要から、待機中も電源を切断する
ことはできないので、常時オン状態となっている。この
ため、メモリセルアレイ10には、サブスレッショルド
リーク電流を抑えると共に、高速化を図るためにMTC
MOS技術が適用されている。
【0014】このメモリセルアレイ10中の各メモリセ
ル11i,j は、図2(b)に示すように、ノードN1,
N2上のデータを保持する高閾値電圧のインバータL
1,L2からなるフリップフロップFFを有している。
正相のビット線BLjとノードN1との間は、ワード線
WLiの電位で駆動される高閾値電圧のNチャネル型M
OSトランジスタQ1で接続され、逆相のビット線/B
LjとノードN2との間は、同じワード線WLiの電位
で駆動される高閾値電圧のNチャネル型MOSトランジ
スタQ2で接続されている。
【0015】更にこのメモリセル11i,j は、ビット線
BLj,/BLjの放電を助長することで読み出し動作
を加速する加速回路ACを有している。加速回路AC
は、低閾値電圧のNチャネル型MOSトランジスタQ3
〜Q6で構成されている。トランジスタQ3,Q4は、
それぞれビット線BLj,/BLjに接続されてワード
線WLiの電位で駆動されるようになっている。また、
トランジスタQ3,Q5及びトランジスタQ4,Q6は
それぞれ直列に接続され、トランジスタQ5,Q6の一
端がビット線BLjと平行に配置された疑似グランド線
VGjに接続されている。そして、トランジスタQ5,
Q6は、それぞれノードN1,N2の電位で駆動される
ようになっている。
【0016】疑似グランド線VGjの一端は、高閾値電
圧のNチャネル型MOSトランジスタ31を介して接
地電圧GNDに接続されている。トランジスタ31
は、読み出し制御信号/REと列選択信号/YjのN
OR(否定的論理和)をとるNOR回路32の出力信
号によってオン/オフ制御されるようになっている。
【0017】次に、図2(b)のメモリセル11i,j
動作を説明する。
【0018】書き込み時に、ワード線WLiが選択され
て“H”レベルになると、トランジスタQ1〜Q4がオ
ンとなり、ビット線対BLj,/BLjのデータがフリ
ップフロップFFに保持される。この時、読み出し制御
信号/REは非アクティブで“H”レベルとなっている
ので、NOR回路32の出力信号は“L”レベルとな
り、トランジスタ31はオフ状態である。従って、疑
似グランド線VGjはフローティング状態となり、加速
回路AC中のトランジスタQ3,Q4は書き込み動作に
影響を与えない。
【0019】読み出し時に、読み出し制御信号/REが
アクティブ状態の“L”レベルとなり、列選択信号/Y
jが選択されて“L”レベルになると、NOR回路32
の出力信号は“H”レベルとなる。これにより、トラ
ンジスタ31はオン状態となり、疑似グランド線VG
jが接地電圧GNDに接続される。次に、ワード線WL
iが選択されて“H”レベルになると、トランジスタQ
1〜Q4がオンとなる。この時、ノードN1,N2のい
ずれか一方は“H”レベルとなっているため、トランジ
スタQ5,Q6のいずれか一方がオン状態となる。
【0020】例えば、ノードN1が“H”レベルで、ノ
ードN2が“L”レベルの場合、トランジスタQ5がオ
フ状態、トランジスタQ6がオン状態となる。これによ
り、インバータL1,L2によるビット線BLj,/B
Ljの駆動に加えて、更に電球駆動能力の高い低閾値電
圧のトランジスタQ3〜Q6がこれらのビット線BL
j,/BLjを駆動するため、読み出し動作の高速化が
実現できる。即ち、ノードN1の“H”レベル、ノード
N2の“L”レベルを読み出す場合、トランジスタQ6
がオン状態となっているので、ビット線/BLjの電位
がトランジスタQ4,Q6,31を介して接地電圧G
NDに引き下げられ、読み出し動作が高速化される。
【0021】また、待機時は、NOR回路32の出力
信号によって高閾値電圧のトランジスタ31がオフ状
態となり、低閾値電圧のトランジスタQ3〜Q6のサブ
スレショルド電流によるリーク電流が遮断されるので、
低消費電力化が実現できる。
【0022】
【発明が解決しようとする課題】
【0023】しかしながら、従来のメモリセルでは、次
のような課題があった。
【0024】読み出し時に、トランジスタ31がオン
状態となり、疑似グランド線VGjが接地線圧GNDに
接続され、加速回路ACからの電荷がこのトランジスタ
31 を通して接地電圧GNDに放電され、読み出し動
作が加速される。
【0025】この読み出し動作の後に行われる書き込み
動作では、トランジスタ31がオフ状態となって疑似
グランド線VGjがフローティング状態になるが、その
電位は接地電圧GNDに近い値となっている。例えば、
ノードN1が“H”レベル、ノードN2が“L”レベル
の状態で、反転データ(即ち、ノードN1に“L”レベ
ル、ノードN2に“H”レベル)を書き込む場合、ワー
ド線WLiが“H”レベルに立ち上がると、高閾値電圧
のトランジスタQ1,Q2に対して低閾値電圧のトラン
ジスタQ3,Q4の方が先にオン状態となり、その後、
遅れてトランジスタQ1,Q2がオン状態となる。
【0026】トランジスタQ3,Q4が先にオン状態に
なると、トランジスタQ1のオフ状態によってノードN
1が“H”レベルであるため、トランジスタQ6がオン
状態になっている。このため、ビット線/BLjの電位
が、トランジスタQ4,Q6を通して、接地電圧GND
に近いフローティング状態の疑似グランド線VGjに引
き下げられる。この結果、その後トランジスタQ1,Q
2がオン状態になって、ビット線/BLjの“H”レベ
ルをノードN2に書き込む時に、書き込みにくくなり、
反転データの書き込みの動作速度が低下するという問題
があった。
【0027】本発明は、前記従来技術が持っていた課題
を解決し、書き込みの動作速度が低下しない低電源電圧
で低消費電力の半導体記憶装置を提供するものである。
【0028】
【課題を解決するための手段】
【0029】前記課題を解決するために、本発明の内の
第1の発明は、半導体記憶装置において、第1及び第2
の相補的なビット線からなるビット線対と、前記ビット
線対に対応して設けられた疑似電源線と、前記ビット線
対に交差して配置されたワード線と、前記ビット線対と
前記ワード線の交差箇所に設けられ、相補的なデータを
保持する第1と第2のノードを有するデータ保持回路
と、前記第1のビット線と前記第1のノードとの間及び
前記第2のビット線と前記第2のノードとの間にそれぞ
れ接続され、前記ワード線の電位で駆動される高閾値電
圧の第1及び第2のトランジスタと、前記第1のビット
線と第3のノードとの間及び前記第2のビット線と第4
のノードとの間にそれぞれ接続され、前記ワード線の電
位で駆動される低閾値電圧の第3及び第4のトランジス
タと、前記第3のノードと前記疑似電源線との間に接続
され、前記第2のノード上のデータで駆動される低閾値
電圧の第5のトランジスタと、前記第4のノードと前記
疑似電源線との間に接続され、前記第1のノード上のデ
ータで駆動される低閾値電圧の第6のトランジスタと、
前記疑似電源線と接地電圧との間に接続され、前記デー
タ保持回路へのデータ書き込み時にオン状態となり、そ
れ以外の時にはオフ状態となる第1のスイッチ回路と、
前記疑似電源線と電源電圧との間に接続され、前記デー
タ保持回路からのデータ読み出し時にオン状態となり、
それ以外の時にはオフ状態となる第2のスイッチ回路と
を備えている。
【0030】第2の発明は、第1の発明において、デー
タ保持回路へのデータ書き込みが終了した時点で、疑似
電源線を一定時間接地電圧に接続する第3のスイッチ回
路を設けている。
【0031】第3の発明は、半導体記憶装置において、
第1及び第2の相補的なビット線からなる複数のビット
線対と、前記複数のビット線対のそれぞれに対応して設
けられた疑似電源線と、前記ビット線対に交差して配置
された複数のワード線と、前記ビット線対と前記ワード
線の各交差箇所に設けられ、それぞれ相補的なデータを
保持する第1と第2のノードを有する複数のデータ保持
回路と、前記各疑似電源線と接地電圧との間に接続さ
れ、対応する前記データ保持回路へのデータ書き込み時
にオン状態となり、それ以外の時にはオフ状態となる複
数の第1のスイッチ回路と、前記各疑似電源線と電源電
圧との間に接続され、対応する前記データ保持回路から
のデータ読み出し時にオン状態となり、それ以外の時に
はオフ状態となる複数の第2のスイッチ回路とを備えて
いる。そして、各データ保持回路は、第1のビット線と
第1のノードとの間及び第2のビット線と第2のノード
との間にそれぞれ接続され、ワード線の電位で駆動され
る高閾値電圧の第1及び第2のトランジスタと、第1の
ビット線と第3のノードとの間及び第2のビット線と第
4のノードとの間にそれぞれ接続され、ワード線の電位
で駆動される低閾値電圧の第3及び第4のトランジスタ
と、第3のノードと疑似電源線との間に接続され、第2
のノード上のデータで駆動される第5のトランジスタ
と、第4のノードと疑似電源線との間に接続され、第1
のノード上のデータで駆動される第6のトランジスタと
を有している。
【0032】第4の発明は、第3の発明の半導体記憶装
置に、データ保持回路へのデータ書き込みが終了した時
点で、疑似電源線を一定時間接地電圧に接続する第3の
スイッチ回路を設けている。
【0033】第1〜第4の発明によれば、以上のように
半導体記憶装置を構成したので、次のような作用が行わ
れる。
【0034】データ書き込み時には、ワード線によって
第1〜第4のトランジスタがオンとなり、第5または第
6のトランジスタの一方がデータ保持回路の第1と第2
のノードに保持されたデータに応じてオンとなる。更
に、第2のスイッチ回路がオン状態となり、疑似電源線
が電源電圧に接続される。これにより、ビット線対に与
えられた書き込みデータが第1及び第2のトランジスタ
を介して第1及び第2のノードに与えられ、データ保持
回路に保持される。
【0035】データ読み出し時には、ワード線によって
第1〜第4のトランジスタがオンとなり、第5または第
6のトランジスタの一方がデータ保持回路の第1と第2
のノードに保持されたデータに応じてオンとなる。更
に、第1のスイッチ回路がオン状態となり、疑似電源線
が接地電圧に接続される。これにより、第5または第6
のトランジスタの内のオン状態の方に接続されたビット
線が急速に接地電圧となり、データ保持回路のデータが
ビット線対に出力される。
【0036】更に、第2及び第4の発明によれば、デー
タ書き込みが終了した時に、第3のスイッチ回路によっ
て疑似電源線が接地電圧に接続され、この疑似電源線の
電位がほぼ接地電圧となる。
【0037】第5の発明は、半導体記憶装置において、
ワード線と、第1及び第2のビット線を有し、ビット線
選択信号により選択されるビット線対と、前記ビット線
対に対応して設けられる疑似電源線と、制御信号に基づ
いて第1及び第2のノードへのデータの読み出し及び書
き込みを行うデータ保持回路と、前記第1のビット線と
前記第1のノードとの間に接続され、前記ワード線の電
位により駆動される第1の制御トランジスタと、前記第
2のビット線と前記第2のノードとの間に接続され、前
記ワード線の電位により駆動される第2の制御トランジ
スタと、前記疑似電源線に接続されると共に、前記第1
及び第2の制御トランジスタの閾値電圧よりも低い閾値
電圧で駆動され、かつ、前記データ保持回路からのデー
タ読み出し時に動作する読み出し補助回路と、前記疑似
電源線と接地電位との間に接続され、前記制御信号に基
づいて前記読み出し時にオン状態となり前記疑似電源線
を前記接地電位に接続する第1のスイッチ回路と、前記
疑似電源線と電源電位との間に接続され、前記制御信号
に基づいて前記書き込み時にオン状態となり前記疑似電
源線を電源電位に接続する第2のスイッチ回路とを備え
ている。
【0038】
【発明の実施の形態】
【0039】(第1の実施形態)
【0040】図1は、本発明の第1の実施形態を示すS
RAMの主要部の構成図であり、図2中の要素と共通の
要素には共通の符号が付されている。
【0041】このSRAMは、例えば、携帯端末等に使
用されるASIC等のキャッシュメモリとして使用され
るもので、平行に配置された複数のワード線WLi(但
し、i−1,2,…)を有している。ワード線WLiに
対して直交する方向には正相のビット線BLjと逆相の
ビット線/BLjからなるビット線対BLj,/BLj
(但し、j=1,2,…)が平行に配置されている。更
に、ビット線BLjに平行して、疑似電源線(例えば、
疑似グランド線)VGjが配置されている。
【0042】ワード線WLiとビット線対BLj,/B
Ljの交差箇所には、データ記憶用のメモリセル11
i,j が配置されている。各メモリセル11i,j は同一の
構成となっているので、ここではメモリセル111,1
ついて説明する。
【0043】メモリセル111,1 は、ノードN1,N2
上のデータを保持する高閾値電圧のインバータL1,L
2からなるフリップフロップFFを有している。そし
て、正相のビット線BL1とノードN1との間は、ワー
ド線WL1の電位で駆動される高閾値電圧(例えば、V
t=0.3V)のNチャネル型MOSトランジスタQ1
で接続され、逆相のビット線/BL1とノードN2との
間は、同じワード線WL1の電位で駆動される高閾値電
圧のNチャネル型MOSトランジスタQ2で接続されて
いる。
【0044】更にこのメモリセル111,1 は、ビット線
BL1,/BL1の放電を助長することで読み出し動作
を加速する加速回路(読み出し補助回路)ACを有して
いる。加速回路ACは、低閾値電圧(例えば、Vt=
0.15V)のNチャネル型MOSトランジスタQ3〜
Q6で構成され、トランジスタQ3,Q4は、それぞれ
ビット線BL1,/BL1に接続されてワード線WL1
の電位で駆動されるようになっている。また、トランジ
スタQ3,Q5及びトランジスタQ4,Q6はそれぞれ
直列に接続され、このトランジスタQ5,Q6の一端が
ビット線BL1と平行に配置された疑似グランド線VG
1に接続されている。そして、トランジスタQ5,Q6
は、それぞれノードN1,N2の電位で駆動されるよう
になっている。
【0045】疑似グランド線VG1の一端は、高閾値電
圧のNチャネル型MOSトランジスタ31を介して接
地電圧GNDに接続されている。トランジスタ31
は、読み出し制御信号/REと列選択信号/Yjの否
定的論理和をとるNOR回路32 の出力信号によって
オン/オフ制御されるようになっている。
【0046】一方、疑似グランド線VG1の他端は、高
閾値電圧のPチャネル型MOSトランジスタ33を介
して電源電圧VDD(例えば、1.2V)に接続されて
いる。トランジスタ33は、直列に接続されたインバ
ータ34,35を介して書き込み制御信号/WEによ
ってオン/オフ制御されるようになっている。
【0047】図3は、図1の動作を示す信号波形図であ
る。この図3では、図1の信号波形を実線で示すと共
に、従来の図2の信号波形を破線で併記している。以
下、この図3を参照しつつ、図1の動作を説明する。
【0048】このSRAMがアクセスされていない時、
読み出し制御信号/RE及び書き込み制御信号/WEは
共に“H”レベルで、トランジスタ31,33はい
ずれもオフ状態である。従って、疑似グランド線VG1
はフローティング状態となっている。また、ワード線W
L1は“L”レベルとなり、ビット線対BL1,/BL
1は、図示しないプリチャージ回路によって“H”レベ
ルにプリチャージされている。
【0049】まず、書き込み時の動作を説明する。
【0050】ここでは、メモリセル111,1 におけるフ
リップフロップFFのノードN1,N2に、それぞれ
“L”,“H”レベルが保持されているときに、これを
反転するデータ(即ち、ノードN1に“H”レベル、ノ
ードN2に“L”レベル)を書き込む場合について説明
する。読み出し制御信号/REは“H”レベルであるの
で、トランジスタ31はオフ状態である。また、ノー
ドN1,N2は、それぞれ“L”,“H”レベルである
ので、トランジスタQ5,Q6は、それぞれオン状態及
びオフ状態となっている。
【0051】ここで、ビット線対BL1,/BL1に書
き込み用のデータが伝達されると共に、書き込み制御信
号/WEが“L”レベルとなる。これによって、トラン
ジスタ33がオン状態となり、疑似グランド線VG1
は電源電圧VDDにプリチャージされる。更に、図示し
ないアドレス信号が解読されて、選択されたワード線W
L1が“H”レベルになると共に、列選択信号/Y1が
“L”レベルになる。ワード線WL1が“H”レベルに
なることにより、まず、低閾値電圧のトランジスタQ
3,Q4がオン状態となり、その後、高閾値電圧のトラ
ンジスタQ1,Q2がオン状態となる。
【0052】トランジスタQ3,Q4がオン状態となっ
たとき、トランジスタQ5,Q6はそれぞれオン状態及
びオフ状態となっているので、オン状態のトランジスタ
Q3,Q5によってビット線BL1と疑似グランド線V
G1との間が接続されるが、双方の電圧がほぼ電源電圧
VDDとなっているので、この間に電流は流れず、ビッ
ト線BL1の電圧変化は僅少である。
【0053】これに続いて、トランジスタQ1,Q2が
オン状態になると、ビット線BL1,/BL1がそれぞ
れノードN1,N2に接続され、このビット線対BL
1,/BL1上のデータが、フリップフロップFFに書
き込まれる。この時、ビット線BL1,/BL1の電圧
変化は少ないので、書き込み動作速度を低下させずに、
反転データの書き込みが行われる。
【0054】次に、読み出し動作を説明する。
【0055】ここでは、フリップフロップFFのノード
N1,N2に、それぞれ“H”,“L”レベルが保持さ
れているときの読み出しについて説明する。書き込み制
御信号/WEは“H”レベルであるので、トランジスタ
33はオフ状態である。また、ノードN1,N2は、
それぞれ“H”,“L”レベルであるので、トランジス
タQ5,Q6は、それぞれオフ状態及びオン状態となっ
ている。
【0056】ここで、読み出し制御信号/REが“L”
レベルになり、図示しないアドレス信号が解読されて、
選択されたワード線WL1が“H”レベルになると共
に、列選択信号/Y1が“L”レベルになる。これによ
って、トランジスタ31がオン状態となり、疑似グラ
ンド線VG1は接地電圧GNDに接続される。
【0057】ワード線WL1が“H”レベルになること
により、まず、低閾値電圧のトランジスタQ3,Q4が
オン状態となり、その後、高閾値電圧のトランジスタQ
1,Q2がオン状態となる。
【0058】トランジスタQ3,Q4がオン状態となっ
たとき、トランジスタQ5,Q6はそれぞれオフ状態及
びオン状態となっているので、オン状態のトランジスタ
Q3,Q6によってビット線/BL1と疑似グランド線
VG1との間が接続され、このビット線/BL1に
“L”レベルが出力される。これにより、フリップフロ
ップFFによるビット線駆動に加えて、電流駆動能力の
高い低閾値電圧のトランジスタQ3〜Q6でもビット線
駆動が行われ、読み出し動作が加速される。
【0059】以上のように、この第1の実施形態のSR
AMは、書き込み動作時に疑似グランド線VGjを電源
電圧VDDに接続するためのトランジスタ33jを有し
ている。これにより、読み出しの動作速度が速く、かつ
反転データの書き込みの動作速度が低下しない低電源電
圧で低消費電力のSRAMが得られるという利点があ
る。
【0060】(第2の実施形態)
【0061】図4は、本発明の第2の実施形態を示すS
RAMの主要部の構成図であり、図1中の要素と共通の
要素には共通の符号が付されている。
【0062】このSRAMは、図1中のインバータ3
4,35に代えて、書き込み制御信号/WEと列選択
信号/Yjの論理和をとるOR回路36を設けてお
り、このOR回路36の出力信号によってトランジス
タ33がオン/オフ制御されるようになっている。そ
の他の構成は、図1と同様である。
【0063】このSRAMでは、書き込み動作時に、図
示しないアドレス信号で選択されたj列の疑似グランド
線VGjだけが、電源電圧VDDに接続される。その他
の動作は、図1と同様である。これにより、書き込み動
作の対象外の疑似グランド線に対するプリチャージが無
くなり、図1のSRAMよりも更に低消費電力化が可能
になるという利点がある。
【0064】(第3の実施形態)
【0065】図5は、本発明の第3の実施形態を示すS
RAMの主要部の構成図であり、図4中の要素と共通の
要素には共通の符号が付されている。
【0066】このSRAMは、図4のSRAMにパルス
発生部40を設けると共に、このパルス発生部40から
出力されるパルス信号WRに従って、各疑似グランド線
VGjと接地電圧GNDとの間をオン/オフ制御する高
閾値電圧のNチャネル型MOSトランジスタ45を設
けた構成となっている。
【0067】パルス発生部40は、縦続接続されて反転
遅延回路を構成するインバータ41,42,43と、2
入力のAND(論理積)回路44とで構成されている。
インバータ41とAND回路44の第1の入力側には、
書き込み制御信号/WEが与えられ、インバータ43の
出力側がこのAND回路44の第2の入力側に接続され
ている。そして、AND回路44の出力側が、各トラン
ジスタ45のゲートに共通接続されている。このよう
な構成により、書き込み制御信号/WEが“L”レベル
から“H”レベルに変化した時に、インバータ41〜4
3による遅延時間に相当するパルス幅のパルス信号WR
が、ANDゲート44から出力されるようになってい
る。その他の構成は、図4と同様である。
【0068】図6は、図5の動作を示す信号波形図であ
る。以下、この図6を参照しつつ、図5の動作を説明す
る。
【0069】書き込み時に、書き込み制御信号/WEが
“H”レベルから“L”レベルに変化して、アドレス信
号によって選択されたメモリセル111,1 に、ビット線
対BL1,/BL1に伝達された書き込み用のデータが
書き込まれる動作は、第1の実施形態で説明したとおり
である。
【0070】データの書き込みが終了して、書き込み制
御信号/WEが“L”レベルから“H”レベルに変化す
ると、パルス発生部40から出力されるパルス信号WR
が、一定の時間だけ“H”レベルになる。これにより、
各トランジスタ45がオン状態となり、各疑似グラン
ド線VGjが接地電位GNDに接続される。その後、パ
ルス信号WRが“L”となって各トランジスタ45
オフ状態となり、各疑似グランド線VGjはフローティ
ング状態となるが、これらの各疑似グランド線VGjの
電位は、ほぼ接地電位GNDに保たれる。
【0071】次に、読み出し時に、読み出し制御信号/
REが“L”レベルになり、アドレス信号によって選択
されたワード線WL1が“H”レベルになると共に、列
選択信号/Y1が“L”レベルになる。これによって、
トランジスタ31がオン状態となり、疑似グランド線
VG1は接地電圧GNDに接続される。この時、疑似グ
ランド線VG1の電位は、予めパルス信号WRによって
ほぼ接地電圧GNDにされているので、直ちに接地電位
GNDとなる。その後の読み出し動作は、第1の実施形
態で説明したとおりである。
【0072】以上のように、この第3の実施形態のSR
AMは、書き込み動作終了時に、各疑似グランド線VG
jを一時的に接地電圧GNDに接続して、これらの疑似
グランド線VGjの電位を、ほぼ接地電圧GNDにする
ためのパルス発生部40を有している。これにより、第
2の実施形態の利点に加えて、読み出し動作の高速化が
可能になるという利点がある。
【0073】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
【0074】(a) 図1等において、疑似グランド線
VGjを電源電圧VDDや接地電圧GNDに接続するた
めの論理回路として、インバータ、OR回路及びNOR
回路を使用しているが、その他の論理回路を組み合わせ
ても良い。
【0075】(b) 図5中のパルス発生部40の回路
構成は、図示したものに限定されない。即ち、書き込み
動作が終了した時点で、各疑似グランド線VGjを一時
的に接地電位GNDに接続させるためのパルス信号WR
を発生することができる回路であれば良い。
【0076】
【発明の効果】
【0077】以上詳細に説明したように、第1の発明に
よれば、データ書き込み時に疑似電源線を電源電位に接
続する第2のスイッチ回路を有している。これにより、
書き込みの動作速度が低下しない低電源電圧で低消費電
力の半導体記憶装置を構成することができる。
【0078】第2の発明によれば、データ書き込みが終
了した時に、疑似電源線を接地電圧に接続する第3のス
イッチ回路を有している。これにより、第1の発明の効
果に加えて、データ読み出し速度を向上させことができ
る。
【0079】第3の発明によれば、データ書き込み時に
書き込み対象のビット線対に対応する疑似電源線だけ
を、電源電位に接続する第2のスイッチ回路を有してい
る。これにより、第1の発明よりも更に消費電力の低減
が可能になる。
【0080】第4の発明によれば、データ書き込みが終
了した時に、疑似電源線を接地電圧に接続する第3のス
イッチ回路を有している。これにより、第3の発明の効
果に加えて、データ読み出し速度を向上させことができ
る。
【0081】第5の発明によれば、制御信号に基づいて
読み出し時にオン状態となって疑似電源線を接地電位に
接続する第1のスイッチ回路と、該制御信号に基づいて
書き込み時にオン状態となって疑似電源線を電源電位に
接続する第2のスイッチ回路を有している。これによ
り、データの読み出し及び書き込み速度を向上させるこ
とができる。
【0082】第6の発明によれば、読み出し補助回路
を、低閾値電圧のトランジスタで構成しているので、低
電源電圧で低消費電力の半導体記憶装置を構成すること
ができる。
【0083】第7の発明によれば、トランジスタをすべ
て電界効果トランジスタで構成しているので、消費電力
を少なくすることができる。
【0084】第8及び第9の発明によれば、隣接するデ
ータ保持回路は1つの疑似電源線またはビット線対を共
有しているので、回路規模を小さくすることができる。
【0085】第10の発明によれば、データ保持回路へ
のデータ書き込みが終了した時点で、疑似電源線を一定
時間接地電位に接続する第3のスイッチ回路を有してい
る。これにより、次の読み出し動作の高速化が可能にな
る。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すSRAMの主要
部の構成図である。
【図2】従来のSRAMの構成図である。
【図3】図1の動作を示す信号波形図である。
【図4】本発明の第2の実施形態を示すSRAMの主要
部の構成図である。
【図5】本発明の第3の実施形態を示すSRAMの主要
部の構成図である。
【図6】図5の動作を示す信号波形図である。
【符号の説明】
11i,j メモリセル 31,33,45 トランジスタ 32 NOR回路 34,35 インバータ 36 OR回路 40 パルス発生部 BLj,/BLj ビット線 FF フリップフロップ L1,L2 インバータ N1,N2 ノード Q1〜Q6 トランジスタ VGj 疑似グランド線 WLi ワード線
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 11/412 G11C 11/413

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1及び第2の相補的なビット線からな
    るビット線対と、 前記ビット線対に対応して設けられた疑似電源線と、 前記ビット線対に交差して配置されたワード線と、 前記ビット線対と前記ワード線の交差箇所に設けられ、
    相補的なデータを保持する第1と第2のノードを有する
    データ保持回路と、 前記第1のビット線と前記第1のノードとの間及び前記
    第2のビット線と前記第2のノードとの間にそれぞれ接
    続され、前記ワード線の電位で駆動される高閾値電圧の
    第1及び第2のトランジスタと、 前記第1のビット線と第3のノードとの間及び前記第2
    のビット線と第4のノードとの間にそれぞれ接続され、
    前記ワード線の電位で駆動される低閾値電圧の第3及び
    第4のトランジスタと、 前記第3のノードと前記疑似電源線との間に接続され、
    前記第2のノード上のデータで駆動される低閾値電圧の
    第5のトランジスタと、 前記第4のノードと前記疑似電源線との間に接続され、
    前記第1のノード上のデータで駆動される低閾値電圧の
    第6のトランジスタと、 前記疑似電源線と接地電圧との間に接続され、前記デー
    タ保持回路からのデータ読み出し時にオン状態となり、
    それ以外の時にはオフ状態となる第1のスイッチ回路
    と、 前記疑似電源線と電源電圧との間に接続され、前記デー
    タ保持回路へのデータ書き込み時にオン状態となり、そ
    れ以外の時にはオフ状態となる第2のスイッチ回路と
    を、 備えたことを特徴とする半導体記憶装置。
  2. 【請求項2】 前記データ保持回路へのデータ書き込み
    が終了した時点で、前記疑似電源線を一定時間接地電圧
    に接続する第3のスイッチ回路を設けたことを特徴とす
    る請求項1記載の半導体記憶装置。
  3. 【請求項3】 第1及び第2の相補的なビット線からな
    る複数のビット線対と、 前記複数のビット線対のそれぞれに対応して設けられた
    疑似電源線と、 前記ビット線対に交差して配置された複数のワード線
    と、 前記ビット線対と前記ワード線の各交差箇所に設けら
    れ、それぞれ相補的なデータを保持する第1と第2のノ
    ードを有する複数のデータ保持回路と、 前記各疑似電源線と接地電圧との間に接続され、対応す
    る前記データ保持回路からのデータ読み出し時にオン状
    態となり、それ以外の時にはオフ状態となる複数の第1
    のスイッチ回路と、 前記各疑似電源線と電源電圧との間に接続され、対応す
    る前記データ保持回路へのデータ書き込み時にオン状態
    となり、それ以外の時にはオフ状態となる複数の第2の
    スイッチ回路とを備え、 前記各データ保持回路は、 前記第1のビット線と前記第1のノードとの間及び前記
    第2のビット線と前記第2のノードとの間にそれぞれ接
    続され、前記ワード線の電位で駆動される高閾値電圧の
    第1及び第2のトランジスタと、 前記第1のビット線と第3のノードとの間及び前記第2
    のビット線と第4のノードとの間にそれぞれ接続され、
    前記ワード線の電位で駆動される低閾値電圧の第3及び
    第4のトランジスタと、 前記第3のノードと前記疑似電源線との間に接続され、
    前記第2のノード上のデータで駆動される第5のトラン
    ジスタと、 前記第4のノードと前記疑似電源線との間に接続され、
    前記第1のノード上のデータで駆動される第6のトラン
    ジスタとを有する、 ことを特徴とする半導体記憶装置。
  4. 【請求項4】 前記データ保持回路へのデータ書き込み
    が終了した時点で、前記疑似電源線を一定時間接地電圧
    に接続する第3のスイッチ回路を設けたことを特徴とす
    る請求項3記載の半導体記憶装置。
  5. 【請求項5】 ワード線と、 第1及び第2のビット線を有し、ビット線選択信号によ
    り選択されるビット線対と、 前記ビット線対に対応して設けられる疑似電源線と、 制御信号に基づいて第1及び第2のノードへのデータの
    読み出し及び書き込みを行うデータ保持回路と、 前記第1のビット線と前記第1のノードとの間に接続さ
    れ、前記ワード線の電位により駆動される第1の制御ト
    ランジスタと、 前記第2のビット線と前記第2のノードとの間に接続さ
    れ、前記ワード線の電位により駆動される第2の制御ト
    ランジスタと、 前記疑似電源線に接続されると共に、前記第1及び第2
    の制御トランジスタの閾値電圧よりも低い閾値電圧で駆
    動され、かつ、前記データ保持回路からのデータ読み出
    し時に動作する読み出し補助回路と、 前記疑似電源線と接地電位との間に接続され、前記制御
    信号に基づいて前記読み出し時にオン状態となり前記疑
    似電源線を前記接地電位に接続する第1のスイッチ回路
    と、 前記疑似電源線と電源電位との間に接続され、前記制御
    信号に基づいて前記書き込み時にオン状態となり前記疑
    似電源線を電源電位に接続する第2のスイッチ回路と
    を、 備えたことを特徴とする半導体記憶装置。
  6. 【請求項6】 請求項5記載の半導体記憶装置におい
    て、 前記読み出し補助回路は、前記第1のビット線と第3の
    ノードとの間及び前記第2のビット線と第4のノードと
    の間にそれぞれ接続され、前記ワード線の電位により駆
    動される低閾値電圧の第3及び第4のトランジスタと、 前記第3のノードと前記疑似電源線との間に接続され、
    前記第2のノード上のデータにより駆動される低閾値電
    圧の第5のトランジスタと、 前記第4のノードと前記疑似電源線との間に接続され、
    前記第1のノード上のデータにより駆動される低閾値電
    圧の第6のトランジスタとから構成されることを特徴と
    する半導体記憶装置。
  7. 【請求項7】 請求項6記載の半導体記憶装置におい
    て、前記トランジスタはすべて電界効果トランジスタで
    構成されていることを特徴とする半導体記憶装置。
  8. 【請求項8】 請求項5記載の半導体記憶装置におい
    て、隣接する前記データ保持回路は1つの前記疑似電源
    線を共有していることを特徴とする半導体記憶装置。
  9. 【請求項9】 請求項5記載の半導体記憶装置におい
    て、隣接する前記データ保持回路は、更に1つの前記ビ
    ット線対を共有していることを特徴とする半導体記憶装
    置。
  10. 【請求項10】 前記データ保持回路へのデータ書き込
    みが終了した時点で、前記疑似電源線を一定時間接地電
    位に接続する第3のスイッチ回路を設けたことを特徴と
    する請求項5記載の半導体記憶装置。
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