JP2009300853A - Display device and method of driving the same, and electronic device - Google Patents
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Abstract
Description
本発明は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えた表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。 The present invention relates to a display device including a display unit having a light emitting element and a pixel circuit for each pixel, and a driving unit for driving the pixel circuit, and a driving method thereof. Moreover, this invention relates to the electronic device provided with the said display apparatus.
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機EL(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。 In recent years, in the field of display devices that perform image display, display devices that use current-driven optical elements, such as organic EL (electroluminescence) elements, whose light emission luminance changes according to the value of a flowing current are used as light emitting elements of pixels. Developed and commercialized.
有機EL素子は、液晶素子などと異なり自発光素子である。そのため、有機EL素子を用いた表示装置(有機EL表示装置)では、光源(バックライト)が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。 Unlike a liquid crystal element or the like, the organic EL element is a self-luminous element. Therefore, a display device (organic EL display device) using an organic EL element does not require a light source (backlight), and thus has higher image visibility and lower power consumption than a liquid crystal display device that requires a light source. And the response speed of the element is fast.
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子(一般にはTFT(Thin Film Transistor;薄膜トランジスタ))によって制御するものである。 In the organic EL display device, similarly to the liquid crystal display device, there are a simple (passive) matrix method and an active matrix method as its driving method. Although the former has a simple structure, there is a problem that it is difficult to realize a large-sized and high-definition display device. For this reason, active matrix systems are currently being actively developed. In this method, a current flowing through a light emitting element arranged for each pixel is controlled by an active element (typically a thin film transistor (TFT)) provided in a drive circuit provided for each light emitting element.
ところで、一般的に、有機EL素子の電流−電圧(I−V)特性は、時間の経過に従って劣化(経時劣化)する。有機EL素子を電流駆動する画素回路では、有機EL素子のI−V特性が経時変化すると、有機EL素子と、有機EL素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Vgsも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機EL素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。 By the way, in general, the current-voltage (IV) characteristics of the organic EL element deteriorate (deteriorate with time) as time elapses. In a pixel circuit that current-drives an organic EL element, when the IV characteristic of the organic EL element changes with time, the voltage division ratio between the organic EL element and the drive transistor connected in series to the organic EL element changes. The gate-source voltage V gs of the transistor also changes. As a result, since the current value flowing through the drive transistor changes, the current value flowing through the organic EL element also changes, and the light emission luminance also changes according to the current value.
また、駆動トランジスタの閾値電圧Vthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Vthや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機EL素子の発光輝度がばらつき、画面の一様性(ユニフォーミティ)が損なわれる。 In addition, the threshold voltage Vth and mobility μ of the driving transistor may change over time, and the threshold voltage Vth and mobility μ may vary from pixel circuit to pixel circuit due to variations in manufacturing processes. When the threshold voltage V th and the mobility μ of the driving transistor are different for each pixel circuit, the current value flowing through the driving transistor varies for each pixel circuit. Therefore, even if the same voltage is applied to the gate of the driving transistor, the organic EL The light emission luminance of the elements varies, and the uniformity of the screen is lost.
そこで、有機EL素子のI−V特性が経時変化したり、駆動トランジスタの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つようにするために、有機EL素子のI−V特性の変動に対する補償機能および駆動トランジスタの閾値電圧Vthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている(例えば、特許文献1参照)。 Therefore, even if the IV characteristic of the organic EL element changes with time, or the threshold voltage Vth or mobility μ of the driving transistor changes with time, the light emission luminance of the organic EL element is not affected by those effects. In order to keep the voltage constant, a display device incorporating a compensation function for variations in the IV characteristics of the organic EL element and a correction function for variations in the threshold voltage Vth and mobility μ of the drive transistor has been developed. (For example, refer to Patent Document 1).
図10は、特許文献1に記載の表示装置の概略構成を表したものである。図10に記載の表示装置100は、複数の画素120がマトリクス状に配置された表示部110と、各画素120を駆動する駆動部(水平駆動回路130、書き込み走査回路140および電源走査回路150)とを備えている。
FIG. 10 illustrates a schematic configuration of the display device described in Patent Document 1. A display device 100 illustrated in FIG. 10 includes a
各画素120は、赤色用の画素120R、緑色用の画素120Gおよび青色用の画素120Bからなる。各画素120R,120G,120Bは、図11に示したように、有機EL素子121(有機EL素子121R,121G,121B)およびそれに接続された画素回路122により構成されている。画素回路122は、サンプリング用のトランジスタTWS、保持容量Cs、駆動用のトランジスタTDrによって構成されたものであり、2Tr1Cの回路構成となっている。書き込み走査回路140から引き出されたゲート線WSLが行方向に延在して形成されており、トランジスタTWSのゲートに接続されている。電源走査回路150から引き出されたドレイン線DSLも行方向に延在して形成されており、トランジスタTDrのドレインに接続されている。また、水平駆動回路130から引き出された信号線DTLは列方向に延在して形成されており、トランジスタTWSのドレインに接続されている。トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Csの一端に接続されており、トランジスタTDrのソースと保持容量Csの他端とが有機EL素子121R,121G,121B(以下、有機EL素子121R等と略する。)のアノードに接続されている。有機EL素子121R等のカソードは、グラウンド線GNDに接続されている。
Each
図12は、図10に記載の表示装置100における各種波形の一例を表したものである。図12には、ゲート線WSLに2種類の電圧(Von、Voff(<Von))が、ドレイン線DSLに2種類の電圧(Vcc、Vini(<Vcc))が、信号線DTLに2種類の電圧(Vsig、Vofs(<Vsig))が印加されている様子が示されている。さらに、図12には、ゲート線WSL、ドレイン線DSLおよび信号線DTLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。 FIG. 12 shows an example of various waveforms in the display device 100 shown in FIG. In FIG. 12, two types of voltages (V on and V off (<V on )) are applied to the gate line WSL, and two types of voltages (V cc and V ini (<V cc )) are applied to the drain line DSL. A state in which two kinds of voltages (V sig , V ofs (<V sig )) are applied to the line DTL is shown. Further, FIG. 12 shows a state in which the gate voltage V g and the source voltage V s of the transistor T Dr change from moment to moment in response to voltage application to the gate line WSL, the drain line DSL, and the signal line DTL. ing.
(Vth補正準備期間)
まず、Vth補正の準備を行う。具体的には、電源走査回路150がドレイン線DSLの電圧をVccからViniに下げる(T1)。すると、ソース電圧VsがViniまで下がり、有機EL素子121等が消光する。このとき、保持容量Csを介したカップリングによりゲート電圧Vgも下がる。次に、信号線DTLの電圧がVofsとなっている間に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げる(T2)。すると、ゲート電圧VgがVofsまで下がる。
(Vth correction preparation period)
First, preparation for Vth correction is performed. Specifically, the power
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路150がドレイン線DSLの電圧をViniからVccに上げる(T3)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T4)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
(First Vth correction period)
Next, Vth is corrected. Specifically, while the voltage of the signal line DTL is V ofs , the power
(最初のVth補正休止期間)
Vth補正が休止している期間中は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、Vth補正が不十分である場合、すなわち、トランジスタTDrのゲート−ソース間の電位差VgsがトランジスタTDrの閾値電圧Vthよりも大きい場合には、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
(First Vth correction pause period)
During the period when the Vth correction is paused, the voltage of the signal line DTL is sampled in another row (pixel) different from the row (pixel) on which the previous Vth correction has been performed. Note that when the Vth correction is insufficient, i.e., the gate of the transistor T Dr - when the potential difference V gs between the source is larger than the threshold voltage V th of the transistor T Dr is also in Vth correction stop period, previously In the row (pixel) in which the Vth correction is performed, the current I ds flows between the drain and source of the transistor T Dr , the source voltage V s rises, and the gate voltage V g also increases due to coupling through the storage capacitor C s To rise.
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げ(T5)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。その結果、保持容量CsがVthに充電され、電位差VgsがVthとなる。その後、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T6)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、トランジスタTDrの閾値電圧Vthが画素回路122ごとにばらついた場合であっても、有機EL素子121等の発光輝度がばらつくのをなくすることができる。
(Second Vth correction period)
After the Vth correction pause period ends, Vth is corrected again. Specifically, when the voltage of the signal line DTL is V ofs and Vth correction is possible, the
(2回目のVth補正休止期間)
その後、Vth補正の休止期間中に、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える。
(Second Vth correction suspension period)
Thereafter, the
(書き込み・μ補正期間)
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げ(T7)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧がVsigとなる。このとき、有機EL素子121R等のアノードの電圧はこの段階ではまだ有機EL素子121R等の閾値電圧Velよりも小さく、有機EL素子121R等はカットオフしている。そのため、電流Idsは有機EL素子121R等の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔVだけ上昇し、やがて電位差VgsがVsig+Vth−ΔVとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタTDrの移動度μが大きい程、ΔVも大きくなるので、電位差Vgsを発光前にΔVだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
(Writing / μ correction period)
After the Vth correction pause period ends, writing and μ correction are performed. Specifically, while the voltage of the signal line DTL is V sig , the
(発光)
最後に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T8)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子121R等が所望の輝度で発光する。
(Light emission)
Finally, the
ところで、上述したVth補正準備期間では、トランジスタTDrの電位差VgsがVthを超えるようにするために、ソース電圧Vsをマイナスの電位にしている。そのため、有機EL素子121R等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比(発光期間/消光期間×100)によって異なるが、例えば、デューティ比が25%の場合には、一周期中の75%もの間、有機EL素子121R等に逆バイアスがかかり続けていることになる。 By the way, in the above-described Vth correction preparation period, the source voltage V s is set to a negative potential so that the potential difference V gs of the transistor T Dr exceeds V th . Therefore, reverse bias continues to be applied to the organic EL element 121R and the like throughout this period. The period during which the reverse bias continues to be applied varies depending on the duty ratio between the light emission period and the extinction period (light emission period / extinction period × 100). For example, when the duty ratio is 25%, the period is 75% of the cycle. In the meantime, the reverse bias is continuously applied to the organic EL element 121R and the like.
一般に、有機EL素子に逆バイアスをかけたときに絶縁破壊(滅点化)が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機EL素子121R等に逆バイアスをかけ続けた場合には、有機EL素子121R等が滅点化する可能性が高く、歩留りの低下を招きかねないという問題があった。 In general, the probability that dielectric breakdown (disappearance) occurs when a reverse bias is applied to an organic EL element increases as the magnitude of the reverse bias and the application time increase. Therefore, as described above, when the reverse bias is continuously applied to the organic EL element 121R or the like for a long time, there is a high possibility that the organic EL element 121R or the like will become a dark spot, which may lead to a decrease in yield. was there.
本発明はかかる問題点に鑑みてなされたものであり、その目的は、逆バイアスの印加時間を短縮することにより、滅点化の可能性を低減することの可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a display device capable of reducing the possibility of dark spots by reducing the application time of the reverse bias, and a driving method thereof, and To provide electronic equipment.
本発明の表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第1トランジスタと、第2トランジスタと、保持容量とが設けられている。駆動部には、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とが設けられている。第1トランジスタのゲートが第1配線を介して第1駆動部に接続されている。第1トランジスタのドレインまたはソースが第3配線を介して第3駆動部に接続されている。第1トランジスタのドレインおよびソースのうち第3駆動部に未接続の方が第2トランジスタのゲートおよび保持容量の一端に接続されている。第2トランジスタのドレインまたはソースが第2配線を介して第2駆動部に接続されている。第2トランジスタのドレインおよびソースのうち第2駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第4配線に接続されている。ここで、第1駆動部は、第1トランジスタのオン電圧よりも低い第1電圧と、第1トランジスタのオン電圧以上の第2電圧とを第1配線に出力可能となっている。第2駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、発光素子の閾値電圧と参照電圧との和以上の第5電圧とを第2配線に出力可能となっている。第3駆動部は、発光素子の閾値電圧よりも低い第6電圧と、映像信号に応じた大きさの第7電圧とを第3配線に出力可能となっている。そして、制御部は、第1駆動部、第2駆動部および第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力するようになっている。 The display device of the present invention includes a display unit having a light emitting element and a pixel circuit for each pixel, and a driving unit for driving the pixel circuit. The pixel circuit is provided with a first transistor, a second transistor, and a storage capacitor. The driving unit includes a first driving unit, a second driving unit, a third driving unit, a control unit, a first wiring, a second wiring, a third wiring, and a fourth voltage set to a reference voltage. Wiring is provided. The gate of the first transistor is connected to the first drive unit via the first wiring. The drain or source of the first transistor is connected to the third drive unit via the third wiring. Of the drain and source of the first transistor, the one not connected to the third drive unit is connected to the gate of the second transistor and one end of the storage capacitor. The drain or source of the second transistor is connected to the second drive unit via the second wiring. Of the drain and source of the second transistor, the one not connected to the second drive unit is connected to the other end of the storage capacitor and the anode of the light emitting element. The cathode of the light emitting element is connected to the fourth wiring. Here, the first drive unit can output a first voltage lower than the on-voltage of the first transistor and a second voltage equal to or higher than the on-voltage of the first transistor to the first wiring. The second driving unit has a third voltage and a fourth voltage (third voltage> fourth voltage) lower than the sum of the threshold voltage of the light emitting element and the reference voltage, and the sum of the threshold voltage of the light emitting element and the reference voltage or more. The fifth voltage can be output to the second wiring. The third drive unit can output a sixth voltage lower than the threshold voltage of the light emitting element and a seventh voltage having a magnitude corresponding to the video signal to the third wiring. The control unit outputs a control signal instructing the first drive unit, the second drive unit, and the third drive unit to sequentially execute the following steps (A) to (G). It has become.
(A)第2駆動部が第2配線の電圧を第5電圧から第3電圧に下げる消光ステップ
(B)第1配線の電圧が第2電圧となっており、かつ第3配線の電圧が第6電圧となっている時に、第2駆動部が第2配線の電圧を第3電圧から第4電圧に下げるVth補正準備ステップ
(C)第3配線の電圧が第6電圧となっている時に、第2駆動部が第2配線の電圧を第4電圧から第5電圧に上げたのち、第1駆動部が第1配線の電圧を第2電圧から第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、第1駆動部が第1配線の電圧を第1電圧にし続けると共に、第2駆動部が第2配線の電圧を第5電圧にし続ける最初のVth補正休止ステップ
(E)第2配線の電圧が第5電圧となっており、かつ第3配線の電圧が第6電圧となっている時に、第1駆動部が第1配線の電圧を第1電圧から第2電圧に上げたのち、第2電圧から第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、第1駆動部が第1配線の電圧を第1電圧にし続けると共に、第2駆動部が第2配線の電圧を第5電圧にし続ける2回目のVth補正休止ステップ
(G)第2配線の電圧が第5電圧となっており、かつ第3配線の電圧が第7電圧となっている時に、第1駆動部が第1配線の電圧を第1電圧から第2電圧に上げたのち、第2電圧から第1電圧に下げる書き込み・μ補正・発光ステップ
(A) The quenching step in which the second drive unit lowers the voltage of the second wiring from the fifth voltage to the third voltage. (B) The voltage of the first wiring is the second voltage, and the voltage of the third wiring is the first voltage. Vth correction preparation step (C) when the second driving unit lowers the voltage of the second wiring from the third voltage to the fourth voltage when the voltage of the third wiring is the sixth voltage. After the second driving unit increases the voltage of the second wiring from the fourth voltage to the fifth voltage, the first driving unit lowers the voltage of the first wiring from the second voltage to the first voltage. ) First Vth correction pause step (E) in which the first driving unit keeps the voltage of the first wiring at the first voltage and the second driving unit keeps the voltage of the second wiring at the fifth voltage for a predetermined period. When the voltage of the wiring is the fifth voltage and the voltage of the third wiring is the sixth voltage Second Vth correction step (F) in which the first driving unit raises the voltage of the first wiring from the first voltage to the second voltage and then drops from the second voltage to the first voltage. For a predetermined period, the first driving unit Second Vth correction pause step (G) in which the voltage of the second wiring becomes the fifth voltage while the voltage of the first wiring continues to be the first voltage and the second driving unit keeps the voltage of the second wiring to the fifth voltage. And the first driver raises the voltage of the first wiring from the first voltage to the second voltage, and then changes from the second voltage to the first voltage. Lower writing, μ correction, flash step
本発明の電子機器は、上記表示装置を備えたものである。 An electronic apparatus according to the present invention includes the display device.
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置の第1駆動部、第2駆動部および第3駆動部において上記の(A)〜(G)の各ステップを順次実行するものである。 According to the display device driving method of the present invention, the steps (A) to (G) are sequentially performed in the first drive unit, the second drive unit, and the third drive unit of the display device having the following configuration. Is.
上記駆動方法が用いられる表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第1トランジスタと、第2トランジスタと、保持容量とが設けられている。駆動部には、第1駆動部と、第2駆動部と、第3駆動部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とが設けられている。第1トランジスタのゲートが第1配線を介して第1駆動部に接続されている。第1トランジスタのドレインまたはソースが第3配線を介して第3駆動部に接続されている。第1トランジスタのドレインおよびソースのうち第3駆動部に未接続の方が第2トランジスタのゲートおよび保持容量の一端に接続されている。第2トランジスタのドレインまたはソースが第2配線を介して第2駆動部に接続されている。第2トランジスタのドレインおよびソースのうち第2駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第4配線に接続されている。ここで、第1駆動部は、第1トランジスタのオン電圧よりも低い第1電圧と、第1トランジスタのオン電圧以上の第2電圧とを第1配線に出力可能となっている。第2駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、発光素子の閾値電圧と参照電圧との和以上の第5電圧とを第2配線に出力可能となっている。第3駆動部は、発光素子の閾値電圧よりも低い第6電圧と、第6電圧よりも高く、かつ映像信号に応じた大きさの第7電圧とを第3配線に出力可能となっている。 A display device using the above driving method includes a display unit having a light emitting element and a pixel circuit for each pixel and a driving unit for driving the pixel circuit. The pixel circuit is provided with a first transistor, a second transistor, and a storage capacitor. The driving unit includes a first driving unit, a second driving unit, a third driving unit, a first wiring, a second wiring, a third wiring, and a fourth wiring set to a reference voltage. It has been. The gate of the first transistor is connected to the first drive unit via the first wiring. The drain or source of the first transistor is connected to the third drive unit via the third wiring. Of the drain and source of the first transistor, the one not connected to the third drive unit is connected to the gate of the second transistor and one end of the storage capacitor. The drain or source of the second transistor is connected to the second drive unit via the second wiring. Of the drain and source of the second transistor, the one not connected to the second drive unit is connected to the other end of the storage capacitor and the anode of the light emitting element. The cathode of the light emitting element is connected to the fourth wiring. Here, the first drive unit can output a first voltage lower than the on-voltage of the first transistor and a second voltage equal to or higher than the on-voltage of the first transistor to the first wiring. The second driving unit has a third voltage and a fourth voltage (third voltage> fourth voltage) lower than the sum of the threshold voltage of the light emitting element and the reference voltage, and the sum of the threshold voltage of the light emitting element and the reference voltage or more. The fifth voltage can be output to the second wiring. The third driving unit can output a sixth voltage lower than the threshold voltage of the light emitting element and a seventh voltage higher than the sixth voltage and having a magnitude corresponding to the video signal to the third wiring. .
本発明の表示装置およびその駆動方法ならびに電子機器では、消光ステップにおいて、第2配線の電圧が、第5電圧から、第4電圧よりも高い第3電圧に一旦下げられ、Vth補正準備ステップにおいて、Vth補正を開始する前に第3電圧から第4電圧に下げられる。 In the display device, the driving method thereof, and the electronic apparatus of the present invention, in the extinction step, the voltage of the second wiring is temporarily reduced from the fifth voltage to the third voltage higher than the fourth voltage, and in the Vth correction preparation step, Before starting the Vth correction, the voltage is lowered from the third voltage to the fourth voltage.
本発明の表示装置およびその駆動方法ならびに電子機器によれば、消光ステップにおいて、第2配線の電圧を、第5電圧から、第4電圧よりも高い第3電圧に一旦下げ、Vth補正準備ステップにおいて、Vth補正を開始する前に第3電圧から第4電圧に下げるようにしたので、Vth補正準備期間において、発光素子に逆バイアスが印加される時間を短縮することができる。これにより、滅点化の可能性を低減することができる。 According to the display device, the driving method thereof, and the electronic apparatus of the present invention, in the extinction step, the voltage of the second wiring is once lowered from the fifth voltage to the third voltage higher than the fourth voltage, and in the Vth correction preparation step. Since the third voltage is lowered to the fourth voltage before the Vth correction is started, the time during which the reverse bias is applied to the light emitting element in the Vth correction preparation period can be shortened. Thereby, the possibility of dark spots can be reduced.
以下、本発明の実施の形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図1は、本発明の一実施の形態に係る表示装置1の全体構成の一例を表したものである。この表示装置1は、例えば、ガラス,シリコン(Si)ウェハあるいは樹脂などよりなる基板(図示せず)上に、表示部10と、表示部10の周辺に形成された周辺回路部20(駆動部)とを備えている。
FIG. 1 shows an example of the entire configuration of a display device 1 according to an embodiment of the present invention. The display device 1 includes, for example, a
表示部10は、複数の画素11を表示部10の全面に渡ってマトリクス状に配置したものであり、外部から入力された映像信号20aに基づく画像をアクティブマトリクス駆動により表示するものである。各画素11は、赤色用の画素11Rと、緑色用の画素11Gと、青色用の画素11Bとを含んでいる。
The
図2は、画素11R,11G,11Bの内部構成の一例を表したものである。画素11R,11G,11B内には、図2に示したように、有機EL素子12R,12G,12B(発光素子)と、画素回路13とが設けられている。
FIG. 2 illustrates an example of the internal configuration of the
有機EL素子12R,12G,12B(以下、有機EL素子12R等と称する。)は、例えば、図示しないが、陽極(アノード)、有機層および陰極(カソード)が積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。 The organic EL elements 12R, 12G, and 12B (hereinafter referred to as organic EL elements 12R and the like) have, for example, a configuration in which an anode (anode), an organic layer, and a cathode (cathode) are stacked, although not shown. . The organic layer is, for example, sequentially from the anode side, a hole injection layer that increases hole injection efficiency, a hole transport layer that increases hole transport efficiency to the light emitting layer, and light emission by recombination of electrons and holes. Has a stacked structure in which a light-emitting layer that generates light and an electron-transporting layer that increases the efficiency of electron transport to the light-emitting layer are stacked.
画素回路13は、サンプリング用のトランジスタTWS(第1トランジスタ)、保持容量Cs、駆動用のトランジスタTDr(第2トランジスタ)によって構成されたものであり、2Tr1Cの回路構成となっている。トランジスタTWS,TDrは、例えば、nチャネルMOS型の薄膜トランジスタ(TFT(Thin Film Transistor))により形成されている。 The pixel circuit 13 includes a sampling transistor T WS (first transistor), a storage capacitor C s , and a driving transistor T Dr (second transistor), and has a circuit configuration of 2Tr1C. The transistors T WS and T Dr are formed by, for example, n-channel MOS type thin film transistors (TFTs).
周辺回路部20は、タイミング制御回路21(制御部)と、水平駆動回路22(第3駆動部)と、書き込み走査回路23(第1駆動部)と、電源走査回路24(第2駆動部)とを有している。タイミング制御回路21は、表示信号生成回路21Aと、表示信号保持制御回路21Bとを含んでいる。また、周辺回路部20には、ゲート線WSL(第1配線)と、ドレイン線DSL(第2配線)と、信号線DTL(第3配線)と、グラウンド線GND(第4配線)とが設けられている。なお、グラウンド線は、グラウンドに接続されており、グラウンド電圧(参照電圧)に設定される。
The
表示信号生成回路21Aは、外部から入力された映像信号20aに基づいて、例えば1画面ごと(1フィールドの表示ごと)に表示部10に表示するための表示信号21aを生成するものである。
The display
表示信号保持制御回路21Bは、表示信号生成回路21Aから出力された表示信号21aを1画面ごと(1フィールドの表示ごと)に、例えばSRAM(Static Random Access Memory)などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路21Bはまた、各画素11を駆動する水平駆動回路22、書き込み走査回路23および電源走査回路24が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路21Bは、書き込み走査回路23に対しては制御信号21bを、電源走査回路24に対しては制御信号21cを、水平駆動回路22に対しては制御信号21dをそれぞれ出力するようになっている。
The display signal holding
水平駆動回路22は、表示信号保持制御回路21Bから出力された制御信号21dに応じて、2種類の電圧(Vofs(第6電圧)、Vsig(第7電圧))を出力可能となっている。具体的には、水平駆動回路22は、表示部10の各画素11に接続された信号線DTLを介して、書き込み走査回路23により選択された画素11へ2種類の電圧(Vofs、Vsig)を供給するようになっている。
The
ここで、電圧Vofsは、有機EL素子12R等の閾値電圧Velよりも低い電圧値となっている。また、電圧Vsigは、映像信号20aに対応する電圧値であって、かつ電圧Vofsよりも高い電圧値となっている。 Here, the voltage V ofs has a voltage value lower than the threshold voltage V el of the organic EL element 12R or the like. The voltage V sig is a voltage value corresponding to the video signal 20a and is higher than the voltage V ofs .
書き込み走査回路23は、表示信号保持制御回路21Bから出力された制御信号21bに応じて、2種類の電圧(Von(第2電圧)、Voff(第1電圧))を出力可能となっている。具体的には、書き込み走査回路23は、表示部10の各画素11に接続されたゲート線WSLを介して、駆動対象の画素11へ3種類の電圧(Von、Voff)を供給し、サンプリング用のトランジスタTWSを制御するようになっている。
The writing
ここで、Vonは、トランジスタTWSのオン電圧以上の値となっている。Vonは、後述の「最初のVth補正期間」や「書き込み・μ補正期間」などに書き込み走査回路23から出力される電圧値である。Voffは、トランジスタTWSのオン電圧よりも低い値となっており、かつ、Vonよりも低い値となっている。Voffは、後述の「Vth補正休止期間」や「発光期間」などに書き込み走査回路23から出力される電圧値である。
Here, V on has a value equal to or higher than the on-voltage of the transistor TWS . V on is a voltage value output from the
電源走査回路24は、表示信号保持制御回路21Bから出力された制御信号21cに応じて、2種類の電圧(Vini1(第3電圧)、Vini2(第4電圧)、Vcc(第5電圧))を出力可能となっている。具体的には、電源走査回路24は、表示部10の各画素11に接続されたドレイン線DSLを介して、駆動対象の画素11へ2種類の電圧(Vini1、Vini2、Vcc)を供給し、有機EL素子12R等の発光および消光を制御するようになっている。
The power
ここで、Vini1,Vini2は、有機EL素子12R等の閾値電圧Velと、有機EL素子12R等のカソードの電圧Vcaとを足し合わせた電圧(Vel+Vca)よりも低い電圧値であり、Vini1は、Vini2よりも高い値となっている。また、Vccは、電圧(Vel+Vca)以上の電圧値である。 Here, V INI1, V ini2 has a threshold voltage V el such as an organic EL element 12R, a voltage value lower than the cathode voltage V ca and the sum combined voltage such as an organic EL element 12R (V el + V ca) Vini1 is higher than Vini2 . V cc is a voltage value equal to or higher than the voltage (V el + V ca ).
次に、図2を参照して、各構成要素の接続関係について説明する。書き込み走査回路23から引き出されたゲート線WSLは、行方向に延在して形成されており、トランジスタTWSのゲートに接続されている。電源走査回路24から引き出されたドレイン線DSLも行方向に延在して形成されており、トランジスタTDrのドレインに接続されている。また、水平駆動回路22から引き出された信号線DTLは列方向に延在して形成されており、トランジスタTWSのドレインに接続されている。トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Csの一端に接続されており、トランジスタTDrのソースと保持容量Csの他端とが有機EL素子12R等のアノードに接続されている。有機EL素子12R等のカソードは、グラウンド線GNDに接続されている。
Next, with reference to FIG. 2, the connection relationship of each component is demonstrated. The gate line WSL led out from the
次に、本実施の形態の表示装置1の動作(消光から発光までの動作)について説明する。本実施の形態では、有機EL素子12R等のI−V特性が経時変化したり、トランジスタTDrの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子12R等の発光輝度を一定に保つようにするために、有機EL素子12R等のI−V特性の変動に対する補償動作およびトランジスタTDrの閾値電圧Vthや移動度μの変動に対する補正動作を組み込んでいる。 Next, the operation (operation from quenching to light emission) of the display device 1 of the present embodiment will be described. In the present embodiment, or the I-V characteristic changes over time, such as an organic EL element 12R, also the threshold voltage V th and the mobility μ of the transistor T Dr is or change over time, without receiving their effects In order to keep the light emission luminance of the organic EL element 12R and the like constant, the compensation operation for the variation of the IV characteristics of the organic EL element 12R and the like, and the variation of the threshold voltage Vth and mobility μ of the transistor T Dr A correction operation is incorporated.
図3は、表示装置1における各種波形の一例を表したものである。図3には、ゲート線WSLに2種類の電圧(Von、Voff)が、ドレイン線DSLに3種類の電圧(Vcc、Vini1、Vini2)が、信号線DTLに2種類の電圧(Vsig、Vofs)が印加されている様子が示されている。さらに、図3には、ゲート線WSL、ドレイン線DSLおよび信号線DTLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。 FIG. 3 shows an example of various waveforms in the display device 1. In FIG. 3, two types of voltages (V on , V off ) are applied to the gate line WSL, three types of voltages (V cc , V ini1 , V ini 2 ) are applied to the drain line DSL, and two types of voltages are applied to the signal line DTL. A state in which (V sig , V ofs ) is applied is shown. Further, FIG. 3 shows how the gate voltage V g and the source voltage V s of the transistor T Dr change from moment to moment in response to voltage application to the gate line WSL, the drain line DSL, and the signal line DTL. ing.
(Vth補正準備期間)
まず、Vth補正の準備を行う。具体的には、ゲート線WSLの電圧がVoffとなっており、信号線DTLの電圧がVofsとなっており、ドレイン線DSLの電圧がVccとなっている時(つまり有機EL素子12R等が発光している時)に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVccからVini1に下げる(T1)。すると、ソース電圧VsがVini1まで下がり、有機EL素子12R等が消光する。このとき、保持容量Csを介したカップリングによりゲート電圧Vgも下がる。次に、ドレイン線DSLの電圧がViniとなっており、かつ信号線DTLの電圧がVofsとなっている間に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げる(T2)。すると、ゲート電圧VgがVofsまで下がる。このとき、ゲート電圧Vgとソース電圧Vsとの電位差Vgs(=Vofs−Vini1)がトランジスタTDrの閾値電圧Vthよりも小さくなっていてもよいし、それと等しいか、またはそれよりも大きくなっていてもよい。
(Vth correction preparation period)
First, preparation for Vth correction is performed. Specifically, when the voltage of the gate line WSL is V off , the voltage of the signal line DTL is V ofs, and the voltage of the drain line DSL is V cc (that is, the organic EL element 12R). The power
続いて、ゲート線WSLの電圧がVonとなっており、かつ信号線DTLの電圧がVofsとなっている時に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVini1からVini2に下げる(T3)。すると、ソース電圧VsがVini2まで下がる。このとき、ゲート電圧Vgとソース電圧Vsとの電位差Vgs(=Vofs−Vin2)がトランジスタTDrの閾値電圧Vthよりも大きくなるように、電源走査回路24および水平駆動回路22では、ドレイン線DSLおよび信号線DTLへの印加電圧(Vini2、Vofs)が設定されている。
Subsequently, when the voltage of the gate line WSL is V on and the voltage of the signal line DTL is V ofs , the power
このように、本実施の形態では、先のVth補正準備期間において、ドレイン線DSLの電圧が段階的に下げられている。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間が短くなっている。ただし、ドレイン線DSLの電圧をVini2に下げるタイミングが後述のVth補正の開始にあまりに近づき過ぎると、ソース電圧VsがVini2まで下がりきらないうちにVth補正が始まってしまう。従って、Vth補正の開始時までにソース電圧VsがVini2まで確実に下がる程度にVth補正の開始時から離れたタイミング(例えば、図3に示したように1H手前)で、ドレイン線DSLの電圧をVini2に下げることが好ましい。 Thus, in the present embodiment, the voltage of the drain line DSL is lowered stepwise in the previous Vth correction preparation period. Thus, as compared with the case where the voltage of the drain line DSL lowered suddenly to V ini2, period the source voltage V s is in the V ini2 is shortened. However, if the timing to lower the voltage of the drain line DSL to V ini2 too too close to the start of the Vth correction which will be described later, will the start of the Vth correction within the source voltage V s is not completely lowered to V ini2. Therefore, the drain line DSL has a timing that is far from the start of the Vth correction (for example, 1H before as shown in FIG. 3) so that the source voltage V s is surely lowered to V ini2 by the start of the Vth correction. It is preferable to reduce the voltage to Vini2 .
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVini2からVccに上げる(T4)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、水平駆動回路22が制御信号21dに応じて信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVonからVoffに下げる(T5)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
(First Vth correction period)
Next, Vth is corrected. Specifically, while the voltage of the signal line DTL is V ofs , the power
(最初のVth補正休止期間)
Vth補正が休止している期間中(すなわち、ゲート線WSLの電圧がVoffとなっており、かつドレイン線DSLの電圧がVccとなっている間)は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。具体的には、水平駆動回路22が、Vth補正が休止している期間中に、信号線DTLの電圧をVofsからVsigに切り替えたのち、VsigからVofsに切り替える動作を行い、書き込み走査回路23が、信号線DTLの電圧がVsigとなっている間に、先のVth補正を行った行(画素)とは異なる他の行(画素)に接続されたゲート線WSLの電圧をVoffからVonに上げたのち、VonからVoffに切り替える。従って、水平駆動回路22は、ある行(画素)においてVth補正を実行するために1周期(図中の1Hで示された期間)の前半に信号線DTLの電圧をVofsとし、他の行(画素)においてサンプリングを行うために1周期の後半に信号線DTLの電圧をVsigとする動作を実行する。
(First Vth correction pause period)
During the period when the Vth correction is paused (that is, while the voltage of the gate line WSL is V off and the voltage of the drain line DSL is V cc ), the row in which the previous Vth correction is performed. In another row (pixel) different from (pixel), the voltage of the signal line DTL is sampled. Specifically, the
なお、Vth補正が不十分である場合、すなわち、トランジスタTDrのゲート−ソース間の電位差VgsがトランジスタTDrの閾値電圧Vthよりも大きい場合には、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。 Note that when the Vth correction is insufficient, i.e., the gate of the transistor T Dr - when the potential difference V gs between the source is larger than the threshold voltage V th of the transistor T Dr is also in Vth correction stop period, previously In the row (pixel) subjected to the Vth correction, the current I ds flows between the drain and source of the transistor T Dr , the source voltage V s rises, and the gate voltage V g also rises due to the coupling through the storage capacitor Cs. To do.
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、ドレイン線DSLの電圧がVccとなっており、かつ信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げ(T6)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。これにより、ゲート電圧VgがVofsとなり、ソース電圧Vsが上昇し、その結果、保持容量CsがVthに充電され、電位差VgsがVthとなる。その後、水平駆動回路22が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路23がゲート線WSLの電圧をVonからVoffに下げる(T7)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、トランジスタTDrの閾値電圧Vthが画素回路13ごとにばらついた場合であっても、有機EL素子12R等の発光輝度がばらつくのをなくすることができる。
(Second Vth correction period)
After the Vth correction pause period ends, Vth is corrected again. Specifically, when the voltage of the drain line DSL is V cc and the voltage of the signal line DTL is V ofs and Vth correction is possible, the
(2回目のVth補正休止期間)
その後、Vth補正の休止期間中(すなわち、ゲート線WSLの電圧がVoffとなっており、かつドレイン線DSLの電圧がVccとなっている間)に、水平駆動回路22が制御信号21dに応じて信号線DTLの電圧をVofsからVsigに切り替える。
(Second Vth correction suspension period)
After that, during the Vth correction pause period (that is, while the voltage of the gate line WSL is V off and the voltage of the drain line DSL is V cc ), the
(書き込み・μ補正期間)
2回目のVth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げ(T8)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧が信号線DTLの電圧Vsigとなる。このとき、有機EL素子12R等のアノードの電圧はこの段階ではまだ有機EL素子12R等の閾値電圧Velよりも小さく、有機EL素子12R等はカットオフしている。そのため、電流Idsは有機EL素子12R等の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔV3だけ上昇し、やがて電位差VgsがVsig+Vth−ΔV3となる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタTDrの移動度μが大きい程、ΔV3も大きくなるので、電位差Vgsを発光前にΔV3だけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
(Writing / μ correction period)
After the second Vth correction pause period, writing and μ correction are performed. Specifically, while the voltage of the signal line DTL is V sig , the
(発光)
最後に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVonからVoffに下げる(T9)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子12R等に閾値電圧Vel以上の電圧が印加され、有機EL素子12R等が所望の輝度で発光する。
(Light emission)
Finally, the
本実施の形態の表示装置1では、上記のようにして、各画素11において画素回路13がオンオフ制御され、各画素11の有機EL素子12R等に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部10において画像が表示される。
In the display device 1 of the present embodiment, as described above, the pixel circuit 13 is controlled to be turned on / off in each pixel 11, and a driving current is injected into the organic EL element 12 </ b> R of each pixel 11. Light emission occurs due to recombination with electrons. This light is multiple-reflected between the anode and the cathode, passes through the cathode, etc., and is extracted outside. As a result, an image is displayed on the
ところで、従来の表示装置100では、図12に示したように、Vth補正準備期間において、トランジスタTDrの電位差VgsがVthを超えるようにするために、ソース電圧Vsをマイナスの電位にしている。そのため、有機EL素子121R等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比(発光期間/消光期間×100)によって異なるが、例えば、デューティ比が25%の場合には、一周期中の75%もの間、有機EL素子121R等に逆バイアスがかかり続けていることになる。 Incidentally, in the conventional display device 100, as shown in FIG. 12, the source voltage V s is set to a negative potential in order to make the potential difference V gs of the transistor T Dr exceed V th in the Vth correction preparation period. ing. Therefore, reverse bias continues to be applied to the organic EL element 121R and the like throughout this period. The period during which the reverse bias continues to be applied varies depending on the duty ratio between the light emission period and the extinction period (light emission period / extinction period × 100). For example, when the duty ratio is 25%, the period is 75% of the cycle. In the meantime, the reverse bias is continuously applied to the organic EL element 121R and the like.
一般に、有機EL素子に逆バイアスをかけたときに絶縁破壊(滅点化)が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機EL素子121R等に逆バイアスをかけ続けた場合には、有機EL素子121R等が滅点化する可能性が高く、歩留りの低下を招きかねない。 In general, the probability that dielectric breakdown (disappearance) occurs when a reverse bias is applied to an organic EL element increases as the magnitude of the reverse bias and the application time increase. Therefore, as described above, when the reverse bias is continuously applied to the organic EL element 121R or the like for a long time, the organic EL element 121R or the like is highly likely to be a dark spot, and the yield may be reduced.
一方、本実施の形態では、Vth補正準備期間において、ドレイン線DSLの電圧が段階的に下げられている。具体的には、ドレイン線DSLの電圧が、Vccから、Vini2よりも高いVini1に一旦下げられ、Vth補正を開始する前にVini1からVini2に下げられている。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間を短くすることができる。その結果、Vth補正準備期間において、有機EL素子12R等に大きな逆バイアスが印加される時間を短縮することができるので、滅点化の可能性を低減することができる。ここで、Vini1をグラウンド線GNDの電圧とほぼ等しい電圧とした場合には、Vth補正準備期間において、有機EL素子12R等に逆バイアスが印加される時間を短縮することができるので、滅点化の可能性をほとんどなくすることができる。 On the other hand, in the present embodiment, the voltage of the drain line DSL is lowered stepwise in the Vth correction preparation period. Specifically, the voltage of the drain line DSL, the V cc, lowered temporarily to a higher V INI1 than V ini2, has been lowered from V INI1 the V ini2 before starting the Vth correction. Thus, as compared with the case where the voltage of the drain line DSL lowered suddenly to V ini2, can be the source voltage V s is to shorten the period during which a V ini2. As a result, in the Vth correction preparation period, the time during which a large reverse bias is applied to the organic EL element 12R and the like can be shortened, so that the possibility of dark spots can be reduced. Here, when Vini1 is set to a voltage substantially equal to the voltage of the ground line GND, the time during which the reverse bias is applied to the organic EL element 12R or the like can be shortened in the Vth correction preparation period. The possibility of conversion can be almost eliminated.
また、有機EL素子12R等に逆バイアスが印加される時間を短縮することにより、有機EL素子12R等の素子特性が経時劣化するのを低減することができ、有機EL素子12R等の駆動信頼性が向上する。また、1フィールド内において逆バイアス電圧を適正な大きさで適正な時間だけ印加した方がよい場合には、本実施の形態にかかる駆動タイミングを適用することにより、有機EL素子12R等に対して所望の大きさの電圧を所望の時間だけ印加することが可能となる。 In addition, by shortening the time during which the reverse bias is applied to the organic EL element 12R and the like, it is possible to reduce deterioration of element characteristics of the organic EL element 12R and the like over time, and driving reliability of the organic EL element 12R and the like. Will improve. Further, when it is better to apply a reverse bias voltage with an appropriate magnitude and an appropriate time within one field, the drive timing according to the present embodiment is applied to the organic EL element 12R and the like. A voltage having a desired magnitude can be applied for a desired time.
(モジュールおよび適用例)
以下、上記実施の形態で説明した表示装置1の適用例について説明する。上記実施の形態の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
(Modules and application examples)
Hereinafter, application examples of the display device 1 described in the above embodiment will be described. The display device 1 according to the above embodiment is a television device, a digital camera, a notebook personal computer, a mobile terminal device such as a mobile phone, or a video camera, such as an externally input video signal or an internally generated video signal. The present invention can be applied to display devices for electronic devices in various fields that display images or videos.
(モジュール)
上記実施の形態の表示装置1は、例えば、図4に示したようなモジュールとして、後述する適用例1〜5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板2の一辺に、表示部10を封止する部材(図示せず)から露出した領域210を設け、この露出した領域210に、タイミング制御回路21、水平駆動回路22、書き込み走査回路23および電源走査回路24の配線を延長して外部接続端子(図示せず)を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。
(module)
The display device 1 according to the above-described embodiment is incorporated into various electronic devices such as application examples 1 to 5 described later, for example, as a module illustrated in FIG. In this module, for example, an
(適用例1)
図5は、上記実施の形態の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上記実施の形態に係る表示装置1により構成されている。
(Application example 1)
FIG. 5 illustrates an appearance of a television device to which the display device 1 of the above embodiment is applied. The television apparatus has, for example, a video display screen unit 300 including a front panel 310 and a filter glass 320, and the video display screen unit 300 is configured by the display device 1 according to the above embodiment. .
(適用例2)
図6は、上記実施の形態の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上記実施の形態に係る表示装置1により構成されている。
(Application example 2)
FIG. 6 shows the appearance of a digital camera to which the display device 1 of the above embodiment is applied. The digital camera includes, for example, a flash light emitting unit 410, a display unit 420, a menu switch 430, and a
(適用例3)
図7は、上記実施の形態の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、その表示部530は、上記実施の形態に係る表示装置1により構成されている。
(Application example 3)
FIG. 7 shows the appearance of a notebook personal computer to which the display device 1 of the above embodiment is applied. The notebook personal computer has, for example, a main body 510, a keyboard 520 for inputting characters and the like, and a display unit 530 for displaying an image. The display unit 530 is a display device according to the above embodiment. 1.
(適用例4)
図8は、上記実施の形態の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上記実施の形態に係る表示装置1により構成されている。
(Application example 4)
FIG. 8 shows the appearance of a video camera to which the display device 1 of the above embodiment is applied. This video camera has, for example, a main body 610, a
(適用例5)
図9は、上記実施の形態の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態に係る表示装置1により構成されている。
(Application example 5)
FIG. 9 shows an appearance of a mobile phone to which the display device 1 of the above embodiment is applied. For example, this mobile phone is obtained by connecting an
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。 While the present invention has been described with the embodiment and application examples, the present invention is not limited to the above-described embodiment and the like, and various modifications can be made.
例えば、上記実施の形態等では、表示装置1がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路13の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路13に追加してもよい。その場合、画素回路13の変更に応じて、上述した水平駆動回路22、書き込み走査回路23、電源走査回路24のほかに、必要な駆動回路を追加してもよい。
For example, in the above-described embodiment, the case where the display device 1 is an active matrix type has been described. However, the configuration of the pixel circuit 13 for driving the active matrix is not limited to that described in the above-described embodiment, and is necessary. Depending on the case, a capacitor or a transistor may be added to the pixel circuit 13. In that case, a necessary drive circuit may be added in addition to the above-described
また、上記実施の形態等では、水平駆動回路22、書き込み走査回路23および電源走査回路24の駆動を信号保持制御回路21Bが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路22、書き込み走査回路23および電源走査回路24の制御は、ハードウェア(回路)で行われていてもよいし、ソフトウェア(プログラム)で行われていてもよい。
In the above embodiment and the like, the signal holding
1…表示装置、10…表示部、11,11R,11G,11B…画素、12R,12G,12B…有機EL素子、13…画素回路、20…周辺回路部、21…タイミング制御回路、21A…表示信号生成回路、21B…表示信号保持制御回路、22…水平駆動回路、23…書き込み走査回路、24…電源走査回路、Cs…保持容量、DSL…ドレイン線、DTL…信号線、Ids…電流、TDr,TWS…トランジスタ、Vg…ゲート電圧、Vgs…電位差、Vs…ソース電圧、Vth…閾値電圧、WSL…ゲート線。 DESCRIPTION OF SYMBOLS 1 ... Display apparatus, 10 ... Display part, 11, 11R, 11G, 11B ... Pixel, 12R, 12G, 12B ... Organic EL element, 13 ... Pixel circuit, 20 ... Peripheral circuit part, 21 ... Timing control circuit, 21A ... Display signal generating circuit, 21B ... display signal retention control circuit, 22 ... horizontal drive circuit, 23 ... writing scanning circuit, 24 ... power scanning circuit, C s ... holding capacity, DSL ... drain line, DTL ... signal line, I ds ... current , T Dr , T WS ... transistor, V g ... gate voltage, V gs ... potential difference, V s ... source voltage, V th ... threshold voltage, WSL ... gate line.
Claims (4)
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能であり、
前記制御部は、前記第1駆動部、前記第2駆動部および前記第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力する表示装置。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ A display unit having a light emitting element and a pixel circuit for each pixel;
A drive unit for driving the pixel circuit based on a video signal,
The pixel circuit includes a first transistor, a second transistor, and a storage capacitor.
The driving unit is set to a first driving unit, a second driving unit, a third driving unit, a control unit, a first wiring, a second wiring, a third wiring, and a reference voltage. Wiring and
A gate of the first transistor is connected to the first driver through the first wiring;
A drain or a source of the first transistor is connected to the third driver through the third wiring;
Of the drain and source of the first transistor, the one not connected to the third driver is connected to the gate of the second transistor and one end of the storage capacitor,
A drain or a source of the second transistor is connected to the second driver through the second wiring;
Of the drain and source of the second transistor, the one not connected to the second drive unit is connected to the other end of the storage capacitor and the anode of the light emitting element,
A cathode of the light emitting element is connected to the fourth wiring;
The first driver can output a first voltage lower than an on-voltage of the first transistor and a second voltage equal to or higher than an on-voltage of the first transistor to the first wiring.
The second driving unit includes a third voltage and a fourth voltage (third voltage> fourth voltage) lower than a sum of a threshold voltage of the light emitting element and the reference voltage, a threshold voltage of the light emitting element, and the reference. A fifth voltage equal to or higher than the sum of the voltages can be output to the second wiring;
The third driving unit can output a sixth voltage lower than a threshold voltage of the light emitting element and a seventh voltage having a magnitude corresponding to the video signal to the third wiring.
The control unit outputs a control signal instructing the first driving unit, the second driving unit, and the third driving unit to sequentially execute the following steps (A) to (G). Display device.
(A) a quenching step in which the second driving unit lowers the voltage of the second wiring from the fifth voltage to the third voltage; (B) the voltage of the first wiring is the second voltage; and Vth correction preparation step (C) in which the second driver lowers the voltage of the second wiring from the third voltage to the fourth voltage when the voltage of the third wiring is the sixth voltage (C) When the wiring voltage is the sixth voltage, the second driving unit raises the voltage of the second wiring from the fourth voltage to the fifth voltage, and then the first driving unit performs the first voltage. First Vth correction step (D) for lowering the voltage of the wiring from the second voltage to the first voltage. For a predetermined period, the first driver keeps the voltage of the first wiring at the first voltage, and First, the second driving unit keeps the voltage of the second wiring at the fifth voltage Vth correction pause step (E) When the voltage of the second wiring is the fifth voltage and the voltage of the third wiring is the sixth voltage, the first driving unit A second Vth correction step (F) in which the voltage of the wiring is raised from the first voltage to the second voltage and then lowered from the second voltage to the first voltage. A second Vth correction pause step (G) in which the voltage of one wiring keeps the voltage of one wiring kept at the first voltage and the second driver keeps the voltage of the second wiring kept at the fifth voltage. When the voltage is the fifth voltage and the voltage of the third wiring is the seventh voltage, the first driver raises the voltage of the first wiring from the first voltage to the second voltage. After that, write down from the second voltage to the first voltage. Look · μ correction and the light-emitting step
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能である表示装置の前記第1駆動部、前記第2駆動部および前記第3駆動部が以下の(A)〜(G)の各ステップを順次実行する表示装置の駆動方法。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ A display unit having a light emitting element and a pixel circuit for each pixel;
A drive unit for driving the pixel circuit based on a video signal,
The pixel circuit includes a first transistor, a second transistor, and a storage capacitor.
The driving unit includes a first driving unit, a second driving unit, a third driving unit, a first wiring, a second wiring, a third wiring, and a fourth wiring set to a reference voltage. And
A gate of the first transistor is connected to the first driver through the first wiring;
A drain or a source of the first transistor is connected to the third driver through the third wiring;
Of the drain and source of the first transistor, the one not connected to the third driver is connected to the gate of the second transistor and one end of the storage capacitor,
A drain or a source of the second transistor is connected to the second driver through the second wiring;
Of the drain and source of the second transistor, the one not connected to the second drive unit is connected to the other end of the storage capacitor and the anode of the light emitting element,
A cathode of the light emitting element is connected to the fourth wiring;
The first driver can output a first voltage lower than an on-voltage of the first transistor and a second voltage equal to or higher than an on-voltage of the first transistor to the first wiring.
The second driving unit includes a third voltage and a fourth voltage (third voltage> fourth voltage) lower than a sum of a threshold voltage of the light emitting element and the reference voltage, a threshold voltage of the light emitting element, and the reference. A fifth voltage equal to or higher than the sum of the voltages can be output to the second wiring;
The third driving unit may output a sixth voltage lower than a threshold voltage of the light emitting element and a seventh voltage having a magnitude corresponding to the video signal to the third wiring. A driving method of a display device, wherein the driving unit, the second driving unit, and the third driving unit sequentially execute the following steps (A) to (G).
(A) a quenching step in which the second driving unit lowers the voltage of the second wiring from the fifth voltage to the third voltage; (B) the voltage of the first wiring is the second voltage; and Vth correction preparation step (C) in which the second driver lowers the voltage of the second wiring from the third voltage to the fourth voltage when the voltage of the third wiring is the sixth voltage (C) When the wiring voltage is the sixth voltage, the second driving unit raises the voltage of the second wiring from the fourth voltage to the fifth voltage, and then the first driving unit performs the first voltage. First Vth correction step (D) for lowering the voltage of the wiring from the second voltage to the first voltage. For a predetermined period, the first driver keeps the voltage of the first wiring at the first voltage, and First, the second driving unit keeps the voltage of the second wiring at the fifth voltage Vth correction pause step (E) When the voltage of the second wiring is the fifth voltage and the voltage of the third wiring is the sixth voltage, the first driving unit A second Vth correction step (F) in which the voltage of the wiring is raised from the first voltage to the second voltage and then lowered from the second voltage to the first voltage. A second Vth correction pause step (G) in which the voltage of one wiring keeps the voltage of one wiring kept at the first voltage and the second driver keeps the voltage of the second wiring kept at the fifth voltage. When the voltage is the fifth voltage and the voltage of the third wiring is the seventh voltage, the first driver raises the voltage of the first wiring from the first voltage to the second voltage. After that, write down from the second voltage to the first voltage. Look · μ correction and the light-emitting step
前記表示装置は、
発光素子および画素回路を画素ごとに有する表示部と、
前記映像信号に基づいて前記画素回路を駆動する駆動部と
を有し、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能であり、
前記制御部は、前記第1駆動部、前記第2駆動部および前記第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力する電子機器。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ A display device,
The display device
A display unit having a light emitting element and a pixel circuit for each pixel;
A drive unit for driving the pixel circuit based on the video signal,
The pixel circuit includes a first transistor, a second transistor, and a storage capacitor.
The driving unit is set to a first driving unit, a second driving unit, a third driving unit, a control unit, a first wiring, a second wiring, a third wiring, and a reference voltage. Wiring and
A gate of the first transistor is connected to the first driver through the first wiring;
A drain or a source of the first transistor is connected to the third driver through the third wiring;
Of the drain and source of the first transistor, the one not connected to the third driver is connected to the gate of the second transistor and one end of the storage capacitor,
A drain or a source of the second transistor is connected to the second driver through the second wiring;
Of the drain and source of the second transistor, the one not connected to the second drive unit is connected to the other end of the storage capacitor and the anode of the light emitting element,
A cathode of the light emitting element is connected to the fourth wiring;
The first driver can output a first voltage lower than an on-voltage of the first transistor and a second voltage equal to or higher than an on-voltage of the first transistor to the first wiring.
The second driving unit includes a third voltage and a fourth voltage (third voltage> fourth voltage) lower than a sum of a threshold voltage of the light emitting element and the reference voltage, a threshold voltage of the light emitting element, and the reference. A fifth voltage equal to or higher than the sum of the voltages can be output to the second wiring;
The third driving unit can output a sixth voltage lower than a threshold voltage of the light emitting element and a seventh voltage having a magnitude corresponding to the video signal to the third wiring.
The control unit outputs a control signal instructing the first driving unit, the second driving unit, and the third driving unit to sequentially execute the following steps (A) to (G). Electronics.
(A) a quenching step in which the second driving unit lowers the voltage of the second wiring from the fifth voltage to the third voltage; (B) the voltage of the first wiring is the second voltage; and Vth correction preparation step (C) in which the second driver lowers the voltage of the second wiring from the third voltage to the fourth voltage when the voltage of the third wiring is the sixth voltage (C) When the wiring voltage is the sixth voltage, the second driving unit raises the voltage of the second wiring from the fourth voltage to the fifth voltage, and then the first driving unit performs the first voltage. First Vth correction step (D) for lowering the voltage of the wiring from the second voltage to the first voltage. For a predetermined period, the first driver keeps the voltage of the first wiring at the first voltage, and First, the second driving unit keeps the voltage of the second wiring at the fifth voltage Vth correction pause step (E) When the voltage of the second wiring is the fifth voltage and the voltage of the third wiring is the sixth voltage, the first driving unit A second Vth correction step (F) in which the voltage of the wiring is raised from the first voltage to the second voltage and then lowered from the second voltage to the first voltage. A second Vth correction pause step (G) in which the voltage of one wiring keeps the voltage of one wiring kept at the first voltage and the second driver keeps the voltage of the second wiring kept at the fifth voltage. When the voltage is the fifth voltage and the voltage of the third wiring is the seventh voltage, the first driver raises the voltage of the first wiring from the first voltage to the second voltage. After that, write down from the second voltage to the first voltage. Look · μ correction and the light-emitting step
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