JP2009230205A - メモリシステム - Google Patents

Abstract

【課題】フラッシュメモリを用いる場合に、リラクゼーション効果を有効利用でき、信頼性の高いシステムを構築することが可能となるメモリシステムを提供する。
【解決手段】読み書き単位と消去単位が異なるNANDメモリ11およびRAM13 と、これらを制御する制御回路12,14,15を有するメモリシステムにおいて、NANDメモリは、格納するデータの用途が異なる主記憶領域およびキャッシュ領域を有する。制御回路は、NANDメモリにおける消去単位のうちで使用中のブロック領域を示すデータを格納する第１のリスト21および未使用または使用済みのブロック領域を示すデータを格納する第２のリスト22と、NANDメモリに対する消去間隔を確保するために用意され、主記憶領域およびキャッシュ領域に対応して使用済みのブロック領域を示すデータを格納する第３のリスト23および第４のリスト24を管理する機能を有する。第３のリスト23のデータエントリ数が第４のリスト24のデータエントリ数よりも少ない。
【選択図】 図６

Description

本発明は、フラッシュEEPROM型不揮発性メモリを用いたメモリシステムに係り、特に書き込み・消去時間の間隔を短くするとリテンション特性（データ保持特性）が悪化してしまうNAND型フラッシュメモリを用いたメモリシステムに関するもので、例えばハードディスク装置の代替に使用されるものである。

現在、半導体メモリは大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。市場が大きく伸びているものは、フラッシュ（Flash ）EEPROM型の不揮発性メモリ（以下、フラッシュメモリと記す）である。これは、電源を切ってもデータが消えない、高集積化に適した構造になっている、などといったことから、今では携帯電話やデジタルカメラ等、多くの情報機器に利用されている。すなわち、デジタルカメラ、デジタルビデオ、MP3 等の音楽機器、モバイル用パソコン等の記憶媒体、デジタルテレビ等において、画像、動画、音声、ゲーム等の情報を記憶する媒体として、各種メモリカード（SDカード、MMC カード、MSカード、CFカード等）、パソコンの記憶媒体としてUSB 対応のメモリ（USB メモリ）、携帯電話のメモリ等にも用いられている。

フラッシュメモリは主にNOR 型のメモリ（NOR メモリ）とNAND型のメモリ（NANDメモリ）が有る。NOR メモリは、高速読み出し、読み出し回数が10¹³程度の特性を有し、携帯機器の命令コード記憶として使われているが、書き込みの実効バンド幅が小さいので、ファイル記録には適していない。

これに対して、NANDメモリは、NOR メモリに比べて高集積化が可能であり、読み出し特性に関しては、アクセス時間は25us程度と遅いが、バースト読み出しが可能であって実効バンド幅が高い。また、書き込み特性に関しては、プログラム時間が200us 、消去時間が1ms 程度と遅いが、一度にプログラム、消去可能なビット数が多く、バースト動作で書き込みデータを取り込み、一度に多数のビットをページ単位でプログラムできるので、実効バンド幅が高い。

また、NANDメモリは、高集積化による大容量化が可能であるので、最近ではハードディスクの置き換えとしても考えられているが、使用上の幾つかの制約がある。まず、読み書き（＆消去）回数によるデータ劣化があるので、書き込み回数制限（プログラム・消去回数制限）がある。すなわち、NANDメモリのプログラムは、基板に対してメモリセルトランジスタのゲートに高電圧をかけることによってフローティングゲートに電子を注入させる。この動作を何回も行うと、メモリセルトランジスタのフローティングゲート周りの酸化膜が劣化し、データを破壊してしまう。現在、NANDメモリの読み書き（＆消去）可能な回数は、10⁵ 回程度であり、他の不揮発メモリと比べて非常に少なく、今後のプロセスの微細化やセルの多値化に伴い、書き込み回数がさらに少なくなっていく見込みである。NANDメモリをメモリカードやUSB メモリなどで用いる場合は、10⁵ 回程度アクセスするには相当な時間がかかるので、NANDメモリを現実的に使用可能である。しかし、NANDメモリをハードディスクの置き換え用のシステムに載せることを考えると、かなりの短期間で10⁵ 回程度アクセスされてしまう。

また、NANDメモリは、消去単位が大きいので、画像データや音楽ファイル等の大容量データを扱う場合なら支障は少ないが、通常のPCで使用する環境では大容量データばかりを扱うわけではなく、メモリの疲労を早めてしまう。

このような問題に対応できる１つの解は、記憶メディアとしてDRAMやFeRAM などのRAMを使用することである。RAM は、高速で読み出し／書き込み動作が可能であって、上書きが可能であるので、フラッシュメモリの書き込みバッファまたはキャッシュ（Cache ）としてRAM を使用することにより、NANDメモリの疲労をカバーすることができるだけでなく、実効読み書きバンド幅も増加させることが可能である。

しかし、最近では、NANDメモリの疲労を十分カバーできるRAM 容量を確保することが困難になりつつあるが、NANDメモリの大容量化が顕著であり、キャッシュとして、RAM だけでなく、NANDメモリ内にも持たせることによってNANDメモリの疲労をより抑えることが可能となる。この場合、NANDメモリ内のキャッシュ容量は大きい方がよいが、ユーザ使用可能領域が減少してしまうことになる。

また、NANDメモリは、消去時間間隔が短いほどリテンション特性（データ保持特性）が悪化してしまうという性質があり、最近では、消去時間間隔を長くするシステムが必要になっている。

なお、特許文献１の一体型メモリおよびコントローラには、第１のバスから第１のアドレスを受信し、第１のアドレスをNANDメモリデバイス内の第２のアドレスにマップし、NANDメモリデバイス内の第２のアドレスへのデータまたは当該アドレスからのデータ用のキャッシュとして揮発性RAM メモリデバイスを操作する手段を備えている。さらに、NANDメモリデバイス内の第２のアドレスに格納されたデータとキャッシュとして機能する揮発性RAM メモリデバイス内に格納されたデータとの一貫性を維持する手段を備えている点が開示されている。
特開２００７−１８３９６２号公報

本発明は前記した従来の問題点を解決すべくなされたもので、フラッシュメモリを用いる場合に、リラクゼーション効果を有効利用でき、信頼性の高いシステムを構築することが可能となるメモリシステムを提供することを目的とする。

本発明は、読み書き単位と消去単位が異なるフラッシュEEPROMメモリおよびRAM と、前記フラッシュEEPROMメモリおよびRAM を制御する制御回路を有するメモリシステムにおいて、前記フラッシュEEPROMメモリは、格納するデータの用途が異なる少なくとも第１の記憶領域および第２の記憶領域を有し、前記制御回路は、前記フラッシュEEPROMメモリにおける消去単位のうちで使用中のブロック領域を示すデータを格納する第１のリストおよび未使用または使用済みのブロック領域を示すデータを格納する第２のリストと、前記フラッシュEEPROMメモリに対する消去間隔を確保するために用意され、前記２個の記憶領域に対応して使用済みのブロック領域を示すデータを格納する第３のリストおよび第４のリストと、を管理する機能を有し、前記第３のリストおよび第４のリストはそれぞれのデータエントリ数が互いに異なることを特徴とする。

本発明によれば、フラッシュメモリを用いたメモリシステムにおいて、書込み間隔が短くてデータ保持期間が短いキャッシュ領域と書込み間隔が長くてデータ保持期間が長い主記憶領域を適切に使い分けることにより、リラクゼーション効果を有効利用でき、信頼性の高いシステムを構築することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るメモリシステムのハードアェア構成の一例を示す。このメモリシステム10においては、フラッシュメモリ（本例では、NANDメモリ）11と、このNANDメモリ11を制御するコントローラ（NAND制御回路）12と、ランダムアクセスメモリ（RAM ）13と、このRAM 13を制御するコントローラ（RAM 制御回路）14とを有する。ここで、NANDメモリ11は、データ用途が異なる少なくとも第１の記憶領域および第２の記憶領域を有する。本例では、NANDメモリ11は、主に大容量のデータ（大データ）を記憶する主記憶領域（ユーザデータ領域）111 や、小容量のデータ（小データ）を扱うキャッシュ領域（以下、NANDキャッシュと記す）112 を有する。RAM 13は、NANDメモリ11のデータ消去時の退避領域や、NANDメモリ11のデータ読出し・書き込み用のキャッシュ領域などを有する場合を想定している。

また、このメモリシステム10は、NANDメモリ11の使用中ブロック領域の管理・未使用ブロック領域の管理などの処理を制御プログラムに基づいて実行するマイクロコントロールユニット（Micro Control Unit; MPU）15や、外部のホスト（図示せず、例えばパーソナルコンピュータ; PC）に接続されるインターフェース回路（IF）16を有する。

このメモリシステムに接続されるPCからメモリシステム10に対する読み出し・書き込みは、大容量データだけではなく、小容量データも多くアクセスされる。NANDメモリ11で小容量データの書き込みを繰り返すと、書き込み量に対して消去量が増大するので、NANDメモリ11の劣化を早める。そこで、RAM 13を書き込みキャッシュとして用いて劣化を抑えるが、NANDメモリ11内にNANDキャッシュ112 を用意することにより、劣化の低減を一層図ることができる。NANDキャッシュ112 は、主に追記書き込みを行うので、管理単位は任意でよいが、管理単位が小さい方が小容量データを管理し易いので劣化を抑えることができ、また、容量が大きい方が小容量データを貯めることができるので、劣化の低減に有効である。

図２及び図３は、上記メモリシステムにおいて消去管理に用いられるデータ管理リスト（テーブル）の一例を示している。NAND制御回路12は、図２に示すように、NANDメモリ11における消去単位のうちで使用中のブロック（以下、Active Block; AB）領域を示すデータを格納する第１のリストであるABリスト21、未使用のブロック領域または使用済済みで無効となったブロック（以下、Free Block; FB）領域を示すデータを格納する第２のリストであるFBリスト22を管理する機能を有する。

さらに、NAND制御回路12は、PCが管理するアドレス（以下、L_adr ）とNANDメモリ11内の書き込み位置を示すアドレス（以下、P_adr ）の対応リスト20を管理する機能を有する。

さらに、NAND制御回路12は、後述する図６及び図７に示すように、キャッシュ領域および主記憶領域にそれぞれ対応して消去の時間間隔を確保するために、前記キャッシュ領域および主記憶領域にそれぞれ対応して使用済みのブロック領域を示すデータを格納する第３のリストであるFBリスト(1-1) 23および第４のリストであるFBリスト(1-2) 24を管理する機能を有する。この場合、FBリスト(1-1) 23およびFBリスト(1-2) 24は互いにデータエントリ数が異なり、本例では、主記憶領域用のFBリスト(1-2) 24のエントリ数がキャッシュ領域用のFBリスト(1-1) 23のデータエントリ数より少ない。

以下、上記メモリシステムの動作例について、図３を参照しながら説明する。メモリシステムに対してPCからデータの書込みが行われ、NANDメモリ11への書込みが生じると、以前のデータに対して上書きされる。この際、NANDメモリ11内で以前に書き込まれたデータがあるブロック領域（消去単位領域）を消去して書き込んでもよいが、現在は使用していないブロック領域へ書き込むことによって消去回数を減らすことができる。その際、L_adr とP_adr の対応リスト20を管理する必要がある。

また、このようなメモリシステムでは、NANDメモリ11内の現在使用中（使用済み）のブロック領域を管理するABリスト21や、未使用のブロック領域または使用済みで無効となったブロック領域を管理するFBリスト(2) 22などを用いる。

NANDメモリ11への書込みが生じると、現在のFB領域へ書き込みが生じる（キャッシュ領域などの追記書込みの領域では、新たにFB領域を取得しなくても書込み可能である）。NANDメモリ11へデータが書かれると、L_adr とP_adr の対応リスト20の内容を更新し、新しく書き込んだブロック領域に対してはFBリストから削除してABリスト21へ登録し、無効になったブロック領域に対してはABリスト21から削除してFBリストへ登録する。この際、上記ブロック領域は、書き込み・消去エラーなどで使用不可にならない限り、ABリスト21とFBリスト22を行き来する。

ところで、NANDメモリ11への書き込みが生じた際、無効になったブロック領域はFBリスト22へ登録され、次の書き込み等で直ぐに使用されることも考えられる。しかし、最近の大容量のNANDメモリ11は、図４に示すようなErase（消去）間隔（時間）とリテンション時間（データ保持保障時間）の関係を有し、消去間隔が短い場合にリテンション特性が悪化するので、FBリスト22へ登録されたブロック領域は暫く使用しない方がよい。

このような事情に鑑み、本発明では、消去時間間隔を確保するために、図５に示すように、FBリスト22を分割し、新しく書き込むブロック領域の優先度が低いFBリスト(1) を設ける。分割した残りのFBリスト(2) を、以下、通常のFBリスト22と称する。

ここで、本発明では、図６に示すように、FBリスト(1) を書込み頻度別に分け、キャッシュ領域で用いられるブロック領域のデータに対応してFBリスト(1-1)23 を設け、主記憶領域で用いられるブロック領域のデータに対応してFBリスト(1-2)24 を設けている。

キャッシュ領域で用いられるブロック領域は、データ書込み頻度が一般に高く、ABリスト21に登録されてから削除されるまでの間隔が短い。これに対して、主記憶領域で用いられるブロック領域は、上記キャッシュ領域で用いられるブロック領域とは逆の傾向を示す（ABリスト21に登録されてから削除されるまでの間隔が長い）。そこで、キャッシュ領域で用いられたブロック領域に対応するFBリスト(1-1)23 のデータエントリ数を多めに設定し、主記憶領域で用いられたブロック領域に対応するFBリスト(1-2)24 のデータエントリ数を少なめに設定してよい。換言すれば、主記憶領域で用いられたブロック領域に対応するFBリスト(1-2)24 のデータエントリ数を、キャッシュ領域で用いられたブロック領域に対応するFBリスト(1-1)23 のデータエントリ数よりも少なくしてよい。

また、FBリスト(1-1)23、FBリスト(1-2)24 から通常のFBリスト22にデータを追い出すトリガは、リストが一杯になった時でも良いし、時間管理をして一定期間放置された時でも良い。

ここで、一定期間放置された場合にトリガを使用すると、特にユーザデータにより殆んど使用されてFBブロックの数が少なくなってきた際、通常のFBリスト22に登録されているブロックが存在しない場合もある。

その場合、ABリスト21は、FBリスト(1-1)23 とFBリスト(1-2)24 からデータを取得することになるが、これから使用するデータの用途がキャッシュ領域の場合は、データを長期間保持する必要はないので、リテンション特性が比較的悪いキャッシュ領域用のFBリスト(1-1)23 の方からデータを取得する。これに対して、これから使用するデータの用途が主記憶領域の場合は、データを長期間保持する必要があるので、主記憶領域用のFBリスト(1-2)24 の方からデータを取得する。

なお、上記実施形態のRAM 13は、NANDメモリ11より高速の揮発性あるいは不揮発性のメモリ、例えばDRAM、SRAM、FeRAM 、MRAM、PRAM等を用いることができる。また、上記実施形態では、NANDメモリ11内を、大データ領域と小データ領域に振り分けたが、さらに、中容量のデータを格納する中データ領域を設け、上記実施形態に準じて実施することも可能である。

本発明のメモリシステムの第１の実施形態に係るハードアェア構成を示すプロック図。 図１のメモリシステムにおいて消去管理に用いられるデータ管理リストの一例を示す図。 図１メモリシステムの動作例を示す図。 大容量のNANDメモリにおける消去間隔とリテンション時間の関係を示す特性図。 図１のメモリシステムにおいてFBリストを分割し、新しく書き込むブロック領域の優先度が低いFBリスト(1) と分割した残りのFBリスト(2) の一例を示す図。 図１のメモリシステムにおいて主記憶領域用とキャッシュ領域用などの書込み頻度別に分けた消去間隔管理用リストの一例を示す図。 図１のメモリシステムにおいて消去間隔確保用のFBリストから通常のFBリストに追い出すタイミングとABリスト＆FBリストの関係の一例を示す図。

符号の説明

10…メモリシステム、11…NANDメモリ、111 …主記憶領域、112 …キャッシュ領域、12…NAND制御回路、13…RAM 、14…RAM 制御回路、15…MCU 、16…IF、20…L_adr とP_adr の対応リスト、21…使用中のブロック領域リスト、22…未使用・使用済みのブロック領域リスト、23…キャッシュ領域用のFBリスト、24…主記憶領域用のFBリスト。

Claims (6)

1. 読み書き単位と消去単位が異なるフラッシュEEPROMメモリおよびRAM と、前記フラッシュEEPROMメモリおよびRAM を制御する制御回路を有するメモリシステムにおいて、
   前記フラッシュEEPROMメモリは、格納するデータの用途が異なる少なくとも第１の記憶領域および第２の記憶領域を有し、
   前記制御回路は、前記フラッシュEEPROMメモリにおける消去単位のうちで使用中のブロック領域を示すデータを格納する第１のリストおよび未使用または使用済みのブロック領域を示すデータを格納する第２のリストと、前記フラッシュEEPROMメモリに対する消去間隔を確保するために用意され、前記第１の記憶領域および第２の記憶領域に対応して使用済みのブロック領域を示すデータを格納する第３のリストおよび第４のリストと、を管理する機能を有し、前記第３のリストおよび第４のリストはそれぞれのデータエントリ数が互いに異なることを特徴とするメモリシステム。
2. 前記第１の記憶領域は主記憶領域、前記第２の記憶領域はキャッシュ領域であり、前記第３のリストのデータエントリ数が前記キャッシュ領域用の第４のリストのデータエントリ数より少ないことを特徴とする請求項１記載のメモリシステム。
3. 前記制御回路は、前記第３のリストまたは第４のリストの格納データが一杯になった時点で、当該リストの中で最も古く割り当てた消去単位のブロック領域のデータを優先して前記第２のリストへ登録する機能を有することを特徴とする請求項１記載のメモリシステム。
4. 前記制御回路は、前記第３のリストまたは第４のリストの格納データの中で一定期間経過したデータを優先して前記第２のリストへ登録する機能を有することを特徴とする請求項１記載のメモリシステム。
5. 前記制御回路は、前記第２のリストのデータ中に優先して前記第１のリストへ登録する候補がない場合、前記第１のリストへ登録するデータを前記主記憶領域として使用する際は前記第３のリストからデータを選択し、前記第１のリストへ登録するデータを前記キャッシュ領域として使用する際は前記第４のリストからデータを選択して前記第１のリストへ登録する機能を有することを特徴とする請求項２記載のメモリシステム。
6. 前記制御回路は、前記第３のリストまたは第４のリストからデータを選択する際、当該リストに格納したデータの順序にしたがって最も古く割り当てた消去単位のブロック領域のデータから順次に選択する機能を有することを特徴とする請求項５記載のメモリシステム。

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