JP2009277792A - 半導体装置 - Google Patents

Abstract

【課題】出力容量や帰還容量の変動量の低減が図られた半導体装置を提供する。
【解決手段】トレンチ型絶縁ゲート半導体装置１００は、ゲート電極１２０およびダミーゲート１２１（ゲート電極１２０）の配列方向における電荷蓄積層１１３の幅が、１．４μｍ以下とされる。
【選択図】図１

Description

本発明は、半導体装置に関する。

従来からＩＧＢＴ（Insulated Gate Bipolar Transistor）等の各種半導体装置が各種提案されている。

たとえば、特開２００２−１６２５２号公報に記載された絶縁ゲート型半導体素子は、トレンチゲートと、このトレンチゲートの両側に配置されたダミーゲートとを備えている。さらに、この半導体装置は、トレンチゲートとダミーゲート間に形成されたＰ型ベース層と、このＰ型ベース層の表面であって、トレンチゲートの側面に形成されたエミッタ電極とを備えている。

そして、トレンチゲートの両側にコンタクト部を設けて、エミッタ電極をＰ型ベース層およびＮ型ソース層にオーミックコンタクトさせている。

これにより、チャネル密度を低下させることなく、ゲート容量を低減できると共に、アバランシェ電流（avalanche current）の集中の緩和が図られている。

また、特開２００１−３０８３２７号公報に記載された絶縁ゲート型半導体装置は、シリコン基板と、このシリコン基板上に形成された低不純物濃度のＮ型ドリフト層と、このＮ型ドリフト層上に形成され、Ｎ型ドリフト層よりも高い不純物濃度のＰ型ベース領域と、このＰ型ベース領域上に形成されたｎ^＋ソース領域とを備えている。

さらに、この絶縁ゲート型半導体装置は、ｎ⁺ソース領域の表面からＰ型ベース領域を貫通しＮ型ドリフト層に達する溝と、溝の内側に配設されたゲート酸化膜と、ゲート酸化膜を介して溝内に配設されたゲート電極と、Ｐ型ベース領域とｎ⁺ソース領域の表面に配設されたエミッタ電極と、シリコン基板の他面に配設されたコレクタ電極とを備えている。

この絶縁ゲート型半導体装置においては、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ(Injection Enhanced Gate Transistor)並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失の低減が図られている。

特開２００３−１８８３８２号公報に記載された半導体装置は、ｎ型ベース層と、このｎ型ベース層下に形成されたエミッタ層と、エミッタ層下に形成されたコレクタ電極と、コレクタ電極と反対側に位置する表面に形成されたｐ型ベース層と、ｐ型ベース層に形成されたｎ型ソース層とを備えている。

ｎ型ソース層とｐ型ベース層とはエミッタ電極に接続されている。そして、ｎ型ソース層の表面からｐ型ベース層を貫通してｎ型ベース層の途中の深さまで第１トレンチ及び第２トレンチが形成されている。この第１トレンチ内にゲート絶縁膜を介してゲート電極が形成され、第２トレンチ内に絶縁膜を介して埋込電極が形成されている。埋込電極とエミッタ電極とは電気的に接続されて実質的に同電位となっている。

このように、埋込電極の電位を実質的に同電位に維持することで、高電流時にもゲート電圧を安定させ、電流不均一や発振等の抑制が図られている。

特開２００４−１５３１１２号公報および特開２００７−１３２２４号公報に記載された電力用半導体装置は、第２導電型のコレクタ層と、このコレクタ層上に形成された第１導電型の第１ベース層と、コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて、第１ベース層内に配置された複数のトレンチとを備えている。

さらに、この電力用半導体装置のうち、メインセル内には、第２導電型の第２ベース層と、第１導電型のエミッタ層とが設けられ、ダミーセル内には、第２導電型のバッファ層が設けられている。そして、メインセルに隣接するトレンチ内にゲート絶縁膜を介して、ゲート電極が配置されている。バッファ層とエミッタ電極との間には、バッファ抵抗が挿入されている。

この電力半導体装置においては、低オン電圧を維持しつつ、スイッチング特性の向上が図られている。

特開２００５−３２９４１号公報に記載された絶縁ゲート型半導体装置は、ポリシリコン膜と、このポリシリコン膜上に形成されたトレンチゲート構造のゲート電極と、ポリシリコン膜上に形成された浮遊ｐ領域と、浮遊ｐ領域上に形成された絶縁膜と、この絶縁膜上に形成されエミッタ電位が印加されるエミッタ電極とを備えている。

浮遊ｐ領域上に形成された絶縁膜は、ゲート電極のゲート絶縁膜よりも厚く、ゲート電極を覆う層間絶縁膜よりも薄く形成されている。これにより、浮遊ｐ領域とエミッタ電極よの間に大きなキャパシタが形成されている。

このキャパシタいより、ゲート−コレクタ間容量の大部分をコレクタ−エミッタ間容量およびゲート−エミッタ間容量に変換し、実効的なゲート−コレクタ間容量の低減が図られている。

特開２００２−３５３４５６号公報に記載された半導体装置は、Ｐ⁺基板と、このＰ^＋基板上に形成されたＮ⁺バッファ層と、このＮ⁺バッファ層上に形成されたＮ^-層と、Ｎ^-層を貫通してＮ^-層の上層部に到達するように形成された第１および第２溝部とを備えている。

そして、第１の溝間に所定数の第２の溝が形成され、第１の溝はＮ⁺エミッタ領域に隣接し、内部にゲート電極が形成されている。第２の溝は内部にポリシリコン領域が形成され、第２の溝は、近傍領域にＮ⁺エミッタ領域が形成されていない点、内部にゲート電極が形成されない点が第１の溝と異なる。

互いに隣接する第１の溝および第２の溝間のトレンチ間隔は、耐圧が低下しない範囲の距離に設定される。そして、ベース領域の表面の略全面上にエミッタ電極が直接形成される。このように、エミッタ電極を接続することで、半導体装置の駆動時において、動作特性の向上が図られている。

特開平８−３１６４７９号公報に記載された絶縁ゲート型半導体素子は、シリコン基板上に形成された低濃度不純物のｎ型ドリフト層と、このｎ型ドリフト層上に形成され、ｎ型ドリフト層よりも高いｐ型ベース領域と、このｐ型ベース領域直下に形成されたｎ型ドリフト層よりも高濃度のｎ型キャリア蓄積層と、このｐ型ベース領域内に形成されたｎ型ソース領域とを備えている。さらに、この絶縁ゲート型半導体装置は、ｎ型ソース領域の表面からｐ型ベース領域と、ｎ型キャリア蓄積層とを貫通し、ｎ型ドリフト層に達する溝と、この内側に配設されたゲート酸化膜と、ゲート酸化膜を介して溝内に配置されたゲート電極と、ｐベース領域とｎ型ソース領域に形成されたエミッタ電極と、シリコン基板の他面に形成されたコレクタ電極とを備えている。

この構造は、キャリア蓄積型ＩＧＢＴと呼ばれる構造で、ｐ型ベース領域下に形成されたｎ型キャリア蓄積層により、オン電圧を大幅に低減することができ、トレードオフの改善が図られている。
特開２００２−１６２５２号公報 特開２００１−３０８３２７号公報 特開２００３−１８８３８２号公報 特開２００４−１５３１１２号公報 特開２００７−１３２２４号公報 特開２００５−３２９４１号公報 特開２００２−３５３４５６号公報 特開平８−３１６４７９号公報

上記のように構成された一部の半導体装置および電力半導体装置においては、コレクタ電極とエミッタ電極との間の電圧を漸次大きくしていくと、出力容量（コレクタ電極とエミッタ電極間の容量）と、帰還容量（コレクタ電極とゲート電極との間の容量）とが急激に減少するときがある。

このように、出力容量や帰還容量が急激に変動すると、電磁ノイズが生じやすく、アプリケーション上問題がある。

本発明は、上記のような課題に鑑みてなされたものであって、その目的は、出力容量や帰還容量の変動量の低減が図られた半導体装置を提供することである。

本発明に係る半導体装置は、第１主表面と第２主表面との間に形成された第１導電型の第１不純物領域と、第２主表面に形成された第２導電型の第２不純物領域と、第１主表面に形成され、第１不純物領域に達する第１溝部と、第１溝部内に第１絶縁膜を介して形成された第１電極と、第１溝部に対して間隔を隔てて形成され、第１主表面から第１不純物領域に達する第２溝部と第２溝部内に第２絶縁膜を介して形成された第２電極とを備える。さらに、この半導体装置は、第１電極に接続され、該第１電極にゲート電圧を印加可能なゲート配線と、第１主表面のうち、第１電極に対して第２電極側に隣り合う位置に形成された第１導電型の第３不純物領域と、第１電極および第２電極の間に位置する第１主表面に形成される共に、第３不純物領域を取り囲むように形成された第２導電型の第４不純物領域と、第１主表面上に形成され、第３不純物領域および第４不純物領域に接続された主電極とを備える。また、この半導体装置は、第１電極上に形成され、主電極と第１電極とを絶縁可能な層間絶縁膜と、第１および第２電極の間であって、第４不純物領域および第１不純物領域の間に形成され、第１不純物領域よりも不純物濃度が高い第１導電型の第５不純物領域とを備える。そして、上記第１電極および第２電極の配列方向における第５不純物領域の幅が、１．４μｍ以下とされる。

本発明に係る半導体装置によれば、コレクタ−エミッタ間の電圧が漸次大きくなったとしても、出力容量や帰還容量の変動が抑制することができ、電磁ノイズ等の発生を抑制することができる。

（実施の形態１）
本発明の実施の形態に係る半導体装置について、図１から図４を用いて、説明する。図１は、本発明の実施の形態１に係るトレンチ型絶縁ゲート半導体装置１００の断面図である。この図１に示すように、トレンチ型絶縁ゲート半導体装置１００は、主表面１４１および主表面１４１に対して反対側に位置する主表面１４２を有する半導体基板１４０と、主表面１４１と主表面１４２との間に形成されたｎ型（第１導電型）のｎ⁻半導体基体（第１不純物領域）１１４と、主表面１４２に形成され、ｐ型（第２導電型）のＰコレクタ層（第２不純物領域）１１６とを備えている。

主表面１４２上には、コレクタ電極１１７が形成されており、Ｐコレクタ層１１６に接続されている。さらに、半導体基板１４０内のうち、Ｐコレクタ層１１６に対して、コレクタ電極（第２主電極）１１７と反対側に隣り合う部分には、ｎ型（第１導電型）のｎ^＋バッファ層１１５が形成されている。

主表面１４１には、主表面１４１からｎ⁻半導体基体１１４に達するように延びるトレンチ溝１３０と、トレンチ溝１３０に対して間隔をあけて位置し、トレンチ溝１３０の両側に形成されたトレンチ溝１３１とが形成されている。トレンチ溝１３０の内表面には、シリコン酸化膜等のゲート絶縁膜１１９が形成されており、トレンチ溝１３１の内表面にも同様に、シリコン酸化膜等のゲート絶縁膜１２９が形成されている。

そして、トレンチ溝１３０内には、ゲート絶縁膜（第１絶縁膜）１１９を介してポリシリコン膜等の導電膜が充填され、ゲート電極（第１電極）１２０がトレンチ溝１３０内に形成されている。トレンチ溝１３１内にも、ゲート絶縁膜（第２絶縁膜）１２９を介して、トレンチ溝１３１内にポリシリコン膜等の導電膜が充填され、ダミーゲート（第２電極）１２１が形成されている。

ゲート電極１２０には、ゲート配線１３５が接続されており、所定の電位のゲート電位が印加可能となっている。ダミーゲート１２１には、エミッタ電極１１０が接続されており、ゲート電極１２０とは異なる電位が印加可能となっている。

エミッタ電極（第１主電極）１１０は、主表面１４１上に形成されており、ゲート電極１２０およびダミーゲート１２１の配列方向に向けて延在している。

ここで、ゲート電極１２０の上面上には、シリコン酸化膜等の層間絶縁膜１１１が形成されており、ゲート電極１２０は、層間絶縁膜１１１によって、エミッタ電極１１０から絶縁されている。

主表面１４１のうち、ゲート電極１２０に対して、ダミーゲート１２１側に隣り合う部分には、高濃度のｎ型の不純物を選択的に拡散することにより形成されたｎ^＋エミッタ層（第３不純物領域）１１８が形成されている。なお、本発明の実施の形態においては、ダミーゲート１２１がゲート電極１２０の両側に形成されているため、エミッタ層１１８は、ゲート電極１２０の両側に形成されている。

そして、ゲート電極１２０とダミーゲート１２１との間に位置する主表面１４１には、ｐ型の不純物を拡散することにより形成されたＰベース領域（第４不純物領域）１２２が位置しており、このＰベース領域１２２は、エミッタ層１１８の周囲を取り囲むように形成されている。

これら、エミッタ層１１８およびＰベース領域１２２は、主表面１４１上に形成されたエミッタ電極１１０に接続されている。エミッタ層１１８の上面の少なくとも一部と、
Ｐベース領域１２２の上面の少なくとも一部と、ダミーゲート１２１の上面の少なくとも一部とは、層間絶縁膜１１１によって覆われておらず、エミッタ電極１１０と接触している。

半導体基板１４０内のうち、ゲート電極１２０とダミーゲート１２１との間に位置する部分には、ｎ型のｎ⁻電荷蓄積層（第５不純物領域）１１３が形成されている。この電荷蓄積層１１３の不純物濃度は、ｎ⁻半導体基体１１４の不純物濃度よりも高くなっている。なお、各トレンチ溝１３０，１３１は、主表面１４１からｎ⁻半導体基体１１４に達するように形成され、Ｐベース領域１２２および電荷蓄積層１１３とを貫通するように形成されている。

ここで、電荷蓄積層１１３のうち、ダミーゲート１２１とゲート電極１２０との間に位置する電荷蓄積層１１３の幅Ｗは、１．４μｍ以下とされている。なお、本明細書において、幅とは、ゲート電極１２０と、ダミーゲート１２１との配列方向における電荷蓄積層１１３の幅を意味し、図１において、紙面の左右方向を指す。

そして、Ｐベース領域１２２のうち、ゲート電極１２０と対向すると共に、エミッタ層１１８と電荷蓄積層１１３との間に位置する部分がチャネル領域として機能し、エミッタ層１１８および電荷蓄積層１１３がソース／ドレイン領域として機能する。

このように、トレンチ型絶縁ゲート半導体装置１００は、ゲート電極１２０と、エミッタ層１１８と、Ｐベース領域１２２と、電荷蓄積層１１３とを備えた電界効果ランジスタを備えている。

さらに、トレンチ型絶縁ゲート半導体装置１００は、Ｐベース領域１２２と、電荷蓄積層１１３と、ｎ⁻半導体基体１１４と、ｎバッファ層１１５と、Ｐコレクタ層１１６とによって構成されるｐｎｐトランジスタ構造を備えている。このｐｎｐトランジスタは、上記電界効果トランジスタにより制御される。

上記のように構成されたトレンチ型絶縁ゲート半導体装置１００の動作について説明する。

エミッタ電極１１０と、コレクタ電極１１７との間にコレクタ電圧Ｖ_ＣＥが印加される。この状態で、ゲート電極１２０とエミッタ電極１１０との間に所定の正のゲート電圧Ｖ_ＧＥが加えられ、上記電界効果トランジスタがＯＮの状態となる。このとき、Ｐベース領域１２２のチャネル領域がｐ型からｎ型に反転して、チャネルが形成される。このチャネルを通じて、電子がエミッタ電極１１０から電荷蓄積層１１３およびｎ⁻半導体基体１１４内に注入される。

この注入された電子によって、Ｐコレクタ層１１６とｎ⁻半導体基体１１４とが順バイアス状態となり、Ｐコレクタ層１１６から正孔がｎ⁻半導体基体１１４内に注入される。これにより、ｎ⁻半導体基体１１４の抵抗が大幅に下がり（導電率変調）、トレンチ型絶縁ゲート半導体装置１００の抵抗が大幅に下がり、電流容量が増大する。

さらに、フローティング領域１１２下には、電荷蓄積層１１３が形成されているため、Ｐコレクタ層１１６からｎ⁻半導体基体１１４内に入り込んだ正孔が、エミッタ電極１１０に達することを抑制することができ、Ｐベース領域１２２下に正孔が蓄積され、ゲートエミッタ間の容量を低減することができる。これにより、スイッチング損失およびゲート駆動エネルギを低減することができる。

さらに、ゲート電極１２０の両側にエミッタ電極１１０に接続され、電位が固定されたダミーゲート１２１が形成されているため、ダミーゲート１２１に対してゲート電極１２０と反対側に位置するＰベース領域１２２の電位が変動したとしても、ダミーゲート１２１によって遮断される。これにより、ゲート電極１２０の電位に与えられる影響を低減することができる。

このように、ゲート電極１２０の周囲にエミッタ電位のダミーゲート１２１を配置することで、ゲート電極１２０の電位変動がなくなり帰還容量の影響を低減することができる。これに伴い、ターンオフ時におけるロスを低減することができる。

次に、トレンチ型絶縁ゲート半導体装置１００のオフ動作について説明する。オン状態においては、エミッタ電極１１０とゲート電極１２０との間に正のゲート電圧Ｖ_ＧＥが印加された状態であるのに対し、ゲート電圧Ｖ_ＧＥがゼロまたは負とされる。

これにより、Ｐベース領域１２２内において、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極１１０からｎ⁻半導体基体１１４への電子の注入が停止する。これに伴い、Ｐコレクタ層１１６からｎ⁻半導体基体１１４内への正孔の注入も停止する。

その後、ｎ⁻半導体基体１１４内に蓄積されていた電子と正孔は、それぞれエミッタ電極１１０またはコレクタ電極１１７に回収されるか、または、互いに再結合して消滅する。

図２は、図１に示すトレンチ型絶縁ゲート半導体装置１００において、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層（キャリア蓄積層）１１３の幅を変化させたときにおける出力容量Ｃｏｅｓ（エミッタ電極とコレクタ電極間の容量）の変動を示したグラフである。

この図２に示すように、電荷蓄積層１１３の幅Ｗを１．４μｍ以下とすることで、出力容量Ｃｏｅｓを低減することができることが分かる。

特に、電荷蓄積層１１３の幅Ｗを１．２μｍ以下とすることで、出力容量Ｃｏｅｓを大きく低減することができることが分かる。なお、この図２に示すグラフにおいては、出力容量について記載しているが、帰還容量（コレクタ電極とゲート電極との間の容量）も、同様の特性を示す。

図３は、ゲート電極１２０とダミーゲート１２１との間に位置するＰベース領域１２２の幅Ｗを１．４μｍ以下として、コレクタ電極とエミッタ電極との間の電圧を低電圧から高電圧に亘って変化させたときにおける入力容量Ｃｉｅｓ（ゲート電極とエミッタ電極との間の容量）と、出力容量Ｃｏｅｓ（コレクタ電極とエミッタ電極との間の容量）と、帰還容量Ｃｒｅｓ（コレクタ電極とゲート電極との間の容量）との変化を示したグラフである。なお、図３に示すグラフにおいて、縦軸は、入力容量と、出力容量と、帰還容量とを示し、横軸は、コレクタ電極−エミッタ電極間の電圧を対数表示したものである。

この図３に示すように、電圧を変動させたときに、入力容量が殆ど変動しないことが分かる。そして、コレクタ電極とエミッタ電極との間の電圧の対数値に対して、出力容量および帰還容量は、単調減少する。

図４は、図１に示すトレンチ型絶縁ゲート半導体装置１００において、Ｐベース領域１２２の幅を１．４μｍより大きくしたときの入力容量Ｃｉｅｓ（ゲート電極とエミッタ電極との間の容量）と、出力容量Ｃｏｅｓ（コレクタ電極とエミッタ電極との間の容量）と、帰還容量Ｃｒｅｓ（コレクタ電極とゲート電極との間の容量）との変化を示したグラフである。

そして、図４に示すグラフにおいて、横軸にコレクタ電極−エミッタ電極間の電圧を対数表示し、縦軸に、入力容量と、出力容量と、帰還容量とを示す。

この図４のグラフに示すように、比較例の蓄積型ＩＧＢＴにおいては、コレクタ電極−エミッタ電極間の電圧が所定の電圧となると、出力容量と帰還容量とが大きく変動することが分かる。この図４に示すように、出力容量および帰還容量が変動することで、電磁ノイズが発生し、アプリケーション対応時に、不具合が生じ場合がある。

その一方で、上記のように、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００においては、図３に示すように、コレクタ電極とエミッタ電極間の電圧を変動させたときにおいても、出力容量および帰還容量が大きく変動することを抑制することができ、電磁ノイズの発生を抑制することができる。

（実施の形態２）
図５から図１１を用いて、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００およびその製造方法について説明する。

なお、図５から図１１において、上記図１から図４に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する。

図５は、本発明の実施の形態２に係るトレンチ型絶縁ゲート半導体装置１００の断面図である。この図５に示すように、トレンチ型絶縁ゲート半導体装置１００のセル３００は、ゲート配線１３５に接続されたゲート電極１２０と、このゲート電極１２０の両側に間隔を隔てて設けられたダミーゲート１２１と、ゲート電極１２０およびダミーゲート１２１間に設けられ、エミッタ電極１１０に接続されたＰベース領域１２２と、Ｐベース領域１２２上であって、ゲート電極１２０の両隣に位置するエミッタ層１１８とを備えている。

さらに、ダミーゲート１２１に対して、Ｐベース領域１２２と反対側に位置する主表面１４１には、フローティング領域１１２が形成されている。このフローティング領域１１２の上面上には、層間絶縁膜１１１が形成されており、この層間絶縁膜１１１によって、フローティング領域１１２とエミッタ電極１１０とは、互いに絶縁されている。

これにより、トレンチ型絶縁ゲート半導体装置１００のＯＮ動作時において、ｎ⁻半導体基体１１４内に入り込んだ正孔は、フローティング領域１１２内に入り込むことができず、Ｐベース領域１２２を通って、エミッタ電極１１０内に入り込む。このため、Ｐベース領域１２２近傍の正孔密度が上昇し、電子の注入が促進される（ＩＥ：injection enhancement）により、オン電圧を低くすることができる。

なお、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層１１３の幅Ｗを１．４μｍ以下、好ましくは、１．２μｍ以下としている。これにより、上記実施の形態１に係るトレンチ型絶縁ゲート半導体装置１００と同様に、電磁ノイズの発生の抑制が図られている。

図６から図１１を用いて、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００の製造方法について説明する。

図６は、トレンチ型絶縁ゲート半導体装置１００の製造工程の第１工程を示す断面図である。この図６に示すように、Ｐ型シリコン基板等のＰ^＋基板（Ｐコレクタ層１１６）を準備する。そして、図６に示すように、選択エピタキシャル法等によって、Ｐ^＋基板の主表面（上面）に、ｎバッファ層１１５およびｎ⁻半導体基体１１４を順次形成する。

図７は、トレンチ型絶縁ゲート半導体装置１００の製造工程の第２製造工程を示す断面図である。この図７に示すように、ｎ⁻半導体基体１１４の上面からＮ型の不純物を全面に注入し後、熱拡散させることで、ｎ⁻半導体基体１１４の上部に電荷蓄積層１１３を形成する。

そして、電荷蓄積層１１３を形成した後に、電荷蓄積層１１３の上面上からＰ型の不純物を注入して、熱拡散することで、Ｐ層１５２を形成する。

図８は、トレンチ型絶縁ゲート半導体装置１００の製造工程の第３工程を示す断面図である。この図８に示すように、Ｐ層１５２の上面上に選択的にＮ型の不純物を注入した後、熱拡散することで、エミッタ層１１８を形成する。

図９は、トレンチ型絶縁ゲート半導体装置１００の製造工程の第４工程を示す断面図である。この図９に示すように、主表面１４１にエッチングを施して、トレンチ溝１３０と、このトレンチ溝１３０に対して間隔を隔てて位置するトレンチ溝１３１とを形成する。ここで、トレンチ溝１３０は、エミッタ層１１８、Ｐ層１５２および電荷蓄積層１１３を貫通して、ｎ⁻半導体基体１１４に達するように形成され、エミッタ層１１８は、トレンチ溝１３０によって２分割される。その一方で、トレンチ溝１３１は、Ｐ層１５２および電荷蓄積層１１３を貫通して、ｎ⁻半導体基体１１４に達するように形成される。

なお、トレンチ溝１３０とトレンチ溝１３１とが等間隔に位置するようにエッチングすることで、トレンチ溝１３０およびトレンチ溝１３１の深さを略等しくすることができる。

図１０は、トレンチ型絶縁ゲート半導体装置１００の製造工程の第５工程を示す断面図である。この図１０に示すように、たとえば、熱酸化処理を行うことで、主表面１４１上と、トレンチ溝１３１の内表面と、トレンチ溝１３０の内表面とに酸化シリコン膜等の絶縁膜１５３を形成する。

その後、主表面１４１上にポリシリコン膜等の導電膜１７０を堆積し、トレンチ溝１３０，トレンチ溝１３１内に導電膜１７０を充填する。そして、この導電膜１７０をエッチングして、トレンチ溝１３０内に充填されたゲート電極１２０を形成すると共に、トレンチ溝１３１内に充填されたダミーゲート１２１を形成する。

図１１は、トレンチ型絶縁ゲート半導体装置１００の製造工程の第６工程を示す断面図である。この図１１に示すように、まず、主表面１４２上にシリコン酸化膜などの絶縁膜を堆積する。そして、この絶縁膜にパターニングを施して、少なくともエミッタ層１１８の上面の少なくとも一部と、ゲート電極１２０およびダミーゲート１２１間に位置するＰ層１５２の上面と、ダミーゲート１２１の上面の少なくとも一部と、を露出させる。

その一方で、ダミーゲート１２１に対して、ゲート電極１２０と反対側に隣接するＰ層１５２の上面の全面を覆うと共に、ゲート電極１２０の上面の全面を覆うように、絶縁膜を残留させて、層間絶縁膜１１１を形成する。

これに伴い、フローティング領域１１２が形成されると共に、Ｐベース領域１２２がゲート電極１２０の両側に形成される。

そして、図１に示すように、スパッタリング等によって、エミッタ電極１１０やコレクタ電極１１７を形成する。この際、エミッタ層１１８の上面の少なくとも一部と、Ｐベース領域１２２の上面は露出している。このため、エミッタ層１１８とＰベース領域１２２とは、エミッタ電極１１０に接続される。さらに、ダミーゲート１２１と、エミッタ電極１１０とが接続される。

そして、たとえば、エミッタ電極１１０の上面上にシリコン酸化膜やシリコン窒化膜等の絶縁膜を堆積して、層間絶縁膜を形成する。そして、この層間絶縁膜の上面からゲート電極１２０に達するようなコンタクトホールを形成し、アルミニウム（Ａｌ）又はアルミニウム合金などの金属膜を充填する。そして、層間絶縁膜上にゲート配線１３５を形成する。このようにして、上記図１に示すトレンチ型絶縁ゲート半導体装置１００を形成する。

（実施の形態３）
図１２を用いて、本発明の実施の形態３に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図１２において、上記図１から図１１に示された構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。

この図１２に示すように、トレンチ型絶縁ゲート半導体装置１００は、互いに間隔をあけて配置されたセル３００を複数備えている。

セル３００は、ゲート配線１３５に接続されたゲート電極１２０と、このゲート電極１２０の両側に間隔をあけて配置されたダミーゲート１２１と、ゲート電極１２０およびダミーゲート１２１間に位置するＰベース領域１２２と、Ｐベース領域１２２上であって、ゲート電極１２０の両側に形成されたエミッタ層１１８とを備えている。そして、ダミーゲート１２１に対してＰベース領域１２２と反対側に形成されたフローティング領域（第６不純物領域）１１２が形成されている。

ここで、隣接するセル３００間には、フローティング領域１１２が形成されており、このフローティング領域１１２の両側には、ダミーゲート１２１が配置されている。フローティング領域１１２の中央部には、分割ダミーゲート（分割電極）１２３が形成されている。分割ダミーゲート１２３は、ダミーゲート１２１と同様にエミッタ電極１１０に接続されている。

そして、フローティング領域１１２は、この分割ダミーゲート１２３によって分割されている。なお、この図１２に示す例においては、フローティング領域１１２は、分割ダミーゲート１２３によって２つに分割されているが、複数の分割ダミーゲート１２３をフローティング領域１１２内に配置して、フローティング領域１１２をさらに細かく分割するようにしてもよい。

ここで、分割ダミーゲート１２３を形成せずに、幅広のフローティング領域１１２を形成しようとすると、ゲート電極１２０およびダミーゲート１２１のトレンチ溝の分布にばらつきが生じる。これにより、トレンチ溝を形成する工程において、ダミーゲート１２１のトレンチ溝が、ゲート電極１２０のトレンチ溝よりも大きくなったり、深くなったりし易くなる。これに伴い、ダミーゲート１２１のトレンチ溝に歪み等が生じやすくなる。そして、ダミーゲート１２１によって規定されるフローティング領域１１２の形状に歪み等が生じ、フローティング領域１１２に電界集中等が生じやすくなる。

これに対し、本発明の実施の形態においては、ダミーゲート１２１間に少なくとも１つの分割ダミーゲート１２３を形成することで、トレンチ溝を形成する工程において、トレンチ溝の分布のばらつきを抑制することができる。

これに伴い、ゲート電極１２０、ダミーゲート１２１および分割ダミーゲート１２３のトレンチ溝をそれぞれ略均一に形成することができ、各トレンチ溝に歪み等が生じることを抑制することができる。

これにより、分割ダミーゲート１２３とダミーゲート１２１との間や、分割ダミーゲート１２３を複数形成したときには、分割ダミーゲート１２３同士間に位置するフローティング領域１１２の形状に歪み等が生じることを抑制することができる。

このように、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００およびその製造方法によれば、各フローティング領域１１２に歪み等が生じることを抑制することができ、フローティング領域１１２に電界集中等が生じることを抑制することができる。

なお、好ましくは、ゲート電極１２０とダミーゲート１２１との間の距離と、ダミーゲート１２１と分割ダミーゲート１２３との間の距離が略等しくなるように、分割ダミーゲート１２３を配置する。これにより、トレンチ溝の分布が略均等となり、良好に各トレンチ溝を形成することができる。

各分割ダミーゲート１２３は、主表面１４１からｎ⁻半導体基体１１４内に達すると共に、ｎ⁻半導体基体１１４内に入り込むように形成されている。

これにより、ｎ⁻半導体基体１１４の容積は、分割ダミーゲート１２３が形成されていない場合と比較して、小さく抑えることができる。

これに伴い、ＯＮ状態の際に、ｎ⁻半導体基体１１４内に蓄積される正孔量および電荷量を低減することができる。そして、トレンチ型絶縁ゲート半導体装置１００がＯＮ状態からＯＦＦ状態に切り替えられたときに、ｎ⁻半導体基体１１４内に蓄積された正孔および電荷がエミッタ電極１１０またはコレクタ電極１１７に排出されるまでの時間を短縮することができる。これにより、ターンオフ時間の短縮を図ることができる。

なお、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層１１３の幅Ｗは、１．４μｍ以下（好ましくは、１．２μｍ）以下とされている。これにより、本発明の実施の形態３に係るトレンチ型絶縁ゲート半導体装置１００においても、上記実施の形態１に係るトレンチ型絶縁ゲート半導体装置１００と同様に、出力容量および帰還容量の変動を抑制することができ、電磁ノイズ等の弊害の発生を抑制することができる。

（実施の形態４）
図１３を用いて、本発明の実施の形態４に係るトレンチ型絶縁ゲート半導体装置１００について説明する。この図１３において、上記図１から図１２に示された構成と同一または相当する構成については、同一の符号を付して、その説明を省略する。

この図１３に示すトレンチ型絶縁ゲート半導体装置１００のセル３００は、間隔をあけて形成された２つ（複数）のゲート電極１２０と、ゲート電極１２０に対して、隣接するゲート電極１２０と反対側に設けられたダミーゲート１２１とを備えている。

さらに、セル３００は、ゲート電極１２０間と、ゲート電極１２０およびダミーゲート１２１間とに形成されたＰベース領域１２２とを備えている。セル３００は、ゲート電極１２０間と、ゲート電極１２０およびダミーゲート１２１間に位置し、Ｐベース領域１２２とｎ−半導体基体１１４との間に位置する部分に形成された電荷蓄積層１１３を備えている。

エミッタ層１１８は、Ｐベース領域１２２上であって、各ゲート電極１２０の両隣に位置する部分に形成されている。

複数のゲート電極１２０と、各ゲート電極１２０ごとにエミッタ層１１８を設けることで、トレンチ型絶縁ゲート半導体装置１００の飽和電流の向上を図ることができる。

なお、本発明の実施の形態４に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０同士間と、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層１１３の幅を１．４μｍ以下（好ましくは、１．２μｍ以下）とされており、出力容量、帰還容量の変動の抑制が図られており、電磁ノイズの発生が抑制されている。

（実施の形態５）
図１４を用いて、本発明の実施の形態５に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図１４に示す構成のうち、上記図１から図１３に示されて構成と同一または相当する構成については、同一の符号を付して、その説明を省略する場合がある。図１４は、本発明の実施の形態５に係るトレンチ型絶縁ゲート半導体装置１００の断面図である。

この図１４に示すように、セル３００は、互いに間隔を隔てて形成された２つ（複数）のゲート電極１２０と、主表面１４１のうち、ゲート電極１２０間に位置する部分に形成されたＰベース領域１２２と、主表面１４１のうち、ゲート電極１２０に対して他方のゲート電極１２０側に隣り合う部分に形成されたエミッタ層１１８とを備えている。

そして、ゲート電極１２０に対して、隣接するゲート電極１２０と反対側に隣り合う部分には、ダミーゲート１２１が形成されている。

ダミーゲート１２１とゲート電極１２０との間に位置する主表面１４１上には、フローティング領域１１２が形成されている。

ここで、ダミーゲート１２１と、ゲート電極１２０との間の幅Ｗ１は、ゲート電極１２０同士間の幅Ｗ２よりも狭くなるように形成されている。このため、ゲート電極１２０間に位置する電荷蓄積層１１３およびＰベース領域１２２の幅よりも、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層１１３およびフローティング領域１１２の幅の方が小さくなっている。

このように、フローティング領域１１２の幅が小さく抑えられているため、ゲート電極１２０とフローティング領域１１２との間に位置するフローティング領域１１２の電位が変動したとしても、ゲート電極１２０の電位に与える影響を小さく抑えることができる。これにより、トレンチ型絶縁ゲート半導体装置１００の誤作動等を抑制することができる。

なお、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００においても、幅Ｗ２は、１．４μｍ以下、好ましくは、１．２μｍ以下とされている。これにより、出力容量、入力容量および駆動容量の変動が低減されており、電磁ノイズの発生が抑制されている。

（実施の形態６）
図１５を用いて、本発明の実施の形態６に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図１５に示す構成において、上記図１から図１４に示された構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。

図１５は、本発明の実施の形態６に係るトレンチ型絶縁ゲート半導体装置１００の断面図である。この図１５に示すように、セル３００は、互いに間隔を隔てて設けられたゲート電極１２０と、このゲート電極１２０間に位置する主表面１４１に形成されたＰベース領域１２２と、ゲート電極１２０に対して間隔を隔てて設けられたダミーゲート１２１とを備えている。

ダミーゲート１２１に対して、ゲート電極１２０と反対側には、間隔を隔てて分割ダミーゲート１２３が形成されている。ゲート電極１２０とダミーゲート１２１との間と、ダミーゲート１２１と分割ダミーゲート１２３との間と、分割ダミーゲート１２３に対して、ダミーゲート１２１と反対側に位置する部分とには、フローティング領域１１２が形成されている。

ここで、ゲート電極１２０とダミーゲート１２１間の幅Ｗ３は、ダミーゲート１２１と分割ダミーゲート１２３との間の幅Ｗ５よりも狭くなっている。

これにより、ゲート電極１２０とダミーゲート１２１との間に位置するフローティング領域１１２の幅も小さくなっており、ゲート電極１２０とダミーゲート１２１との間の
フローティング領域１１２の電位が変動したとしても、ゲート電極１２０の電位に与える影響を小さく抑えることができる。

なお、ダミーゲート１２１と分割ダミーゲート１２３との間のフローティング領域１１２の電位が変動したとしても、ダミーゲート１２１によって、当該フローティング領域１１２の電位の変動がゲート電極１２０に与える影響を低減している。

さらに、分割ダミーゲート１２３が複数形成されており、各トレンチ溝を良好に形成することができる。そして、フローティング領域１１２を分割ダミーゲート１２３によって分割することで、細分化されるフローティング領域１１２を良好に微細化することができ、各フローティング領域１１２に電界集中が生じることを抑制することができる。

また、本発明の実施の形態６に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０同士間に位置する電荷蓄積層１１３の幅Ｗ４は、１．４μｍ以下（好ましくは、１．２μｍ以下）とされており、出力容量および帰還容量の変動が小さく抑えられている。これにより、電磁ノイズの発生が抑制されている。

（実施の形態７）
図１６を用いて、本発明の実施の形態７に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図１６に示された構成のうち、上記図１から図１５に示された構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。

図１６において、セル３００は、互いに間隔を隔てて設けられた３つ（複数）のゲート電極１２０と、各ゲート電極１２０間に位置する主表面１４１上に形成されたＰベース領域１２２と、ゲート電極１２０に対して隣接するゲート電極１２０側に位置する主表面１４１上に形成されたエミッタ層１１８とを備えている。さらに、セル３００は、各Ｐベース領域１２２下に形成された電荷蓄積層１１３を備えている。

ここで、各Ｐベース領域１２２は、エミッタ電極１１０に接続されているため、Ｐベース領域１２２とエミッタ電極１１０との接触面積が確保され、トレンチ型絶縁ゲート半導体装置１００の飽和電流を大きく確保することができる。

複数のゲート電極１２０のうち、ゲート電極１２０の配列方向の最も端側に位置するゲート電極１２４に対して、間隔を隔ててダミーゲート１２１が形成されている。

換言すれば、間隔を隔てて形成されたダミーゲート１２１が配置され、このダミーゲート１２１間に位置する主表面１４１上に複数のゲート電極１２０が間隔を隔てて形成されている。

そして、ゲート電極１２０とダミーゲート１２１との間には、フローティング領域１１２が形成されている。

ダミーゲート１２１に対して、ゲート電極１２４と反対側には、間隔を隔てて複数の分割ダミーゲート１２３が形成されており、ダミーゲート１２１と分割ダミーゲート１２３との間に位置する主表面１４１上には、フローティング領域１１２が形成されている。

ここで、ゲート電極１２０（１２４）とダミーゲート１２１との間の幅Ｗ１は、ダミーゲート１２１と分割ダミーゲート１２３との間の幅Ｗ３よりも狭くなっている。

このように、ゲート電極１２０（１２４）とダミーゲート１２１との間の幅Ｗ１を小さくすることで、ゲート電極１２０（１２４）とダミーゲート１２１との間に位置するフローティング領域１１２の電位が変動したとしても、ゲート電極１２０（１２４）に与える影響を小さくすることができる。

さらに、分割ダミーゲート１２３を設けることで、上記図９に示すように、トレンチ溝を形成する工程において、主表面１４１上に形成するレジストパターンに粗密が生じることを抑制することができ、良好に、トレンチ溝を形成することができる。

これに伴い、フローティング領域１１２を良好に構成することができ、フローティング領域１１２内において、電界集中などの弊害が生じることを抑制することができる。

ゲート電極１２０、ダミーゲート１２１および分割ダミーゲート１２３は、主表面１４１からｎ⁻半導体基体１１４に達するように形成されており、ｎ⁻半導体基体１１４の容積が低減されている。

これにより、ｎ⁻半導体基体１１４内に蓄積される正孔の蓄積量を低減することができ、ＯＦＦへの切替時におけるターンオフ時間の短縮化を図ることができる。

特に、複数のダミーゲート１２１および分割ダミーゲート１２３を形成することで、さらに、ターンオフの短縮化をを図ることができる。

なお、本発明の実施の形態に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０間に位置する電荷蓄積層１１３の幅Ｗ２も、１．４μｍ以下とされているので、上記実施の形態１に係るトレンチ型絶縁ゲート半導体装置１００と同様の作用・効果を得ることができる。

（実施の形態８）
図１７を用いて、本発明の実施の形態８に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図１７に示す構成において、上記図１から図１６に示す構成と同一または総統する構成については、同一の符号を付してその説明を省略する。

図１７は、本発明の実施の形態８に係るトレンチ型絶縁ゲート半導体装置１００の断面図である。この図１７に示すトレンチ型絶縁ゲート半導体装置１００のセル３００は、間隔をあけて形成されたゲート電極１２０と、ゲート電極１２０間に位置する主表面１４１上に形成されたＰベース領域１２２と、エミッタ層１１８と、Ｐベース領域１２２下に形成された電荷蓄積層１１３とを備えている。

なお、エミッタ層１１８は、主表面１４１上のうち、ゲート電極１２０に対して隣接するゲート電極１２０側に位置する部分に形成されている。

そして、トレンチ型絶縁ゲート半導体装置１００は、各ゲート電極１２０に対して、隣接するゲート電極１２０と反対側に間隔を隔てて形成されたダミーゲート１２１とを備えている。

そして、主表面１４１のうち、ゲート電極１２０およびフローティング領域１１２間に位置する部分と、ダミーゲート１２１に対して、ゲート電極１２０と反対側に位置する部分とには、フローティング領域１１２が形成されている。

ここで、主表面１４１に対して、垂直な方向のダミーゲート１２１の深さＤ１は、ゲート電極１２０の深さＤ１よりも深くなるように形成されている。このように、ダミーゲート１２１を深く形成することで、ダミーゲート１２１をゲート電極１２０と同程度の深さに形成した場合と比較して、ｎ⁻半導体基体１１４の容積を低減することができる。

これにより、ｎ⁻半導体基体１１４内に蓄積される正孔量を低減することができ、ＯＦＦへの切替時に、ターンオフ時間を短縮することができる。

さらに、ダミーゲート１２１の深さＤ２をゲート電極１２０より深く形成することで、ダミーゲート１２１に対してゲート電極１２０と反対側に位置するフローティング領域１１２の電位の変動することによりゲート電極１２０に与える影響を、さらに低減することができる。

ここで、本発明の実施の形態８に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０同士間に位置するＰベース領域１２２の幅Ｗを１．４μｍ以下（好ましくは、１．２μｍ以下）とすることで、入力容量および帰還容量の変動を低減することができる。

（実施の形態９）
図１８を用いて、本発明の実施の形態９に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図１８に示す構成において、上記の図１から図１７に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。

図１８は、本発明の実施の形態９に係るトレンチ型絶縁ゲート半導体装置１００の断面図である。この図１８に示す例においては、セル３００は、ゲート電極１２０と、このゲート電極１２０の両側に間隔を隔てて形成されたダミーゲート１２１と、ダミーゲート１２１およびゲート電極１２０間に位置する主表面１４１に形成されたＰベース領域１２２と、Ｐベース領域１２２内に形成されたエミッタ層１１８と、Ｐベース領域１２２下に形成された電荷蓄積層１１３とを備えている。

エミッタ層１１８は、ゲート電極１２０の両側に隣り合う主表面１４１に形成されている。

そして、ダミーゲート１２１に対して、Ｐベース領域１２２と反対側に位置する主表面１４１上には、フローティング領域１１２が形成されている。ここで、ゲート電極１２０と、フローティング領域１１２との間には、ダミーゲート１２１が位置しているため、フローティング領域１１２の電位が変動したとしても、ゲート電極１２０に与える影響を低減することができる。

特に、ゲート電極１２０の周囲を取り囲むように、ゲート電極１２０の両側に、ダミーゲート１２１が形成されており、その外側に、フローティング領域１１２が形成されているので、フローティング領域１１２の電位変動によるゲート電極１２０への影響の低減が図られている。

各ダミーゲート１２１に対して、ゲート電極１２０と反対側には、間隔を隔てて分割ダミーゲート１２３が形成されている。この分割ダミーゲート１２３によって、フローティング領域１１２を細分化することができ、広いフローティング領域１１２が形成された場合と比較して、フローティング領域１１２に電界集中が生じることを抑制することができる。

また、分割ダミーゲート１２３は、分割ダミーゲート１２３の深さＤ４が、ダミーゲート１２１およびゲート電極１２０の深さＤ３よりも深くなるように形成されている。これにより、ｎ⁻半導体基体１１４内における正孔の蓄積量を低減することができ、ＯＦＦへの切替時におけるターンオフ時間の低減を図ることができる。

なお、本発明の実施の形態９に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０とダミーゲート１２１間に形成された電荷蓄積層１１３の幅Ｗを１．４μｍ以下とされており、入力容量や帰還容量の安定化が図られている。

（実施の形態１０）
図１９を用いて、本発明の実施の形態１０に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図１９に示す構成において、上記図１から図１８に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。

図１９において、セル３００は、間隔を隔てて形成されたゲート電極１２０と、この１２０間に位置する主表面１４１上に形成されたＰベース領域１２２と、Ｐベース領域１２２内に形成されたエミッタ層１１８と、Ｐベース領域１２２下に形成された電荷蓄積層１１３とを備えている。

エミッタ層１１８は、主表面１４１上のうち、ゲート電極１２０に対して対向するゲート電極１２０側に隣り合う部分に形成されている。

さらに、トレンチ型絶縁ゲート半導体装置１００は、ゲート電極１２０に対して間隔を隔てて形成されたダミーゲート１２１と、ゲート電極１２０とダミーゲート１２１との間に形成されたフローティング領域１１２と、ダミーゲート１２１に対して、ゲート電極１２０と反対側に形成されたフローティング領域１１２とを備えている。

ここで、ゲート電極１２０とダミーゲート１２１との間に位置するフローティング領域１１２の幅は小さく抑えられているため、このフローティング領域１１２の電位変動は、小さく抑えられている。

これにより、ゲート電極１２０とダミーゲート１２１との間に位置するフローティング領域１１２の電位が変動したとしても、ゲート電極１２０の電位に与える影響を低減することができる。

ダミーゲート１２１に対して、セル３００と反対側に位置する主表面１４１上には、フローティング領域１１２が形成されている。このように、ダミーゲート１２１に対して、外側に位置するフローティング領域１１２と、ゲート電極１２０との間には、電位が固定されたダミーゲート１２１が設けられている。

これにより、ダミーゲート１２１に対して外側に位置するフローティング領域１１２の電位が変動したとしても、ゲート電極１２０に加えられる影響を低減することができる。

ここで、主表面１４１に沿う方向におけるダミーゲート１２１の幅Ｗ６は、ゲート電極１２０の幅Ｗ５よりも大きくなるように、ダミーゲート１２１は形成されている。

また、ダミーゲート１２１は、主表面１４１からｎ⁻半導体基体１１４に達するように延びており、ゲート電極１２０の深さＤ１よりも、ダミーゲート１２１の深さＤ２の方が深くなるように形成されている。

このように、幅広かつ深く形成されたダミーゲート１２１によってｎ⁻半導体基体１１４の容積が低減されており、ｎ⁻半導体基体１１４内に蓄積される正孔の蓄積量を低減することができる。これに伴い、ＯＦＦ切替時においてｎ⁻半導体基体１１４内の正孔がエミッタ電極１１０に排出される時間を低減することができる。

ダミーゲート１２１のトレンチ溝は、ゲート電極１２０のトレンチ溝よりも深く、さらに、幅が広くなるように形成されている。

ここで、一般に、幅の広いトレンチ溝と、幅の狭いトレンチ溝とをパターニングで形成すると、幅の広いトレンチ溝の方が深く形成される（マイクロローディング効果）。このため、図１９に示す例においては、ゲート電極１２０およびダミーゲート１２１のトレンチ溝を形成する工程において、別途工程を追加せずに、幅が広く深いダミーゲート１２１のトレンチ溝と、幅が狭く浅いゲート電極１２０のトレンチ溝とを形成することができる。なお、本発明の実施の形態１１においては、ダミーゲート１２１は、隣接するセル３００間に位置する主表面１４１上に間隔をあけて複数形成されており、隣接するセル３００のゲート電極１２０間に位置している。ダミーゲート１２１は、隣接するセル３００間に形成されたフローティング領域１１２を複数に分割しており、フローティング領域１１２は、ダミーゲート１２１間と、ダミーゲート１２１およびゲート電極１２０間に形成されている。

なお、この図１９に示す例においても、ゲート電極１２０間に位置する電荷蓄積層１１３の幅を１．４μｍ以下とすることで、入力容量と帰還容量との変動を低減することができ、電磁ノイズの発生を抑制することができる。

（実施の形態１１）
図２０を用いて、本発明の実施の形態１１に係る発明に係るトレンチ型絶縁ゲート半導体装置１００を説明する。なお、図２０に示す構成において、上記図１から図１９に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略することができる。

図２０は、本発明の実施の形態１１に係るトレンチ型絶縁ゲート半導体装置１００の断面図である。

この図２０に示すように、セル３００は、ゲート電極１２０と、ゲート電極１２０の両側に位置する主表面１４１に形成されたＰベース領域１２２と、このＰベース領域１２２上であって、ゲート電極１２０の両側に位置するエミッタ層１１８と、Ｐベース領域１２２下に形成された電荷蓄積層１１３と、ゲート電極１２０の両側に間隔を隔てて形成されたダミーゲート１２１とを備えている。

このように、ゲート電極１２０の両側にＰベース領域１２２が形成されているので、飽和電流の向上を図ることができる。

そして、Ｐベース領域１２２に対して、ゲート電極１２０と反対側に位置し、Ｐベース領域１２２の外側には、エミッタ電極１１０に接続されたダミーゲート１２１が設けられている。

このダミーゲート１２１に対して、Ｐベース領域１２２と反対側に位置する主表面１４１上には、フローティング領域１１２が形成されている。そして、この実施の形態１０に係るトレンチ型絶縁ゲート半導体装置１００においても、ダミーゲート１２１によって、フローティング領域１１２の電位変動が、ゲート電極１２０の電位に与える影響を低減することができる。

さらに、トレンチ型絶縁ゲート半導体装置１００は、フローティング領域１１２を複数の分割する分割ダミーゲート１２３を備えている。分割ダミーゲート１２３によって、フローティング領域１１２を細分化することで、フローティング領域１１２を良好に形成することができ、電界集中等の弊害がフローティング領域１１２に生じることを低減することができる。なお、本発明の実施の形態１１においては、分割ダミーゲート１２３に対して、ダミーゲート１２１と反対側には、他のセル３００のダミーゲート１２１が形成されており、分割ダミーゲート１２３は、隣接するセル３００間に形成されている。なお、分割ダミーゲート１２３を隣接するセル３００間（ダミーゲート１２１間）に複数形成してもよい。

分割ダミーゲート１２３の深さＤ２は、ダミーゲート１２１（ゲート電極１２０）深さＤ１よりも深くなっている。

ここで、分割ダミーゲート１２３の深さＤ２とは、主表面１４１から分割ダミーゲート１２３の底部までの距離を意味する。さらに、ダミーゲート１２１およびゲート電極１２０の深さも、主表面１４１からダミーゲート１２１およびゲート電極１２０の底部までの間の距離を意味する。

さらに、分割ダミーゲート１２３の幅Ｗ６は、ダミーゲート１２１の幅Ｗ７およびゲート電極１２０の幅Ｗ８よりも大きくなるように形成されている。このように、分割ダミーゲート１２３を幅広かつ深く形成することで、ｎ⁻半導体基体１１４の容積を低減することができ、ｎ⁻半導体基体１１４内における正孔の蓄積量を低減することができる。そして、ｎ⁻半導体基体１１４内における正孔蓄積量を低減することで、ＯＦＦへの切替時のターンオフ時間を低減することができる。

ここで、半導体基板の主表面１４１上にトレンチ溝をパターニングする工程において、溝幅が大きいほど、トレンチ溝の深さが深くなる。

このため、各トレンチ溝を形成する際に、特別な工程を用いなくても、分割ダミーゲート１２３のトレンチ溝を他のトレンチ溝よりも深く、かつ、幅広に形成することができる。

なお、本発明の実施の形態１１に係るトレンチ型絶縁ゲート半導体装置１００おいても、上記実施の形態１に係るトレンチ型絶縁ゲート半導体装置１００と同様に、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層１１３の幅Ｗが、１．４μｍ以下（好ましくは、１．２μｍ以下）となるように形成されている。

これにより、トレンチ型絶縁ゲート半導体装置１００の出力容量や帰還容量の変動を抑制することができ、電磁ノイズの発生等の弊害の発生を抑制することができる。

（実施の形態１２）
図２１を用いて、本発明の実施の形態１２に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図２１に示す構成において、上記図１から図２０に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する。

図２１に示すように、セル３００は、間隔をあけて形成されたゲート電極１２０と、このゲート電極１２０間に位置する主表面１４１に形成されたＰベース領域１２２と、このＰベース領域１２２上であって、ゲート電極１２０と隣り合う部分に形成されエミッタ層１１８とを備えている。

ここで、隣接するセル３００間には、分割ダミーゲート１２３と、この分割ダミーゲート１２３の両側に形成されたフローティング領域１１２とを備えている。

そして、分割ダミーゲート１２３は、フローティング領域１１２よりも幅広に形成されており、隣接するセル３００間に位置する主表面１４１の大部分は、分割ダミーゲート１２３によって占められている。

隣接するセル３００間に分割ダミーゲート１２３を形成することで、一方のセル３００のゲート電極１２０の電位変動が他方のセル３００のゲート電極１２０の電位に与える影響を低減することができる。

ここで、分割ダミーゲート１２３は、幅広に形成されると共に、主表面１４１からｎ⁻半導体基体１１４に達するように形成されている。そして、分割ダミーゲート１２３によって、主表面１４１の容積が低減されており、主表面１４１内に蓄積される正孔量の低減が図られている。これにより、トレンチ型絶縁ゲート半導体装置１００のＯＦＦ切り替え時におけるターンオフ時間の短縮化を図ることができる。

さらに、フローティング領域１１２の幅が、分割ダミーゲート１２３よりも小さいため、フローティング領域１１２における電位変動を小さく抑えることができ、フローティング領域１１２の電位変動によるゲート電極１２０の電位変動を低減することができる。

なお、本発明の実施の形態１２に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０間に位置する電荷蓄積層１１３の幅を１．４μｍ以下（好ましくは、１．２μｍ以下）とされており、出力容量および帰還容量の変動の低減が図られている。

（実施の形態１３）
図２２を用いて、本発明の実施の形態１３に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図２２に示された構成のうち、上記図１から図２１に示された構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある
このトレンチ型絶縁ゲート半導体装置１００のセル３００は、ゲート電極１２０と、このゲート電極１２０の両側に位置する主表面１４１上に形成されたＰベース領域１２２と、このＰベース領域１２２上であって、ゲート電極１２０の両側に位置する部分に形成されたエミッタ層１１８と、Ｐベース領域１２２に対してゲート電極１２０と反対側に設けられたダミーゲート１２１と、Ｐベース領域１２２下に形成された電荷蓄積層１１３とを備えている。

隣接するセル３００間には、幅広の分割ダミーゲート１２３と、この分割ダミーゲート１２３の両側に形成されたフローティング領域１１２とが形成されている。このように、隣接するセル３００間には、分割ダミーゲート１２３が設けられているため、一方のセル３００のゲート電極１２０の電位が変動したとしても、他方のセル３００のゲート電極１２０の電位変動を抑制することができる。

また、ゲート電極１２０とフローティング領域１１２との間には、ダミーゲート１２１が設けられており、フローティング領域１１２の電位変動によるゲート電極１２０の電位の変動を抑制することができる。

分割ダミーゲート１２３の幅は、フローティング領域１１２の幅よりも大きく、セル３００間に位置する主表面１４１の大部分を分割ダミーゲート１２３によって占められている。

この分割ダミーゲート１２３は、主表面１４１からｎ⁻半導体基体１１４に達するように形成されており、ｎ⁻半導体基体１１４の容積が低減されている。これにより、ｎ⁻半導体基体１１４内の正孔蓄積量を低減することができ、ターンオフ時間を短縮化することができる。

なお、本発明の実施の形態１３に係る半導体装置においても、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層１１３の幅Ｗは、１．４μｍ以下（好ましくは、１．２μｍ以下）とされている。これにより、上記実施の形態１と同様に、出力容量および帰還容量の変動を抑制することができ、電磁ノイズの発生を抑制することができる。

（実施の形態１４）
図２３を用いて、本発明の実施の形態１４に係るトレンチ型絶縁ゲート半導体装置１００について説明する。なお、図２３に示す構成のうち、上記図１から図２２に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。

図２３に示すように、トレンチ型絶縁ゲート半導体装置１００のセル３００は、互いに間隔を隔てて形成されたゲート電極１２０と、ゲート電極１２０間に位置する主表面１４１に形成されたＰベース領域１２２と、Ｐベース領域１２２のうち、ゲート電極１２０に隣り合う部分に形成されたエミッタ層１１８とを備えている。

さらに、セル３００は、半導体基板内に形成され、ゲート電極１２０間であって、Ｐベース領域１２２とｎ⁻半導体基体１１４との間に形成された電荷蓄積層１１３を備えている。

そして、ゲート電極１２０に対して、隣接するゲート電極１２０に対して反対側にダミーゲート１２１が形成されている。そして、ダミーゲート１２１に対してゲート電極１２０と反対側に位置する主表面１４１上には、分割ダミーゲート１２３が間隔を隔てて複数形成されている。

ここで、主表面１４１上のうち、ゲート電極１２０とダミーゲート１２１との間と、ダミーゲート１２１と分割ダミーゲート１２３との間と、分割ダミーゲート１２３と分割ダミーゲート１２３との間とには、フローティング領域１１２が形成されている。

このように、ゲート電極１２０に対して、Ｐベース領域１２２と反対側に位置する主表面１４１には、フローティング領域１１２が形成されており、このフローティング領域１１２は、間隔を隔てて設けられたダミーゲート１２１および分割ダミーゲート１２３によって複数の分割されている。

ここで、ゲート電極１２０のトレンチ溝の幅と、ダミーゲート１２１のトレンチ溝の幅と、分割ダミーゲート１２３のトレンチ溝の幅とは、いずれも、略等しくなっている。さらに、各トレンチ溝の深さも、それぞれ等しくなるように形成されている。

ここで、主表面１４１にトレンチ溝を形成する工程において、幅および深さが略等しいトレンチ溝を等間隔に複数形成するようにパターニングを行うことは、容易に行うことができると共に、各トレンチ溝を正確に形成することができる。

このように幅および深さが均一にそろえられたダミーゲート１２１および分割ダミーゲート１２３がフローティング領域１１２を区分することで、区分されたフローティング領域１１２に歪み等が生じることを抑制することができる。

これにより、フローティング領域１１２に電界集中等の弊害が生じることを抑制することができる。

なお、本発明の実施の形態１４に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０とゲート電極１２０との間に位置する電荷蓄積層１１３の幅を１．４μｍ以下（好ましくは、１．２μｍ以下）とする。

これにより、トレンチ型絶縁ゲート半導体装置１００の出力容量および帰還容量が変動することを抑制することができ、電磁ノイズの発生を抑制することができる。

（実施の形態１５）
図２４を用いて本発明の実施の形態１５に係るトレンチ型絶縁ゲート半導体装置１００について説明する。

なお、図２４に示す構成のうち、上記図１から図２３に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。

図２４に示すように、実施の形態１５に係るトレンチ型絶縁ゲート半導体装置１００は、ゲート電極１２０と、このゲート電極１２０に対して両側に位置する主表面１４１に形成されたＰベース領域１２２と、Ｐベース領域１２２に形成され、ゲート電極１２０の両隣に形成されたエミッタ層１１８とを備えている。

さらに、セル３００は、Ｐベース領域１２２に対してゲート電極１２０と反対側に形成されたダミーゲート１２１と、Ｐベース領域１２２とｎ⁻半導体基体１１４との間に形成され、ダミーゲート１２１とゲート電極１２０との間に形成された電荷蓄積層１１３とを備えている。

そして、ダミーゲート１２１に対して、ゲート電極１２０と反対側に分割ダミーゲート１２３が間隔を隔てて複数設けられている。

主表面１４１のうち、ダミーゲート１２１と分割ダミーゲート１２３と間および分割ダミーゲート１２３同士間に位置する部分には、フローティング領域１１２が形成されている。

ここで、ゲート電極１２０と、フローティング領域１１２との間には、ダミーゲート１２１が形成されているため、ダミーゲート１２１の電位変動によるゲート電極１２０の電位の変動を抑制することができる。

さらに、フローティング領域１１２を複数の分割ダミーゲート１２３によって分割することで、フローティング領域１１２に電界集中が生じることを抑制することができる。

なお、本発明の実施の形態１５に係るトレンチ型絶縁ゲート半導体装置１００においても、ゲート電極１２０とダミーゲート１２１との間に位置する電荷蓄積層１１３の幅を１．４μｍ以下（好ましくは、１．２μｍ以下）とされており、トレンチ型絶縁ゲート半導体装置１００の入力容量および帰還容量の低減を図ることができる。

本発明は、半導体装置に好適である。

本発明の実施の形態１に係るトレンチ型絶縁ゲート半導体装置の断面図である。 図１に示すトレンチ型絶縁ゲート半導体装置において、ゲート電極とダミーゲートとの間に位置する電荷蓄積層の幅を変化させたときにおける出力容量Ｃｏｅｓ（エミッタ電極とコレクタ電極間の容量）の変動を示したグラフである。 ゲート電極とダミーゲートとの間に位置するＰベース領域の幅Ｗを１．４μｍ以下として、コレクタ電極とエミッタ電極との間の電圧を低電圧から高電圧に亘って変化させたときにおける入力容量と、出力容量と、帰還容量との変化を示したグラフである。 図１に示すトレンチ型絶縁ゲート半導体装置において、Ｐベース領域の幅を１．４μｍより大きくしたときの入力容量と、出力容量と、帰還容量との変化を示したグラフである。 本発明の実施の形態２に係るトレンチ型絶縁ゲート半導体装置の断面図である。 トレンチ型絶縁ゲート半導体装置の製造工程の第１工程を示す断面図である。 トレンチ型絶縁ゲート半導体装置の製造工程の第２工程を示す断面図である。 トレンチ型絶縁ゲート半導体装置の製造工程の第３工程を示す断面図である。 トレンチ型絶縁ゲート半導体装置の製造工程の第４工程を示す断面図である。 トレンチ型絶縁ゲート半導体装置の製造工程の第５工程を示す断面図である。 トレンチ型絶縁ゲート半導体装置の製造工程の第６工程を示す断面図である。 本発明の実施の形態３に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態４に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態５に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態６に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態７に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態８に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態９に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態１０に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態１１に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態１２に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態１３に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態１４に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。 本発明の実施の形態１５に係るトレンチ型絶縁ゲート半導体装置について説明する断面図である。

符号の説明

１００ トレンチ型絶縁ゲート半導体装置、１１０ エミッタ電極、１１１ 層間絶縁膜、１１２ フローティング領域、１１３ 電荷蓄積層、１１４ 半導体基体、１１５ バッファ層、１１６ コレクタ層、１１７ コレクタ電極、１１８ エミッタ層、１１９ ゲート絶縁膜、１２０ ゲート電極、１２１ ダミーゲート、１２２ ベース領域、１２３ 分割ダミーゲート。

Claims (12)

1. 第１および第２主表面を有する半導体基板と、
   前記第１主表面と前記第２主表面との間に形成された第１導電型の第１不純物領域と、
   前記第２主表面に形成された第２導電型の第２不純物領域と、
   前記第１主表面に形成され、前記第１不純物領域に達する第１溝部と、
   前記第１溝部内に第１絶縁膜を介して形成された第１電極と、
   前記第１溝部に対して間隔を隔てて形成され、前記第１主表面から前記第１不純物領域に達する第２溝部と、
   前記第２溝部内に第２絶縁膜を介して形成された第２電極と、
   前記第１電極に接続され、該第１電極にゲート電圧を印加可能なゲート配線と、
   前記第１主表面のうち、前記第１電極に対して前記第２電極側に隣り合う位置に形成された前記第１導電型の第３不純物領域と、
   前記第１電極および前記第２電極の間に位置する前記第１主表面に形成される共に、前記第３不純物領域を取り囲むように形成された第２導電型の第４不純物領域と、
   前記第１主表面上に形成され、前記第３不純物領域および前記第４不純物領域に接続された主電極と、
   前記第１電極上に形成され、前記主電極と前記第１電極とを絶縁可能な層間絶縁膜と、
   前記第１および第２電極の間であって、前記第４不純物領域および前記第１不純物領域の間に形成され、前記第１不純物領域よりも不純物濃度が高い第１導電型の第５不純物領域と、
   を備え、
   前記第１電極および前記第２電極の配列方向における前記第５不純物領域の幅が、１．４μｍ以下とされた、半導体装置。
2. 前記第５不純物領域の幅が、１．２μｍ以下とされた、請求項１に記載の半導体装置。
3. 前記第２電極に対して前記第４不純物領域と反対側に隣り合う前記第１主表面に形成され、前記第２導電型の第６不純物領域をさらに備え、
   前記主電極は、前記第１および第２電極の配列方向に向けて延びると共に、前記第２電極に接続され、
   前記層間絶縁膜は、前記第６不純物領域と前記主電極とを絶縁するように、前記第６不純物領域上に形成された、請求項１または請求項２に記載の半導体装置。
4. 前記第６不純物領域内に形成され、前記第６不純物領域を分割するように形成された第３溝部と、前記第３溝部内に第３絶縁膜を介して形成された第３電極をさらに備え、前記第３電極は、前記主電極に接続された、請求項３に記載の半導体装置。
5. 前記第３電極の深さは、前記第２電極の深さよりも深い、請求項４に記載の半導体装置。
6. 前記第３電極の幅は、前記第２電極の幅よりも広い、請求項４または請求項５に記載の半導体装置。
7. 前記第２溝部に対して、間隔を隔てて形成された第４溝部と、
   前記第４溝部内に第４絶縁膜を介して形成された第４電極と、
   前記第４溝部に対して、前記２溝部と反対側に間隔を隔てて設けられた第５溝部と、
   前記第５溝部内に第５絶縁膜を介して形成された第５電極と、
   をさらに備え、
   前記第２電極は、前記ゲート配線に接続され、
   前記第５電極は、前記ゲート配線に接続され、前記第４電極は、前記主電極に接続された、請求項１または請求項２に記載の半導体装置。
8. 前記第２電極および第４電極間に位置する前記半導体基板の主表面と、前記第４電極および第５電極間に位置する前記半導体基板の主表面上に形成され、前記層間絶縁膜によって前記主電極から電気的に分離された第６不純物領域をさらに備えた、請求項７に記載の半導体装置。
9. 前記第４電極は、前記第２電極と前記第５電極との間に位置する前記半導体基板の主表面上に間隔を隔てて複数形成され、
   前記第６不純物領域は、前記第４電極間に位置する前記半導体基板の主表面上に形成された、請求項８に記載の半導体装置。
10. 前記第４電極と前記第２電極との間の間隔は、前記第４電極間同士の間隔よりも狭く形成された、請求項９に記載の半導体装置。
11. 前記第４電極の幅は、前記第１および第２電極の幅よりも広く形成された、請求項７から請求項１０のいずれかに記載の半導体装置。
12. 前記第４電極の深さは、前記第１および第２電極の深さよりも深く形成された、請求項７から請求項１１のいずれかに記載の半導体装置。

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