JP2009117024A - メモリ素子およびその動作方法 - Google Patents

Abstract

【課題】メモリ素子および動作方法を提供する。
【解決手段】メモリ素子は、少なくとも１つの列に配列された複数の記憶セルを有し、各列は、そこに関連する少なくとも１つのビット線および供給電圧線を有する。キャパシタンスは、各列に対して、供給電圧線と関連する少なくとも１つのビット線との間に存在する。制御回路は、各列に対して、電圧源の関連する供給電圧線への接続を制御する。メモリアクセス動作間の既定の期間に対して、制御回路は、少なくとも選択された列に対する供給電圧線を、その供給電圧線の電圧レベルが、関連する少なくとも１つのビット線の電圧における任意の変化に応答して変化するように、電圧源から切り離す。この基本的な機構は、書込み、ビットフリップ、読取り支援機構等の多様な支援機構を提供できる。本発明の技術は、このような支援機構を提供するための特に簡素で電力効率のよい技術を提供する。
【選択図】図２

Description

（発明の分野）
本発明は、メモリ素子およびその動作方法、特に、メモリアクセス動作を実行する際に、これらのメモリアクセス動作を支援するために使用することができる技術に関する。

（発明の背景）
高性能を維持しながら、それらの先行する設計より小さく消費電力の小さいメモリ素子を構築することに対する需要が益々高まっている。各記憶セルを構成する個々のトランジスタの大きさを小さくすることのできる新しい技術が開発されつつある。しかし、記憶セルの大きさが小さくなるにつれ、個々の記憶セル間の動作の変動が増す傾向があり、このことは、動作の予測可能性に悪影響を与えることがある。この個々の記憶セルの動作における変化は、性能要求を満たすために高速でメモリ素子を走らせようとする際に、かなり故障率を上げることがある。消費電力を減少させるために、メモリ素子に対してより低い電源電圧を使用したいという要望もしばしばあるが、このことはさらに、個々の記憶セル内の誤動作の起こりやすさを増すことがある。従って、現代の技術においては、書込み動作に対して許された時間内に新しいデータ値をセルに記憶することを保証するために要求される書込み能力（ＷＭ）もまた保持しながら、個々の記憶セルが、データの効果的な保存を保証するために要求される安定性を保持する（安定性は静的雑音余裕（ＳＮＭ）として測られることがある）メモリ素子を製造することが、益々困難となりつつある。

これらの問題に対して、個々の記憶セルが、これらのセルにおいて書込みおよび読取り動作が実行される際に、正しく動作することを支援しようとする多様な支援機構が開発されてきた。例えば、ＩＳＳＣＣ ２００５、セッション２６に出版された、Ｋ ツアング、その他、インテル、による、「集積化列ベース動的電源を有する６５ｎｍＣＭＯＳ技術における３−ＧＨｚ ７０Ｍｂ ＳＲＡＭ」と題する論文は、全ての条件において安定しているが、個々のセルが書き込まれている時に正しく動作しているという可能性を増すために、書込み支援（ＷＡ）回路を必要とする、６個のトランジスタのＳＲＡＭセル（しばしば６Ｔ ＳＲＡＭセルと呼ばれる）を記述している。この論文に開示されている書込み支援回路は、図１に概略的に図示されており、書込み動作の直前にアドレス指定された記憶セルへの供給電圧を減少させ、より低い供給電圧は記憶セルの安定性をより低くし、従って、書込みをより容易にする、という考えに基づいている。

図１は、メモリアレイの特定の列マルチプレクサ２６０に関連して提供される記憶セル２４０、２４２、２４４、２４６、２４８、２５０、２５２、２５４のアレイを示している。各行は、ワード線２００、２０２によってアドレス指定され、各列は、供給電圧線２３０、２３２、２３４、２３６によって提供される電源電圧を有する。この分野では周知のように、各々の列はまた、そこに関連する一組のビット線２１０、２１２、２１４、２１６、２１８、２２０、２２２、２２４を有する。メモリ素子に提供されたアドレスから、メモリ素子内の行および列が識別され、アドレス指定された記憶セルは、識別された行と列との間の交差点における記憶セルである。読取り動作に対して、選択された行に関連するワード線２００、２０２が、セルの行を使用可能にするために選択され、それから、列マルチプレクサ２６０は、センス増幅器がアドレス指定された記憶セルに記憶された値を検知できるようにするために、選択された列に関連する一組のビット線上の電圧の指示を、センス増幅器２７０に出力する。書込み動作に対して、ワード線が同様に使用可能にされ、選択された列に関連する一組のビット線のうちの１つの上の電圧がそれから、アドレス指定された記憶セルに記憶されるべきデータ値を識別するために、放電される。

図１に示されるように、各供給電圧線に関連して、マルチプレクサ２６２、２６４、２６６、２６８が提供され、これらは、経路２７５上の主供給電圧か、経路２８０を通して提供される特別に生成されたより低い列供給電圧かを選択することができる。書込み動作の直前に、選択された列に関連する、関連マルチプレクサ２６２、２６４、２６６、２６８が、その列に対する供給電圧線上の電圧出力として、経路２８０を通して受け取られた低減された列供給電圧を選択するよう駆動される。従って、例として、セル２４０が書き込まれようとしている場合、マルチプレクサ２６２が、経路２８０を通して受け取ったより低い列供給電圧を、供給電圧線２３０に出力する。このことは、アドレス指定された記憶セル２４０に関して書込み動作を実行するにおいて、支援となる。選択された列における他の記憶セル２４８は、それらの関連するワード線は使用可能にされていないので起動されず、従って、それらの保持データ値を保存する。使用可能にされたワード線２００に結合する他の記憶セル２４２、２４４、２４６に対しては、供給電圧線２３２、２３４、２３６が、経路２７５を通して提供される通常の主供給電圧が維持される。そうでなければ、それらは不安定になる可能性があるからである。

これらの方法によって、そうでなければ書込み能力要求を満たさないかもしれない記憶セルを、書込み動作の間に使用される低減された供給電圧のおかげで、要求された書込み能力要求をパスするようにすることができるので、より高い歩留りを生成することができる。しかし、図１に開示された構成には、多くの問題点がある。第１に、書込み動作の間に供給電圧をより低くするために使用可能な時間は、高性能メモリ素子において書込み動作を実行するために使用可能な時間が短いために、極端に限られている。供給線上の電圧を減少させる際に拡散させる必要のある電荷は、従って、大きな電流ピークとなる。さらに、メモリは、すべての出力ビットに対して、供給電圧が減少された列を使用する必要があり、このことは従って、上記の電流ピーク問題を増大させる。

さらに、図１の設計は、経路２８０を通して余分な低減された列供給電圧を生成するために、専用の電圧ジェネレータを必要とし、このジェネレータは、メモリ素子の設計内に収容されるか、あるいは、その電圧ジェネレータから電圧供給を経路付けるために提供された追加の金属線と共に、外部に準備する必要がある。メモリ素子の高さあるいは幅における任意の変更に対して、複数の列供給電圧線上で観測されるキャパシタンスが変化し、このことは通常、列供給電圧線上の電圧を、アドレス指定された記憶セルに対して書込みが起こる前に許された時間の短い期間において十分に速く減少することができることを保証するために、再設計あるいは経路２８０上に余分な列供給電圧を生成するために使用される電圧ジェネレータの調整を必要とする。このような電圧ジェネレータはまた、温度および電圧変化に弱く、このことにより、訂正回路を追加することが必要となるかもしれない。

これらの問題に加えて、小電力アプリケーションのために設計されたメモリ素子においては、追加の電圧ジェネレータの存在は、かなりの消費電力につながる。なぜなら、追加の電圧供給は、任意の書込み動作に先立ち供給電圧が使用可能となるようにするために、常時維持しなければならないからである。

Ｈ ピロ、その他による、固体回路のＩＥＥＥジャーナル、ボリューム４２、Ｎｏ．４、２００７年４月、「動作電圧を拡張するための読取り書込み支援回路を採用した６５ｎｍ技術ノードにおけるＳＲＡＭ設計」、および、Ｈ ピロ、その他による、２００６年 ＶＬＳＩ回路に関するシンポジウム、技術文献の要綱、「動作電圧を拡張するための読取り書込み支援回路を採用した６５ｎｍおよび４５ｎｍ技術ノードにおけるＳＲＡＭ設計」と題する論文において、書込み支援機構が記述され、これはまた、書込みがなされるべきアドレス指定された記憶セルを含む列に結合するために、追加の列供給電圧（これらの論文においてＶＷＲと呼ばれる）を使用している。ここに記述されている技術によると、特別のオンボード電圧ジェネレータが、ＶＤＤ供給電圧からＶＷＲ電圧を全体的に生成するために、提供される。このオンボード電圧ジェネレータは、ＶＷＲ電圧レベルを生成するために、プッシュプルトランジスタ段を使用する。バンドギャップ参照回路もまた、プッシュプルトランジスタ段のために使用される。このような方法の不利益は、かなりのＤＣ電流が、使用されているバンドギャップジェネレータ回路によって生成されることであり、全ての書込みサイクルにおいて異なる電圧で列供給線を充電および放電することにおいて、電力が失われることである。従って、このような方法は、多くのメモリ素子、例えば小電力アプリケーションのために設計されたものにおいて、受け入れられない可能性が高い。さらに、バンドギャップジェネレータおよびプッシュプルトランジスタ段は、メモリ素子内の貴重な空間を消費する。

Ｓ オーバヤシ、その他による、固体回路のＩＥＥＥジャーナル、ボリューム４２、Ｎｏ．４、２００７年４月、「読取り書込み動作安定回路を有する製造のために設計された６５ｎｍＳｏＣ組み込み６Ｔ−ＳＲＡＭ」と題する論文は、容量性書込み支援回路を記述し、ここで、追加の金属配線（論文において、ｄｏｗｎｖｄｄ線と呼ばれる）が、第４の金属層において形成され、接地電位に予め設定される。書込み動作の間、そのｄｏｗｎｖｄｄ線は、第２の金属層における関連する列供給電圧線に接続され、電荷再分配が、接続された列供給電圧線とｄｏｗｎｖｄｄ線との間に起こるようにし、列供給電圧線上で電圧の低下が起こるようにする。この方法は、列供給電圧線上で電圧を非常に早く低下させることができるけれども、メモリ回路内に余分な金属配線を備えることを必要とし、その配線を接地レベルに予め荷電させるために、その余分な配線に関連して事前充電回路の使用をも必要とし、このような事前充電回路に関連する電力損失を招く。このような追加配線を備えることは、コストを増大させる可能性があり、高密度メモリ設計内に一体化することが困難であるとわかるかもしれない。さらに、その追加配線のために提供された事前充電回路に関連する消費電力の増加は、あるメモリ素子、例えば小電力アプリケーションのために設計されたものにおいては、受け入れられないかもしれない。

Ｍ ヤブウチ、その他による、ＩＳＳＣＣ ２００７、セッション１８に出版された、「プロセスおよび温度変化に対する改良されたイミュニティを有する４５ｎｍ低待機電力組み込みＳＲＡＭ」と題する論文は、書込み動作の間に、電荷を選択された列供給電圧線と分け合うために追加配線を使用する、同様の書込み支援回路を記述している。

Ｒ ホブソンによる、ＩＥＥＥトランザクション、超大規模集積回路（ＶＬＳＩ）システム、ボリューム１５、Ｎｏ．２、２００７年２月、「書込み支援を有する新しい単一端末ＳＲＡＭセル」と題する論文は、書込み支援機構を有する６Ｔ ＳＲＡＭセルを記述している。読取りおよび書込みの双方が共通ＳＥＩＯビット線を通して実行され、浮動接地線が従来の第２のビット線の代わりに使用される６Ｔ ＳＲＡＭ構造上の単一端末Ｉ／Ｏ（ＳＥＩＯ）ビット線バリエーションが、提案される。書込み動作の間、浮動接地線は、書込み性能を改良するために、記憶セルの内部ノードの１つに選択的に接続される。このような方法の不利益は、それが標準ＳＲＡＭ記憶セルへのかなりの修正を含み、その結果、実現が難しいかもしれない非標準レイアウトとなり、またその結果、単一ビット線を使用することにより、読取り動作が遅くなることである。

従って、周知の従来技術より簡素で、より消費電力が少ないメモリ素子において使用するための、改良された形式の支援機構を提供することが望ましい。

（発明の要約）
第１の態様から鑑みると、本発明は、少なくとも１つの列に配列された複数の記憶セルと、上記少なくとも１つの列の各々に関連する少なくとも１つのビット線と、メモリアクセス動作の間、選択された列に関連する上記少なくとも１つのビット線上の電圧における変化は、その選択された列におけるアドレス指定された記憶セルに対するデータ値を示し、上記少なくとも１つの列の各々に関連する供給電圧線と、当該供給電圧線は、関連する列に供給電圧を提供するために電圧源に接続可能であり、各列に対して、関連する供給電圧線と関連する少なくとも１つのビット線との間にキャパシタンスが存在し、そして、各列に対して、電圧源の関連する供給電圧線への接続を制御するための制御回路、を含み、メモリアクセス動作間の既定の期間に対して、制御回路は、電圧源から、少なくとも選択された列に対する供給電圧線を切り離し、その供給電圧線上の電圧レベルが、関連する少なくとも１つのビット線上の電圧における変化に応答して変化するようにする、メモリ素子を提供する。

本発明によると、既に標準記憶セルに存在する、現存のクロスキャパシティが利用されている。特に、各列に対して、キャパシタンスは、その列に対する供給電圧線と、その列に対する関連するビット線あるいは一組のビット線との間に存在する。本発明によると、これは、一定のメモリアクセス動作の間に、供給電圧線上の電圧レベルにおける変化をもたらすために、使用される。特に、メモリアクセス動作間の既定の期間に対して、制御回路が、電圧源から、少なくとも選択された列に対する供給電圧線を切り離すために使用される。従って、電圧レベルが関連するビット線上で変化した場合、ビット線と供給電圧線との間のクロスキャパシタンスが、供給電圧線上の電圧レベルにおける変化をもたらし、これは、多様なメモリアクセス動作における正しい動作を支援するために使用することができる。

特に、本発明の技術は、書込み支援機構として使用することができるのみならず、供給電圧線が電圧源から切り離されるタイミングを変えることによって、アドレス指定された記憶セル内の状態反転において支援するために、書込み動作におけるより後の段階において使用することもでき、あるいは、実際、読取り動作における読取り支援機構として使用できることが、解っている。

実現されている支援機構の型により、供給電圧線が電圧源から切り離される、メモリアクセス動作の既定の期間は、メモリアクセス動作の全期間であるかもしれないし、あるいは、メモリアクセス動作を実行するためにとられた時間のある特定の部分であるかもしれない。

複数の供給電圧線およびビット線が記憶セル内にどのように配置されるか、および、ビット線が高電圧レベルに予め充電されているか、あるいは低電圧レベルに予め充電されているか、のような要因により、制御回路によって制御される供給電圧線は、電源電圧源に接続する電源電圧線、あるいは、接地電圧源に接続する接地供給電圧線のいずれであってもよい。しかし、典型的なメモリ素子においては、電源電圧線がビット線に関して配置される方法は、各電源電圧線とその関連する単一のビット線あるいは複数のビット線との間の良好なキャパシタンスを提供し、加えて、ビット線は典型的に高電圧レベルに予め充電され、この理由により、典型的な場合、電源電圧線は、上記の方法により制御回路によって制御される供給電圧線である。

本発明の使用により、支援機構がローカルレベルにおいて提供され、メモリの幅あるいは高さにおける任意の変更が、再設計あるいは調整の必要なく、支援機構によって自動的に対処される。基本的な機能は、キャパシタンスおよび電荷再分配の効果として働くので、温度および電圧変化への従来の敏感性をほとんど考慮しなくてよい。さらに、追加の電圧ジェネレータが必要とされず、追加の金属配線をメモリ素子に追加する必要がないので、本解決法は、追加の消費電力を負うことなく、従って、特に電力効率のよい構成を提供する。

メモリ素子内の複数の記憶セルは、多様な方法で配列することができる。１つの実施例において、複数の記憶セルは、複数の行および複数の列を含む１つのアレイとして配列され、メモリアクセス動作の間、上記複数の行からの選択された行が、選択された列におけるアドレス指定された記憶セルを識別するために使用可能にされる。

１つの実施例において、各列は、そこに関連する単一のビット線を有してもよい。しかし、他の実施例において、各列に対して、上記関連する少なくとも１つのビット線は一組のビット線を含み、メモリアクセス動作の間、選択された列に関連する一組のビット線の間の電圧における差分が、その選択された列におけるアドレス指定された記憶セルに対するデータ値を示す。

本発明の支援機構は、多様なメモリアクセス動作に対して使用することができる。１つの実施例において、メモリアクセス動作は書込み動作であり、書込み動作の間、選択された列に関連する上記少なくとも１つのビット線上の電圧は、アドレス指定された記憶セルに記憶されるべき新しいデータ値を示すために変更され、上記少なくとも１つのビット線上の電圧を変化させるに先立ち、制御回路は、少なくとも選択された列に対する供給電圧線を電圧源から切り離し、その供給電圧線上の電圧レベルが、関連する少なくとも１つのビット線上の電圧における後続の変化に応答して変化するようにする。従って、少なくとも１つのビット線上の電圧を変化させる前に供給電圧線を切り離すことによって、それから、書き込まれるべきデータ値によって指示されるようにビット線上で続いて起こる電圧における変化は、供給電圧線上と同じ方向に電圧における変化を起こし、それにより、セルを不安定にすることによって書込み動作を支援する。

特に、１つの実施例において、選択された列に関連する少なくとも１つのビット線は、第１の電圧レベルに予め荷電され、書込み動作の間、新しいデータ値は、上記少なくとも１つのビット線上の電圧を第１の電圧レベルからより低くすることによって指示され、上記少なくとも１つのビット線と関連する供給電圧線との間のキャパシタンスは、アドレス指定された記憶セルへの供給電圧を低くすることが、アドレス指定された記憶セルの安定性を低下させるようにする。

一組のビット線が各列と関連する実施例において、書込み動作の間、組のビット線のうちの１つの電圧は、一組のビット線間の電圧の差分がアドレス指定された記憶セルに記憶されるべき新しいデータ値を示すように、低くされ、ビット線の１つの電圧低下は、クロスキャパシタンスにより、供給電圧線における電圧の低下を起こさせる。

典型的なメモリ素子において、一定の漏洩電流は複数の記憶セルと関連し、漏洩電流は典型的に、温度を上げる。このような漏洩電流のために、その関連するビット線とのクロスキャパシタンスによる、供給電圧線上に起こる電圧変化は、全体的電圧変化が予想より大きいので、漏洩電流の結果として補償されるかもしれない。このことは、選択された列における任意のアドレス指定されていない記憶セルのメモリ保存機能に影響を与える可能性がある。１つの実施例において、このような懸念を緩和するために、制御回路はさらに、電圧源を関連する供給電圧線に結合するために、各列に対して提供されたダイオード回路を含む。ダイオード回路は、関連する供給電圧線上の供給電圧が既定の閾値より低くなることを防ぐよう動作し、これにより、選択された列におけるアドレス指定されていない記憶セルのメモリ保存機能を保証する。従って、何らかの理由により供給電圧線上の電圧が予想以上に低下し、既定の閾値に到達した場合、正方向バイアスダイオード回路は、電圧を既定の閾値より上に保つために、電圧を引き上げるために起動される。

１つの実施例において、関連する少なくとも１つのビット線上の電圧における変化に応答して、供給電圧線上の電圧レベルが変化する量は、その供給電圧線と関連する少なくとも１つのビット線との間に存在するキャパシタンス、および供給電圧線自体のキャパシタンスに依存する。１つの実施例において、これらの２つの異なるキャパシタンスの少なくとも１つは、供給電圧線上の電圧レベルの変化に対する望ましい量を考慮して、メモリ素子の設計時に調整することができる。特に、供給電圧線自体のキャパシタンスが増大した場合、例えば供給電圧線にオープントランジスタを取り付けることによって、書込み動作の間に電圧が低下する量は、低減される。同様に、供給電圧線と関連するビット線との間のキャパシタンスが増大した場合、書込み動作の間に供給電圧線の電圧が低下する量を増大させる。

１つの実施例において、メモリ素子はさらに、その供給電圧線のキャパシタンスを、その供給電圧線の電圧レベルの変化に対する望ましい量を考慮して、製造後に調整することができるように、各供給電圧線に選択的に接続する１つあるいは複数の構成要素を含む。例えば、直列に接続したトランジスタおよびコンデンサを、望ましい場合にそのキャパシタンスを増大させるように、供給電圧線にコンデンサを選択的に接続するために使用することができる。

本発明の実施例の使用を通して、多くの他の利点が得られる。例えば、書込み動作を考えてみると、ビット線と関連する列供給電圧線との間のクロスキャパシタンスは、ビット線の電圧低下速度を増し、それにより書込み速度を増す。さらに、供給電圧線の電圧レベルが変化する量は、供給電圧線と関連するビット線との間のキャパシタンスと、供給電圧線自体のキャパシタンスの双方に関連するので、電圧変化は、多様な異なるメモリ設計に対して比較的に一定に保つことができることが解っている。特に、メモリの高さが高くなるにつれ、供給電圧線および関連するビット線の長さが長くなり、このことは、供給電圧線と関連するビット線との間に存在するキャパシタンスを増大させる。同時に、供給電圧線自体のキャパシタンスは、供給電圧線の長さと共に増大し、これら２つの効果は、メモリ素子の高さに関係なく同様の電圧変化を生成するように、互いに相殺する。

さらに、金属の高さおよび幅におけるプロセスの変化は、双方のキャパシタンスに同等に影響を与える傾向があり、従って、電圧変化に影響を与えないことはない。例えば、列供給線の金属幅が増すと、このことは、列供給線のキャパシタンスを増大させるが、また、列供給線とビット線との間の距離を減少させ、このことにより、ビット線と列供給線との間のキャパシタンスを増大させる。

さらに、本発明の実施例によると、書込みの前の非常に短い期間において高電流が生成されない。つまり、電荷の再分配により起こる電流は、書込み動作を実行する際に含まれる通常の書込み放電電流と比較して、高くない。

さらに、ビット線の電圧の低下は列供給電圧の低下を生じさせるので、列供給電圧を低下させることとビット線を低下させることとの間の相対的タイミングが最適化され、従来技術において存在するこのようなタイミングの問題が避けられる。

加えて、列供給電圧を低下させる際にＤＣ電流が引き起こされない。このようなＤＣ電流は、図１の従来技術を参照して上に説明したような追加の電圧供給を提供するために使用されるような、多くの電圧レギュレータにおいて一般的である。

さらに、本発明の実施例の技術は、非常に低い電圧において良好に動作し続け、これにより、この技術はまた、低電圧において起こり得る問題に対処するための多様な他の支援機構に対して、一般的に適している。

例えば、低動作電圧において、書込み動作の間に記憶セルの状態を反転する場合、記憶セル内の内部ノードが、新しく要求された電圧レベルにおいて安定することに失敗し、このことが、ある状況においては書込み失敗につながることがある。しかし、本発明の１つの実施例によると、本発明の技術は、ビットフリップ支援機構を提供するために使用することができる。

特に、１つの実施例において、メモリアクセス動作は書込み動作であり、書込み動作の間に、選択された列に関連する上記少なくとも１つのビット線の電圧は、アドレス指定された記憶セルに記憶するべき新しいデータ値を示すために変えられ、上記少なくとも１つのビット線の電圧を変えた後、制御回路は、その供給電圧線上の電圧レベルが、関連する少なくとも１つのビット線の電圧における後続の変化に応答して変化するように、少なくとも選択された列に対する供給電圧線を電圧源から切り離す。書込み動作の終了に向けて供給電圧線を電圧源から切り離すことによって、ビット線の電圧における後続の変化は、アドレス指定された記憶セル内の新しいデータ値の安定性を改良するように、記憶セルに亘る電位の相違を増大させるために使用することができ、従って、記憶セル内のビットフリッププロセスを完了することを支援することができる。

１つの特定の実施例において、書込み動作の間に、新しいデータ値は、選択された列に関連する上記少なくとも１つのビット線の電圧を低下させることによって示され、書込み動作の終了に向けて、上記少なくとも１つのビット線の電圧は増加され、一方、少なくとも選択された列に対する供給電圧線は、電圧源から切り離され、上記少なくとも１つのビット線と関連する供給電圧線との間のキャパシタンスは、アドレス指定された記憶セルへの供給電圧を増加させ、それにより、アドレス指定された記憶セル内の新しいデータ値の安定性を改良する。１つの特定の実施例において、少なくとも１つのビット線上の電圧増加のこのプロセスは、ビット線をそれらの予め荷電された高い電圧レベルに戻すために、書込み動作の終了において起こる標準事前荷電動作の一部として実行することができる。

本発明の基本的機構の柔軟性の他の例として、この基本的機構はまた、１つの実施例において、読取り支援動作を提供するために使用することができる。特に、１つの実施例において、読取り動作の間、選択された列に関連する上記少なくとも１つのビット線上の電圧は、事前充電段階の間に第１の電圧レベルに予め充電され、その後、選択された列に関連する上記少なくとも１つのビット線の上記電圧は、上記第１の電圧レベルから、アドレス指定された記憶セルに記憶されたデータ値により変化し、制御回路は、事前充電段階の間、その供給電圧線の電圧レベルが、事前充電段階の間関連する少なくとも１つのビット線の電圧における変化に応答して変化するように、少なくとも選択された列に対する供給電圧線を電圧源から切り離す。

１つの特定の実施例において、第１の電圧レベルはＶＤＤ電源電圧レベルであり、プロセスは、そのビット線の事前荷電がＶＤＤ電圧レベルに戻されることを要求するために、少なくとも１つのビット線が、読取り動作の開始に先立ち放電されていることが必要である。従って、このような実施例において、選択された列に関連する上記少なくとも１つのビット線の電圧は、事前充電段階の間に増大し、その後、上記少なくとも１つのビット線の上記電圧は、アドレス指定された記憶セルに記憶されたデータ値により、上記第１の電圧レベルから低くなり、上記少なくとも１つのビット線と関連する供給電圧線との間のキャパシタンスは、事前充電段階の間、アドレス指定された記憶セルへの供給電圧を増大させ、それにより、読取り動作に対するアドレス指定された記憶セルの安定性が増大する。アドレス指定された記憶セルへの供給電圧は、事前充電段階の間に増大されているので、このことは、後続の読取り動作に対するアドレス指定された記憶セルの安定性を増大させる。このことは従って、後続の読取り動作が、記憶セルの記憶された状態を乱す可能性が低いことを保証している。さらに、供給電圧レベルが増大されているので、このことは、記憶セルを通る読取り電流を増大させ、従って、より速い読取り動作に導く。

一組のビット線が各列と関連する実施例において、１つの実施例において、ビット線のうちの１つは、そのビット線が続いて予め充電されるように、読取り動作に関連する事前充電動作に先立ち放電することができ、このことは、供給電圧線の供給電圧レベルを上げる。しかし、望ましい場合、事前充電動作の間にそれらの双方がＶＤＤへ予め充電されて戻されるように、一組における双方のビット線を放電することができ、このことは、供給電圧線上の電圧へのさらなる増大をもたらし、これにより、さらに安定性を改良し、動作の後続の読取り段階における読取り電流を増大させる。

このような実施例は、メモリ素子において低電圧が使用される構成において特に有用である。なぜなら、低電圧アプリケーションにおいては、読取り動作間の記憶セルの安定性が、重大な問題となるからである。

いくつかの実施例において、供給電圧線の電圧におけるこのような上昇が、絶対電圧レベルを、メモリ素子の構成要素に対して使用される技術を考慮して安全であるレベルを超えさせることがあるかもしれない。このような懸念を緩和するために、１つの実施例において、制御回路はさらに、電圧源を関連する供給電圧線に結合するために各列に対して提供されるダイオード回路を含み、ダイオード回路は、関連する供給電圧線上の供給電圧が既定の閾値を超えて増大することを防ぐよう動作する。特に、逆バイアスダイオードは、供給電圧線に印加されるかもしれない電圧における上昇を制限するために、電圧源と供給電圧線との間に置くことができる。

第２の態様から鑑みると、本発明は、少なくとも１つの列に配列された複数の記憶セル手段と、上記少なくとも１つの列の各々に関連する少なくとも１つのビット線手段と、メモリアクセス動作の間、選択された列に関連する上記少なくとも１つのビット線手段の電圧における変化は、その選択された列におけるアドレス指定された記憶セル手段に対するデータ値を示し、上記少なくとも１つの列の各々と関連する供給電圧線手段と、供給電圧線手段は、供給電圧を関連する列に提供するために電圧源手段に接続可能であり、各列に対して、関連する供給電圧線手段と関連する少なくとも１つのビット線手段との間にキャパシタンスが存在し、そして、各列に対して、電圧源手段の関連する供給電圧線手段への接続を制御するための制御手段を含み、メモリアクセス動作間の既定の期間に対して、制御手段は、少なくとも選択された列に対する供給電圧線手段を電圧源手段から切り離し、その供給電圧線手段上の電圧レベルが、関連する少なくとも１つのビット線手段上の電圧における変化に応答して変化するようにする、メモリ素子を提供する。

第３の態様から鑑みると、本発明は、メモリ素子の動作方法を提供し、メモリ素子は、少なくとも１つの列に配列された複数の記憶セルと、上記少なくとも１つの列の各々に関連する少なくとも１つのビット線を有し、メモリアクセス動作の間、選択された列に関連する上記少なくとも１つのビット線上の電圧における変化は、その選択された列におけるアドレス指定された記憶セルに対するデータ値を示し、メモリ素子はさらに、上記少なくとも１つの列の各々と関連する供給電圧線を有し、供給電圧線は、供給電圧を関連する列に提供するために電圧源に接続可能であり、各列に対して、関連する供給電圧線と関連する少なくとも１つのビット線との間にキャパシタンスが存在し、本方法は、各列に対して、電圧源の関連する供給電圧線への接続を制御するステップと、そして、メモリアクセス動作中の既定の期間に対して、少なくとも選択された列に対する供給電圧線を電圧源から切り離し、その供給電圧線上の電圧レベルが、関連する少なくとも１つのビット線上の電圧における変化に応答して変化するようにするステップ、を含む。

本発明は、付随する図面において図示される実施例を参照して、例示としてのみ、さらに説明される。

（実施例の説明）
図２は、メモリ素子のブロック図である。メモリ素子１０は、行と列に配列された複数の記憶セルから成るメモリアレイ２０を有する。各行は、そこに接続したワード線（ＷＬ）を有し、各列は、そこに接続した少なくとも１つのビット線（ＢＬ）を有し、各列に接続するビット線の正確な数は構成による。１つの例示的構成において、メモリアレイはＳＲＡＭセルから成り、一組のビット線がセルの各列に接続している。

メモリアクセス要求がメモリ素子により受信されると、メモリアクセス要求により特定されたアドレスは、経路６０を通して、行デコーダ３０およびデータ経路アクセスユニット４０に経路付けられる。行デコーダ３０は、アドレスを復号し、それに基づき、メモリアレイ２０内の行の１つを選択するために、ワード線の１つを通して制御信号を駆動するよう配列されている。同様に、データ経路アクセスユニット４０は、アドレスに基づき、アクセスされるべきデータを含む単一の列あるいは複数の列を識別し、それぞれのビット線を起動するよう配列されている。

典型的に、各記憶セルは、単一のビットデータ値を記憶し、従って、アクセスされているデータがマルチビットデータワード（例えば、３２ビット、６４ビット、その他）である場合、複数の記憶セルをアクセスする必要がある。典型的な設計において、列マルチプレクサは、データワードの各ビットに対応して提供され、各列マルチプレクサは、データワードの関連するビットを記憶することができる記憶セルを含む複数の列に対するビット線に接続している。メモリアレイは、従って、各列マルチプレクサに対して１つの、複数のセクションから形成されると考えることができる。従って、例として、メモリアレイは５１２のワード線を持ってもよく、マルチプレクサのサイズは４（各マルチプレクサに４つの列が接続されていることを意味する）であり、そして、データワードのサイズは３２ビット（３２個の列マルチプレクサがあり、各列マルチプレクサは、メモリアレイの対応するセクションに接続していることを意味する）である。このようなメモリは、従って、２０４８個の３２ビットデータワードを記憶することができる。

読取り動作に対して、関連するワード線は、行デコーダを介して使用可能にされ、適当なビット線は、列マルチプレクサを介して選択されることによって起動され、そして、センス増幅回路が、各アドレス指定された記憶セルに対して、そこに記憶されたビット値を決定するために、ビット線の電圧における変化を観測するために使用される。特に、一組のビット線が各記憶セルに接続している上記のＳＲＡＭの例を考えると、これらのビット線は、初期に電源電圧レベルに予め充電され、セルの関連する行が関連するワード線上の駆動信号を介して選択されると、アドレス指定された記憶セルに接続した一組のビット線のうちの１つが、接地電圧レベルに向けて放電し始める。組みにおけるビット線のいずれを放電するかは、そこに記憶されたビット値による。各アドレス指定された記憶セル（列マルチプレクサ毎に１つのアドレス指定された記憶セル）に対して、その組におけるビット線のうちの１つの放電は、センス増幅回路により感知され、センス増幅回路はそれから、アドレス指定された記憶セルに記憶されたデータワードを示す出力信号を、経路４４を通して生成する。出力信号はそれから、読取りアクセス要求の元へ読取りデータとして戻されるように、入出力インタフェース５０を経由して、経路５４を通して経路付けられる。

書込みアクセス要求に対して、行デコーダ３０は、関連するワード線に駆動信号を印加することによって、適当な行を選択するために同様に動作し、それからメモリアレイの各セクションに対して、データ経路アクセスユニット４０における書込み駆動回路が、アドレス指定された記憶セルに保持された状態が、書き込まれているデータワードを反映するために更新されるようにするために、関連する単一のビット線あるいは複数のビット線の電圧を変えるために使用される。従って、書込みデータは、経路５２を通して入出力インタフェース５０へ経路付けられ、そこから、経路４２を通してデータ経路アクセスユニット４０に経路付けられる。書込みデータはそれから、アドレス指定された記憶セルの状態が更新されるようにするため、関連するビット線上の電圧が変えられるようにするために、書込み駆動回路に対して適当な制御信号を生成するために使用される。従って、上記のＳＲＡＭの例を再び考慮すると、特定のアドレス指定された記憶セルに関連する双方のビット線は、初期に予め充電され、書き込まれるべきデータにより、その組におけるビット線のうちの１つは、アドレス指定された記憶セルにおける状態が更新されるようにするために、書込み駆動回路によって放電される。

メモリ素子の記憶セルは、多様な形式を取ることができる。しかし、例として、図３は、ＳＲＡＭメモリにおいて使用してもよい６Ｔ ＳＲＡＭ記憶セルの例示的構造を示す図である。見て解るように、記憶セルは２つのＰＭＯＳトランジスタ１００、１１０、および２つのＮＭＯＳトランジスタ１２０、１３０から成る。ノード１４０は、ＰＭＯＳトランジスタ１００とＮＭＯＳトランジスタ１２０との間に提供され、同様にノード１５０は、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１３０との間に提供されている。ビット線１８０は、アクセストランジスタ１６０を介してノード１４０に接続し、同様にビット線１９０は、アクセストランジスタ１７０を介してノード１５０に接続している。

２つの異なる状態を、図３に示される記憶セル内に記憶することができ、第１の状態は、ノード１４０が接地電位にありノード１５０が電源電位Ｖ_ＤＤにある状態であり、第２の状態は、ノード１４０が電源電位Ｖ_ＤＤにありノード１５０が接地電位にある状態である。

上記のように、現代の技術においては、個々の記憶セルが、データの信頼できる保存を保証するために要求される安定性を持ち、一方また、書込み動作に対して許される時間内に新しいデータ値をセルに記憶することができることを保証するために要求される書込み能力を持つ、メモリ素子を製造することが益々難しくなってきている。いくつかのセルに対して、書込み能力の問題は、書込み時間を増やすことによっても対処することができない。なぜなら、このようなセルに対しては、新しいデータ値を記憶するために必要な状態の内部反転は、無制限の時間があっても起こらないかもしれないからである。本発明の実施例によると、図３に図示されるような標準記憶セルにおいて既に存在する、現存のクロスキャパシティが利用される。このクロスキャパシティは、図４に概略的に図示されていて、メモリ素子によって使用される関連するビット線および電源電圧線を形成するためにメモリ素子内に提供された特定の金属層３００を示している。特に、図４は、記憶セルの特定の列に対して提供された金属層３００の一部を示している。示されるように、一組のビット線３３０、３４０が提供され、これらのビット線の間には、ビット線の組の間をほぼ並行に走る、電源電圧線３３５が置かれている。また、一組のワード線ランディングロケーション３１０、３２５、および、一組の接地電位ランディングロケーション３１５、３２０が提供され、素子の他の金属層において提供されているワード線および接地電位線に結合することができる。典型的に、ワード線および接地線は、ビット線３３０、３４０および上に重なる金属層における電源電圧線３３５にほぼ垂直に走っている。

図４に図示されるように、キャパシタンス３４５は、第１のビット線３３０と電源電圧線３３５との間に存在し、同様にキャパシタンス３５０は、電源電圧線３３５と他のビット線３４０との間に存在する。

本発明の実施例によると、メモリアクセス動作中の既定の期間に対して、電源電圧線３３５は、ビット線３３０、３４０のうち１つあるいは双方の上の電圧における変化が、それから、クロスキャパシタンス３４５、３５０により電源電圧線の電圧レベル変化をもたらすように、電源電圧レールＶ_ＤＤから切り離され、電圧レベルにおけるこの変化は、多様なメモリアクセス動作における正しい動作を支援するために使用される。以下の図面を参照してより詳細に説明されるように、この同じ基本的クロスキャパシタンス機構は、書込み支援機構、書込み動作のより後の段階のためのビットフリップ支援機構、あるいは、読取り動作のための読取り支援機構を提供するために使用することができる。

電源電圧線３３５の電圧レベルが、関連するビット線３３０、３４０の電圧変化に応答して変化する量は、電源電圧線と関連するビット線との間に存在するキャパシタンス３４５、３５０、および電源電圧線３３５自体のキャパシタンスに依存する。特に、クロスキャパシタンス３４５、３５０が増大した場合、このことは、関連するビット線３３０、３４０の電圧が変化した時、電源電圧線３３５で起こっている電圧変化を増大させる。それに対して、電源電圧線３３５のキャパシタンスが増大した場合、このことは、電源電圧線の電圧低下を減少させる。従って、電圧低下は、多様な異なるメモリ設計に対して、比較的一定に保つことができることが解っている。特に、メモリ素子の高さが高くなるにつれ、ビット線３３０、３４０および関連する電源電圧線３３５の双方の長さが長くなることが理解されるであろう。このことは当然、クロスキャパシタンス３４５、３５０を増大させるが、しかしまた、電源電圧線３３５自体のキャパシタンスを増大させ、２つの効果はそれから互いに相殺／追従する。

また、電源電圧線３３５上で起こっている実際の電圧低下は、電源電圧線３３５と関連するビット線との間の間隔を変えることによって、設計の間に調整することができることも理解されるであろう。間隔を少なくすると、クロスキャパシタンス３４５、３５０は増大し、それにより、電源電圧線３３５上に起こる電圧低下が増大する。電源電圧線３３５のキャパシタンスが、電源電圧線を提供するために使用されるワイヤを太くすることによって、あるいはそれをより長くすることによって増大された場合、このことは、電圧低下を減少させる。電源電圧線３３５のキャパシタンスはまた、キャパシタンスを増大させるためにオープントランジスタを電源電圧線に結合することによっても、増大することができる。あるいは実際、電源電圧線は、製造後にさらに調整することができるように、余分なキャパシタンスが製造後の電源電圧線に接続あるいは切り離すことができるよう、トランジスタを介して更なるコンデンサに結合することができる。

電源電圧線と関連するビット線との間のクロスキャパシタンスを利用する本発明の実施例の技術は、多様な構成において、また、電源電圧線およびビット線が図４に示されるように配列された構成に限らず、使用することができることが理解されるであろう。例えば、たとえ電源電圧線がビット線とは異なる金属層にあったとしても、これらの間には依然としてクロスキャパシタンスが現れ、従って、同じ方法をまた使用することができる。同様に、電源電圧線がビット線と並行に置かれていない場合でも、電源電圧線とビット線との間には依然としてクロスキャパシタンスが存在し、それにより、本発明の実施例の技術を利用することができる。しかし、電源電圧線がビット線と並行に提供されている場合、上記のスケーリングの利点を実現することができ、多様な異なる設計に亘って、電圧低下量の一定性を保証することができる。

図５は、本発明の実施例の書込み支援機構を実現するために使用される、記憶セルの１つの列に対する複数の構成要素を示している。見て解るように、各電源電圧線３３５は、関連するビット線３３０、３４０の組の間に置かれ、それらの間にクロスキャパシタンス３４５、３５０が存在する。書込みトランジスタ４００、４０５は、書込み動作の間に、ビット線のうちの１つが（それは電源電圧レベルＶ_ＤＤに予め充電されているであろう）、アドレス指定された記憶セル内に記憶すべきデータ値を識別するため、接地に向けて放電することができるように、各ビット線３３０、３４０に接続している。

ＰＭＯＳトランジスタの形式の制御回路４１５が、電源電圧線３３５を、電力レールＶ_ＤＤ４２０に選択的に接続するために提供されている。典型的に、電源電圧線３３５が電源に接続され、従って、電源電圧線３３５の電圧がＶ_ＤＤであるように、論理ゼロ値がスイッチ線４２５を通してＰＭＯＳトランジスタ４１５に提供される。しかし、図６を参照してさらに詳細に説明されるように、本発明の実施例の書込み支援機構を使用する場合、書込み動作の間に、ビット線３３０、３４０のうちの関連する１つの上の電圧が放電されるに先立ち、トランジスタ４１５のスイッチを切るために、論理１値がスイッチ経路４２５を通して提供され、その放電動作が行われる時間までには、電源電圧線３３５が、電源レール４２０から結合を解かれているようにする。その結果、ビット線３３０、３４０のうちの１つの後続の放電は、電源電圧線３３５の電圧レベル低下を引き起こし、それにより、アドレス指定された記憶セル（つまり、関連するワード線が使用可能にされている列における記憶セル）の安定性を低下させ、従って、書込み動作の完了を支援する。

図５に示されるように、随意の正バイアスダイオード４１０（この場合、ゲート入力が電源電圧線３３５に結合しているＰＭＯＳトランジスタによって構成されている）を、電源電圧線３３５上で最少電圧レベルが維持されていることを保証するために使用することができ、それにより、電源電圧線の電圧が既定の閾値より低くなることを避ける。このことは、選択された列における任意のアドレス指定されていない記憶セルのメモリ保存機能を保証するのに有用となることがある。特に、漏洩電流は、電源電圧線３３５上の電圧レベルを、純粋にクロスキャパシタンスの低下の結果として予想されるよりも低いレベルに低下させるかもしれず、このことは、特に漏洩電流が増大する高温において動作している場合に、重大になることがある。トランジスタ４１０によって形成されるダイオードは、典型的に約２００ｍＶのスレショルド電圧を有し、従って、例として、電源レール４２０が１Ｖの場合、このことは、電源電圧線３３５上の電圧が０．８Ｖより低くならないことを保証する。このことは従って、アドレス指定されていない記憶セルのメモリ保存機能を保証し、一方電圧供給レベルが、アドレス指定された記憶セルにおける書込み動作を支援するのに十分に低下することを可能にする。

図６は、本発明の１つの実施例による書込み支援機構を示す流れ図である。ステップ５００において書込み動作の発生が待機され、書込み動作が起ころうとすると、プロセスはステップ５０５に進み、そこで書込み動作によって特定されるアドレスが、メモリアレイ内の行および列を選択するために復号される。ステップ５１０において、論理１値を、関連するＰＭＯＳトランジスタ４１５にそのトランジスタをオフにするために経路４２５を通して駆動することによって、電源電圧線３３５は、選択された列に対して電圧源４２０から切り離される。

その後、ステップ５１５において、選択された列に対するビット線３３０、３４０のうちの１つの上の電圧は、アドレス指定された記憶セルに書き込まれるべきデータ値を識別するために低下される。上に説明したように、このことは、関連する書込みトランジスタ４００、４０５を、そのゲート入力において論理１レベルに駆動することによりスイッチを入れることによって行われる。このプロセスの間、関連するビット線と電源電圧線の間のクロスキャパシタンス３４５、３５０は、電源電圧線３３５上の電圧レベルを低下させ、それにより、アドレス指定された記憶セルを不安定にし、書込み動作において支援する。

ステップ５２０において、選択された行に対するワード線が使用可能にされる。ワード線は、ステップ５０５においてアドレスが復号された後の任意の時点において使用可能にすることができ、従って、ステップ５１０あるいは５１５と少なくとも部分的に並行して起こってもよいことが理解されるであろう。

ステップ５２５において、書込み時間が経過したかどうかが判断される。典型的に、既定の書込み時間はメモリ素子と関連し、記憶セルにおける最悪の場合の条件の下で予想される書込み時間を考慮して設定される。一旦書込み時間が経過すると、プロセスはステップ５３０に進み、そこで論理ゼロ値が、電源電圧線３３５を選択された列に対して電圧源４２０に再接続するために、スイッチ経路４２５を通して提供され、その後、プロセスはステップ５３５において終了する。

関連するビット線との電源電圧線のクロスキャパシタンスが、アドレス指定された記憶セルの安定性を低下させるのを支援するのに加えて、クロスキャパシタンスはまた、関連するビット線の電位低下速度を上げるので、書込み動作自体の速度を上げる。

図７は、本発明の実施例の書込み支援機構を採用した場合の、メモリ素子の関連する部分の電気的動きを示す一連のグラフである。図７の上部グラフは、短いビット線を有する小型のメモリマトリックス、例えば、１つの列に対して４つの記憶セル、に対する、ビット線の組の電圧、および、電源電圧線の対応する電圧を示している。一方、第２のグラフは、長いビット線を有するより大型のメモリマトリックス、例えば、１つの列に対して１２８個の記憶セル、に対する同じ信号を示している。上部グラフから解るように、ビット線の１つの電圧５６５はＶ_ＤＤに維持されている一方、書込み動作の間に、他のビット線の電圧は、線５５０によって示されるように放電され、それから、書込み動作の終了において（線５６０によって示されるように）Ｖ_ＤＤに再び荷電される。書込み動作の間、電源電圧線のＶ_ＤＤからの結合の解除は、電圧を線５５５によって示されるレベルに低下させる。

第２のグラフと第１のグラフを比較すると解るように、ここでも１つのビット線は線５７０、５８０で示されるように低下し、一方、他のビット線は、線５８５によって示されるように、Ｖ_ＤＤに維持される。電源電圧線上に現れる電圧低下は、線５７５によって証明されるように、小さいメモリアレイと同様である。

図７における下部グラフは、経路４２５を通るスイッチ信号の値、および、アドレス指定された記憶セルの２つの内部ノード１４０、１５０（図３参照）における対応する電圧を示している。スイッチ信号は、電源電圧線３３５を電源からの結合を解くためにステップ５９０において上昇し、その後、書込み動作が、アドレス指定された記憶セル内の状態における変化を起こすと想定され、その結果、内部ノードの１つの上の電圧は線５８５によって示されるように低下し、一方他の１つは、線５８７によって示されるように上昇する。しかし、Ｖ_ＤＤに向かって上昇しているノードに対して、電源電圧線上のより低い電圧レベルのおかげで、電源電圧線が電力源から結合を解かれている時間の間、達成されたレベルはＶ_ＤＤに到達しないことが解る。スイッチ信号が論理ゼロレベルに戻り（線５９２参照）、従って電源電圧線がＶ_ＤＤに再び引き上げられた場合にのみ、内部ノード電圧もまた、Ｖ_ＤＤに引き上げられる。

書込みトランジスタ４００、４０５の関連する１つへの書込み可能信号、および、関連するワード線を使用可能にするために使用されるワード線トリガ信号もまた、スイッチ信号と同時に行使されそして取り消され、従って、図７に示されるように線５９０、５９２に従う。

本発明の実施例の技術は、小電力書込み支援機構を提供するために有用であるが、本発明の実施例の技術の使用は、書込み支援機構にのみ限定されるものではなく、代わりに、メモリアクセス動作間の多様な支援機構において使用することができる。特に、本発明の技術は、非常に低い電圧において使用することができ、このことにより、低供給電圧を使用している場合に起こる可能性のある問題を解決するのに有用となる。一旦このような問題が、アドレス指定された記憶セルに書き込む際に、内部ノードが新しい電圧レベルにおいて安定しないかもしれず、あるいは少なくとも書込み動作に対して許された期間内においてはそうでないという、ビットフリップ問題である場合、書込み失敗を起こす可能性がある。本発明の１つの実施例によると、図８に示されるように、図５の回路は、書込み動作の終了に向けてビットフリップ支援機構を提供するために使用することができる。この技術は、図６を参照して説明した基本的な書込み支援機構が使用されているかどうかに関わらず、使用することができる。

図８に示されるように、ステップ６００において書込み動作が発生すると、書込み動作は、ステップ６０５において実行される。特に、アドレスは復号され、選択された列に対するビット線のうちの１つは、書き込むべきデータを識別するために低くされ、関連するワード線は、アドレス指定された記憶セルを起動するために、選択された行に対して使用可能にされる。図６のプロセスを、図８のステップ６０５を実現するために使用してもよく、また、標準書込み動作をステップ６０５において使用してもよい。図６のプロセスがステップ６０５を実現するために使用される場合、書込み時間の経過を識別するステップ５２５は実際に、書込み時間の第１の既定部分の経過を識別し、その後、供給電圧はステップ５３０において再接続され、それから、図８のステップ６１０から６３０によって識別される書込み動作の残りの部分が、実行される。

ステップ６１０において、選択された列に対して、供給電圧線が電圧源から切り離され、その後ステップ６１５において、書込み動作の初期の部分の間に低くされたビット線上の電圧は、それから、Ｖ_ＤＤに向けて再び増加される。このことは、放電されたビット線上の電圧レベルを、Ｖ_ＤＤに再び上げるために、書込み動作の終了において開始される標準事前荷電動作の一部として実行することができる。このプロセスの間、関連するビット線と供給電圧線との間のクロスキャパシタンス３４５、３５０は、電源電圧線３３５の電圧レベルを増大させ、従って、アドレス指定された記憶セルへの供給電圧を上昇させ、それにより、その記憶セルの安定性を改良し、記憶セル内のビットフリッププロセスが完了するのを支援する。

ステップ６２０において、書込み時間が経過したかどうかが判断され、経過した場合、電源電圧線３３５は、ステップ６２５において、選択された列に対する電圧源４２０に再接続され、その後、プロセスはステップ６３０において終了する。

図９は、本発明の実施例のビットフリップ支援機構を実現する際の、メモリ素子の電気的動きを示す一連のグラフである。線６４０、６４５は、アドレス指定された記憶セルの２つの内部ノードの状態におけるフリッピングを示している。線６５０は、書込み動作の開始におけるビット線のうちの１つの電圧レベルの低下、および、書込み動作のより後の段階の間に、そのビット線の電圧がＶ_ＤＤへ再び戻ることを示している。他のビット線の電圧６５５は、書込み動作を通して一定に保たれる。電源列３３５の電圧レベルにおける増大６６０によって解るように、供給電圧上昇は、書込み動作の終了に向かって起こり、ビットフリップ動作において支援する。図９の下部グラフは、書込み動作の間にワード線を使用可能にするためにワード線に印加される電圧６６５を示している。書込み動作のより後の部分において、スイッチ経路４２５上の電圧は、トランジスタ４１５のスイッチを切り、電源電圧線３３５を電力供給４２０からの結合を解くために、点６７０において増大される。スイッチ経路４２５上の電圧はそれから、ワード線上の電圧が、書込み動作の終了において論理ゼロレベルに減少されるのと同時に、論理ゼロレベルに戻される。

図１０は、本発明の実施例のビットフリップ支援機構が使用されていない状況に対する、同じ一連のグラフを示している。図１０によって図示されるシミュレーションにおいて、図９と同じ回路が使用されているが、電源電圧線は、どの段階においても、電圧源から切り離されない。従って、この例において、その機構が使用されていないので、スイッチ線使用可能信号６７０は存在しない。見て解るように、書込み動作の終了に向けて、電源電圧線３３５上の電圧において重大な増大はなく、記憶セルの内部ノードの電圧は、書込み動作の終了において要求されるように、それぞれ論理１、論理ゼロレベルに整定されない。このことは、図９と対照されるべきであり、図９においては、記憶セル内の内部ノードは、ワード線が使用不可能にされた後、１．０ｎｓ内に要求される論理１、論理ゼロレベルに整定し、これは、特に低電圧動作においては極端に速い。

プロセスの開始に向けての、電源電圧線の電圧におけるわずかな落ち込み、および、プロセスの終了に向けての電源電圧線の電圧におけるわずかな上昇は、クロスキャパシタンスによるものであり、しかしこの効果は、大部分、電源電圧線をＶ_ＤＤに接続しているスイッチトランジスタ４１５によって抑制される。この効果が完全に抑制されない理由は、スイッチトランジスタ４１５が理想的ではなく、内部抵抗（インピーダンス）を有し、従って、そのＰＭＯＳトランジスタが効果を抑制する一方で、それを完全には抑制しないからである。

低動作電圧において起こりうる他の問題は、ＳＲＡＭセルの安定性が、低くそしてしばしば否定的になり得ることであり、それは不安定なセルを意味する。セルが不安定になると、セルの状態が読取りの時に汚染され、動作におけるエラーを発生させる可能性がある。しかし、本発明の１つの実施例によると、読取り支援機構を、読取り動作の間のセルの安定性を改良するために、提供することができる。このような読取り支援機構の使用から生じる可能性のあるさらなる利点は、読取り電流を増大させることができ、それにより、読取り動作の速度を改良することができることである。このことは、従って、より耐久力の大きい速いメモリを導くことができる。

図１１は、読取り支援機構を提供するための本発明の１つの実施例により、メモリ素子の各列内に提供された構成要素を示す図である。図５と比較すると、回路は実質的に同じであり、同じ参照番号が、同じ要素を参照するために使用されていることが理解されるであろう。図１１における唯一の追加は、以下により詳細に説明するように、電圧保護ダイオードとして作用するために、随意のバイアスダイオード４５０を備えていることである。

図１２は、本発明のこの実施例の読取り支援機構を示す流れ図である。ステップ７００において読取り動作が発生すると、読取り動作と関連するアドレスが、メモリアレイ内の行および列を選択するために、ステップ７０５において復号される。その後、ステップ７１０において、選択された列に対するビット線の少なくとも１つの電圧が、接地に向けて低くされる。このことを達成するために、書込みトランジスタ４００、４０５のうち１つを、関連するビット線を接地に向けて放電するために作動させることができる。その後、ステップ７１５において、経路４２５上のスイッチ信号が、電源電圧線３３５を電源４２０から切り離すために、高く設定される。

それから、ステップ７２０において、その電圧がステップ７１０において低下させられたビット線が、それから、再びＶ_ＤＤに向けて再び予め充電される。この時点において、関連するビット線と電源電圧線との間のキャパシタンス３４５、３５０は、電源電圧線の電圧を上げ、従って、アドレス指定された記憶セルへの電圧供給を増加させ、このことは、後続の読取り動作において支援する。

ステップ７２５において、ワード線が、選択された行に対して使用可能にされる。書込み動作について上に説明したように、ワード線は、ステップ７０５におけるアドレスの復号に続く任意の適当な時点において使用可能にすることができ、従って、ステップ７１０、７１５、７２０の１つあるいは全てと少なくとも部分的に並行して起こってもよいことが理解されるであろう。

ステップ７３０において、通常の読取り動作が使用され、そこで、一組のビット線のうちの１つの上の電圧低下は、アドレス指定された記憶セルに記憶されたデータ値を識別するために、センス増幅回路により検知される。その後、ステップ７３５において、電源電圧線３３５は、選択された列に対して電圧源４２０に再接続され、その後プロセスはステップ７４０において終了する。

上記の動作は、低動作電圧が使用されている場合に（例えば、６００ｍＶ）有用な読取り支援機構を提供するために使用されてもよい一方、メモリ素子の同じ設計は、通常の動作電圧（例えば、１Ｖ）においても適切に動作することができる。従って、正バイアスダイオード４１０は、図５を参照して上に説明したのと同じ理由によって、設計に残してもよい。また、上記の読取り支援機構が、通常の動作電圧が使用されている間に使用されることに対して、従って、電源電圧線３３５の電圧上昇が、記憶セルに対して使用されている技術を考慮した最大安全電圧を超える可能性があることに対して保護するために、逆バイアスダイオード４５０を、電源４２０と列供給線３３５との間に、電圧上昇を制限するために、置くことができる。特に、電源線３３５の電圧が、電源線４２０を超え、ダイオード４５０のスレショルド電圧より大きくなると、ダイオード４５０は作動し、電源電圧線３３５上の電圧を安全限界内に再び低下させる。

図１３は、本発明の実施例の読取り支援機構を使用する場合の、メモリ素子の電気的動きを示す一連のグラフである。上部グラフから示されるように、読取り動作の間、論理１レベル内部ノードの電圧は、読取り動作の間にレベル７５０に上げられ、一方、論理ゼロレベルノードの電圧レベル７５５は、論理ゼロレベルに維持される。読取り動作の間、読取り電流はステップ７６０においてすばやく増加し、そして、読取り支援機構がない場合に予想されるであろうもの（線７６７によって示される）を超えるレベル７６５に到達する。この読取り電流における増加は、読取り動作の速度を速くする。

図１３における第２のグラフは、ビット線のうちの１つの上の電圧の放電に続いて、どのようにそのビット線の電圧が、読取り動作の開始において線７７０によって示されるように増大するかを示し、他のビット線は論理１レベルにおいて維持されている（線７７５によって示されるように）。経路７７０によって示されるビット線の電圧におけるこの増大は、電源列線３３５の電圧上昇を発生させる（線７８０によって示される）。

下部グラフにおける線７８５、７８７は、経路４２５を通してトランジスタ４１５に提供されるスイッチ信号のプロファイルを示し、一方、線７９０、７９２は、読取り動作のために関連するワード線を使用可能にするために使用される、ワード線トリガ信号のプロファイルを示す。

図１３から、そうでない場合より約３０％高い読取り電流が観測されることが理解されるであろう。さらに、列供給電圧線のより高い電圧は、より安定したセルを導く。ビット線のより低い電圧（これは標準Ｖ_ＤＤレベルにある）と共に、このことは、より高い安定性へと導く。この方法は、セルの安定性における１００％の増加を容易に導くことができることが解っている。

セルの通常の安定性が特に悪化する極端な場合において、ビット線の双方は、読取り動作に先立ち放電することができ、そして、双方のビット線は、読取り動作の開始において予め荷電することができ、それにより、より高く上げられた列供給電圧を生成する。

図１４は、読取り支援回路が使用されていない状況を示す、同様の一連のグラフである。図１４によって示されるシミュレーションにおいて、図１３におけるのと同じ回路が使用されているが、電源電圧線は、どの段階においても電圧源から切り離されない。同じ信号を示すために、図１３におけるのと同じ参照番号が使用されている。見て解るように、読取り動作の間に観測される電流は、本発明の実施例の読取り支援機構を使用している場合よりかなり少ない。さらに、列供給線の電圧レベル上昇はない。

プロセスの開始に向けての、電源電圧線の電圧のわずかな上昇は、クロスキャパシタンスによるものであるが、この効果は、電源電圧線をＶ_ＤＤに接続するスイッチトランジスタ４１５によって大部分抑制される。図１０を参照して上に説明したように、効果が完全に抑制されない理由は、スイッチトランジスタ４１５が理想的ではなく、内部抵抗（インピーダンス）を有し、従って、そのＰＭＯＳトランジスタは効果を抑制する一方、それを完全には抑制しないからである。

本発明の実施例の上記の説明から、メモリアクセス動作の既定の期間の間、供給電圧線と関連するビット線との間のクロスキャパシタンスを利用することによって、記憶セル内のメモリアクセス動作の完了を支援する多様な事例において使用することができる、非常に柔軟な支援機構を導き、それにより、それらの機能検査をパスするセルの数を改良することによって、歩留りを改良することができることが解るであろう。本発明の技術は電荷再分配を利用するという事実により、提供される解決法は、特に電力効率が良い。例えば、書込み支援機構を考えてみると、書込み支援機構を備えていない通常の書込み動作を超える、追加の電力は負わない。実際、いくつかの状況においては、本発明の実施例の技術の使用は、書込み動作がより速く起こるので、消費電力を少なくする。

本発明の実施例の技術は、多様な技術に亘って、そして複数の異なる種類の記憶セルに対して、一般的に適用可能である。例えば、本発明は、個々の記憶セルが、大容量ＣＭＯＳ（相補形金属酸化膜半導体）技術を使用して構成されているか、あるいは代替的に、ＳＯＩ（絶縁膜上シリコン）技術を使用して構成されているかに関わらず、使用することができる。さらに、本発明の実施例の技術は、図３に示される６個のトランジスタセルとして配列されている記憶セルのみに限定されず、セルによって使用される供給電圧線と１つあるいは複数のビット線との間にクロスキャパシタンスがあれば、多様な他の型の記憶セルに適用することができる。本発明は、単一ポート素子であるメモリ素子、あるいは、別々の書込みおよび読取り経路を提供する複数ポート素子、に同等に適用することができる。

本発明の特定の実施例をここに説明してきたけれども、本発明はそれに限定されるものではなく、多くの修正および追加を本発明の範囲内において行うことができることが明白である。例えば、後続の従属項の特徴を、本発明の範囲から逸脱することなく、独立項の特徴と多様に組み合わせることができる。

従来技術による書込み支援機構を概略的に示す図である。 本発明の実施例を使用してもよいメモリ素子のブロック図である。 図２のメモリアレイ内において使用してもよい記憶セルの例示的構造を示す図である。 本発明の１つの実施例による、メモリ素子の特定の金属層内に提供された、ビット線および関連する電源電圧線のレイアウトを概略的に示す図である。 本発明の１つの実施例による、メモリ素子の特定の列に対する書込み支援機構の配列を概略的に示す図である。 本発明の１つの実施例による書込み支援機構の動作を示す流れ図である。 本発明の１つの実施例の書込み支援機構を使用した場合の、メモリ素子の電気的動きを示す一連のグラフである。 本発明の１つの実施例によるビットフリップ支援機構の動作を示す流れ図である。 図８のビットフリップ支援機構を使用した場合の、メモリ素子の電気的動きを示す一連のグラフである。 図８のビットフリップ支援機構を使用しない場合の、メモリ素子の電気的動きを示す一連のグラフである。 メモリ素子の特定の列に対する、本発明の１つの実施例により提供された読取り支援機構を示す図である。 本発明の１つの実施例による読取り支援機構の動作を示す流れ図である。 図１２の読取り支援機構を使用した場合の、メモリ素子の電気的動きを示す一連のグラフである。 図１２の読取り支援機構を使用しない場合の、メモリ素子の電気的動きを示す一連のグラフである。

符号の説明

１０ メモリ素子
２０ メモリアレイ
３０ 行デコーダ
４０ データ経路アクセスユニット
４２、４４ 経路
５０ 入出力インタフェース
５２、５４ 経路
６０ 経路
１００、１１０ ＰＭＯＳトランジスタ
１２０、１３０ ＮＭＯＳトランジスタ
１４０、１５０ ノード
１６０、１７０ アクセストランジスタ
１８０、１９０ ビット線
２４０、２４２、２４４、２４６、２４８、２５０、２５２、２５４ 記憶セル
２００、２０２ ワード線
２１０、２１２、２１４、２１６、２１８、２２０、２２２、２２４ ビット線
２３０、２３２、２３４、２３６ 供給電圧線
２６０ 列マルチプレクサ
２６２、２６４、２６６、２６８ マルチプレクサ
２７０ センス増幅器
２７５、２８０ 経路
３００ 金属層
３１０、３２５ ワード線ランディング
３１５、３２０ 接地電位ランディング
３３０、３４０ ビット線
３３５ 電源電圧線
３４５、３５０ クロスキャパシタンス
４００、４０５ 書込みトランジスタ
４１０ 正方向バイアスダイオード
４１５ ＰＭＯＳトランジスタ
４２０ 電源レール
４２５ スイッチ線
４５０ 選択的逆バイアスダイオード

Claims (18)

1. メモリ素子であって、
   少なくとも１つの列に配列された複数の記憶セルと、
   上記少なくとも１つの列の各々に関連する少なくとも１つのビット線と、メモリアクセス動作の間、選択された列に関連する上記少なくとも１つのビット線の電圧における変化は、その選択された列におけるアドレス指定された記憶セルに対するデータ値を示し、
   上記少なくとも１つの列の各々に関連する供給電圧線と、上記供給電圧線は、上記関連する列に供給電圧を提供するために電圧源に接続可能であり、各列に対して、上記関連する供給電圧線と上記関連する少なくとも１つのビット線との間にキャパシタンスが存在し、
   各列に対して、上記電圧源の上記関連する供給電圧線への接続を制御し、上記メモリアクセス動作の間の既定の期間に対して、少なくとも上記選択された列に対する上記供給電圧線を上記電圧源から切り離し、その供給電圧線上の電圧レベルが、上記関連する少なくとも１つのビット線の電圧の上記変化に応答して変化するようにする制御回路、
   を含む、上記メモリ素子。
2. 請求項１に記載のメモリ素子であって、上記複数の記憶セルは、複数の行および複数の列を含むアレイとして配列され、上記メモリアクセス動作の間、上記複数の行から選択された行は、上記選択された列における上記アドレス指定された記憶セルを識別するために使用可能にされる、上記メモリ素子。
3. 請求項１に記載のメモリ素子であって、各列に対して、上記関連する少なくとも１つのビット線は一組のビット線を含み、上記メモリアクセス動作の間、選択された列に関連する上記一組のビット線間電圧の差分は、その選択された列における上記アドレス指定された記憶セルに対するデータ値を示す、上記メモリ素子。
4. 請求項１に記載のメモリ素子であって、上記メモリアクセス動作は書込み動作であり、上記書込み動作の間、上記選択された列に関連する上記少なくとも１つのビット線の電圧は、上記アドレス指定された記憶セルに記憶すべき新しいデータ値を示すために変更され、上記少なくとも１つのビット線の電圧を変更するに先立ち、上記制御回路は、少なくとも上記選択された列に対する上記供給電圧線を上記電圧源から切り離し、その供給電圧線の上記電圧レベルが、上記関連する少なくとも１つのビット線の電圧の後続の変化に応答して変化するようにする、上記メモリ素子。
5. 請求項４に記載のメモリ素子であって、上記選択された列に関連する上記少なくとも１つのビット線は、第１の電圧レベルに予め荷電され、上記書込み動作の間、上記新しいデータ値は、上記少なくとも１つのビット線の電圧を、上記第１の電圧レベルから低下させることによって示され、上記少なくとも１つのビット線と上記関連する供給電圧線との間の上記キャパシタンスは、上記アドレス指定された記憶セルの上記供給電圧を低下させ、上記アドレス指定された記憶セルの安定性を低下させるようにする、上記メモリ素子。
6. 請求項５に記載のメモリ素子であって、
   各列に対して、上記関連する少なくとも１つのビット線は、一組のビット線を含み、上記選択された列に関連する上記一組のビット線における双方のビット線は、上記第１の電圧レベルに予め荷電され、
   上記書込み動作の間、上記組における上記ビット線のうちの１つの電圧は、上記ビット線の組の間の電圧における差分が、上記アドレス指定された記憶セルに記憶すべき上記新しいデータ値を示すように、低くされる、
   上記メモリ素子。
7. 請求項５に記載のメモリ素子であって、上記制御回路はさらに、上記電圧源を上記関連する供給電圧線に結合するために各列に対して提供されたダイオード回路を含み、上記ダイオード回路は、上記関連する供給電圧線の供給電圧が既定の閾値より低くなることを防ぐよう動作し、それにより、上記選択された列における任意のアドレス指定されていない記憶セルのメモリ保存機能を保証する、上記メモリ素子。
8. 請求項１に記載のメモリ素子であって、供給電圧線の上記電圧レベルが、上記関連する少なくとも１つのビット線の電圧における上記変化に応答して変化する量は、その供給電圧線と上記関連する少なくとも１つのビット線との間に存在する上記キャパシタンス、および、上記供給電圧線のキャパシタンスに依存し、上記キャパシタンスの少なくとも１つは、上記供給電圧線の上記電圧レベルの上記変化に対する望ましい量を考慮して、上記メモリ素子の設計の間に調整される、上記メモリ素子。
9. 請求項１に記載のメモリ素子であって、供給電圧線の上記電圧レベルが、上記関連する少なくとも１つのビット線の電圧の上記変化に応答して変化する量は、その供給電圧線と上記関連する少なくとも１つのビット線との間に存在する上記キャパシタンス、および、上記供給電圧線の上記キャパシタンスに依存し、上記メモリ素子はさらに、その供給電圧線の上記電圧レベルの上記変化に対する望ましい量を考慮して、その供給電圧線の上記キャパシタンスを製造後に調整することができるようにするために、各供給電圧線に選択的に接続した、１つあるいは複数の構成要素を含む、上記メモリ素子。
10. 請求項１に記載のメモリ素子であって、上記メモリアクセス動作は書込み動作であり、上記書込み動作の間、上記選択された列に関連する上記少なくとも１つのビット線の上記電圧は、上記アドレス指定された記憶セルに記憶すべき新しいデータ値を示すために変更され、上記少なくとも１つのビット線の上記電圧が変更された後、上記制御回路は、少なくとも上記選択された列に対して、上記供給電圧線を上記電圧源から切り離し、その供給電圧線上の上記電圧レベルが、上記関連する少なくとも１つのビット線の電圧の後続の変化に応答して変化するようにする、上記メモリ素子。
11. 請求項１０に記載のメモリ素子であって、上記書込み動作の間、上記新しいデータ値は、上記選択された列と関連する上記少なくとも１つのビット線上の上記電圧を低下させることによって示され、上記書込み動作の終了に向けて、上記少なくとも１つのビット線の上記電圧は増加され、一方、少なくとも上記選択された列に対する上記供給電圧線は、上記電圧源から切り離され、上記少なくとも１つのビット線と上記関連する供給電圧線との間の上記キャパシタンスは、上記アドレス指定された記憶セルへの上記供給電圧を増加させ、それにより、上記アドレス指定された記憶セル内の上記新しいデータ値の安定性を改良する、上記メモリ素子。
12. 請求項１１に記載のメモリ素子であって、
    各列に対して、上記関連する少なくとも１つのビット線は、一組のビット線を含み、
    上記書込み動作の間、上記組における上記ビット線のうちの１つの上記電圧は、上記ビット線の組の間の電圧における差分が、上記アドレス指定された記憶セルに記憶すべき上記新しいデータ値を示すように、低くされ、
    上記書込み動作の終了に向けて、上記１つのビット線の上記電圧は増大され、一方、少なくとも上記選択された列に対する上記供給電圧線は、上記電圧源から切り離される、
    上記メモリ素子。
13. 請求項１に記載のメモリ素子であって、上記メモリアクセス動作は読取り動作であり、上記読取り動作の間、上記選択された列に関連する上記少なくとも１つのビット線の電圧は、事前充電段階の間に第１の電圧レベルに予め充電され、その後、上記選択された列に関連する上記少なくとも１つのビット線上の上記電圧は、上記アドレス指定された記憶セルに記憶されたデータ値により、上記第１の電圧レベルから変化し、上記制御回路は、上記事前充電段階の間に、少なくとも上記選択された列に対する上記供給電圧線を上記電圧源から切り離し、その供給電圧線上の上記電圧レベルが、上記事前充電段階の間に、上記関連する少なくとも１つのビット線上の電圧における上記変化に応答して変化するようにする、上記メモリ素子。
14. 請求項１３に記載のメモリ素子であって、上記選択された列に関連する上記少なくとも１つのビット線上の電圧は、上記事前充電段階の間に増大し、その後、上記少なくとも１つのビット線の上記電圧は、上記アドレス指定された記憶セルに記憶された上記データ値により、上記第１の電圧レベルから低くなり、上記少なくとも１つのビット線と上記関連する供給電圧線との間の上記キャパシタンスは、上記事前充電段階の間に、上記アドレス指定された記憶セルへの上記供給電圧を増加させ、それにより、上記読取り動作に対する上記アドレス指定された記憶セルの安定性を増加させる、上記メモリ素子。
15. 請求項１４に記載のメモリ素子であって、
    各列に対して、上記関連する少なくとも１つのビット線は、一組のビット線を含み、上記選択された列に関連する上記一組のビット線における上記ビット線の少なくとも１つは、上記事前充電段階において予め充電され、
    上記読取り動作の間、上記組における上記１つのビット線の上記電圧は、上記ビット線の組の間の電圧における上記差分が、上記アドレス指定された記憶セルに記憶されたデータ値を示すように、低くされる、
    上記メモリ素子。
16. 請求項１４に記載のメモリ素子であって、上記制御回路はさらに、上記電圧源を上記関連する供給電圧線に結合するために各列に対して提供されたダイオード回路を含み、上記ダイオード回路は、上記関連する供給電圧線の上記供給電圧が既定の閾値より高くなることを防ぐよう動作する、上記メモリ素子。
17. メモリ素子であって、
    少なくとも１つの列に配列された複数の記憶セル手段と、
    メモリアクセス動作の間、選択された列に関連する少なくとも１つのビット線手段の電圧の変化は、その選択された列におけるアドレス指定された記憶セル手段に対するデータ値を示す、上記少なくとも１つの列の各々に関連する上記少なくとも１つのビット線手段と、
    供給電圧線手段は、供給電圧を上記関連する列に提供するための電圧源手段に接続可能であり、各列に対して、上記関連する供給電圧線手段と上記関連する少なくとも１つのビット線手段との間にキャパシタンスが存在する、上記少なくとも１つの列の各々と関連する上記供給電圧線手段と、
    上記メモリアクセス動作の間の既定の期間に対して、制御手段は、少なくとも上記選択された列に対する上記供給電圧線手段を、上記電圧源手段から切り離し、その供給電圧線手段の電圧レベルが、上記関連する少なくとも１つのビット線手段の電圧における上記変化に応答して変化するようにする、各列に対して、上記電圧源手段の上記関連する供給電圧線手段への接続を制御するための上記制御手段、
    を含む、上記メモリ素子。
18. メモリ素子の動作方法であって、上記メモリ素子は、少なくとも１つの列に配列された複数の記憶セルと、上記少なくとも１つの列の各々に関連する少なくとも１つのビット線を有し、メモリアクセス動作の間、選択された列に関連する上記少なくとも１つのビット線の電圧における変化は、その選択された列におけるアドレス指定された記憶セルに対するデータ値を示し、上記メモリ素子はさらに、上記少なくとも１つの列の各々に関連する供給電圧線を有し、上記供給電圧線は、上記関連する列に供給電圧を提供するために電圧源に接続可能であり、各列に対して、上記関連する供給電圧線と上記関連する少なくとも１つのビット線との間にキャパシタンスが存在し、
    各列に対して、上記電圧源の上記関連する供給電圧線への接続を制御するステップと、
    上記メモリアクセス動作の間の既定の期間に対して、少なくとも上記選択された列に対する上記供給電圧線を上記電圧源から切り離し、その供給電圧線の電圧レベルが、上記関連する少なくとも１つのビット線の電圧の上記変化に応答して変化するようにするステップ、
    を含む、上記動作方法。

Images