JP2009109955A - マトリクス表示装置用タイミングコントローラ、及びこれを採用した液晶表示装置 - Google Patents

Abstract

【課題】 マトリクス表示装置への入力信号に重畳されたノイズによる表示画像のちらつきやノイズを目立たなくする制御を採用した表示装置用タイミングコントローラを得る。
【解決手段】 外部から入力される基準となる入力信号（ＨＤ，ＶＤ，ＤＥＮＡ，ＤＣＬＫ）に基づいてゲートドライバ（３〜５）の制御信号及びソースドライバ（６〜１３）の制御信号を夫々生成するタイミング制御部（３０）と、その入力信号に対してノイズが進入したことを検知するノイズ検出回路（１７）を有し、このノイズ検出回路の出力（Ｎｐｕｌｓｅ）に基づいて走査線駆動回路の出力を所定の期間ＯＦＦするイネーブル信号（／ＯＥ）を出力するイネーブル信号生成部（１５）とを具備し、休止期間を持つよう走査線駆動回路を制御するマトリクス表示装置用タイミングコントローラ（１４）。
【選択図】 図２

Description

本発明は、マトリクス表示装置用タイミングコントローラ、及びこれを採用した液晶表示装置に関するものであり、特に液晶表示装置への外部からの入力信号が外来ノイズなどに起因して定常状態とは異なるタイミングとなった場合、表示上で視認されるノイズを目立たなくした装置に好適に使用することができる。

マトリクス液晶表示装置において、画像信号線駆動回路および走査線駆動回路を制御するタイミングコントローラは、液晶表示装置に入力される水平同期信号（以後ＨＤと称す）、垂直同期信号（以後ＶＤと称す）、データイネーブル信号（以後ＤＥＮＡと称す）を基準に、ドットクロック（以後ＤＣＬＫと称す）を使って、画像信号線駆動回路および走査線駆動回路に対する制御信号を生成している。

そのため、表示動作中に一旦、基準となる前記入力信号（ＨＤ、ＶＤ、ＤＥＮＡ）やＤＣＬＫに静電気などによってノイズなどの非定常信号が混入すると、前記タイミングコントローラ内部で生成する信号が誤動作をして、誤った制御信号や画像データを画像信号線駆動回路および走査線駆動回路に出力することあり、表示画面上で見苦しいノイズが視認される。

また、前記制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ）の相互の関係（タイミング）が突然変化した場合も、前記タイミングコントローラ内部で生成する信号が誤動作をして、誤った制御信号や画像データを、画像信号線駆動回路および走査線駆動回路に出力することがあった。

そこで、前記誤った制御信号の証であるタイミングの変化を検出した後、しばらくの間、前記タイミングコントローラから出力する制御信号や画像データを一定の値に固定する方法などが周知である（特許文献１）。

しかし、前記の方法も、誤った信号を画像信号線駆動回路および走査線駆動回路に出力しないための対策にはなるが、上記信号の固定期間中は、全白や全黒の画面が表示され、必ずしも表示画像のちらつきやノイズを目立たなくする訳ではなかった。

特開２００1−１３４２４４号公報

本発明は以上のような課題を解決するためになされたものであり、マトリクス表示装置への外部からの入力信号に対して、ノイズなどの非定常信号が混入した場合、これによる表示画像のちらつきやノイズを目立たなくする制御を採用した表示装置のタイミングコントローラおよび表示装置を得ることを目的とする。

本発明に係るマトリクス表示装置のタイミングコントローラは、外部から入力される基準となる入力信号に基づいて、走査線駆動回路の制御信号及び画像信号線駆動回路の制御信号を夫々生成するタイミング制御部と、前記入力信号が定常状態と異なるタイミングとなったことを検知する非定常タイミング検出回路を有し、この非定常タイミング検出回路の出力に基づいて前記走査線駆動回路の出力を所定の期間ＯＦＦするイネーブル信号を出力するイネーブル信号生成部とをさらに具備し、前記走査線駆動回路が前記イネーブル信号を入力して所定の走査休止期間を持つよう前記走査線駆動回路を制御することを特徴とする。

このことによって、ノイズや入力信号のタイミング変更などによって、前記タイミングコントローラから出力する制御信号や画像データに誤りがあったとしても、表示上に現れるノイズを目立たなくすることが出来る。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図における同一または相当する機能を有する要素には同一の符号を付してある。

実施の形態１．
図１は実施の形態１における液晶表示装置１の回路構成を示しており、特に走査線と映像信号線がマトリクス状に形成された液晶パネル２を駆動するための周辺回路の構成を示すものである。液晶表示装置１の外部から与えられた画像表示データＶ−Ｄａｔａ及び、液晶パネル２を駆動するために配置した画像信号線駆動回路（６〜１３）および走査線駆動回路（３〜５）を駆動するためのタイミングコントローラ１４の制御基準となる複数の信号は、これらの処理を行うための基準となるＤＣＬＫと共に、タイミングコントローラ１４に入力される。

なお、図中のタイミングコントローラ１４の制御基準となる複数の信号には、液晶パネル２の水平方向の同期を取るための基準信号として用いられるＨＤ、液晶パネル２の垂直方向の同期を取るための基準信号として用いられるＶＤ、画像データが有効である期間を示すＤＥＮＡなどが含まれている。

このタイミングコントローラ１４は、タイミング制御部３０において符号６〜１３で示された画像信号線駆動回路および、符号３〜５で示された走査線駆動回路を駆動するための制御信号を生成している。
なお、画像信号線駆動回路（６〜１３）は複数の画像信号線を駆動するため、この信号線に接続される複数の駆動回路を集積しており、同様に走査線駆動回路（３〜５）は複数の走査線を駆動するため、この走査線を駆動する回路を複数集積している。さらに、これらの集積回路を複数個使うことによって液晶パネル２の画像信号線数および走査線数に対応している。（図１では走査線は第一番目の配線３１を、映像信号線は最も左の配線３２を代表して図示、その他の配線は略している。）

さらに詳しく述べれば、タイミングコントローラ１４から出力される画像信号線駆動回路（６〜１３）を制御するための信号には、主に画像表示データ（ＲＧＢ-ｄａｔａ:ＲＧＢはそれぞれ赤、緑、青のデジタル信号を表しており、それぞれは、数ビット幅のデータバス構成になっている。）と、信号処理を行うための基準クロックＣＬＫＨ、上記画像表示データＲＧＢ-ｄａｔａの水平方向の始まりを示すスタートパルスＳＴＨ、画像表示データＲＧＢ-ｄａｔａを画像信号線駆動回路（６〜１３）の出力側に伝えるためのラッチパルスＬＰ、および液晶駆動の極性を反転するための極性反転信号(非図示)などの制御信号が含まれている。
また、タイミングコントローラ１４から出力される走査線駆動回路（３〜５）を制御するための信号には、主に、走査線駆動回路（３〜５）で信号処理を行うためのクロックＣＬＫＶ、垂直走査の始まりを示すスタートパルスＳＴＶなどが含まれる。
さらにタイミングコントローラ１４から走査線駆動回路（３〜５）へは画素３３への書き込みのタイミングや期間を調整するため、走査線駆動回路出力イネーブル信号／ＯＥが出力され、当該信号によって走査線駆動回路（３〜５）出力のＯＮ／ＯＦＦが制御される。（以後、符号「 ／ 」は、それに続く信号が負論理であることを表すものとする。）走査線駆動回路（３〜５）は走査線駆動回路出力イネーブル信号／ＯＥとしてＨｉｇｈレベルが入力するとその間は全出力端子からＬｏｗを走査線に印加する。一方、走査線駆動回路出力イネーブル信号／ＯＥがＬｏｗ時は通常の出力動作を行う。

なお、通常、前記画像信号線駆動回路（６〜１３）は、前記走査線駆動回路（３〜５）によってＯＮになった走査線に対応する各画素に対して、該画素に接続されたＴＦＴを介してそれぞれ所望の画像表示電圧を書き込んでいく。この制御を走査線毎に順次行うことで全体の画像表示を行っている。（なお、図１において液晶パネル２の各画素は、第一行、一列目の画素３３およびＴＦＴのみを図示し、その他は略して図示した。）

ここで、前記タイミングコントローラ１４は、入力される制御基準となる複数の信号（ＨＤ、ＶＤ、ＤＥＮＡ）を基準にＤＣＬＫを使って、画像信号線駆動回路および走査線駆動回路に対する制御信号を作っている。

次に、前記走査線駆動回路出力イネーブル信号／ＯＥを生成する出力イネーブル信号生成部１５の構成について、図２を用いて説明する。同図で示したように出力イネーブル信号生成部１５は、ノイズ検出回路１７と保持回路１８およびＯＲ回路１６から構成されており、タイミングコントローラ１４の内部回路の一部である。
出力イネーブル信号／ＯＥｏは、前記タイミングコントローラ１４から走査線駆動回路（３〜５）に対して画素への書き込みのタイミングや期間を調整するため、走査線駆動回路（３〜５）の出力のＯＮ／ＯＦＦを他の信号とは独立に制御するためのタイミングコントローラ１４の内部信号であり、この出力イネーブル信号／ＯＥｏ信号を、ノイズ検出保持信号ＮｋｅｅｐとＯＲゲート１６で論理演算することにより走査線駆動回路出力イネーブル信号／ＯＥを生成している。

ここで、図２のノイズ検出信号Ｎｐｕｌｓｅは、ノイズ検出回路１７によってノイズなどの定常状態と異なるタイミングが検出されたことを表しており（このノイズ検出回路は、入力信号の非定常タイミング期間を検出する機能を有する）、保持回路１８に入力される。
保持回路１８は、前記ノイズ検出信号Ｎｐｕｌｓｅと前記制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ、ＤＣＬＫ）を入力してノイズ検出回路１７において非定常タイミングを検出してから、所定の期間前記ノイズ検出信号Ｎｐｕｌｓｅを保持し、ノイズ検出保持信号ＮｋｅｅｐをＯＲ回路１６に出力する。その結果ノイズ検出保持信号Ｎｋｅｅｐはノイズ検出信号Ｎｐｕｌｓｅを所定の期間延長した信号となる。なお、上記所定の期間は、入力される制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ、ＤＣＬＫなど）を用いて保持回路１８にて以下に例示するタイミングに設定される。（以後、前記「所定の期間」は、予め定められた「所定の走査休止期間」を意味する。）

また、図２では、前記走査線駆動回路出力イネーブル信号／ＯＥは、論理的にＨｉｇｈの状態にあるとき、走査線駆動回路（３〜５）の出力をＯＦＦ状態（ｄｉｓａｂｌｅ）にすることを前提にした負論理信号であるため、出力イネーブル信号／ＯＥｏとノイズ検出保持信号Ｎｋｅｅｐとの論理演算にＯＲ回路１６を用いている。

図３に、前記出力イネーブル信号／ＯＥｏ、ノイズ検出信号Ｎｐｕｌｓｅ、ノイズ検出保持信号Ｎｋｅｅｐおよび走査線駆動回路出力イネーブル信号／ＯＥのタイミング図を示す。ノイズ検出回路１７にて検出されたノイズ検出信号Ｎｐｕｌｓｅは、ノイズなどに代表される非定常タイミングの入力期間に対応して比較的短いパルス幅となっており、その信号が所定の期間延長されたノイズ検出保持信号Ｎｋｅｅｐは、少なくともＨＤ期間のパルス幅を持つ信号となる。従って、ＯＲ回路１６を経た走査線駆動回路出力イネーブル信号／ＯＥもＨＤ期間以上のパルス幅を持つ。

次に、本実施の形態で採用した走査線駆動回路（３〜５）の構成を図４に示す。走査線駆動回路（３〜５）に入力され、垂直走査の始まりを示すステートパルスＳＴＶ信号は、信号処理を行うための走査クロックＣＬＫＶの１周期ごとに、シフトレジスタ２０内をシフトすることによって、ｇ１、ｇ２・・・・、ｇｎと順番にＯＮの信号がシフトしていくことになる。

これによって、ＯＮとなったラインに対応する走査線駆動回路（３〜５）の出力は、Ｇ１，Ｇ２・・・・，Ｇｎと順にレベルシフタ回路群２２を介して所望の電圧に昇圧され、液晶パネル２の１ライン分の画素を前記走査クロックＣＬＫＶに同期してライン順に書き込み可能な状態にしている。

また、図４において、走査線駆動回路出力イネーブル信号／ＯＥは、インバータ回路２３とＮＡＮＤ回路群２１とを用いて前記シフトレジスタ２０からの信号とは独立したタイミングで走査線駆動回路の出力をＯＦＦ状態にする事ができる負論理信号である。その他の構成は、走査線駆動回路において一般的なものであり、ここではその詳細な説明を省略する。

次に、前記ノイズ検出回路１７および前記保持回路１８の構成例を以下に示す。

図５は、前記ノイズ検出回路１７の一実施の形態を示したブロック図である。また、図６は、図５に記載のノイズ検出回路１７の内部信号のタイミング波形(電気的な波形)を示している。

図５では、制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ、ＤＣＬＫなど）がノイズ検出回路１７に入力されている。これら制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ、ＤＣＬＫ）には、接続される液晶パネル２の解像度などにより、タイミング制約が存在する。本実施の形態では液晶パネル２がＶＧＡ（６４０×４８０）の解像度を持ち、１ＤＣＬＫ毎に１ドット（Ｒ,Ｇ,Ｂ）分の画像表示データＲＧＢ−ｄａｔａを取り込む画像信号線駆動回路（６〜１３）を採用しており、ＤＥＮＡは、ＤＣＬＫ６４０クロック分の長さが必要になる。（図６では、ＤＥＮＡがＨｉｇｈの時、データの有効期間となる正論理とする。）

このＤＥＮＡの長さは、所定の解像度を持つその液晶表示装置に起因する制約事項であり、この値をｒｅｆ=６４０として、タイミング制約保持回路２５の中にパラメータとして、保持しておく（図６ではｒｅｆ＝ｍ）。

一方、比較回路２６の中にＤＣＬＫをカウントするカウンタを具備し（非図示）、ＤＥＮＡがＨｉｇｈとなっている期間中ＤＣＬＫ信号をカウントアップし続けて行き、このカウント値をｎとして、ＤＥＮＡがＬｏｗとなったとき、前記カウンタの値ｎと前記ｍの値を比較する。

比較回路２６は、この比較結果が同じでない場合（ｎ≠ｍ）、非定常状態（ノイズなどが入った状態）であると判断して、一定幅のノイズ検出信号Ｎｐｕｌｓｅを出力する。

この回路では、ＤＥＮＡの制約事項（ｒｅｆ=６４０）に対して、有効期間（Ｈｉｇｈ）幅を比較することで、基準信号（ＤＥＮＡ）が定常な状態か、非定常な状態かを判断する一例を示しているが、他の方法としてＨＤやＶＤの制約条件と、逐次、それらの実際の信号波形（パルス幅や期間長など）と計数比較することで、定常状態か、非定常状態かを容易に判断することも出来る。

また、ここでは、前記ＤＥＮＡの制約事項ｒｅｆ（=６４０）を予め設定された固定パラメータ（表示装置固有の定数）として扱ったが、入力ＤＥＮＡのパルス幅をカウンタ（非図示）によって計測し、ＤＥＮＡの有効期間（Ｈｉｇｈ）幅を複数回抽出、記憶（タイミング制約保持回路２５内の記憶回路にて）しておき、その記憶値が所定回（例えば３回とか５回など）繰り返すようであれば、その値を制約事項ｒｅｆの確定値として記憶するよう構成して比較回路２６にて使用してもよく、ノイズなどの非定常タイミング期間が除去された制約事項ｒｅｆの値を得ることができる。

次に、図７に図２に記載の保持回路１８の入出力および内部信号のタイミング図を示す。この保持回路１８は、前記ノイズ検出信号Ｎｐｕｌｓｅを受けることによって、所定の期間ノイズ検出保持信号ＮｋｅｅｐをＨｉｇｈに固定する（走査休止期間）。図７では、非定常タイミングの検出、すなわちノイズ検出信号Ｎｐｕｌｓｅを入力した直後からおおよそ２ＨＤ（＝２ライン走査期間）の間、前記走査線駆動回路（３〜５）をＯＦＦ状態にすることを目的に、ＨＤを基準信号としてノイズ検出保持信号ＮｋｅｅｐをＨｉｇｈに固定し続けている。

なお、表示への影響を最小限にとどめるためには、前記走査線駆動回路（３〜５）をＯＦＦ状態にする期間は、ライン単位または、フレーム単位でおこなうことが望ましい。
そこで、本実施の形態では前記タイミングコントローラ１４の出力信号を制御することが目的であり、また図２で示した様にＨＤはタイミングコントローラ１４への入力信号の一つであり、そのＨＤを基準信号としてノイズ検出保持信号Ｎｋｅｅｐを生成する場合、ＨＤを元に生成された走査クロックＣＬＫＶと同期する基準クロック（例えばＤＣＬＫなど）単位で、タイミング調整をすると良い。

ところで、本実施の形態では、図２、図３で示したようにタイミングコントローラ１４内でノイズなどの非定常タイミングが検出されてから、所定の期間、走査線駆動回路出力イネーブル信号／ＯＥを論理的なＨｉｇｈの状態にすることによって、画像信号線駆動回路（６〜１３）の動作状態や走査線駆動回路（３〜５）の動作状態に係らず走査線駆動回路（３〜５）の出力をＯＦＦ状態にし、走査休止期間とするよう構成している。

これによって、たとえ、ノイズなどの非定常タイミングの入力によって、画像信号線駆動回路（６〜１３）が一時的に誤動作状態に陥り、当該ノイズなどが重畳して画像信号が誤った信号となり、画像信号線駆動回路（６〜１３）がその誤った信号を液晶パネル２に書き込もうとしても、走査線駆動回路（３〜５）の出力がＯＦＦ状態にある間は、液晶パネル２内の各画素ＴＦＴがＯＮしない状態にある。

そのため、前記走査休止期間は、液晶パネル２では前記非定常タイミングを検出する一つ前の画像状態を保持している。
各画素において、前記一つ前の画像の状態は、かなり画像の動きが早く、輝度変化の大きい動画像などを表示しない限り、次のフレームになっても大きな変化がない場合が多い。

したがって、前記入力信号に対してノイズなどが重畳され、タイミングコントローラ１４に関係する制御出力信号や、画像信号が誤った信号となったとしても、表示画像における乱れを目立たなくすることができる。

ここで、前記ノイズ検出回路１７にてノイズなどの非定常タイミングを検出してから前記走査線駆動回路（３〜５）の出力をＯＦＦ状態に保つ走査休止期間は、想定される非定常タイミングの継続時間、および前記タイミングコントローラ１４の入力信号から非定常タイミングを検出してさらに前記入力信号が正常状態に戻って、タイミングコントローラ１４内の制御が完全に正常復帰するまで時間に依存し、タイミングコントローラ１４ごとにその必要な時間長が異なる。

そのため、前記想定される非定常タイミングの継続時間、前記各タイミングコントローラの構成によって異なる復帰時間を考慮した上で、これらを包含する十分な時間を前記ＯＦＦ状態（ｄｉｓａｂｌｅ）を保つ所定の期間（複数ＨＤ期間）に設定すると良い。

さらに、通常駆動状態に復帰させるタイミングが、前記画像信号線駆動回路（６〜１３）および前記走査線駆動回路（３〜５）ならびにこれらに接続される液晶パネル２に対する制御状態が中途半端な状態からであってはならない。これは、前記中途半端な制御状態から復帰させることによって、表示の乱れをきたす可能性が高いからである。

これらの影響をなくすために、復帰させるまでに前記走査線駆動回路（３〜５）の出力をＯＦＦ状態保つ走査休止期間は、ちょうどライン単位または、フレーム単位でおこなうことが望ましい。
例えば前記走査休止期間として、非定常タイミングが検出されたライン期間を含む複数ライン分とし、その期間の終了を前記ライン期間が属するフレーム終了時としても良い。
さらには、前記期間の終了時を数フレーム分延長して（少なくとも１フレーム）、十分な正常復帰期間を確保しても良い。これは、保持回路１８に制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ、ＤＣＬＫ）が入力されており、これらの基準信号を用いて保持回路１８にてノイズ検出保持信号Ｎｋｅｅｐの期間を制御することにより容易に実現できる。

また、別の例として、保持回路１８に上記基準信号とノイズ検出信号Ｎｐｕｌｓｅが入力していることにより、ノイズなど非定常タイミングの長さ即ちノイズ検出信号Ｎｐｕｌｓｅの期間長、およびそれに応じてタイミング制御部３０がノイズ入力から正常駆動状態に復帰するまでの時間を勘案して、前記走査休止期間の長さを選択できるようにしてもよい。

また、図７は、水平周期（ライン）単位で、ノイズ検出保持信号Ｎｋｅｅｐを発生させる例を示しており、その基準信号として、水平周期単位の駆動をするＨＤを直接用いているが、タイミングコントローラ１４内では、この他にもいくつかの水平周期単位で駆動する信号を内部的に作っていることが多いので、それらを流用しても良い。

さらに垂直周期（フレーム）単位でノイズ検出保持信号Ｎｋｅｅｐを発生させる場合は、保持回路１８の基準信号として、垂直周期単位で駆動するＶＤなどを用いると良い。

実施の形態２．
この実施の形態は、前記ノイズ検出回路を用いる代わりに、タイミングが著しく変化したことを検知する回路（以下、この回路をタイミング変更検出回路と称する。）を用いた点で、実施の形態１と異なる。前記タイミング変更検出回路２７を採用した出力イネーブル信号生成部１５のブロック構成図を図８に示す。

ここで、図８中のタイミング変化検出信号Ｃｐｕｌｓｅは、タイミングの著しい変化を検知されたことを示しており、タイミング変化保持信号Ｃｋｅｅｐは、さらにタイミング変化検出信号Ｃｐｕｌｓｅによってノイズなどの非定常タイミングを検出してから、しばらくの間、値を保持することによって、タイミングの著しい変化の検知から所定の期間（走査休止期間）内にあることを示す。

また、前記タイミングコントローラ１４から走査線駆動回路（３〜５）に対して送るために生成された出力イネーブル信号／ＯＥｏを、タイミング変化保持信号ＣｋｅｅｐとＯＲゲート１６で論理演算することによって、最終的な走査線駆動回路出力イネーブル信号／ＯＥを生成している点は前述の実施の形態１と同様である。

また、図８、図９も、実施の形態１と同様に、走査線駆動回路出力イネーブル信号／ＯＥは、論理的にＨｉｇｈの状態にあるとき、走査線駆動回路の出力をＯＦＦ状態（ｄｉｓａｂｌｅ）にすることを前提にした回路である。

これによって、たとえノイズなどによるタイミングの急変によって、画像信号線駆動回路（６〜１３）が一時的に誤動作状態に陥り、画像信号が誤った信号となり、画像信号線駆動回路（６〜１３）がその前記誤った信号を液晶パネル２に書き込もうとしても、走査線駆動回路（３〜５）の出力がＯＦＦ状態にある間は、液晶パネル２内の各画素ＴＦＴがＯＮしない状態にある（図９）。

そのため、前記走査休止期間は、液晶パネル２には、タイミングの急変を検出する一つ前のフレームの画像状態を保持している。

したがって、ノイズなどの非定常信号の入力による前記タイミングの急変によって、タイミングコントローラ１４に関係する制御信号や、画像信号が誤った信号となったとしても、表示画像における乱れを目立たなくすることができる。

ここで、前記タイミングの急変を検出してから前記走査線駆動回路（３〜５）の出力をＯＦＦ状態（ｄｉｓａｂｌｅ）に保つ所定の期間の長さは、想定されるタイミングの変化の継続時間、および前記タイミングコントローラ１４の入力信号がタイミングの急変を生じて、さらに前記入力信号が正常状態に戻ってタイミングコントローラ１４内の制御が完全に正常復帰するまでの時間に依存し、タイミングコントローラ１４ごとにその必要な時間長が異なる。

そのため、前記想定される前記タイミングの変化の継続時間と、前記各タイミングコントローラごとの復帰時間とを考慮した上で、これらを包含する十分な時間を前記ＯＦＦ状態（ｄｉｓａｂｌｅ）を保つ所定の期間（複数ＨＤ期間）に設定すると良い。

さらに、通常駆動状態に復帰させるタイミングが、前記画像信号線駆動回路（６〜１３）および前記走査線駆動回路（３〜５）ならびにこれらに接続される液晶パネル２に対する制御状態が中途半端な状態からであってはならない。これは、前記中途半端な制御状態から復帰させることによって、表示の乱れを来たす可能性が高いからである。

これらの影響をなくすために、復帰させるまでに前記走査線駆動回路（３〜５）の出力をＯＦＦ状態保つ走査休止期間は、ちょうどライン単位または、フレーム単位で制御されることが望ましい。

以下、前記タイミング変更検出回路２７の詳細について説明する。図１０は、前記タイミング変更検出回路２７の一例を示したブロック構成図である。また、図１１は、図１０で用いられる信号(電気的な波形)の流れを示している。

図１０では、前記タイミング変更検出回路２７に制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ、ＤＣＬＫ）が入力されている。これらのタイミング関係は、通常駆動状態では、頻繁に変更が行われることはない。そこで、図１１では、例として、ＨＤの立ち上がりエッジからＤＥＮＡの立ち上がりエッジまでのドットクロックＤＣＬＫ数をタイミング情報（ｒｅｆ＝ｍ）として、扱っている。

このタイミング情報は、前述のとおり通常駆動状態では、頻繁に変更が行われるものではないため、通常タイミング情報保持回路２８の中にパラメータとして、保持しておく（図１１ではｒｅｆ＝ｍ）。

一方、比較回路２６の中にカウンタを持っておき、ＨＤの立ち上がりエッジからＤＥＮＡの立ち上がりエッジまでの期間中、例えばＤＣＬＫをカウントアップし続けて、ＤＥＮＡ=１になったときカウンタの値nとmを比較する。

この比較結果が同じでない場合（ｎ≠ｍ）、タイミングを変更した直後であると判断して、タイミング変化検出信号Ｃｐｕｌｓｅを立ち上げる。

同時に、変更されたタイミングは、新しいパラメータとして、タイミング情報保持回路２８で更新される。

このように、図１０、図１１では、タイミングの変更により画像の乱れに影響しそうなパラメータを比較することで、通常駆動状態か、タイミングを変更した直後である状態かを判断している。しかしタイミングコントローラ１４の論理設計や論理素子の配置配線具合によって、影響を受けるタイミングが異なることが想定される。従って個々タイミングコントローラに合ったタイミング情報を保存／検知してタイミング急変を検出すると良い。

また、ここでは、タイミング情報が変更される毎にタイミング情報を更新する例について説明したが、その都度更新せずに同じ値を繰り返した場合に、その値をタイミング情報として更新する形態であっても良い。

次に、図１２に図８に記載の保持回路１８の入出力および内部信号のタイミング図を示す。この保持回路１８は、前記タイミング変化検出信号Ｃｐｕｌｓｅを受けることによって、所定の期間タイミング変化保持信号ＣｋｅｅｐをＨｉｇｈに固定する（走査休止期間）。図１２では、ノイズなどの非定常タイミングの検出すなわちタイミング変化検出信号Ｃｐｕｌｓｅを入力した直後からおおよそ２ＨＤ（＝２ライン走査期間）の間、前記走査線駆動回路（３〜５）をＯＦＦ状態（ｄｉｓａｂｌｅ）にすることを目的に、ＨＤを基準信号としてタイミング変化保持信号ＣｋｅｅｐをＨｉｇｈに固定し続けている。

なお、表示への影響を最小限にとどめるためには、前記走査線駆動回路（３〜５）をＯＦＦ状態にする期間は、ライン単位または、フレーム単位でおこなうことが望ましい。そこで、本実施の形態では前記タイミングコントローラ１４の出力信号を制御することが目的であり、また図８で示したようにＨＤはタイミングコントローラ１４への入力信号の一つであり、そのＨＤを基準信号としてタイミング変化保持信号Ｃｋｅｅｐを作成した場合、ＨＤを元に生成された走査クロックＣＬＫＶと同期する基準となるクロック（例えばＤＣＬＫなど）単位で、タイミング調整をすると良い。

また、図１２は、水平期間（ライン）単位で、タイミング変化保持信号Ｃｋｅｅｐを発生させる例を示しており、その基準信号として、水平周期単位の駆動をするＨＤを直接用いているが、タイミングコントローラ１４内では、この他にもいくつかの水平周期単位で駆動する信号を内部的に作っていることが多いので、それらを流用しても良い。

さらに垂直周期（フレーム）単位でタイミング変化保持信号Ｃｋｅｅｐを発生させる場合は、保持回路１８の基準信号として、垂直周期単位で駆動するＶＤなどを用いると良い。

なお、前記実施の形態１と同様に前記走査休止期間として、非定常タイミングが検出されたライン期間を含む複数ライン分とし、その期間の終了を前記ライン期間が属するフレーム終了時としても良い。さらには、前記期間の終了時を数フレーム分延長して（少なくとも１フレーム）、十分な正常復帰期間を確保しても良い。これは、保持回路１８に制御基準となる信号（ＨＤ、ＶＤ、ＤＥＮＡ）が入力されており、これらの基準信号を用いて保持回路１８にてタイミング変化保持信号Ｃｋｅｅｐの期間を制御することにより容易に実現できる。

また、保持回路１８に上記基準信号とタイミング変化検出信号Ｃｐｕｌｓｅが入力していることにより、ノイズなどの非定常タイミング期間の長さ即ちタイミング変化検出信号Ｃｐｕｌｓｅの期間長およびそれに応じてタイミング制御部３０が非定常タイミング入力から正常駆動状態に復帰するまでの時間を勘案して、前記走査休止期間の長さを選択できるようにしてもよい。

これら実施の形態１、実施の形態２に示された、回路は、走査線駆動回路の中に設けることも出来る。

また、前述の実施の形態１、実施の形態２においては、入力信号が定常とは異なるタイミングとなる原因の一例として外来ノイズの重畳を挙げて説明したが、本発明はこれに限定されるわけではない。
例えば、車載用表示機器にて表示する映像信号が、ＴＶ放送画像など機器外から入力する画像信号から、ナビゲーションの地図画面など機器内で発生する信号に切り替えた場合の映像同期信号の不連続などに起因して、同様の非定常タイミングが発生する恐れがあり、本発明を使用して切換りノイズを目立たなくすることができる。

最後に、実施の形態の説明の中に使われている信号などは、制御内容を説明するのに必要な、主な信号を示しただけであって、実際には、その他、予備的にいくらかの他の信号も必要になる。

この発明の実施の形態１に係る液晶表示装置の構成図である。 図１における出力イネーブル信号生成部の構成を表すブロック図である。 図２における内部信号および入出力信号のタイミングを表す波形図である。 走査線駆動回路の構成を表すブロック図である。 ノイズ検出回路の構成を表すブロック図である。 図５で示したノイズ検出回路の内部信号および入出力信号のタイミングを表す波形図である。 図２で示した保持回路の内部信号および入出力信号のタイミングを表す波形図である。 実施の形態２に係る出力イネーブル信号生成部の構成を表すブロック図である。 図８における内部信号および入出力信号のタイミングを表す波形図である。 図８におけるタイミング変更検出回路の構成を表すブロック図である。 図１０で示した内部信号および出力信号のタイミングを表す波形図である。 図８で示した保持回路の内部信号および入出力信号のタイミングを表す波形図である。

符号の説明

２ 液晶パネル
３、４、５ 走査線駆動回路
６、７、８、９、１０、１１、１２、１３ 画像信号線駆動回路
１４ タイミングコントローラ
１５ 出力イネーブル信号生成部
１６ ＯＲ回路
１７ ノイズ検出回路
１８ 保持回路
２５ タイミング制約保持回路
２６ 比較回路
２７ タイミング変更検出回路
２８ タイミング情報保持回路
３０ タイミング制御部
３１ 走査線
３２ 映像信号線

Claims (9)

1. 外部から入力される基準となる入力信号に基づいて、走査線駆動回路の制御信号及び画像信号線駆動回路の制御信号を夫々生成するタイミング制御部を有するマトリクス表示装置用タイミングコントローラであって、
   前記入力信号が定常状態と異なるタイミングとなったことを検知する非定常タイミング検出回路を有し、該非定常タイミング検出回路の信号出力に基づいて前記走査線駆動回路の出力をＯＦＦするイネーブル信号を出力するイネーブル信号生成部をさらに具備し、
   前記走査線駆動回路が前記イネーブル信号を入力して所定の走査休止期間を持つよう前記走査線駆動回路を制御することを特徴とするマトリクス表示装置用タイミングコントローラ。
2. 前記非定常タイミング検出回路は、表示画面の解像度に応じて定められたタイミング制約と不一致となった場合に非定常タイミング検知信号を出力することを特徴とする請求項１に記載のマトリクス表示装置用タイミングコントローラ。
3. 前記非定常タイミング検出回路は、外部から入力される基準となる信号に対して、この信号のタイミングが著しく変化したことを検知し、前記非定常タイミング検出信号を出力することを特徴とする請求項１に記載のマトリクス表示装置用タイミングコントローラ。
4. 所定の走査休止期間は、１ライン分の走査期間であることを特徴とする請求項１乃至３のいずれか一つに記載のマトリクス表示装置用タイミングコントローラ。
5. 所定の走査休止期間は、複数ライン分の走査期間であることを特徴とする請求項１乃至３のいずれか一つに記載のマトリクス表示装置用タイミングコントローラ。
6. 所定の走査休止期間は、非定常期間の長さおよび前記タイミング制御部が非定常タイミング検出から正常駆動状態なるまでの時間に応じて、その期間長を選択できることを特徴とする請求項１乃至３のいずれか一つに記載のタイミングコントローラ。
7. 所定の走査休止期間は、非定常タイミングを検出してからそのフレームが終了するまでの期間であることを特徴とする請求項１乃至３のいずれか一つに記載のマトリクス表示装置用タイミングコントローラ。
8. 所定の走査休止期間は、非定常タイミングを検出してからそのフレームが終了して、さらに数フレーム後までの期間であることを特徴とする請求項１乃至３のいずれか一つに記載のマトリクス表示装置用タイミングコントローラ。
9. 液晶パネルと、その走査線を駆動する走査線駆動回路と、
   該走査線駆動回路を制御する請求項１乃至８のいずれか一つに記載のタイミングコントローラを用いた液晶表示装置。

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