JP2009181105A - プラズマディスプレイ装置 - Google Patents

Abstract

【課題】プラズマディスプレイ装置が望ましいリセット駆動制御を行う。
【解決手段】プラズマディスプレイ装置は，複数のＸ，Ｙ表示電極とそれに交差する複数のアドレス電極とを有する表示パネルと，Ｘ，Ｙ表示電極およびアドレス電極を駆動する電極駆動回路と，それを制御する駆動制御回路とを有する。そして，駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，Ｙ表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行う。さらに，駆動制御回路は，サステイン放電回数に対応したリセット駆動制御を行う。
【選択図】図９

Description

本発明は，プラズマディスプレイ装置に関し，特に，リセット不良を改善したプラズマディスプレイ装置に関する。

プラズマディスプレイ装置は，大画面の薄型テレビとして普及している。特に，近年においてはフルハイビジョン対応の薄型テレビとして注目を受けている。

プラズマディスプレイ装置のパネル駆動は，セルの壁電荷の状態をリセットするリセット期間と，表示電極を走査して表示画像をセルに書き込むアドレス期間と，アドレス期間で書き込まれたセルに複数回のサステイン放電を生じさせて高輝度発光するサステイン期間とで構成される。そして，１つの画像を表示するフィールド期間は，複数のサブフィールドで構成され，各サブフィールドは，リセット期間とアドレス期間とサステイン期間とを有する。各サブフィールドのサステイン期間でのサステイン放電回数を異ならせ，点灯するサブフィールドを組み合わせることで，１フィールド期間において多階調表示を行う。

上記のプラズマディスプレイ装置において，リセット期間では点灯したセルの壁電荷状態をリセットし壁電荷量を調整するために表示電極に鈍波パルス（またはランプ波形パルス。以下同様）を印加して微少放電を発生させることが提案されている。例えば，以下に示す特許文献１〜５に記載されている。

これらの特許文献には，リセット期間において，表示電極のうち走査電極に対応するＹ電極に正極性の鈍波パルスを印加し，その後負極性の鈍波パルスを印加することが記載されている。
特開２００３−１５６０２号公報 特開２００３−１５７０４３号公報 特開２００３−３０２９３１号公報 特開２００４−４５１３号公報 特開２０００−２６７６２５号公報

上記の通り，リセット期間では表示電極を構成するＹ電極とＸ電極との間に正極性の鈍波パルスを印加してセルのＸ，Ｙ電極とアドレス電極上の壁電荷状態をリセットし，さらにＹ電極とＸ電極との間に負極性の鈍波パルスを印加して壁電荷量を最適な量に調整する。各電極上の壁電荷量を最適な量にすることで，後続のアドレス期間では，点灯対象のセルにおいてのみアドレス電極とＹ電極との間でアドレス放電を発生させると共に，Ｘ，Ｙ電極間でも放電を発生させることができる。そして，サステイン期間では，Ｙ，Ｘ電極間に所定回数のサステインパルスを印加すると，アドレス放電によりＸ，Ｙ電極上の壁電荷が生成された点灯セルにサステイン放電が発生する。したがって，リセット期間で理想的な放電を発生させて各電極上の壁電荷の量を最適にすることが求められる。

しかしながら，プラズマディスプレイ装置では，各サブフィールドのサステイン放電回数が異なるとともに，表示負荷率の変化に起因して消費電力を制御するためにサステイン放電回数が可変制御される。そのため，各サブフィールドにおいて，サステイン期間が終了した時点でのセルの壁電荷の状態がかならずしも同じ状態にはならない。特に，サステイン放電回数が少ないサブフィールドでは，セルの壁電荷状態が不安定な状態のままサステイン期間が終了する。このようにサステイン期間終了時点でのセルの壁電荷状態がサブフィールド毎に異なるので，リセット期間での各電極の駆動電圧波形を共通化すると，あるサブフィールドでは理想的なリセット放電が発生するが，別のサブフィールドではリセット不良が発生する。

そこで，本発明の目的は，望ましいリセット駆動制御を行うプラズマディスプレイ装置を提供することにある。

第１の側面のプラズマディスプレイ装置は，複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，前記電極駆動回路を制御する駆動制御回路とを有する。そして，前記駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，前記第１の表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行う。さらに，前記駆動制御回路は，サステイン放電回数が第１の回数の第１のサブフィールドの前記リセット駆動制御では，前記サステイン放電回数が前記第１の回数よりも多い第２の回数の第２のサブフィールドよりも，前記第１及び第２の電極間電圧を大きくしまたは前記第１及びアドレス電極間電圧を小さくする。

サステイン放電回数が少ない第１の回数の場合は，サステイン駆動終了時のアドレス電極上の電荷が残っているので，第１及び第２の電極間電圧を第１及びアドレス電極間電圧より相対的に大きくするように制御することで，第１及び第２の電極間の微弱放電を確実に発生させることができる。

上記の第１の側面において，好ましい態様では，前記駆動制御回路は，前記サステイン放電回数が前記第２の回数より多い第３の回数の第３のサブフィールドの前記リセット駆動制御では，前記第２のサブフィールドよりも，前記第１及び第２の電極間電圧を大きくしまたは前記第１及びアドレス電極間電圧を大きくする。

サステイン放電回数が比較的多い第３の回数の場合は，リセット駆動中に第１及び第２の電極上の電荷がリークするので，前記第１及び第２の電極間電圧を大きくして両電極上の電荷量を増やすことが望ましい。さらに，第３の回数の場合は，アドレス電極上の電荷が極めて少ないので，第１及びアドレス電極間電圧を大きくして両電極間のリセット放電の発生を促すことが望ましい。

上記の第１の側面において，好ましい態様では，前記駆動制御回路は，前記サステイン放電回数が前記第２の回数より多い第３の回数の第３のサブフィールドでは，前記第２のサブフィールドよりも，前記サステイン駆動制御の終了とリセット駆動制御の開始との間の時間を長くする。

サステイン放電回数が比較的多い第３の回数の場合は，放電しやすい状態になりリセット駆動中に第１及び第２の電極上の電荷がリークするので，サステイン駆動制御の終了とリセット駆動制御の開始との間の時間を長くすることで，電荷のリークを抑制することができる。

上記の第１の側面において，好ましい態様では，前記駆動制御回路は，前記サステイン放電回数が前記第２の回数より多い第３の回数の第３のサブフィールドの前記リセット駆動制御では，前記第２のサブフィールドよりも，最後のサステインパルスの電圧を高くする。

サステイン放電回数が比較的多い第３の回数の場合は，リセット駆動中に第１及び第２の電極上の電荷がリークするので，最後のサステインパルス電圧を大きくして第１及び第２の電極上の電荷量を増やすことが望ましい。

上記の第１の側面において，好ましい態様では，前記駆動制御回路は，第１のサブフィールドの前記リセット駆動制御では，最後のサステインパルスが第１の電圧の場合は，当該最後のサステインパルスが前記第１の電圧より小さい第２の電圧の場合よりも，前記第１及びアドレス電極間の電圧を大きくしまたは第１及び第２の電極間電圧を小さくする。

上記の第１の側面において，好ましい態様では，前記駆動制御回路は，第２のサブフィールドの前記リセット駆動制御では，最後のサステインパルスが第１の電圧の場合は，当該最後のサステインパルスが前記第１の電圧より小さい第２の電圧の場合よりも，前記第１及びアドレス電極間の電圧を大きくしまたは第１及び第２の電極間電圧を小さくする。

第２の側面のプラズマディスプレイ装置は，複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，前記電極駆動回路を制御する駆動制御回路とを有する。そして，前記駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，前記第１の表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行う。前記駆動制御回路は，さらに，前記アドレス駆動制御とサステイン駆動制御と当該サステイン駆動制御に対応するリセット駆動制御のデータを有する複数のサブフィールド駆動制御データを，複数種類のサステイン駆動制御に対応して記憶する制御データＲＯＭを有する。前記駆動制御回路は，前記サブフィールドの駆動制御を，各サブフィールドの発光輝度に対応するサステイン駆動制御を有するサブフィールド駆動制御データに基づいて行う。

上記の第２の側面によれば，駆動制御回路は，サブフィールドの駆動制御を容易に行うことができる。または，サブフィールド駆動制御のデータ量を少なくすることができる。

上記の第２の側面において，好ましい態様では，前記駆動制御回路は，表示負荷率に応じて，異なるサブフィールドの駆動制御を，同じサブフィールド駆動制御データに基づいて行う。

上記の発明によれば，サステイン放電回数に対応して望ましいリセット駆動制御を行うことができる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，本実施の形態におけるプラズマディスプレイ装置のパネル構成図である。プラズマディスプレイパネル１０は，前面基板１１と背面基板１６とが放電空間を挟んで配置される。前面基板１１には，透明電極１２とその上に重ねた金属バス電極１３からなるＸ電極と，透明電極１４とその上に重ねた金属バス電極１５からなるＹ電極とが，複数対配置され，それらＸ，Ｙ電極は誘電体層ＩＦａで被覆されている。一対のＸ，Ｙ電極が一対の表示電極を構成する。

また，背面基板１６には，複数のアドレス電極１７と，アドレス電極１７の間に配置された隔壁１８と，アドレス電極１７及び隔壁１８上に設けられた蛍光体層１９Ｒ，１９Ｇ，１９Ｂとを有する。蛍光体層１９Ｒ，１９Ｇ，１９Ｂは，放電空間で放電が発生した時に生成される紫外線により励起されそれぞれ赤，緑，青の光を発光する。それらの発光は前面基板１１の透明電極１２，１４を通過して前面側に出射する。

図１では，隔壁１８はアドレス電極に沿ってストライプ状に形成されているが，セル領域を囲むように格子状に形成されていてもよい。

図２は，図１のパネルの断面図である。図１のアドレス電極１７に沿った断面図であり，図１と同じ引用番号が与えられている。つまり，前面基板１１上には，透明電極１２と金属バス電極１３からなるＸ電極と，透明電極１４と金属バス電極１５からなるＹ電極と，それらを被覆する誘電体層ＩＦａとが形成され，さらに，誘電体層ＩＦａの上にはＭｇＯからなる保護膜２１と，単結晶のＭｇＯ粒子２２とが配置される。保護膜２１のＭｇＯは蒸着法やスパッタリング法で形成される多結晶体であるのに対して，ＭｇＯ粒子２２は単結晶体である。

背面基板１６上には，アドレス電極１７と，それを被覆する誘電体層ＩＦｂと，蛍光体１９とが形成されている。図２には隔壁１８は示されていない。

図３は，本実施の形態におけるプラズマディスプレイ装置の電極駆動回路の構成図である。図中，パネル１０は前面基板１１と背面基板１６とが重なった状態で示されていて，水平方向に延びるＸ電極Ｘ１〜ＸｍとＹ電極Ｙ１〜Ｙｍとが交互に配置され，垂直方向に延びるアドレス電極Ａ１〜Ａｎが配置されている。

電極駆動回路は，Ｘ電極を駆動するＸ電極駆動回路３０と，Ｙ電極を駆動するＹ電極駆動回路３２と，アドレス電極を駆動するアドレス電極駆動回路３５と，それら駆動回路３０，３２，３５に制御信号を供給して各駆動回路の駆動動作を制御する制御回路３６とを有する。Ｘ電極駆動回路３０は，全てのＸ電極に共通の駆動パルスを印加するＸ側共通駆動回路３１を有し，Ｘ側共通駆動回路３１は，Ｘ電極にリセットパルスと，アドレス電圧と，サステインパルスとを印加する。また，Ｙ電極駆動回路３２は，Ｙ電極Ｙ１〜Ｙｍに順次走査パルスを印加する走査駆動回路３３と，Ｙ電極にリセットパルスとサステインパルスとを印加するＹ側共通駆動回路３４とを有する。

制御回路３６は，水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃと同期クロックＣＬＫとアナログまたはデジタルの画像信号Ｖｉｄｅｏとを入力し，パネル１０を駆動するために必要な駆動制御信号３０Ｓ，３２Ｓ，３５Ｓをそれぞれの駆動回路３０，３２，３５に供給する。アドレス電極駆動回路への制御信号３５Ｓは，画像信号に対応してサブフィールド毎に生成された表示データも含む。

図４は，本実施の形態におけるプラズマディスプレイ装置のパネル駆動を示す図である。パネル駆動において，１フィールドＦＬが複数の，例えば１０個のサブフィールドＳＦ１〜ＳＦ１０を有し，各サブフィールドＳＦ１〜ＳＦ１０は，アドレス期間Ｔａｄｄとサステイン期間Ｔｓｕｓとリセット期間Ｔｒｓｔとを有する。１つのフレーム画像が１回の垂直走査で表示されるプログレッシブ駆動の場合は，フィールドＦＬとフレームとは同じである。一方，１つのフレーム画像が２回の垂直走査で表示されるインターレス駆動の場合は，２つのフィールドＦＬが１つのフレームに対応する。いずれにしても，１回のフィールドＦＬは，垂直同期信号Ｖｓｙｎｃで画定される垂直同期期間に対応し，１枚の画像をパネルに表示するための期間である。

本実施の形態では，各サブフィールドをアドレス期間Ｔａｄｄとサステイン期間Ｔｓｕｓとリセット期間Ｔｒｓｔとで構成し，各サブフィールドのリセット期間におけるリセット駆動電圧波形を，その直前のサステイン期間でのサステイン放電回数やサステインパルスの電圧値及び波形などに応じて，最適になるように制御する。それにより，リセット駆動電圧波形をそのサブフィールド内のサステイン期間でのサステイン制御に対応させて固定的に設定することができ，サステイン制御に対応して理想的なリセット放電を発生させることができる。その結果，リセット不良の発生を抑制する，もしくは，なくすことができる。

図５は，本実施の形態におけるサブフィールドの駆動電圧波形図である。図５の電圧駆動波形は，複数種類のサブフィールドのうち代表的なサブフィールドの駆動電圧波形の一例を示す。図５には，Ｙ電極，Ｘ電極，アドレス電極それぞれの駆動電圧波形が示されている。前述のとおり，１つのサブフィールドＳＦのＸ，Ｙ電極とアドレス電極の駆動制御は，最初にアドレス期間Ｔａｄｄ，次にサステイン期間Ｔｓｕｓ，最後にリセット期間Ｔｒｓｔの駆動制御を有する。よって，図５の駆動電圧波形のアドレス期間Ｔａｄｄの開始時，各セルは，直前のサブフィールドのリセット期間の駆動制御が終了した状態になっている。

図６は，図５の駆動電圧波形に対応する３電極上の壁電荷状態を示す状態図である。図６には，アドレス期間Ｔａｄｄが終了したときと，２つのサステイン放電Ｔｓｕｓ１，Ｔｓｕｓ２が終了したときと，２つのリセット放電Ｔｒｓｔｐ，Ｔｒｓｔｎが終了したときにおける，それぞれの壁電荷状態が示されている。それぞれ，アドレス電極Ａ１に対応して２対の表示電極Ｘ１，Ｙ１及びＸ２，Ｙ２が示され，それらの電極上の壁電荷の極性がプラスとマイナスで，電荷量が楕円の大きさでそれぞれ示されている。

以下，図５，図６を参照して，代表的なサブフィールドでの駆動動作について説明する。まず，最初のアドレス期間Ｔａｄｄの開始時は，直前のサブフィールドでのリセット駆動が終了した状態にある。例えば，図６の第２のリセット放電Ｔｒｓｔｎが終了した状態であり，アドレス電極Ａ１上には正の電荷が適切な量形成された状態にあり，Ｙ電極上には正の電荷が，Ｘ電極上には負の電荷が調整された量存在する。

次に，アドレス期間Ｔａｄｄでは，Ｘ側共通駆動回路がＸ電極を電圧＋Ｖｘに駆動し，Ｙの走査駆動回路がＹ電極に負のスキャンパルスＰｓｃａｎを順次印加しながら，それに同期してアドレス電極駆動回路が，表示データに対応する書き込み対象のセルのアドレス電極にアドレス電圧Ｖａを印加する。図６に示されるとおり，Ｙ電極の負電圧−Ｖｙとアドレス電極の正のアドレス電圧Ｖａに，Ｙ電極上の負の電荷とアドレス電極上の正の電荷による電圧が加わって，アドレス電極とＹ電極間（ＡＹ間）に印加されて，ＡＹ間でアドレス放電が発生する。このＡＹ間のアドレス放電に誘発されて，Ｘ電極とＹ電極間（ＸＹ電極間）でも放電が発生する。その結果，アドレス期間Ｔａｄｄが終了すると，書き込みが行われたセルには，図６のＴａｄｄに示されるとおり，Ｙ電極上に正の電荷が，Ｘ電極上に負の電荷が，アドレス電極上に負の電荷がそれぞれ形成される。特に，Ｘ，Ｙ電極上の電荷量は，その後のサステインパルスが印加されると放電が発生する程度に制御される。

次に，サステイン期間Ｔｓｕｓでは，アドレス電極駆動回路がアドレス電極を０Ｖ（グランド）に維持し，Ｙ側，Ｘ側共通駆動回路が，Ｙ電極とＸ電極とに電圧＋Ｖｓ，−Ｖｓ間で変化するサステインパルスＰｓｕｓを逆極性で印加する。その結果，Ｘ，Ｙ電極間に２Ｖｓのサステインパルス電圧が交互に印加される。図６のＴｓｕｓ１に示されるとおり，奇数番目のサステインパルスの印加により，矢印に示すようにＹ電極からＸ電極に向かってサステイン放電が発生する。その結果，Ｘ，Ｙ電極上の電荷の極性が反転する。さらに，Ｔｓｕｓ２に示されるとおり，偶数番目のサステインパルスの印加により，矢印に示すようにＸ電極からＹ電極に向かってサステイン放電が発生する。その結果，Ｘ，Ｙ電極上の電荷の極性が元に戻る。

上記のサステイン期間では，アドレス電極がＸ，Ｙ電極の印加電圧の中間値のグランドに維持されるので，アドレス期間終了時にアドレス電極上に負の電荷が存在していても，ＡＹ間またはＡＸ間で放電が発生することはない。ただし，サステイン放電が繰り返されることで，アドレス電極上の負の電荷は放電空間に放出され，徐々に減少する。

最後に，リセット期間Ｔｒｓｔでは，Ｙ側，Ｘ側共通駆動回路により，Ｙ電極に正極性の鈍波パルスＲＰｙ１がＸ電極に負極性の鈍波パルスＲＰｘ１が印加され，第１のリセット放電Ｔｒｓｔｐ（図６参照）が発生する。さらに，Ｙ電極に負極性の鈍波パルスＲＰｙ２が，Ｘ電極に正極性の矩形パルスＲＰｘ２がそれぞれ印加され，第２のリセット放電Ｔｒｓｔｎ（図６参照）が発生する。

第１のリセット放電Ｔｒｓｔｐでは，まずＹ電極に正の電圧が印加されると共にＸ電極にグランドから電圧−Ｖｘまで徐々に低下する電圧が印加され，さらに，Ｘ電極が負電圧−Ｖｘに維持されてＹ電極に到達電圧＋Ｖｙｐまで徐々に増加する電圧が印加される。つまり，Ｙ電極には正の鈍波パルスＲＰｙ１が，Ｘ電極には負の鈍波パルスＲＰｘ１がそれぞれ印加される。これにより，Ｘ，Ｙ間の印加電圧はゼロから徐々に増加し，点灯したセルのＹ，Ｘ電極間でＹ電極からＸ電極方向に微弱放電が繰り返し発生する。さらに，Ｘ，Ｙ間の印加電圧が増加すると，点灯しなかったセルのＹ，Ｘ間でも微弱放電が繰り返し発生する。ただし，到達電圧＋Ｖｙｐが高くない場合は，点灯したセルだけに微弱放電が発生し，非点灯のセルには微弱放電は発生しない。

さらに，第１のリセット放電Ｔｒｓｔｐでは，Ｙ電極とアドレス電極間にも徐々に増加する電圧が印加され，Ｙ電極からアドレス電極の方向に微弱放電が発生する。第１のリセット放電Ｔｒｓｔｐにより，Ｙ電極とＸ電極に負電荷と正電荷とがある程度十分な量に形成され，アドレス電極上の負電荷は除去される。ただし，アドレス電極上に正電荷や負電荷がわずかではあるが形成される場合もあるが，理想的にはアドレス電極上の電荷が除去されるのが望ましい。

次に，第２のリセット放電Ｔｒｓｔｎでは，Ｙ側，Ｘ側共通駆動回路により，Ｘ電極に正極性の矩形パルスＲＰｘ２がＹ電極に負極性の鈍波パルスＲＰｙ２が印加される。これにより，Ｘ，Ｙ電極間には徐々に増加する逆極性の電圧が印加され，その電圧に第１のリセット放電で生成されたＸ，Ｙ電極上の正，負電荷を加えた電圧により，Ｘ電極からＹ電極の方向に微弱放電が繰り返し発生する。その結果，Ｘ，Ｙ電極上の正，負電荷の量が徐々に減少し，最適な電荷量に調整される。この調整される電荷量は，Ｘ電極のパルスＲＰｘ１の電圧とＹ電極に印加される負極性の鈍波パルスＲＰｙ２の到達電圧−Ｖｙｎとに応じた量になる。

第１のリセット放電でのＹ電極の鈍波パルスＲＰｙ１の到達電圧＋Ｖｙｐが高い場合は，点灯セルと非点灯セルの両方でＸ，Ｙ電極上にそれぞれ正，負電荷が十分な量に形成され，第２のリセット放電で最適な電荷量に調整される。一方，第１のリセット放電でのＹ電極の鈍波パルスＲＰｙ１の到達電圧＋Ｖｙｐが高くない場合は，点灯セルのみＸ，Ｙ電極上に正，負電荷が十分な量形成され，第２のリセット放電で最適な電荷量に調整される。非点灯セルは，アドレス放電もサステイン放電も発生していないので，最初に実施された全セルリセット放電終了時の状態に維持され，最適な電荷量のままである。さらに，第１のリセット放電が実施されない場合は，点灯セルは奇数側のサステイン放電後の状態（図６のＴｓｕｓ１）でサステイン期間が終了しており，Ｘ，Ｙ電極上にそれぞれ正，負電荷が十分な量に形成されているので，第２のリセット放電でそれらの電荷量が最適な量に調整される。

図７は，サステイン期間における３つの電極上の壁電荷状態を示す図である。図７には，サステインパルス数Ｎｓｕｓに応じて，サステイン期間終了時の３つの電極上の壁電荷状態が示されている。一例として，サステインパルス数Ｎｓｕｓ＝１の場合と，Ｎｓｕｓ＝１０が示されている。

図６に示したとおり，アドレス期間Ｔａｄｄ終了時の点灯セルの壁電荷状態は，Ｙ電極上に正の電荷，Ｘ電極上に負の電荷，アドレス電極上に負の電荷がそれぞれ形成された状態にある。サステイン駆動では，アドレス電極を中間電位のグランドレベルに維持して，Ｘ，Ｙ電極間にサステインパルスを交互に印加する。それにより，Ｘ，Ｙ電極上の壁電荷の極性は交互に反転する。ただし，サステイン放電回数が少ない間はアドレス電極上に負の電荷が存在し不安定な状態にある。

図７に示した，サステインパルス数Ｎｓｕｓ＝１の場合，最初のサステイン放電Ｔｓｕｓ１ではＹ電極からＸ電極の方向に強放電が発生し，次のサステイン放電Ｔｓｕｓ２ではＸ電極からＹ電極の方向に強放電が発生する。このとき，アドレス電極はグランドレベルに維持されるものの，負の壁電荷が残留しているので，アドレス電極とＹまたはＸ電極間でも放電が発生する不安定な状態にある。つまり，アドレス期間後にサステイン放電の回数が少ない状況では，アドレス電極上に負の壁電荷が存在している。よって，表示輝度が非常に小さいサブフィールドでは，サステイン放電回数が非常に少ないため，サステイン期間終了時は，Ｘ，Ｙ電極上にそれぞれ負，正電荷が，アドレス電極上に負電荷が形成された状態になる。

しかし，サステインパルス数Ｎｓｕｓ＝１０程度になると，Ｘ，Ｙ電極間の強放電の繰り返しにより，アドレス電極上の壁電荷量は放電空間に引き寄せられて減少し，図７に示されるとおり，一部のセル（Ｘ２，Ｙ２間のセル）において微少な負の壁電荷が残留する程度である。サステインパルス数がこれを越えると，図７のＮｓｕｓ＝１０の状態が安定的に再現される。つまり，サステイン放電回数が十分に多いサブフィールドでは，サステイン期間終了時は，Ｘ，Ｙ電極上にそれぞれ負，正電荷が形成され，アドレス電極上にはほとんどゼロまたはわずかな電荷が形成された状態になる。

上記のように，サステイン放電回数が比較的少ないサブフィールドでは，そのサステイン放電回数に依存して，サステイン期間終了時の壁電荷状態が異なる。特に，アドレス電極上の負の壁電荷量に違いが生じる。この壁電荷状態の違いにより，同じリセット駆動電圧波形でリセット駆動を行うと，あるサブフィールドでは理想的なリセット放電が生じるが，別のサブフィールドではリセット不良が発生する。

たとえば，Ｎｓｕｓ≧１０のサブフィールドは，複数種類のサブフィールドのうち比較的高い頻度で発生するが，このＮｓｕｓ≧１０のサブフィールドに対応して，リセット駆動電圧波形を設定すると，サステイン放電回数がそれより少ないサブフィールドではリセット不良が発生する。逆に，サステイン放電回数が少ないサブフィールドに対応してリセット駆動電圧波形を設定すると，サステイン放電回数が多いサブフィールドではリセット不良が発生する。

特に，パネルの表示負荷率や温度状態に応じて，各サブフィールドのサステインパルス数が動的に制御される場合があり，あらかじめ設定していたリセット駆動電圧波形ではリセット不良が発生することも考えられる。

ここで，理想的なリセット放電とは，前述のとおり，第１のリセット放電で，Ｘ，Ｙ電極間での微少放電を支配的に繰り返してＸ，Ｙ電極上にそれぞれ正，負の電荷をある程度蓄積し，同時に，アドレス電極とＹ電極間でも微少放電を多少でも発生させてアドレス電極上の負の壁電荷を除去させ，第２のリセット放電で，Ｘ，Ｙ電極上の電荷量を調整することである。つまり，第１のリセット放電では，Ｘ，Ｙ電極間での微弱放電を主に発生させることが必要であり，ただし，Ａ，Ｙ電極間で全く放電しないというわけにはいかないのである。よって，サステイン期間終了時の３つの電極上の壁電荷状態に応じて，２つの電極に印加するリセット電圧のバランスを最適化することで，上記の理想的なリセット放電を確実に発生させることが必要になる。

［リセット駆動電圧波形の改良］
図８は，本実施の形態におけるリセット駆動電圧波形の改良例を示す図である。図９〜１５には，それぞれのケースに応じたリセット駆動電圧波形が示されている。最初に，図８を参照して本実施の形態におけるリセット駆動電圧波形の改良の概略を説明し，図９〜１５を参照して個別の波形を説明する。

図８の表には，左端コラムにサステイン期間終了時，つまりリセット直前の壁電荷状態が３つの場合，（Ａ）サステイン放電回数が非常に少ない第１の回数の場合（例えばNsus=０〜３），（Ｂ）サステイン放電回数が比較的少ない第２の回数の場合（例えば２０＞Nsus≧１０），（Ｃ）サステイン放電数が比較的多い第３の回数の場合（例えばNsus≧２０），それぞれについて示されている。また，右側コラムにリセット駆動電圧波形の改良が，基本対策（Ａ−１）（Ｂ−１）（Ｃ−１）と，微調整（Ａ−２）（Ｂ−２）とに分けて示されている。なお，第１，第２，第３の回数は，順に回数が大きくなる関係にある。

［リセット駆動電圧波形への基本的対策］
まず，（Ａ）Nsus＝０〜３のようにサステイン放電回数が非常に少ない場合は，図７で説明したとおり，Ｘ，Ｙ電極上にそれぞれ負，正の壁電荷が形成され，さらにアドレス電極Ａ上にも負の壁電荷が形成されている。一般に，前面基板上に形成されたＸ，Ｙ電極間では鈍波パルスの印加に応答して微弱な面放電（微弱放電）が生じやすいのに対して，前面基板と背面基板上に形成されたＸ電極とアドレス電極間またはＹ電極とアドレス電極間では強い対向放電（強放電）が生じやすい。したがって，このアドレス電極上に負電荷が存在する壁電荷状態でＹ電極に正極性の鈍波パルスＲＰｙ１を印加すると，アドレス電極上の負電荷とＹ電極上の正電荷に起因して，ＡＹ電極間のほうがＸＹ電極間よりも先に放電し，しかも強放電４０が発生する場合がある。

一旦ＡＹ電極間で強放電４０が発生すると，アドレス電極上に正電荷が，Ｙ電極上に負電荷がそれぞれ形成されてしまい，Ｘ，Ｙ電極上には共に負電荷が形成された状態になり，ＸＹ電極間にはもはや微弱放電が発生せず，リセット不良を招く。この状態になると，その後のアドレス期間でＹＸ電極間にアドレス放電を発生させることができず，サステイン期間でも放電が発生しない。

あるいは，一旦ＡＹ電極間で強放電が発生すると，それに追従してＸ，Ｙ間でも強放電が発生する場合がある。この場合は，Ｘ，Ｙ電極上にはそれぞれ正，負電荷が形成され，アドレス放電により書き込みが行われた状態と，電荷の極性が逆になってはいるが，同等になる。そのため，後続のサステイン期間では，非点灯予定のセルでもサステイン放電が発生する。これは余剰点灯を意味する。

そこで，（Ａ）Nsus＝０〜３のようにサステイン放電回数が非常に少ない場合は，基本的な対策としては，（Ａ−１）に示したとおり，ＡＹ電極間での強放電が発生せずＸＹ電極間の微弱放電が支配的に発生するようにすることが必要になる。具体的には，第１のリセット放電で，ＡＹ電極間の電圧を弱めて，ＸＹ電極間の電圧を強める。ＸＹ電極間の電圧を強めるためには，Ｘ電極に印加する電圧−Ｖｘをより深く（より高い負電圧に）することが望ましい。また，ＡＹ電極間の電圧を弱めるためには，アドレス電極の電圧ＶＡを高くすることが望ましい。

図９は，本実施の形態における基本的対策（Ａ−１）（Ｂ−１）のリセット駆動電圧波形を示す図である。基本対策（Ａ−１）Nsus＝０〜３では，サステイン放電回数が非常に少ない場合であり，第１のリセット放電におけるＸ電極側のリセットパルスＲＰｘ１の電圧−Ｖｘを，矢印５０のようにより深く（より高い負電圧に）する。ここで，実線はサステイン放電回数Ｎｓｕｓが２０回以上など通常のサブフィールドでのリセットパルス電圧を示し，破線はNsus＝０〜３でのリセットパルス電圧−Ｖｘを示す。Ｘ電極の電圧−Ｖｘをより高い負電圧にすることで，Ｙ電極とＸ電極間の電圧を強化することができる。また，第１のリセット放電におけるアドレス電極の電圧を，矢印５２のようにより高い電圧にする。すなわち，破線のようにアドレス電極の電圧をグランドから正電圧にする。これにより，アドレス電極とＹ電極との間の電圧を弱めることができる。

上記の矢印５０，５２の両方またはいずれか一方を行うことで，第１のリセット放電では，ＸＹ電極間の微弱放電を確実に発生させ，ＡＹ電極間の強放電の発生を抑制することができる。

次に，基本対策（Ｂ−１）２０＞Ｎｓｕｓ≧１０のようにサステイン放電回数が比較的少ない場合は，サステイン期間終了時点で，アドレス電極上の負の壁電荷はかなり消失し，Ｘ，Ｙ電極上にそれぞれ負，正の壁電荷が形成されている。この状態では，（Ａ−１）のサステイン放電回数が非常に少ない場合に比較すると，アドレス電極上の負の壁電荷量が少ないので，ＡＹ電極間で強放電が発生する可能性は少ない。よって，第１のリセット放電では，ＸＹ電極間に微弱放電が多く発生する。ただし，アドレス電極上の負電荷の量が少ないので，ＡＹ電極間のリセット放電は発生しにくい。アドレス電極上に負の壁電荷が残っている場合があるので，第１のリセット放電でＡＹ電極間でも放電を発生させて負の壁電荷を除去することが理想的であり，そのための対策が望まれる。

そこで，基本対策（Ｂ−１）では，ＡＹ電極間の電圧を強化するか，もしくはＸＹ電極間の電圧を弱めるかのいずれか一方または両方を行うことが行われる。具体的には，図９に示されるとおり，第１のリセット放電におけるＸ電極側のリセットパルスＲＰｘ１の電圧−Ｖｘを，矢印５４のようにより浅く（より低い負電圧に）する。もしくは，第１のリセット放電におけるＹ電極側のリセットパルスＲＰｙ１の到達電圧＋Ｖｙｐを矢印５６のようにより高くする。さらに，第１のリセット放電でのアドレス電極の電圧ＶＡを矢印５８のようにより低くする。ここで，実線はサステイン放電回数Ｎｓｕｓ＝０〜３など非常に少ないサブフィールドでのリセットパルス電圧を示し，破線は２０＞Ｎｓｕｓ≧１０でのリセットパルス電圧−Ｖｘを示す。

Ｘ電極の電圧−Ｖｘをより浅く（より低い負電圧に）する，Ｙ電極の到達電圧＋Ｖｙｐをより高くする，アドレス電極の電圧ＶＡをより低くするのいずれかまたはそれらを組み合わせることで，ＡＹ電極間の電圧をＸＹ電極間電圧との相対比較で強めることができ，逆にＹ電極とＸ電極間の電圧を相対的に弱くすることができる。例えば，Ｘ電極の電圧−Ｖｘをより浅く（より低い負電圧に）すると共にＹ電極の到達電圧＋Ｖｙｐをより高くすることで，ＸＹ電極間の電圧は変更せず，ＡＹ電極間の電圧を強めることができる。または，アドレス電極の電圧ＶＡをより低くするだけでも，同様の作用効果を得られる。逆に，Ｘ電極の電圧−Ｖｘをより浅く（より低い負電圧に）することで，ＸＹ電極間の電圧を弱めることができる。Ｙ電極の到達電圧＋Ｖｙｐのみを高くすると，ＡＹ電極間とＸＹ電極間とが共に強化されるので，好ましくない。

［リセット駆動電圧波形の微調整］
次に，（Ａ）サステイン放電回数が非常に少ない第１の回数の場合（例えばNsus=０〜３），及び（Ｂ）サステイン放電回数が比較的少ない第２の回数の場合（例えば２０＞Nsus≧１０）における，微調整の方法について説明する。サステイン回数が非常に少ない場合（Ａ）と，サステイン回数が比較的少ないが前記（Ａ）よりは多い場合（Ｂ）とに応じて，ＸＹ電極間電圧やＡＹ電極間電圧を強めたり弱めたりすることを説明した。ただし，サステイン期間中に繰り返し印加される同一のサステインパルス（以下繰り返しサステインパルスと称する）以外に，例えば最初に高電圧のサステインパルスやパルス幅が広いサステインパルスを印加したり，最後に高電圧または低電圧のサステインパルスを印加したりすることが行われる。または，唯一のサステインパルスの立ち上がりを緩やかにしたりすることも行われる。このように，繰り返しサステインパルスとは別のサステインパルス（以下特定サステインパルスと称する）を，所定の理由に基づいてそれぞれ異ならせる場合がある。つまり，同じサブフィールドで同じサステイン放電回数でも，特定サステインパルスが異なる場合がある。

その場合，前述のとおり，サステイン放電回数に応じて基本対策（Ａ−１）（Ｂ−１）を行うとともに，それぞれの基本対策されたリセット駆動電圧波形を，特定サステインパルスに応じて微調整することが望ましい。

図１０，図１１は，（Ｂ）サステイン放電回数が比較的少ない第２の回数の場合（例えば２０＞Nsus≧１０）における，リセット駆動電圧波形の微調整（Ｂ−２）を示す図である。図８の微調整（Ｂ−２）の説明も参照して説明する。

図１０に示した駆動電圧波形では，サステイン期間Ｔｓｕｓにおいて，繰り返しサステインパルスＰｓｕｓと，期間開始時と終了時の特定サステインパルスＰｓｓ１，Ｐｓｓ２とが，Ｘ，Ｙ電極に順次逆極性で印加されている。特定サステインパルスＰｓｓ１は，一例として繰り返しサステインパルスＰｓｕｓの電圧より高い電圧になっている。別の例としてはパルス幅が広くなっていても良い。さらに，特定サステインパルスＰｓｓ２は，一例として繰り返しサステインパルスＰｓｕｓの電圧より高い電圧になっている（矢印６０参照）。この特定サステインパルスＰｓｓ２が印加されることで，サステイン期間終了時におけるＸ，Ｙ電極上の壁電荷量は，通常の繰り返しサステインパルスＰｓｕｓで終了した場合に比較すると，わずかに増えている。

そこで，微調整としては，ＡＹ電極間の電圧をわずかに強めること，またはＸＹ電極間の電圧をわずかに弱めること，または両方を行うこととが好ましい。すなわち，第１のリセット放電において，Ｘ電極の第１のリセットパルスＲＰｘ１の電圧を矢印６２のようにわずかに浅く（低い負電圧）にするか，またはアドレス電極の電圧ＶＡを矢印６４のようにわずかに低くするか，若しくは両方行う。これにより，ＸＹ電極間よりもＡＹ電極間の電圧のほうを相対的に強くすることができ，主としてＸＹ電極間の微弱放電を発生させつつ，ＡＹ電極間のリセット放電も発生するという理想的なリセット放電が実現できる。

図１１に示した駆動電圧波形では，図１０と同様に，サステイン期間Ｔｓｕｓにおいて，繰り返しサステインパルスＰｓｕｓと，特定サステインパルスＰｓｓ１，Ｐｓｓ２とが印加されている。そして，期間終了時の特定サステインパルスＰｓｓ２の電圧が繰り返しサステインパルスＰｓｓよりも低くされている（矢印６８参照）。この特定サステインパルスＰｓｓ２の電圧が低いことにより，最後のサステイン放電規模が小さくなり，サステイン期間終了時におけるＸ，Ｙ電極上の壁電荷量は，通常の繰り返しサステインパルスＰｓｕｓで終了した場合に比較すると，わずかに減っている。

そこで，微調整としては，ＡＹ電極間の電圧をわずかに弱めること，またはＸＹ電極間の電圧をわずかに強めること，または両方を行うこととが好ましい。すなわち，第１のリセット放電において，Ｘ電極の第１のリセットパルスＲＰｘ１の電圧を矢印７０のようにわずかに深く（高い負電圧）にするか，またはアドレス電極の電圧ＶＡをわずかに高くする（図中７１）か，若しくは両方行う。これにより，ＡＹ電極間よりもＸＹ電極間の電圧のほうを相対的に強くすることができ，主としてＸＹ電極間の微弱放電を発生させつつ，ＡＹ電極間のリセット放電も発生するという理想的なリセット放電が実現できる。

図１２，図１３は，（Ａ）サステイン放電回数が極めて少ない第１の回数の場合（例えばNsus＝０〜３）における，リセット駆動電圧波形の微調整（Ａ−２）を示す図である。図８の微調整（Ａ−２）の説明も参照して説明する。

図１２に示した駆動電圧波形では，サステイン期間Ｔｓｕｓにおいて，１つの繰り返しサステインパルスＰｓｕｓと，期間開始時の特定サステインパルスＰｓｓ１とが，Ｘ，Ｙ電極に逆極性に印加されている。そして，サブフィールドの微少な輝度調整のために，例えば，サステイン放電回数を１回増大させるよりも小さい輝度増加のために，繰り返しサステインパルスＰｓｕｓの電圧を通常より高くすることが行われる（矢印６０参照）。この場合は，サステイン放電回数Ｎｓｕｓ＝２回であっても，サステインパルスＰｓｕｓの電圧が高くなっている分だけ，サステイン期間終了時におけるＸ，Ｙ電極上の壁電荷量は通常のサステインパルスに比較するとわずかに増える。

そこで，微調整としては，ＡＹ電極間の電圧をわずかに強めること，またはＸＹ電極間の電圧をわずかに弱めること，または両方を行うこととが好ましい。すなわち，第１のリセット放電において，Ｘ電極の第１のリセットパルスＲＰｘ１の電圧を矢印６２のようにわずかに浅く（低い負電圧）にするか，またはアドレス電極の電圧ＶＡを矢印６４のようにわずかに低くするか，若しくは両方行う。これにより，ＸＹ電極間よりもＡＹ電極間の電圧のほうを相対的に強くすることができ，主としてＸＹ電極間の微弱放電を発生させつつ，ＡＹ電極間のリセット放電も発生するという理想的なリセット放電を実現できる。むろんこの微調整は，基本対策（Ａ−１）に基づいてリセット駆動電圧波形を設計することに加えて，行われる。

図１３に示した駆動波形では，図１２と逆に，繰り返しサステインパルスＰｓｕｓの電圧を通常より低くすることが行われている（矢印６８参照）。これにより微少な輝度調整が可能になる。この場合は，サステイン放電回数Ｎｓｕｓ＝２回であっても，サステインパルスＰｓｕｓの電圧が低くなっている分だけ，サステイン期間終了時におけるＸ，Ｙ電極上の壁電荷量はわずかに減る。

また，図示しないが，サステインパルスＰｓｕｓの電圧は通常と同じでもその立ち上がりの傾きをなだらかにすることで，分散して放電を発生させサステイン放電規模を小さくし，輝度を低下させることもできる。この場合も，サステイン期間終了時におけるＸ，Ｙ電極上の壁電荷量は通常のサステインパルスに比較するとわずかに減る。

そこで，微調整としては，ＡＹ電極間の電圧をわずかに弱めること，またはＸＹ電極間の電圧をわずかに強めること，または両方を行うこととが好ましい。すなわち，第１のリセット放電において，Ｘ電極の第１のリセットパルスＲＰｘ１の電圧を矢印７０のようにわずかに深く（高い負電圧）にするか，またはアドレス電極の電圧ＶＡをわずかに高くする（図中７１参照）か，若しくは両方行う。これにより，ＡＹ電極間よりもＸＹ電極間の電圧のほうを相対的に強くすることができ，主としてＸＹ電極間の微弱放電を発生させつつ，ＡＹ電極間のリセット放電も発生するという理想的なリセット放電が可能になる。この微調整も，基本対策（Ａ−１）に基づく波形設計に加えて行われる。

図１４，図１５，図１６は，（Ｃ）サステイン放電回数が相対的に多い第３の回数の場合（例えばＮｓｕｓ≧２０）におけるリセット駆動電圧波形の基本対策（Ｃ−１）を示す図である。図８の基本対策（Ｃ−１）も参照しながら，以下説明する。

繰り返しサステインパルスＰｓｕｓ数が２０回を越えるような比較的サステイン放電回数が多いサブフレームの場合は，放電回数の増大によりパネルの温度が一次的に上昇し，放電が起きやすい状態になる。一方で，リセット期間Ｔｒｓｔにおいて，第２のリセット放電では，Ｙ電極に負極性のパルスＲＰｙ２が，Ｘ電極にアドレス時と同じ電圧のパルスＲＰｘ２がそれぞれ印加され，アドレス電極にアドレスパルスＶａが印加されない状態になる。この状態は，アドレス期間Ｔａｄｄにおける半選択セル（走査電極のＹ電極には走査パルスが印加されるが，アドレス電極にはアドレスパルスＶａが印加されない状態）と同じである。しかも，半選択セルでは，Ｘ，Ｙ電極上の壁電荷が放電空間にリークして電荷量が減少することが知られている。

上記のサステイン放電回数が多いことによるパネル温度の上昇により，第２のリセット放電での半選択セル状態で電荷リークが増大し，Ｘ，Ｙ電極上の壁電荷量が減少する。すなわち，図１４〜１６の上部に記載したとおり，破線のような壁電荷が実線のように減少する。このようなＸ，Ｙ電極上の壁電荷量の減少は，アドレス期間において点灯すべきセルで点灯が発生しない現象（誤消灯）を招く。そこで，サステイン放電回数が相対的に多いサブフレームでは，リセット後のＸ，Ｙ電極上の壁電荷量が減少しないようにしておくことが望ましい。

図１４では，駆動電圧波形の繰り返しサステインパルスＰｓｕｓの回数が比較的多くなっている。この場合の対策は，第１のリセット放電でＸＹ電極間の電圧を強化することであり，具体的には，Ｘ電極に印加される第１のリセットパルスＲＰｘ１の電圧−Ｖｘをより深く（より高い負電圧）にする（矢印７２参照）。これにより，第１のリセット放電で形成されるＸ，Ｙ電極上の壁電荷の量を増大させることができ，第２のリセット放電での半選択状態での電荷リークによる壁電荷量の減少を補うことができる。

さらに，サステイン放電回数が比較的多い場合は，図８の（Ｃ）に示したとおり，アドレス電極上の負の壁電荷の量が更に少なくなる。そのため，第１のリセット放電でＡＹ電極間でのリセット放電が発生しにくくなることが予想される。この対策として，第１のリセット放電でＡＹ電極間の電圧を強化することが望ましい。具体的には，図１４に示したように，Ｙ電極に印加される第１のリセットパルスＲＰｙ１の到達電圧＋Ｖｙｐをより高くする（矢印７４参照）。

図１５でも，駆動電圧波形の繰り返しサステインパルスＰｓｕｓの回数が比較的多くなっている。この場合の対策は，サステイン期間Ｔｓｕｓの終了とリセット期間Ｔｒｓｔの開始との間に，所定の長さの時間ｔ１を設ける。このインターバル時間ｔ１の存在により，第２のリセット放電での電荷リークが抑制されることが確認されている。この理由は定かではないが，インターバル時間ｔ１によりパネル温度が低下することなどが推察される。

図１６でも，駆動電圧波形の繰り返しサステインパルスＰｓｕｓの回数が比較的多くなっている。この場合の対策は，繰り返しサステインパルスＰｓｕｓの最後のパルスの電圧を他のパルスの電圧よりも高くする（矢印７２参照）。このようにすることで，最後のサステイン放電の規模が大きくなり，Ｘ，Ｙ電極上の壁電荷量をその分増やすことができる。よって，後続する第１のリセット放電での放電規模が大きくなり，それによりＸ，Ｙ電極上の壁電荷量を増大させることができ，第２のリセット放電時の電荷リークによる電荷量の減少を補うことができる。

以上説明したとおり，本実施の形態では，サブフィールド内のサステイン期間でのサステイン放電回数に応じて，リセット駆動電圧波形を個別に設定している。例えば，サステイン回数が非常に少ない第１の回数の場合は，ＡＹ電極間電圧を弱める波形にし，サステイン回数が第１の回数より多いが全サブフィールドとの関係ではサステイン回数が比較的少ない第２の回数の場合は，ＡＹ電極間電圧を強める波形にし，サステイン回数が第２の回数より多く全サブフィールドとの関係ではサステイン回数が比較的多い第３の回数の場合は，ＸＹ電極間電圧を強め，ＡＹ電極間電圧を強め，サステイン期間とリセット期間との間にインターバル時間を設け，または，最後のサステインパルス電圧を高くする。このように，サブフィールド内のサステイン回数に応じて固定的にリセット駆動電圧波形をカスタマイズすることで，理想的なリセット放電を確実に起こすことができる。

図１７は，本実施の形態におけるパネルを駆動する制御回路とＹ電極駆動回路とＸ電極駆動回路を示す図である。図３に示したＹ電極駆動回路３２は，走査駆動回路３３とＹ側共通駆動回路３４とを有し，Ｘ電極駆動回路３０はＸ側共通駆動回路３１を有し，それらの駆動回路に制御回路３６が制御信号を供給している。

図１７では，走査駆動回路３３が，各Ｙ電極Ｙ１〜Ｙ４にそれぞれ走査パルスを印加する走査駆動回路３３−１〜３３−４で構成されている。また，Ｙ側共通駆動回路３４が，複数のＹ電極Ｙ１〜Ｙ４に共通に設けられ，そこで生成されるサステイン駆動電圧波形やリセット駆動電圧波形が，各走査駆動回路を介して各Ｙ電極に印加される。

さらに，制御回路３６が，制御信号発生回路３４１と制御信号ＲＯＭ３４２とで構成されている。そして，制御信号ＲＯＭ３４２は，複数種類のサブフィールドに対応した制御データＤ１〜Ｄｎを記憶する。各制御データＤ１〜Ｄｎは，アドレス制御データＡＤＤと，サステイン制御データＳＵＳ１〜ＳＵＳｎと，リセット制御データＲＳＴ１〜ＲＳＴｎとで構成される。ここで特徴的な点は，複数種類のサブフィールドに対応した制御データＤ１〜Ｄｎが，それぞれのサステイン制御データＳＵＳ１〜ＳＵＳｎに固定的に対応したリセット制御データＲＳＴ１〜ＲＳＴｎを有している。サステイン制御データＳＵＳ１〜ＳＵＳｎは，それぞれ繰り返しサステインパルスの個数が異なっており，さらに，特定サステインパルスの波形が異なっている。そして，それぞれに対応するリセット制御データは，サステイン駆動電圧波形に対応して理想的なリセット放電を生じうるような制御データになっている。

制御信号発生回路３６１は，パネルの駆動制御において，どのサステイン制御データを有する制御データＤ１〜Ｄｎを読み出すべきかの制御を，サブフィールド毎に行う。そして，選択された制御データが読み出されれば，そのサステイン駆動電圧波形に対応した理想的なリセット制御データが読み出される。よって，サブフィールド内のリセット駆動電圧波形とサステイン駆動電圧波形とが１対１に対応していない場合に比較して，制御信号ＲＯＭ内の制御データの容量を少なくすることができる。

図１７の各駆動回路の具体的な回路図は，例えば，特開平９−９７０３４号公報（１９９７年４月８日公開），ＵＳ特許第５，６５４，７２８号などに記載されている。これらの特許公報に記載されている駆動回路が，引用により本願明細書に取り込まれて開示される。

図１８は，本実施の形態における表示負荷率とサブフィールドの制御データとの関係を示す図である。図１８には，発光輝度が順次大きくなるサブフィールドＳＦ１，ＳＦ２，ＳＦ３．．．ＳＦｎについて２種類の配置例（Ａ），（Ｂ）が示されている。さらに，各例（Ａ）（Ｂ）において，表示負荷率が小，中，大それぞれのサブフィールドの制御データの例が示されている。サブフィールドＳＦ１，２，３の輝度比率が１：２：４とし，サステイン制御データＳＵＳ１，２，３，４，５による輝度比率が１：２：４：８：１６とする。そして，表示負荷率が小の場合は，フィールド内全体のサステイン放電数Ｎｓｕｓは最も大きく制御され，表示負荷率が中，大の場合は，サステイン放電数Ｎｓｕｓは中，最小に制御されるものとする。

本実施の形態では，各サブフィールドの駆動制御データは，アドレス制御データＡＤＤと，サステイン制御データＳＵＳｍと，リセット制御データＲＳＴｍ（ｍ＝１，２．．．ｎ）とで構成されている。つまり，発光すべき輝度に対応してサステイン制御データＳＵＳｍが設定されていて，そのサステイン制御データＳＵＳｍに対応してリセット制御データＲＳＴｍが設定されている。よって，表示制御では各サブフィールドで生成すべき発光輝度を決定すれば，それに対応したサブフィールドの制御データを選択してＲＯＭから読み出せばよい。

図１８（Ａ）では，サブフィールドがＳＦ１，ＳＦ２，ＳＦ３の順番に配置されている。表示負荷率が中（Ｎｓｕｓも中）の場合は，サブフィールドＳＦ１〜３に対して，サステイン制御データＳＵＳ２，３，４がそれぞれ選択される。表示負荷率が最小（Ｎｓｕｓが最大）の場合と，表示負荷率が最大（Ｎｓｕｓが最小）の場合は，サブフィールドＳＦ１〜３に対して，サステイン制御データＳＵＳ３，４，５，ＳＵＳ１，２，３がそれぞれ選択される。図中，破線は，制御データをリセット制御データ，アドレス制御データ，サステイン制御データの順で構成した場合である。破線８０と８２の制御データは，同じサステイン制御データＳＵＳ４に対して同じリセット制御データＲＳＴ３を有する。これは，サブフィールドがＳＦ１，ＳＦ２，ＳＦ３の順番に配置されているからである。

図１８（Ｂ）では，サブフィールドがＳＦ１，ＳＦ３，ＳＦ２の順番に配置されている。ただし，表示負荷率の最小，中，最大と，各サブフィールドＳＦ１，２，３に選択されるサステイン制御データＳＵＳｍとの関係は，図１８（Ａ）と同じである。このように，サブフィールドがＳＦ１，ＳＦ３，ＳＦ２の順番に配置されると，破線８４，８６の制御データは，同じサステインＳＵＳ４に対して異なるリセット制御データＲＳＴ５，ＲＳＴ２を有する。このように，同じ輝度制御されるサブフィールドでも，サブフィールドの制御データが異なることになり，駆動制御が複雑化または制御データ量が増大する。

上記の通り，本実施の形態によれば，サステイン制御に対応してリセット制御が選択されるので，異なるサブフィールドＳＦ２，ＳＦ３において，同じサステイン駆動制御（例えばＳＵＳ４）が選択される場合は，同じリセット制御（例えばＲＳＴ４）が選択される。よって，サブフィールドの駆動制御が簡単化または制御データ量が少なくなる。

図１９は，本実施の形態における別の駆動電圧波形の例を示す図である。図５，図９〜１６に示した駆動電圧波形では，サステインパルスがグランド（０Ｖ）を中心に正の電圧Ｖｓと負の電圧−Ｖｓとの間を振幅するパルス波形である。それに対して，図１８の駆動電圧波形では，サステインパルスＰｓｕｓの波形が，グランド（０Ｖ）と正の電圧Ｖｓとの間を振幅するパルス波形になっている。それに対応して，リセット時のＸ電極の第１のリセットパルスＲＰｘ１，第２のリセットパルスＲＰｘ２とは，共に正の電圧になり，負の電源電圧にはなっていない。ただし，Ｙ電極の第２のリセットパルスＲＰｙ２と走査パルス−Ｖｙだけが，負極性の電圧パルスになっている。かかる駆動電圧波形であっても，前述したと同等の基本的対策（Ａ−１）（Ｂ−１）（Ｃ−１）と微調整（Ａ−２）（Ｂ−２）とを適用することができる。

本実施の形態におけるプラズマディスプレイ装置のパネル構成図である。 図１のパネルの断面図である。 本実施の形態におけるプラズマディスプレイ装置の電極駆動回路の構成図である。 本実施の形態におけるプラズマディスプレイ装置のパネル駆動を示す図である。 本実施の形態におけるサブフィールドの駆動電圧波形図である。 図５の駆動電圧波形に対応する３電極上の壁電荷状態を示す状態図である。 サステイン期間におけるの３つの電極上の壁電荷状態を示す図である。 本実施の形態におけるリセット駆動電圧波形の改良例を示す図である。 本実施の形態における基本的対策（Ａ−１）（Ｂ−１）のリセット駆動電圧波形を示す図である。 （Ｂ）サステイン放電回数が比較的少ない第２の回数の場合（例えば２０＞Nsus≧１０）における，リセット駆動電圧波形の微調整（Ｂ−２）を示す図である。 （Ｂ）サステイン放電回数が比較的少ない第２の回数の場合（例えば２０＞Nsus≧１０）における，リセット駆動電圧波形の微調整（Ｂ−２）を示す図である。 （Ａ）サステイン放電回数が極めて少ない第１の回数の場合（例えばNsus＝０〜３）における，リセット駆動電圧波形の微調整（Ａ−２）を示す図である。 （Ａ）サステイン放電回数が極めて少ない第１の回数の場合（例えばNsus＝０〜３）における，リセット駆動電圧波形の微調整（Ａ−２）を示す図である。 （Ｃ）サステイン放電回数が相対的に多い第３の回数の場合（例えばＮｓｕｓ≧２０）におけるリセット駆動電圧波形の基本対策を示す図である。 （Ｃ）サステイン放電回数が相対的に多い第３の回数の場合（例えばＮｓｕｓ≧２０）におけるリセット駆動電圧波形の基本対策を示す図である。 （Ｃ）サステイン放電回数が相対的に多い第３の回数の場合（例えばＮｓｕｓ≧２０）におけるリセット駆動電圧波形の基本対策（Ｃ−１）を示す図である。 本実施の形態におけるパネルを駆動する制御回路とＹ電極駆動回路とＸ電極駆動回路を示す図である。 本実施の形態における表示負荷率とサブフィールドの制御データとの関係を示す図である。 本実施の形態における別の駆動電圧波形の例を示す図である。

符号の説明

Ｙ：第１の表示電極 Ｘ：第２の表示電極
Ａ：アドレス電極 ＲＰｙ１：鈍波パルス
ＲＰｙ２：鈍波パルス

Claims (12)

1. 複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，
   前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，
   前記電極駆動回路を制御する駆動制御回路とを有するプラズマディスプレイ装置であって，
   前記駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，前記第１の表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行い，
   前記駆動制御回路は，サステイン放電回数が第１の回数の第１のサブフィールドの前記リセット駆動制御では，前記サステイン放電回数が前記第１の回数よりも多い第２の回数の第２のサブフィールドよりも，前記第１及び第２の電極間電圧を大きくしまたは前記第１及びアドレス電極間電圧を小さくすることを特徴とするプラズマディスプレイ装置。
2. 請求項１において，
   前記駆動制御回路は，前記サステイン放電回数が前記第２の回数より多い第３の回数の第３のサブフィールドの前記リセット駆動制御では，前記第２のサブフィールドよりも，前記第１及び第２の電極間電圧を大きくしまたは前記第１及びアドレス電極間電圧を大きくするプラズマディスプレイ装置。
3. 請求項１において，
   前記駆動制御回路は，前記サステイン放電回数が前記第２の回数より多い第３の回数の第３のサブフィールドでは，前記第２のサブフィールドよりも，前記サステイン駆動制御の終了とリセット駆動制御の開始との間の時間を長くするプラズマディスプレイ装置。
4. 請求項１において，
   前記駆動制御回路は，前記サステイン放電回数が前記第２の回数より多い第３の回数の第３のサブフィールドの前記リセット駆動制御では，前記第２のサブフィールドよりも，最後のサステインパルスの電圧を高くするプラズマディスプレイ装置。
5. 請求項１において，
   前記駆動制御回路は，第１のサブフィールドの前記リセット駆動制御では，最後のサステインパルスが第１の電圧の場合は，当該最後のサステインパルスが前記第１の電圧より小さい第２の電圧の場合よりも，前記第１及びアドレス電極間の電圧を大きくしまたは第１及び第２の電極間電圧を小さくするプラズマディスプレイ装置。
6. 請求項１において，
   前記駆動制御回路は，第２のサブフィールドの前記リセット駆動制御では，最後のサステインパルスが第１の電圧の場合は，当該最後のサステインパルスが前記第１の電圧より小さい第２の電圧の場合よりも，前記第１及びアドレス電極間の電圧を大きくしまたは第１及び第２の電極間電圧を小さくするプラズマディスプレイ装置。
7. 複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，
   前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，
   前記電極駆動回路を制御する駆動制御回路とを有するプラズマディスプレイ装置であって，
   前記駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，前記第１の表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行い，
   前記駆動制御回路は，サステイン放電回数が第３の回数の第３のサブフィールドのリセット駆動制御では，前記サステイン放電回数が前記第３の回数より少ない第２の回数の第２のサブフィールドよりも，前記第１及び第２の電極間電圧を大きくしまたは前記第１及びアドレス電極間電圧を大きくするプラズマディスプレイ装置。
8. 複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，
   前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，
   前記電極駆動回路を制御する駆動制御回路とを有するプラズマディスプレイ装置であって，
   前記駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，前記第１の表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行い，
   前記駆動制御回路は，サステイン放電回数が第３の回数の第３のサブフィールドでは，前記サステイン放電回数が前記第３の回数より少ない第２の回数の第２のサブフィールドよりも，前記サステイン駆動制御の終了とリセット駆動制御の開始との間の時間を長くするリセット駆動制御を行うプラズマディスプレイ装置。
9. 複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，
   前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，
   前記電極駆動回路を制御する駆動制御回路とを有するプラズマディスプレイ装置であって，
   前記駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，前記第１の表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行い，
   前記駆動制御回路は，サステイン放電回数が第３の回数の第３のサブフィールドでは，前記サステイン放電回数が前記第３の回数より少ない第２の回数の第２のサブフィールドよりも，最後のサステインパルスの電圧を高くするプラズマディスプレイ装置。
10. 複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，
    前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，
    前記電極駆動回路を制御する駆動制御回路とを有するプラズマディスプレイ装置であって，
    前記駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，前記第１の表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行い，
    前記駆動制御回路は，さらに，前記アドレス駆動制御とサステイン駆動制御と当該サステイン駆動制御に対応するリセット駆動制御のデータを有する複数のサブフィールド駆動制御データを，複数種類のサステイン駆動制御に対応して記憶する制御データＲＯＭを有し，
    前記駆動制御回路は，前記サブフィールドの駆動制御を，各サブフィールドの発光輝度に対応するサステイン駆動制御を有するサブフィールド駆動制御データに基づいて行うことを特徴とするプラズマディスプレイ装置。
11. 請求項１０において，
    前記駆動制御回路は，表示負荷率に応じて，異なるサブフィールドの駆動制御を，同じサブフィールド駆動制御データに基づいて行うプラズマディスプレイ装置。
12. 請求項１乃至１１のいずれかにおいて，
    前記駆動制御回路は，前記リセット駆動制御において，前記第２の電極を第１の電圧に駆動しながら前記第１の電極に正極性の鈍波パルスを印加する第１のリセット駆動と，前記第２の電極を第２の電圧に駆動しながら前記第１の電極に負極性の鈍波パルスを印加する第２のリセット駆動とを行うプラズマディスプレイ装置。

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