JP2009146556A - 半導体記憶装置 - Google Patents

Abstract

【課題】誤読み出しを抑制し、動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】半導体層１０２上に形成され、電荷蓄積層と該電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルＭＴと、前記メモリセルＭＴの前記制御ゲートに接続されたワード線ＷＬと、前記メモリセルＭＴのドレインに電気的に接続されたビット線ＢＬと、前記メモリセルＭＴのソースに電気的に接続されたソース線ＳＬと、前記半導体層１０２の電位を前記ソース線ＳＬの電位に連動して変化させるドライバ回路５０とを具備する。
【選択図】図１

Description

この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するメモリセルを備えた半導体記憶装置に関する。

従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）が知られている。また、大容量化及び高集積化可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが知られている。

フラッシュメモリでは、ワード線に電圧を印加した際に、メモリセルがオン／オフのいずれの状態を取るかにより、データがセンスされる。メモリセルがオン状態となると、ビット線からソース線に電流が流れる。すると、ソース線の電位が上昇する。

ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルから一括してデータが読み出される。従って、オン状態となるメモリセルの数によって、ソース線の電位の上昇の程度は異なる。特に電位の上昇が大きい場合には、ソース線とワード線との電位差が小さくなるため、データの誤読み出しが発生する恐れがある。そこで、ワード線の電位をソース線の電位に応じて変化させる方法が提案されている（例えば、特許文献１参照）。

しかしながら、上記方法を用いた場合であっても、誤読み出しの対策としては十分では無い場合があり得る。
特開平１１−０９６７８３号公報

この発明は、誤読み出しを抑制し、動作信頼性を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、半導体層上に形成され、電荷蓄積層と該電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルと、前記メモリセルの前記制御ゲートに接続されたワード線と、前記メモリセルのドレインに電気的に接続されたビット線と、前記メモリセルのソースに電気的に接続されたソース線と、前記半導体層の電位を前記ソース線の電位に連動して変化させるドライバ回路とを具備する。

この発明によれば、誤読み出しを抑制し、動作信頼性を向上出来る半導体記憶装置を提供できる。

以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、ウェルドライバ５０、ビット線ドライバ６０、ＭＯＳトランジスタ７０、電圧発生回路８０、及び制御回路９０を備えている。

メモリセルアレイ１０は、不揮発性のメモリセルが直列接続されたメモリセルユニット１１を複数備えている。各メモリセルのゲートにはワード線が接続される。またメモリセルユニットの一端側のメモリセルのドレインにはビット線が接続され、他端側のメモリセルのソースにはソース線が接続される。

センスアンプ２０の各々は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線に書き込みデータを転送する。

ロウデコーダ３０は、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線を選択する。

ソース線ドライバ４０は、ソース線に電圧を与える。そして、データの読み出し時にはソース線に電圧ＶＳＳ（０Ｖ）を印加する。

ウェルドライバ５０は、上記メモリセルアレイ１０が形成されたウェル領域に電圧を与える。すなわち、上記メモリセルのバックゲートバイアスを印加する。

ＭＯＳトランジスタ７０の各々は、ビット線とセンスアンプ２０とを接続する。すなわち、各々のＭＯＳトランジスタ７０は、電流経路の一端が対応するビット線に接続され、電流経路の他端が対応するセンスアンプ２０に接続される。そして、ＭＯＳトランジスタ７０がオン状態とされることにより、ビット線とセンスアンプ２０とが電気的に接続される。

ビット線ドライバ６０は、ＭＯＳトランジスタ７０のゲートに電圧ＢＬＣＬＡＭＰを与える。ビット線ドライバ６０が電圧ＢＬＣＬＡＭＰを与えることにより、ＭＯＳトランジスタ７０はオン状態となる。

電圧発生回路８０は、各種の電圧を発生する。例えばデータの書き込み時には、プログラム電圧ＶＰＧＭ（例えば２０Ｖ）及び中間電圧ＶＰＡＳＳを発生する。またデータの読み出し時には、読み出し電圧ＶＣＧＲ及び電圧ＶＲＥＡＤを発生する。更にデータの消去時には、消去電圧ＶＥＲＡ（例えば２０Ｖ）を発生する。

制御回路９０は、外部から信号（アドレス及びコマンド）を受け取る。そして受け取った信号に応じて、電圧発生回路８０等の動作を制御する。

次に、上記メモリセルアレイ１０の詳細について、図１を参照しつつ説明する。メモリセルアレイ１０は、前述の通り、複数のメモリセルユニット１１を備えている。メモリセルユニット１１の各々は、例えば３２個のメモリセルトランジスタＭＴ（メモリセル）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニットを選択出来るのであればいずれか一方のみが設けられていても良い。

図１では、１行のメモリセルユニット１１のみを図示している。しかし、メモリセルアレイ１０内には複数行のメモリセルユニット１１が設けられても良い。この場合、同一列にあるメモリセルユニット１１は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニットは一括してデータが消去され、この単位をメモリブロックと呼ぶ。同一のメモリブロック内のメモリセルトランジスタＭＴのバックゲートは、互いに共通接続されている。すなわち、同一のウェル領域上に形成される。

図２は、上記構成のメモリセルユニットのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板１００の表面領域内にｎ型ウェル領域１０１が形成され、ｎ型ウェル領域１０１の表面領域内にｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上にはゲート絶縁膜１０３が形成され、ゲート絶縁膜１０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１０３上に形成された多結晶シリコン層１０４、多結晶シリコン層１０４上に形成されたゲート間絶縁膜１０５、及びゲート間絶縁膜１０５上に形成された多結晶シリコン層１０６を有している。ゲート間絶縁膜１０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜１０３はトンネル絶縁膜として機能するものである。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層１０４は電荷蓄積層（例えば浮遊ゲート（ＦＧ））として機能する。他方、多結晶シリコン層１０６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１０４、１０６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１０４、１０６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１０４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１０６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板１００表面内には、ｎ^＋型不純物拡散層１０７が形成されている。不純物拡散層１０７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１０７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。

半導体基板１００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１０８が形成されている。層間絶縁膜１０８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１０７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１０８上には、コンタクトプラグＣＰ１に接続される金属配線層１０９が形成されている。金属配線層１０９はソース線ＳＬの一部として機能する。また層間絶縁膜１０８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１０７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１０８上に、コンタクトプラグＣＰ２に接続される金属配線層１１０が形成されている。

層間絶縁膜１０８上には、金属配線層１０９、１１０を被覆するようにして、層間絶縁膜１１１が形成されている。そして層間絶縁膜１１１中に、金属配線層１１０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜１１１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層１１２が形成されている。金属配線層１１２はビット線ＢＬとして機能する。

次に、上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは８値（8-levels）のデータ（３ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“７”の８種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。そして“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７である。

なお、メモリセルトランジスタＭＴが保持可能なデータは上記８値に限らず、例えば２値（１ビットデータ）、４値（２ビットデータ）、１６値（４ビットデータ）などであっても良い。

次に、図１に戻ってロウデコーダ３０の詳細について説明する。ロウデコーダ３０は、データの書き込み時及び読み出し時において、いずれかのワード線ＷＬを選択し、選択ワード線及び非選択ワード線に電圧を印加する。また消去時には、ｐ型ウェル領域１０２に消去電圧ＶＥＲＡを印加し、全ワード線ＷＬに電圧ＶＳＳを印加する。更にロウデコーダ３０は、ワード線ドライバ３１を備えている。

ワード線ドライバ３１は、データの読み出し時において、選択ワード線ＷＬの電位をソース線ＳＬに連動して変化させる。ワード線ドライバ３１は、大まかには電流源回路３２と可変抵抗素子３３とを備えている。電流源回路３２の出力ノードは抵抗素子３３の一端に接続され、抵抗素子３３の他端はソース線ＳＬに接続されている。そして、電流源回路３２と抵抗素子３３との接続ノードの電位が、選択ワード線ＷＬに印加される。本ワード線ドライバ３１としては、例えば特開平１１−９６７８３号公報に開示された、読み出し及びベリファイ電圧発生回路７ａを使用することも可能である。

次に、ウェルドライバ５０の詳細について説明する。図１に示すようにウェルドライバ５０は、ＭＯＳトランジスタ５１〜５３を備えている。
ＭＯＳトランジスタ５１は、ゲートに消去信号ＥＲＡが入力され、電流経路の一端がｐ型ウェル領域１０２に接続され、電流経路の他端には電圧ＶＥＲＡが印加される。消去信号ＥＲＡは例えば制御回路９０から与えられる。そして、消去動作時に信号ＥＲＡがアサートされることにより、ＭＯＳトランジスタ５１がオン状態とされる。

ＭＯＳトランジスタ５２は、ゲートに書き込み信号ＷＤが入力され、電流経路の一端がｐ型ウェル領域１０２に接続され、電流経路の他端には電圧ＶＳＳが印加される。書き込み信号ＷＤは例えば制御回路９０から与えられる。そして、書き込み動作時におけるデータプログラム時に信号ＷＤがアサートされることにより、ＭＯＳトランジスタ５２がオン状態とされる。

ＭＯＳトランジスタ５３は、ゲートに読み出し信号ＲＤが入力され、電流経路の一端がｐ型ウェル領域１０２に接続され、電流経路の他端がソース線ＳＬに接続される。読み出し信号ＲＤは例えば制御回路９０から与えられる。そして、読み出し動作時、及び書き込み動作時におけるベリファイ時に信号ＲＤがアサートされることにより、ＭＯＳトランジスタ５３がオン状態とされる。

引き続き図１を用いて、ビット線ドライバ６０の詳細について説明する。図示するようにビット線ドライバ６０は、大まかには電流源回路６１、ｎチャネルＭＯＳトランジスタ６２、及び可変抵抗素子６３を備えている。電流源回路３２の出力ノードは、ＭＯＳトランジスタ６２の電流経路の一端に接続される。ＭＯＳトランジスタ６２は、電流経路の他端とゲートとが共通に接続されている。すなわちＭＯＳトランジスタ６２は、ダイオード素子として機能する。抵抗素子６３の一端は、ＭＯＳトランジスタ６２の電流経路の他端とゲートとの接続ノードに接続され、他端はソース線ＳＬに接続されている。そして、電流源回路６１とＭＯＳトランジスタ６２との接続ノードの電位が、信号ＢＬＣＬＡＭＰとしてＭＯＳトランジスタ７０のゲートに与えられる。

次に、上記構成のＮＡＮＤ型フラッシュメモリにおける、書き込み動作、読み出し動作、及び消去動作につき、ウェルドライバ５０の動作に着目しつつ、以下説明する。

＜書き込み動作＞
まず書き込み動作について説明する。書き込み動作は、プログラム動作とベリファイ動作との繰り返しによって行われる。プログラム動作は、メモリセルトランジスタＭＴの制御ゲートとチャネルとの間に電位差を生じさせ、書き込みデータに応じて電荷を電荷蓄積層に注入する動作である。以下では、電荷蓄積層に電荷を注入してメモリセルトランジスタＭＴの閾値電圧を上昇させる場合を“０”プログラムと呼ぶ。他方、電荷蓄積層に電荷を注入せず、閾値電圧を変化させない場合（換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑える場合）を“１”プログラムと呼ぶことにする。またベリファイ動作は、プログラム動作の後、データを読み出すことによって、メモリセルトランジスタＭＴの閾値電圧が所望の値に達しているか否かを確認する動作であり、基本的には読み出し動作と同様の動作である。従って、本書き込み動作の説明では、プログラム動作についてのみ説明する。

図４は、データのプログラム時におけるメモリセルユニット１１とウェルドライバ５０の回路図である。以下では、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに対してプログラムが行われる場合を例に説明する。

まず、ロウデコーダ３０はワード線ＷＬ１を選択し、選択ワード線ＷＬ１にプログラム電圧ＶＰＧＭを印加する。また非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ３１に電圧ＶＰＡＳＳを印加する。更に、ロウデコーダ３０は、セレクトゲート線ＳＧＤに電圧ＶＤＤを印加し、セレクトゲート線ＳＧＳに電圧ＶＳＳ（０Ｖ）を印加する。

センスアンプ２０は、ＭＯＳトランジスタ７０の電流経路を介して、ビット線ＢＬに０ＶまたはＶＤＤを印加する。すなわち、“１”プログラムを行うメモリセルトランジスタＭＴが接続されたビット線ＢＬに対しては書き込み禁止電圧として電圧ＶＤＤを印加し、“０”プログラムを行うメモリセルトランジスタＭＴが接続されたビット線ＢＬに対しては書き込み電圧として電圧ＶＳＳを印加する。

更にウェルドライバ５０においては、ＭＯＳトランジスタ５１、５３がオフ状態とされ、ＭＯＳトランジスタ５２がオン状態とされる。その結果、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２には、バックゲートバイアスとしてＶＳＳが与えられる。

なお、電圧ＶＰＧＭは、電荷蓄積層に電荷を注入するための高電圧であり、例えば２０Ｖである。また電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とすることの出来る電圧であり、ＶＰＡＳＳ＜ＶＰＧＭである。

以上の結果、メモリセルトランジスタＭＴはオン状態となり、チャネルが形成される。つまり、メモリセルユニット１１内のメモリセルトランジスタＭＴに電流経路が形成され、それらが導通状態となる。また、セレクトゲート線ＳＧＳには０Ｖが印加されているため、選択トランジスタＳＴ２はカットオフ状態となる。これに対して選択トランジスタＳＴ１は、書き込みデータに応じてオン状態、またはカットオフ状態となる。

“０”プログラムが行われる場合には、ビット線ＢＬには書き込み電圧（例えば０Ｖ）が印加される。従って、選択トランジスタＳＴ１はオン状態となり、ビット線ＢＬに与えられた０ＶがメモリセルトランジスタＭＴのチャネルへ転送される。すると、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネルとの間の電位差がほぼＶＰＧＭとなり、電荷が電荷蓄積層に注入される。その結果、メモリセルトランジスタＭＴの閾値電圧が上昇し、“０”プログラムが行われる。

他方、“１”プログラムが行われる場合には、ビット線には書き込み禁止電圧ＶＤＤ（＞書き込み電圧）が印加され、選択トランジスタＳＴ１はカットオフ状態となる。従って、メモリセルユニット１１内のメモリセルトランジスタＭＴのチャネルは電気的にフローティングの状態となり、ゲート電位（ＶＰＧＭ、ＶＰＡＳＳ）とのカップリングにより上昇する。そのため、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネルとの間の電位差が十分ではなく、電荷蓄積層に電荷が（保持データが遷移するほどには）注入されない。その結果、メモリセルトランジスタＭＴの閾値電圧は変わらず、“１”プログラムが行われる。

＜読み出し動作＞
次に、データの読み出し動作について説明する。上記ベリファイ動作も、以下で説明する読み出し動作と同様である。図５は、データの読み出し時におけるメモリセルユニット１１とウェルドライバ５０の回路図である。以下では、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに対して読み出しが行われる場合を例に説明する。

まず、センスアンプ２０は、ＭＯＳトランジスタ７０の電流経路を介してビット線ＢＬをプリチャージする。

そしてロウデコーダ３０はワード線ＷＬ１を選択し、選択ワード線ＷＬ１に読み出し電圧ＶＣＧＲを印加する。また非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ３１に、電圧ＶＲＥＡＤを印加する。更に、ロウデコーダ３０は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧ＶＤＤを印加する。

更にウェルドライバ５０においては、ＭＯＳトランジスタ５１、５２がオフ状態とされ、ＭＯＳトランジスタ５３がオン状態とされる。その結果、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のバックゲートは、ソース線ＳＬに電気的に接続される。つまり、バックゲートバイアスは、ソース線ＳＬの電位に従って変動する。

なお、電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタに印加される電圧であり、読み出そうとするデータに応じて変化される。例えば“０”データの読み出し時にはＶ０１とされ、“１”データの読み出し時にはＶ１２とされる。また、セレクトゲート線ＳＧＤ、ＳＧＳに印加される電圧は、選択トランジスタＳＴ１、ＳＴ２をオン状態とすることの出来る電圧である。

以上の結果、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ３１に接続されたメモリセルトランジスタＭＴはオン状態となり、チャネルが形成される。また選択トランジスタＳＴ１、ＳＴ２もオン状態とされる。

そして、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴが電圧ＶＣＧＲよりも低い閾値電圧に相当するデータを保持していればオン状態となり、ビット線ＢＬとソース線ＳＬとが電気的に導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへ電流が流れる。他方、電圧ＶＣＧＲ以上の閾値電圧に相当するデータを保持していればオフ状態となり、ビット線とソース線とは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は流れない。

＜消去動作＞
次に、データの消去動作について説明する。図６は、データの消去時におけるメモリセルユニット１１とウェルドライバ５０の回路図である。

ロウデコーダ３０は、全ワード線ＷＬ０〜ＷＬ３１に電圧ＶＳＳを印加する。また、セレクトゲート線ＳＧＤ、ＳＧＳを例えば電気的にフローティングの状態とする。

更に、ビット線ＢＬ及びソース線ＳＬも電気的にフローティングの状態とされる。

ウェルドライバ５０においては、ＭＯＳトランジスタ５２、５３がオフ状態とされ、ＭＯＳトランジスタ５１がオン状態とされる。その結果、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のバックゲートバイアスとして、消去電圧ＶＥＲＡが印加される。

以上の結果、メモリセルトランジスタＭＴのゲートとｐ型ウェル領域１０２との間に電位差が生じ、浮遊ゲートから電荷がウェル領域１０２へ放出される。これにより、同一メモリブロック内における全てのメモリセルトランジスタＭＴにつき、データが消去される。データの消去によって、メモリセルトランジスタＭＴの閾値電圧は負の値となる。

上記のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記（１）の効果が得られる。

（１）ソース線の電位変動による影響を抑制し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る（その１）。
背景技術で説明したように、ワード線の電位をソース線の電位に連動させる方法が知られている。本手法によれば、ソース線の電位が変動した場合であっても、ワード線とソース線との電位差を確保し、データを精度良く読み出すことが出来る。

しかし、上記手法を用いたとしても、メモリセルトランジスタＭＴのバックゲートバイアス依存性は補正出来ない。すなわち、メモリセルトランジスタＭＴのバックゲート（ウェル領域）とソースとの間の電位差ＶＢＳは、ソース線ＳＬの電位変動の影響を受ける。例えば、ソース線ＳＬの電位が３００ｍＶ上昇した場合、バックバイアス効果によって、メモリセルトランジスタＭＴの閾値電圧は３０ｍＶ程度変化する。

この点、本実施形態に係る構成であると、ウェルドライバ５０は、メモリセルアレイ１０が形成されたｐ型ウェル領域１０２（バックゲート）とソース線ＳＬとを電気的に接続するＭＯＳトランジスタ５３を備えている。そしてデータの読み出し動作時及びベリファイ時には、ＭＯＳトランジスタ５３によってウェル領域１０２とソース線ＳＬとをショートしている。言い換えれば、ウェルドライバ５０は、読み出し動作時においてウェル領域１０２の電位を、ビット線ＢＬからメモリセルトランジスタＭＴを介してソース線ＳＬに電流が流れ込むことによってソース線ＳＬが最終的に到達する電位に等しくする。

従って、ソース線ＳＬの電位変動によって電位差ＶＢＳが受ける影響を、非常に小さく出来る。つまり、バックバイアス効果による閾値電圧の変動を抑制出来る。その結果、データの誤読み出しを防止し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。更に、ソース線ＳＬの電位変動がワード線及びバックゲートに与える影響を低減することで、データの分布幅を狭くすることが出来る。より具体的には、図３に示した閾値分布において、各データが取り得る閾値電圧の幅をより小さく出来る。その結果、データのプログラムや読み出しに必要な電圧を低減出来る。

更に本実施形態に係る構成であると、ビット線ドライバ６０を設けている。そしてビット線ドライバ６０により、信号ＢＬＣＬＡＭＰの電位をソース線ＳＬに連動して変化させている。言い換えれば、ビット線ＢＬの電位を、ソース線ＳＬに連動して変化させる。その結果、ビット線ＢＬの電位も、ソース線ＳＬの電位変動の影響を受け難く出来る。このことも、誤読み出しの防止や閾値分布幅の縮小に寄与する。

図７は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作時におけるソース線ＳＬ、ウェル領域１０２、ワード線ＷＬ、及びビット線ＢＬ（または信号ＢＬＣＬＡＭＰ）の電位の時間変化を示すタイミングチャートである。図示するように、ビット線ＢＬの放電を開始すると、ソース線ＳＬの電位が上昇する。本実施形態に係る構成であると、ソース線ＳＬと同様にして、ウェル領域１０２、ワード線ＷＬ、及びビット線ＢＬの電位が変動する。特に、ソース線ＳＬとウェル領域１０２との間の電位差はほぼ一定であり、またほぼ同電位である。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、複数のメモリセルアレイを備えたＮＡＮＤ型フラッシュメモリに、上記第１の実施形態を適用したものである。図８は、本実施形態に係るＮＡＮＤ型フラッシュメモリの一部領域のブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０−１、１０−２、センスアンプ２０−１、２０−２、ロウデコーダ３０−１、３０−２、ソース線ドライバ４０−１、４０−２、ウェルドライバ５０、ビット線ドライバ６０−１、６０−２、及びＭＯＳトランジスタ７０−１、７０−２を備えている。電圧発生回路８０及び制御回路９０については図示を省略するが、第１の実施形態と同様である。

メモリセルアレイ１０−１、１０−２はそれぞれ、第１の実施形態で説明したメモリセルアレイ１０と同様の構成を有している。但し、両者は異なるｐ型ウェル領域１０２上に形成されており、互いに電気的に分離されている。以下、メモリセルアレイ１０−１、１０−２がそれぞれ形成されたウェル領域１０２を、ウェル領域１０２−１、１０２−２と呼ぶことにする。メモリセルアレイ１０−１内のワード線ＷＬと、メモリセルアレイ１０−２内のワード線とは、電気的に分離されている。ソース線ＳＬも同様である。

センスアンプ２０−１、２０−２はそれぞれ、第１の実施形態で説明したセンスアンプ２０と同様の構成を有している。センスアンプ２０−１は、ＭＯＳトランジスタ７０−１を介してメモリセルアレイ１０−１に接続され、センスアンプ２０−２は、ＭＯＳトランジスタ７０−２を介してメモリセルアレイ１０−２に接続される。

ロウデコーダ３０−１、３０−２はそれぞれ、第１の実施形態で説明したロウデコーダ３０と同様の構成を有している。ロウデコーダ３０−１はメモリセルアレイ１０−１に対して選択動作を行い、ロウデコーダ３０−２はメモリセルアレイ１０−２に対して選択動作を行う。

ソース線ドライバ４０−１、４０−２はそれぞれ、第１の実施形態で説明したソースドライバ４０と同様の構成を有している。ソース線ドライバ４０−１、４０−２はそれぞれ、メモリセルアレイ１０−１、１０−２のソース線に電圧を与える。

ビット線ドライバ６０−１、６０−２はそれぞれ、第１の実施形態で説明したビット線ドライバ６０と同様の構成を有している。ビット線ドライバ６０−１、６０−２はそれぞれ、メモリセルアレイ１０−１、１０−２のソース線ＳＬに応じて、電圧ＢＬＣＬＡＭＰを発生する。

ＭＯＳトランジスタ７０−１、７０−２のゲートには、それぞれビット線ドライバ６０−１、６０−２から信号ＢＬＣＬＡＭＰが供給される。すなわち、ＭＯＳトランジスタ７０−１のゲートに入力される信号ＢＬＣＬＡＭＰは、メモリセルアレイ１０−１におけるソース線と連動して変化する信号である。また、ＭＯＳトランジスタ７０−２のゲートに入力される信号ＢＬＣＬＡＭＰは、メモリセルアレイ１０−２におけるソース線と連動して変化する信号である。

次にウェルドライバ５０について説明する。ウェルドライバ５０は、ウェルドライバ５０は、ＭＯＳトランジスタ５１−１〜５３−１、５１−２〜５３−２を備えている。

ＭＯＳトランジスタ５１−１は、ゲートに消去信号ＥＲＡ１が入力され、電流経路の一端がｐ型ウェル領域１０２−１に接続され、電流経路の他端には電圧ＶＥＲＡが印加される。消去信号ＥＲＡ１は、メモリセルアレイ１０−１の消去時においてアサートされる信号である。つまりＭＯＳトランジスタ５１−１は、メモリセルアレイ１０−１の消去時において、ウェル領域１０２−１に電圧ＶＥＲＡを印加する。

ＭＯＳトランジスタ５１−２は、ゲートに消去信号ＥＲＡ２が入力され、電流経路の一端がｐ型ウェル領域１０２−２に接続され、電流経路の他端には電圧ＶＥＲＡが印加される。消去信号ＥＲＡ２は、メモリセルアレイ１０−２の消去時においてアサートされる信号である。つまりＭＯＳトランジスタ５１−２は、メモリセルアレイ１０−２の消去時において、ウェル領域１０２−２に電圧ＶＥＲＡを印加する。

ＭＯＳトランジスタ５２−１は、ゲートに書き込み信号ＷＤ１が入力され、電流経路の一端がｐ型ウェル領域１０２−１に接続され、電流経路の他端には電圧ＶＳＳが印加される。書き込み信号ＷＤ１は、メモリセルアレイ１０−１についての書き込み動作時にアサートされる信号である。つまりＭＯＳトランジスタ５２−１は、メモリセルアレイ１０−１の書き込み動作時において、ウェル領域１０２−１に電圧ＶＳＳを印加する。

ＭＯＳトランジスタ５２−２は、ゲートに書き込み信号ＷＤ２が入力され、電流経路の一端がｐ型ウェル領域１０２−２に接続され、電流経路の他端には電圧ＶＳＳが印加される。書き込み信号ＷＤ２は、メモリセルアレイ１０−２についての書き込み動作時にアサートされる信号である。つまりＭＯＳトランジスタ５２−２は、メモリセルアレイ１０−２の書き込み動作時において、ウェル領域１０２−２に電圧ＶＳＳを印加する。

ＭＯＳトランジスタ５３−１は、ゲートに読み出し信号ＲＤ１が入力され、電流経路の一端がｐ型ウェル領域１０２−１に接続され、電流経路の他端はメモリセルアレイ１０−１のソース線ＳＬに接続される。読み出し信号ＲＤ１は、メモリセルアレイ１０−１についての読み出し動作時にアサートされる信号である。つまりＭＯＳトランジスタ５３−１は、メモリセルアレイ１０−１の読み出し動作時において、ウェル領域１０２−１をメモリセルアレイ１０−１のソース線ＳＬとショートさせる。

ＭＯＳトランジスタ５３−２は、ゲートに読み出し信号ＲＤ２が入力され、電流経路の一端がｐ型ウェル領域１０２−２に接続され、電流経路の他端はメモリセルアレイ１０−２のソース線ＳＬに接続される。読み出し信号ＲＤ２は、メモリセルアレイ１０−２についての読み出し動作時にアサートされる信号である。つまりＭＯＳトランジスタ５３−２は、メモリセルアレイ１０−２の読み出し動作時において、ウェル領域１０２−２をメモリセルアレイ１０−２のソース線ＳＬとショートさせる。

図９は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の備えるメモリセルアレイ１０−１、１０−２、及びその他の周辺回路領域の断面図である。図９では周辺回路領域としてロウデコーダ３０−１、３０−２を例示しているが、これに限定されるものでは無い。

図示するように、ｐ型半導体基板１００中にはｎ型ウェル領域１０２が形成され、ｎ型ウェル領域１０２の表面領域内には、ｐ型ウェル領域１０２−１、１０２−２が形成されている。ウェル領域１０２−１、１０２−２は、例えば素子分離領域ＳＴＩによって電気的に分離されている。ウェル領域１０２−１、１０２−２上にはそれぞれ、第１の実施形態で説明したメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。更にウェル領域１０２−１、１０２−２の表面領域内にはｐ型不純物拡散層１２０が形成されている。そして拡散層１２０を介して、ウェル領域１０２−１、１０２−２はウェルドライバ５０に接続されている。

半導体基板１００中には、ウェル領域１０２−１、１０２−２と電気的に分離された素子領域ＡＡが形成されている。素子領域ＡＡ上には、例えばロウデコーダ３０−１、３０−２に含まれる高耐圧ＭＯＳトランジスタＴＲが形成されている。トランジスタＴＲは、ゲート絶縁膜１３０上に形成されたゲート電極を備えている。ゲート絶縁膜１３０は、メモリセルトランジスタＭＴのゲート絶縁膜１０３よりも大きい膜厚とされる。またゲート電極は、メモリセルトランジスタＭＴと同様に、積層ゲート構造を有している。すなわち、ゲート絶縁膜１０３上に形成された多結晶シリコン層１３１、多結晶シリコン層１３１上に形成されたゲート間絶縁膜１３２、及びゲート間絶縁膜１３２上に形成された多結晶シリコン層１３３を備えている。そして、ゲート間絶縁膜１３２の一部が除去されることにより、多結晶シリコン層１３１、１３３が接続されている。そして素子領域ＡＡの表面領域内には、ＭＯＳトランジスタＴＲのソース及びドレインとして機能するｎ型不純物拡散層１３４が形成されている。

上記のように、第１の実施形態で説明した構成は、複数のメモリセルアレイ１０を有するＮＡＮＤ型フラッシュメモリにも適用でき、第１の実施形態で説明した（１）の効果が得られる。更に本実施形態であると、下記（２）の効果が得られる。

（２）ソース線の電位変動による影響を抑制し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る（その２）。
異なるウェル領域に形成された複数のメモリセルアレイを備えたＮＡＮＤ型フラッシュメモリの場合、ソース線ＳＬの変動の程度は、メモリセルアレイ毎に異なる。従って、本実施形態においては、メモリセルアレイ１０毎にウェル電圧を独立して制御している。そして、メモリセルアレイ１０−１が形成されたウェル領域１０２−１の電位を、当該メモリセルアレイ１０−１のソース線に連動して変化させ、メモリセルアレイ１０−２が形成されたウェル領域１０２−２の電位を、当該メモリセルアレイ１０−２のソース線に連想して変化させている。このことは、選択ワード線の電圧及び信号ＢＬＣＬＡＭＰについても同様である。

本構成とすることで、各メモリセルアレイ１０の特性に合わせてウェル領域１０２、ワード線ＷＬ、及び信号ＢＬＣＬＡＭＰの電圧を変動させることが出来る。その結果、複数のメモリセルアレイを備えた構成であっても、ソース線の電位変動の影響を抑制出来る。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態に係るＮＡＮＤ型フラッシュメモリにおける、センスアンプ２０の構成及び動作に関するものである。以下では、センスアンプ２０についてのみ説明する。その他の構成及び動作は、第１、第２の実施形態と同様である。図１０は、上記実施形態において用いられるセンスアンプ２０の一構成例を示す回路図である。

図示するようにセンスアンプ２０は、スイッチ素子１４０〜１４３、ｎチャネルＭＯＳトランジスタ１４４、１４６、ｐチャネルＭＯＳトランジスタ１４７、キャパシタ素子１４８、及びラッチ回路１４９を備えている。

ＭＯＳトランジスタ１４４の電流経路の一端には、スイッチ素子１４０を介して電圧ＶＤＤが与えられ、他端はノードＮ１に接続され、ゲートには信号Ｓ１が入力される。ノードＮ１は、ＭＯＳトランジスタ７０の電流経路を介してビット線ＢＬに接続される。ＭＯＳトランジスタ１４６の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ２が与えられる。ノードＮ２には、スイッチ素子１４１を介して電圧ＶＤＤが与えられる。キャパシタ素子１４８の一方電極はノードＮ２に接続され、他方電極には電圧ＶＳＳが与えられる。ＭＯＳトランジスタ１４７の電流経路の一端には、スイッチ素子１４２を介して電圧ＶＤＤが与えられ、他端はラッチ回路１４９に接続され、ゲートはノードＮ２に接続される。スイッチ素子１４３は、ラッチ回路１４９の保持するデータに応じて、ビット線ＢＬを電圧ＶＳＳノードに接続する。

上記構成のセンスアンプ２０によるデータの読み出し方法について、図１１乃至図１４を用いて説明する。以下では、データの読み出し時にメモリセルトランジスタＭＴがオン状態となることを“１”読み出しと呼び、オフ状態であることを“０”読み出しと呼ぶことにする。なお、読み出し動作の間、信号Ｓ１、Ｓ２はそれぞれ（Ｖｔ＋０．９Ｖ）、（Ｖｔ＋１．２Ｖ）とされる。ＶｔはそれぞれＭＯＳトランジスタ１４４、１４６の閾値電圧である。また、信号ＢＬＣＬＡＭＰは（Ｖｔ＋０．７Ｖ）とされる。ＶｔはＭＯＳトランジスタ７０の閾値電圧である。

＜“１”読み出し＞
まず、“１”読み出しについて説明する。

初めに図１１に示すように、ビット線ＢＬのプリチャージが行われる。図示するように、スイッチ素子１４０がオン状態とされる。すると、メモリセルユニットは導通状態にあるから、スイッチ素子１４０、ＭＯＳトランジスタ１４４の電流経路、ノードＮ１、及びＭＯＳトランジスタ７０の電流経路を介して、ビット線に電流が流れる。その結果、ビット線ＢＬの電位は０．７Ｖ程度となる。すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位は０．７Ｖに固定される。また、スイッチ素子１４１がオン状態とされ、キャパシタ素子１４８が充電され、ノードＮ２の電位は２．５Ｖ程度となる。スイッチ素子１４２、１４３はオフ状態である。

次に図１２に示すように、ノードＮ２（キャパシタ素子１４８）のディスチャージが行われる。すなわち、スイッチ素子１４１がオフ状態とされる。すると、ノードＮ２からビット線ＢＬに流れる電流によって、ノードＮ２が放電され、その電位は約０．９Ｖ程度に低下する。

引き続き図１３に示すように、ノードＮ２のディスチャージが行われる。図示するように、ノードＮ１の電位が０．９Ｖ以下に低下しようとすると、ＭＯＳトランジスタ１４４が電流を供給しはじめる。その結果、ノードＮ１の電位は０．９Ｖに維持される。

次に図１４に示すように、データのセンスが行われる。図示するように、ノードＮ２の電位が０．９Ｖであるので、ＭＯＳトランジスタ１４７がオン状態となる。よって、ラッチ回路１４９は電圧ＶＤＤを保持する。ラッチ回路１４９がＶＤＤを保持することで、スイッチ素子１４０がオフ状態、スイッチ素子１４３がオン状態となる。その結果、ノードＮ２の電位は０Ｖとなる。その結果、ラッチ回路１４９は電圧ＶＤＤを保持し続ける。また、ビット線ＢＬからスイッチ素子１４３を介してＶＳＳノードに電流が流れ、ビット線ＢＬの電位はＶＳＳ（０Ｖ）となる。

＜“０”読み出し＞
次に選択メモリセルが“０”データを保持する場合について説明する。この場合、ビット線ＢＬに電流は流れず、０．７Ｖ一定となる。そしてノードＮ２の電位は約２．５Ｖを維持する。従って、ＭＯＳトランジスタ１４７はオフ状態となり、ラッチ回路１４９は電圧ＶＳＳ（０Ｖ）を保持する。これにより、スイッチ素子１４０がオン状態、スイッチ素子１４３がオフ状態となり、ノードＮ２の電位は２．５Ｖを維持し、ラッチ回路１４９は電圧ＶＳＳを保持し続ける。

上記のように、第３の実施形態で説明したセンスアンプを用いることにより、上記第１、第２の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。

（３）ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る（その３）。
本実施形態に係るセンスアンプ２０は、ビット線ＢＬの充電を開始してからセンスを行うまでの期間、電流を流し続ける。そして、この電流をセンスすることにより、データを読み出す。従って、センスを行う際、ビット線ＢＬの電位は０Ｖ（“１”読み出しの場合）、または０．７Ｖ（“０”読み出しの場合）一定であり、電圧変動が殆ど無い。そのため、隣接するビット線ＢＬをシールドする必要が無く、全ビット線ＢＬにつき同時にデータの読み出しを行うことが可能となる。よって、読み出し速度を向上出来る。

また、電流をセンスする読み出し方法であると、ビット線ＢＬに電流を流しつつ読み出しを行うため、ソース線ＳＬの電位変動が比較的大きい。従って、図１２乃至図１４の動作を複数回にわたって行うことが望ましい。すなわち、まずビット線ＢＬに電流が流れやすいメモリセルトランジスタＭＴについて、データを読み出し、そのデータを確定させる。次に、データを確定させたメモリセルトランジスタＭＴについては放電をさせないことでノイズを低減しつつ、残ったメモリセルトランジスタＭＴからデータを読み出す。

しかし、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、ソース線ＳＬの電位が大きく変動したとしても、各メモリセルトランジスタＭＴにおけるＶＢＳ（バックゲート・ソース間電圧）、ＶＧＳ（ゲート・ソース間電圧）、及びＶＤＳ（ドレイン・ソース間電圧）はほぼ一定である。なぜなら、バックゲートバイアス、ゲート電位、及びドレイン電位は、ソース電位に連動して変化するからである。その結果、全てのビット線ＢＬにつき、一度の読み出しでデータを確定することも可能となる。よって、データの読み出し動作を大幅に向上出来る。

以上のように、この発明の第１乃至第３の実施形態に係るＮＡＮＤ型フラッシュメモリは、半導体層１０２上に形成され、電荷蓄積層１０４と該電荷蓄積層１０４上に形成された制御ゲート１０６とを有する複数のメモリセルＭＴ；メモリセルＭＴの前記制御ゲート１０６に接続されたワード線ＷＬと、メモリセルＭＴのドレイン１０７（Ｄ）に電気的に接続されたビット線ＢＬと、メモリセルＭＴのソース１０７（Ｓ）に電気的に接続されたソース線ＳＬと、半導体層１０２の電位をソース線ＳＬの電位に連動して変化させるドライバ回路５０とを備える。

従って、メモリセルトランジスタＭＴのバックゲートの電位が、ソース線ＳＬの電位と共に変化する。従って、ソース線ＳＬの電位が大幅に変動した場合であっても、誤読み出しの発生を抑制出来る。

なお、上記実施形態ではＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、ＮＡＮＤ型フラッシュメモリに限られず、例えばＮＯＲ型フラッシュメモリ等の他のフラッシュメモリや、フラッシュメモリ以外の半導体メモリ全般に広く適用することが出来る。また、上記実施形態では各メモリセルトランジスタＭＴが３ビットデータを保持する場合を例に挙げて説明した。しかし、１ビットデータや３ビットデータ、または４ビットデータを保持する場合であっても良く、特にビット数が多くなるほど、上記実施形態における効果は顕著となる。

すなわち、上記実施形態に係る半導体記憶装置は、
（１）半導体層上に形成され、電荷蓄積層と該電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセル；前記メモリセルの前記制御ゲートに接続されたワード線；前記メモリセルのドレインに電気的に接続されたビット線；前記メモリセルのソースに電気的に接続されたソース線； and 前記半導体層の電位を前記ソース線の電位に連動して変化させるドライバ回路、を具備する。
（２）上記（１）において、前記ドライバ回路は、前記メモリセルからのデータの読み出し時において、前記半導体層と前記ソース線とをショートさせる。
（３）上記（１）において、前記ドライバ回路は、前記メモリセルからのデータの読み出し時において、前記半導体層の電位を、前記メモリセルから前記ソース線に電流が流れ込むことによって前記ソース線が最終的に到達する電位に等しくする。
（４）上記（１）において、前記ドライバ回路は、前記メモリセルからのデータの読み出し時において前記半導体層を前記ソース線に接続する第１スイッチ素子と、データの書き込み時において前記半導体層を第１電位ノードに接続する第２スイッチ素子と、データの消去時において前記半導体層を、前記第１電位ノードよりも高い正電位の第２電位ノードに接続する第３スイッチ素子とを備える。
（５）上記（１）において、前記ビット線の電位を前記ソース線に連動して変化させるビット線ドライバを更に備える。
（６）上記（１）において、前記ワード線の電位を前記ソース線に連動して変化させるワード線ドライバを更に備える。
（７）上記（１）において、前記メモリセルの各々は、閾値電圧に応じて３ビット以上のデータを保持可能である。
（８）上記（１）において、前記半導体層上に形成された第１選択トランジスタ及び第２選択トランジスタを更に備え、前記複数の前記メモリセルは、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインとの間に直列接続され；前記ビット線は、前記第１選択トランジスタのドレインに接続され；前記ソース線は、前記第２選択トランジスタのソースに接続される。
（９）上記（１）において、前記メモリセルからデータを読み出すセンスアンプを更に備え、前記センスアンプは、データを読み出している期間、前記ビット線に対して常に電流を流し続ける。
更に上記実施形態に係る半導体記憶装置は、
（１０）半導体基板の表面領域内に設けられた第１半導体層；前記第１半導体層上に形成され、電荷蓄積層と制御ゲートとを備えた複数の第１メモリセルを有する第１メモリセルアレイ；前記半導体基板の表面領域内に設けられ、前記第１半導体層と電気的に分離された第２半導体層；前記第２半導体層上に形成され、電荷蓄積層と制御ゲートとを備えた複数の第２メモリセルを有する第２メモリセルアレイ； and 前記第１半導体層及び前記第２半導体層の電位を互いに独立して制御するドライバ回路。
（１１）上記（１０）において、前記第１メモリセルの前記制御ゲートに接続された第１ワード線；前記第１メモリセルのドレインに電気的に接続された第１ビット線；前記第１メモリセルのソースに電気的に接続された第１ソース線；前記第２メモリセルの前記制御ゲートに接続された第２ワード線；前記第２メモリセルのドレインに電気的に接続された第２ビット線； and 前記第２メモリセルのソースに電気的に接続された第２ソース線、を備え、前記ドライバ回路は、前記第１半導体層の電位を前記第１ソース線の電位に連動して変化させ、前記第２半導体層の電位を前記第２ソース線の電位に連動して変化させる。
（１２）上記（１１）において、前記ドライバ回路は、前記第１メモリセルからのデータの読み出し時において、前記第１半導体層と前記第１ソース線とをショートさせ；前記第２メモリセルからのデータの読み出し時において、前記第２半導体層と前記第２ソース線とをショートさせる。
（１３）上記（１１）において、前記ドライバ回路は、前記第１メモリセルからのデータの読み出し時においては、前記第１半導体層の電位を、前記第１メモリセルから前記第１ソース線に電流が流れ込むことによって前記第１ソース線が最終的に到達する電位に等しくし；前記第２メモリセルからのデータの読み出し時においては、前記第２半導体層の電位を、前記第２メモリセルから前記第２ソース線に電流が流れ込むことによって前記第２ソース線が最終的に到達する電位に等しくする。
（１４）上記（１１）において、前記ドライバ回路は、前記第１メモリセルからのデータの読み出し時において前記第１半導体層を前記第１ソース線に接続する第１スイッチ素子と、前記第２メモリセルからのデータの読み出し時において前記第２半導体層を前記第２ソース線に接続する第２スイッチ素子と、前記第１メモリセルへのデータの書き込み時において前記第１半導体層を第１電位ノードに接続する第３スイッチ素子と、前記第２メモリセルへのデータの書き込み時において前記第２半導体層を前記第１電位ノードに接続する第４スイッチ素子と、前記第１メモリセルのデータの消去時において前記第１半導体層を、前記第１電位ノードよりも高い正電位の第２電位ノードに接続する第５スイッチ素子と、前記第２メモリセルのデータの消去時において前記第２半導体層を、前記第２電位ノードに接続する第６スイッチ素子とを備える。
（１５）上記（１１）において、前記第１、第２ビット線の電位を、それぞれ前記第１、第２ソース線に連動して変化させるビット線ドライバを更に備える。
（１６）上記（１１）において、前記第１、第２ワード線の電位を、それぞれ前記第１、第２ソース線に連動して変化させるワード線ドライバを更に備える。
（１７）上記（１１）において、前記第１、第２メモリセルの各々は、閾値電圧に応じて３ビット以上のデータを保持可能である。
（１８）上記（１１）において、前記第１半導体層上に形成された第１選択トランジスタ及び第２選択トランジスタ； and 前記第２半導体層上に形成された第３選択トランジスタ及び第４選択トランジスタ、を更に備え、複数の前記第１メモリセルは、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインとの間に直列接続され；前記第１ビット線は、前記第１選択トランジスタのドレインに接続され；前記第１ソース線は、前記第２選択トランジスタのソースに接続され；複数の前記第２メモリセルは、前記第３選択トランジスタのソースと前記第４選択トランジスタのドレインとの間に直列接続され；前記第２ビット線は、前記第３選択トランジスタのドレインに接続され；前記第２ソース線は、前記第４選択トランジスタのソースに接続される。
（１９）上記（１１）において、前記第１、第２メモリセルからデータをそれぞれ読み出す第１、第２センスアンプを更に備え、前記第１、第２センスアンプは、データを読み出している期間、それぞれ前記第１、第２ビット線に対して常に電流を流し続ける。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るメモリセルユニットの断面図。 この発明の第１の実施形態に係るメモリセルが取り得る閾値電圧の分布を示すグラフ。 この発明の第１の実施形態に係るメモリセルユニットとウェルドライバの回路図であり、データプログラム時の様子を示す図。 この発明の第１の実施形態に係るメモリセルユニットとウェルドライバの回路図であり、データ読み出し時の様子を示す図。 この発明の第１の実施形態に係るメモリセルユニットとウェルドライバの回路図であり、データ消去時の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリにおける、ソース線、ウェル、ワード線、及びビット線の電位変化を示すグラフ。 この発明の第２の実施形態に係るフラッシュメモリのブロック図。 この発明の第２の実施形態に係るフラッシュメモリの断面図。 この発明の第３の実施形態に係るフラッシュメモリの備えるセンスアンプの回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるセンスアンプの回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるセンスアンプの回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるセンスアンプの回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるセンスアンプの回路図。

符号の説明

１…ＮＡＮＤ型フラッシュメモリ、１０、１０−１、１０−２…メモリセルアレイ、１１…メモリセルユニット、２０、２０−１、２０−２…センスアンプ、３０、３０−１、３０−２…ロウデコーダ、３１…ワード線ドライバ、３２、６１…電流源、３３、６３…抵抗素子、４０、４０−１、４０−２…ソース線ドライバ、５０…ウェルドライバ、５１〜５３、６２、７０、７０−１、７０−２、１４４、１４６、１４７…ＭＯＳトランジスタ、６０、６０−１、６０−２…ビット線ドライバ、８０…電圧発生回路、９０…制御回路、１４０〜１４３…スイッチ素子、１４９…ラッチ回路

Claims (5)

1. 半導体層上に形成され、電荷蓄積層と該電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルと、
   前記メモリセルの前記制御ゲートに接続されたワード線と、
   前記メモリセルのドレインに電気的に接続されたビット線と、
   前記メモリセルのソースに電気的に接続されたソース線と、
   前記半導体層の電位を前記ソース線の電位に連動して変化させるドライバ回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記ドライバ回路は、前記メモリセルからのデータの読み出し時において、前記半導体層と前記ソース線とをショートさせる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ドライバ回路は、前記メモリセルからのデータの読み出し時において、前記半導体層の電位を、前記メモリセルから前記ソース線に電流が流れ込むことによって前記ソース線が最終的に到達する電位に等しくする。
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 半導体基板の表面領域内に設けられた第１半導体層と、
   前記第１半導体層上に形成され、電荷蓄積層と制御ゲートとを備えた複数の第１メモリセルを有する第１メモリセルアレイと、
   前記半導体基板の表面領域内に設けられ、前記第１半導体層と電気的に分離された第２半導体層と、
   前記第２半導体層上に形成され、電荷蓄積層と制御ゲートとを備えた複数の第２メモリセルを有する第２メモリセルアレイと、
   前記第１半導体層及び前記第２半導体層の電位を互いに独立して制御するドライバ回路と
   を具備することを特徴とする半導体記憶装置。
5. 前記第１メモリセルの前記制御ゲートに接続された第１ワード線と、
   前記第１メモリセルのドレインに電気的に接続された第１ビット線と、
   前記第１メモリセルのソースに電気的に接続された第１ソース線と、
   前記第２メモリセルの前記制御ゲートに接続された第２ワード線と、
   前記第２メモリセルのドレインに電気的に接続された第２ビット線と、
   前記第２メモリセルのソースに電気的に接続された第２ソース線と
   を更に備え、前記ドライバ回路は、前記第１半導体層の電位を前記第１ソース線の電位に連動して変化させ、前記第２半導体層の電位を前記第２ソース線の電位に連動して変化させる
   ことを特徴とする請求項４記載の半導体記憶装置。

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