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JP2009027301A - 制御装置、制御方法、及びプログラム、並びに表示装置 - Google Patents

制御装置、制御方法、及びプログラム、並びに表示装置 Download PDF

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JP2009027301A JP2007186564A JP2007186564A JP2009027301A JP 2009027301 A JP2009027301 A JP 2009027301A JP 2007186564 A JP2007186564 A JP 2007186564A JP 2007186564 A JP2007186564 A JP 2007186564A JP 2009027301 A JP2009027301 A JP 2009027301A
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Kenta Makimoto
憲太 槙本
Hiroyuki Osako
博之 大迫
Kenichi Aihara
研一 相原
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Abstract

【課題】内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、内部変数を更新しながら行う画像処理装置に、複数種類の画像が供給されても、適切な画像処理を行う。
【解決手段】CPU２２は、画像処理装置１０にピクチャが供給されるタイミングに同期したタイミングで、画像処理装置１０が内蔵する内部レジスタ１１に記憶された内部変数の、RAM２３への待避と、RAM２３に記憶された内部変数の、内部レジスタ１１への書き戻しを行う。本発明は、例えば、インターレース画像をプログレッシブ画像に変換するIP変換等の画像処理を行う場合に適用できる。
【選択図】図５

Description

本発明は、制御装置、制御方法、及びプログラム、並びに表示装置に関し、特に、例えば、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、内部変数を更新しながら行う画像処理装置に、複数種類の画像が供給されても、適切な画像処理を行うことができるようにする制御装置、制御方法、及びプログラム、並びに表示装置に関する。
図１は、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、内部変数を更新しながら行う画像処理装置の構成例を示している。
ここで、本明細書では、垂直同期信号から、次の垂直同期信号まで、つまり、フィールドとフレームを、両方まとめて、ピクチャともいう。
図１において、画像処理装置１０には、画像処理の対象である入力画像が、ピクチャ単位で順次供給される。
画像処理装置１０は、画像処理に利用する内部変数を記憶する内部レジスタ１１を内蔵している。画像処理装置１０は、そこに供給される入力画像に対して、内部レジスタ１１に記憶された内部変数を利用した画像処理を施し、その画像処理後の画像である出力画像を、ピクチャ単位で出力する。
画像処理装置１０は、画像処理を、その画像処理の対象となるピクチャごとに、内部レジスタ１１に記憶された内部変数を更新しながら行う。更新後の内部変数は、次のピクチャの画像処理に繰り越され、したがって、次のピクチャの処理は、更新後の内部変数を利用して行われる。
次に、図２は、図１の画像処理装置１０の動作を説明するタイミングチャートである。
いま、画像処理装置１０による画像処理の対象を、入力画像Aとするとともに、その画像処理後の画像を、出力画像A'として、画像処理装置１０が、入力画像Aに対して、画像処理を施し、その画像処理の結果として、出力画像A'を出力することとする。
また、入力画像Aは、ある動画のストリームであり、その先頭からn番目のピクチャを、ピクチャAnと表すこととする。同様に、出力画像A'についても、その先頭からn番目のピクチャを、ピクチャA'nと表すこととする。
さらに、画像処理装置１０による画像処理の対象となっているピクチャを、注目ピクチャということとする。
画像処理装置１０には、入力画像AのピクチャAnが、垂直同期信号の周期に対応する速度（ピクチャのレート）で、順次供給される。
いま、画像処理装置１０に対して、入力画像AのピクチャANが供給され、注目ピクチャとなったとすると、画像処理装置１０の内部レジスタ１１は、前回注目ピクチャであったピクチャAN-1の画像処理で更新された内部変数XAN-1を記憶しており、画像処理装置１０は、その内部変数XAN-1を利用した画像処理を、注目ピクチャであるピクチャANに施し、その画像処理の結果として、出力画像A'のピクチャA'Nを得る（ステップＳ１１）。
さらに、画像処理装置１０は、内部変数XAN-1を利用した画像処理を、注目ピクチャであるピクチャANに施す際に、そのピクチャANを用いて、内部変数XAN-1を、内部変数XANに更新する（ステップＳ１２）。この更新後の内部変数XANは、次に注目ピクチャとなるピクチャAN+1の画像処理に繰り越され、ピクチャAN+1の画像処理は、更新後の内部変数XANを利用して行われる。
次に、図３は、図１の画像処理装置１０に対して、入力画像Aとは異なる動画のストリームである入力画像Bが供給される場合の、画像処理装置１０の動作を説明するタイミングチャートである。
画像処理装置１０では、入力画像Bが供給された場合も、入力画像Aが供給された場合と同様の処理が行われる。
すなわち、いま、画像処理装置１０に対して、入力画像BのピクチャBNが供給され、注目ピクチャとなったとすると、画像処理装置１０の内部レジスタ１１は、前回注目ピクチャであったピクチャBN-1の画像処理で更新された内部変数XBN-1を記憶しており、画像処理装置１０は、その内部変数XBN-1を利用した画像処理を、注目ピクチャであるピクチャBNに施し、その画像処理の結果として、出力画像B'のピクチャB'Nを得る。
さらに、画像処理装置１０は、内部変数XBN-1を利用した画像処理を、注目ピクチャであるピクチャBNに施す際に、そのピクチャBNを用いて、内部変数XBN-1を、内部変数XBNに更新する。この更新後の内部変数XBNは、次に注目ピクチャとなるピクチャBN+1の画像処理に繰り越され、ピクチャBN+1の画像処理は、更新後の内部変数XBNを利用して行われる。
ここで、第１及び第２の画像を、第１及び第２の画像メモリに、それぞれ書き込み、第１及び第２の画像メモリに書き込まれた第１及び第２の画像をそれぞれの走査線内で交互に書き込み速度の２倍の速度で読み出して合成信号を出力することにより、第１及び第２の画像の、いわゆる２画面表示を行う方法がある（例えば、特許文献１を参照）。
特許第2737557号
上述したように、図１の画像処理装置１０では、内部レジスタ１１に記憶された内部変数が、注目ピクチャを用いて更新される。このため、図２に示したように、画像処理装置１０に対して、１種類の動画のストリームである入力画像Aだけが供給される場合には、内部レジスタ１１に記憶された内部変数が、入力画像AのピクチャAnを用いて更新され、その入力画像Aの次のピクチャAn+1の画像処理に利用されるので、そのピクチャAn+1に対して、適切な画像処理を施すことができる。
同様に、図３に示したように、画像処理装置１０に対して、１種類の動画のストリームである入力画像Bだけが供給される場合には、内部レジスタ１１に記憶された内部変数が、入力画像BのピクチャBnを用いて更新され、その入力画像Bの次のピクチャBn+1の画像処理に利用されるので、そのピクチャBn+1に対して、適切な画像処理を施すことができる。
しかしながら、画像処理装置１０に対して供給される入力画像が、ある種類の入力画像から、他の種類の入力画像に切り換わる場合には、画像処理装置１０において、適切な画像処理を施すことができないことがある。
すなわち、例えば、入力画像A及びBそれぞれに対して画像処理装置１０による画像処理を施して得られる出力画像A'及びB'を対象として、上述したような２画面表示を行う場合において、入力画像A及びBに対して、１つの画像処理装置１０で画像処理を施すときには、画像処理装置１０に対して、入力画像AとBとが、例えば、ピクチャ単位で交互に供給される。
このように、画像処理装置１０に対して、入力画像AとBとが、ピクチャ単位で交互に供給される場合には、内部レジスタ１１に記憶された内部変数が、入力画像A又はBのうちのいずれか一方のピクチャを用いて更新され、その更新後の内部変数が、他方のピクチャの画像処理に利用されることとなり、画像処理装置１０において、適切な画像処理を施すことができないことがある。
すなわち、図４は、画像処理装置１０に対して、入力画像AとBとが、ピクチャ単位で交互に供給される場合の、画像処理装置１０の動作を説明するタイミングチャートである。
図４においては、画像処理装置１０に対して、入力画像AのピクチャAnと、入力画像BのピクチャBnとが、交互に、垂直同期信号の周期に対応する速度（ピクチャのレート）で供給されている。
いま、画像処理装置１０において、例えば、入力画像BのピクチャBN-1を注目ピクチャとして、画像処理が行われ、その画像処理結果としての出力画像B'が得られるとともに、内部レジスタ１１に記憶された内部変数が、注目ピクチャである入力画像BのピクチャBN-1を用いて、内部変数XBN-1に更新されたとする。
この場合、画像処理装置１０では、入力画像BのピクチャBN-1の次に供給される入力画像AのピクチャANを注目ピクチャとして、内部レジスタ１１に記憶された内部変数XBN-1を利用した画像処理が施され、その画像処理の結果として、出力画像A'のピクチャA'Nが得られる。さらに、画像処理装置１０では、内部レジスタ１１に記憶された内部変数XBN-1が、注目ピクチャである入力画像AのピクチャANを用いて、内部変数XANに更新される。
以上のように、入力画像AのピクチャANの画像処理が、内部レジスタ１１に記憶された内部変数XBN-1、すなわち、入力画像Aとは異なる入力画像BのピクチャBN-1を用いて更新された内部変数XBN-1を利用して行われる。その結果、入力画像AのピクチャAnに、適切な画像処理を施すことができないことがある。同様に、入力画像BのピクチャBnにも、適切な画像処理を施すことができないことがある。
ここで、上述のように、画像処理装置１０において、適切な画像処理を施すことができないのは、例えば、入力画像BのピクチャBN-1を注目ピクチャとして、画像処理が行われたときに更新された内部変数XBN-1が、入力画像Bの次のピクチャBNの画像処理ではなく、図４において実線の矢印で示すように、入力画像AのピクチャANの画像処理に繰り越されていることに起因する。
したがって、入力画像Aについては、例えば、入力画像AのピクチャAN-1を注目ピクチャとして、画像処理が行われたときに更新された内部変数XAN-1が、図４において点線の矢印で示すように、入力画像Aの次のピクチャANの画像処理に繰り越されれば、適切な画像処理を施すことができる。入力画像Bについても、同様に、入力画像BのピクチャBn-1を注目ピクチャとして、画像処理が行われたときに更新された内部変数XBn-1が、入力画像Bの次のピクチャBnの画像処理に繰り越されれば、適切な画像処理を施すことができる。
本発明は、このような状況に鑑みてなされたものであり、例えば、画像処理装置１０のような、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、内部変数を更新しながら行う画像処理装置に、複数種類の画像が供給されても、適切な画像処理を行うことができるようにするものである。
本発明の第１の側面の制御装置、又は、プログラムは、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置を制御する制御装置、又は、制御装置としてコンピュータを機能させるプログラムであり、前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリに書き込む第１の読み書き制御手段と、前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御手段とを備える制御装置、又は、制御装置としてコンピュータを機能させるプログラムである。
本発明の第１の側面の制御方法は、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置を制御する制御方法であり、前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリに書き込む第１の読み書き制御ステップと、前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御ステップとを含む。
本発明の第２の側面の表示装置は、放送番組としての画像を表示する表示装置であり、前記放送番組を受信する受信手段と、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置と、前記画像処理装置を制御する制御装置と、前記画像処理装置において画像処理が施された前記放送番組としての画像のピクチャを表示する表示手段とを備え、前記制御装置は、前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリに書き込む第１の読み書き制御手段と、前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御手段とを有する。
本発明の第１及び第２の側面においては、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数が読み出され、外部のメモリに書き込まれる。また、前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数が読み出され、前記画像処理装置に書き込まれる。
なお、制御装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
また、プログラムは、伝送媒体を介して伝送し、又は、記録媒体に記録して、提供することができる。
本発明の第１及び第２の側面によれば、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、内部変数を更新しながら行う画像処理装置に、複数種類の画像が供給されても、適切な画像処理を行うことができる。
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。したがって、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
本発明の第１の側面の制御装置、又は、プログラムは、
内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置（例えば、図５の画像処理装置１０）を制御する制御装置（例えば、図５の制御装置２０）、又は、制御装置としてコンピュータを機能させるプログラムであり、
前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリ（例えば、図５のRAM２３）に書き込む第１の読み書き制御手段（例えば、図６のステップＳ３２の処理を行う図５のCPU２２）と、
前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御手段（例えば、図６のステップＳ３３の処理を行う図５のCPU２２）と
を備える制御装置、又は、制御装置としてコンピュータを機能させるプログラムである。
本発明の第１の側面の制御方法は、
内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置（例えば、図５の画像処理装置１０）を制御する制御方法において、
前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリ（例えば、図５のRAM２３）に書き込む第１の読み書き制御ステップ（例えば、図６のステップＳ３２）と、
前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御ステップ（例えば、図６のステップＳ３３）と
を含む。
本発明の第２の側面の表示装置は、
放送番組としての画像を表示する表示装置（例えば、図１２のTV）であり、
前記放送番組を受信する受信手段（例えば、図１２のチューナ部１１１）と、
内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置（例えば、図１２の画像処理装置１２２）と、
前記画像処理装置を制御する制御装置（例えば、図１２の制御装置１２１）と、
前記画像処理装置において画像処理が施された前記放送番組としての画像のピクチャを表示する表示手段（例えば、図１２の表示パネル１１６）と
を備え、
前記制御装置は、
前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリ（例えば、図５のRAM２３）に書き込む第１の読み書き制御手段（例えば、図６のステップＳ３２の処理を行う図５のCPU２２）と、
前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御手段（例えば、図６のステップＳ３３の処理を行う図５のCPU２２）と
を有する。
以下、図面を参照して、本発明の実施の形態について説明する。
図５は、本発明を適用した画像処理システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示すブロック図である。
図５において、画像処理システムは、画像処理装置１０と、制御装置２０とから構成されている。
画像処理装置１０は、図１の場合と同様に構成されている。
すなわち、画像処理装置１０は、内部変数を記憶する内部レジスタ１１を有し、画像処理装置１０に対しては、画像処理の対象である入力画像が、ピクチャ単位で順次供給される。
そして、画像処理装置１０は、そこに供給される入力画像に対して、内部レジスタ１１に記憶された内部変数を利用した画像処理を施し、その画像処理後の画像である出力画像を、ピクチャ単位で出力する。
また、画像処理装置１０は、画像処理を、その画像処理の対象となるピクチャごとに、内部レジスタ１１に記憶された内部変数を更新しながら行う。そして、画像処理装置１０は、更新後の内部変数を、次のピクチャの画像処理に繰り越し、次のピクチャに対する画像処理を、更新後の内部変数を利用して行う。
制御装置２０は、EEPROM(Electrically and Erasable Programmable Read Only Memory)２１，CPU(Central Processing Unit)２２、及びRAM(Random Access Memory)２３から構成され、画像処理装置１０を制御する。
すなわち、EEPROM２１は、CPU２２が実行するプログラムや、CPU２２が処理を行う上で必要なデータを記憶している。
CPU２２は、EEPROM２１に記憶されたプログラムを実行することで、画像処理装置１０やRAM２２等を制御する。
すなわち、例えば、CPU２２は、画像処理装置１０の内部レジスタ１１に記憶される内部情報の読み書きを制御する読み書き制御を行う。
具体的には、CPU２２は、画像処理装置１０に入力画像のピクチャが供給されるタイミングに同期したタイミングで、画像処理装置１０の内部レジスタ１１から内部変数を読み出し、外部のメモリとしてのRAM２３に書き込む読み書き制御を行う。また、CPU２２は、画像処理装置１０に入力画像のピクチャが供給されるタイミングに同期したタイミングで、RAM２３から内部変数を読み出し、画像処理装置１０の内部レジスタ１１に書き込む読み書き制御を行う。
なお、CPU２２には、図示せぬ回路から、切り換えタイミング情報が供給されるようになっている。切り換えタイミング情報は、画像処理装置１０に供給されるピクチャの切換のタイミングを表す情報であり、CPU２２は、その切り換えタイミング情報に従い、内部情報の読み書き制御を行う。
すなわち、画像処理装置１０に対しては、複数種類の画像が選択的に供給される場合があり、その場合、画像処理装置１０に供給されるピクチャが、複数種類の画像のうちの、１の画像のピクチャから、他の画像のピクチャに切り換わるタイミングを表す切り換えタイミング情報が、CPU２２に供給される。
CPU２２は、切り換えタイミング情報に基づき、画像処理装置１０に供給されるピクチャが、１の画像のピクチャから、他の画像のピクチャに切り換わるタイミングを認識し、１の画像のピクチャの次に、他の画像のピクチャが、画像処理装置１０に供給されるとき、画像処理装置１０が１の画像のピクチャの画像処理時に更新した内部変数（以下、適宜、１の画像用の内部変数という）を、画像処理装置１０の内部レジスタ１１から読み出して、RAM２３に書き込み、その後、RAM２３から、他の１の画像のピクチャを対象として過去に行われた画像処理で更新された内部変数（以下、適宜、他の画像用の内部変数という）を読み出して、画像処理装置１０の内部レジスタ１１に書き込む。
RAM２３は、CPU２２の制御の下、画像処理装置１０の内部レジスタ１１から供給される内部変数を記憶し、また、記憶している内部変数を読み出して、画像処理装置１０の内部レジスタ１１に供給する。
ここで、画像処理装置１０に対して、複数種類の画像が選択的に供給される場合には、RAM２３には、その複数種類の画像それぞれについて記憶領域が確保され、画像処理装置１０において、ある画像のピクチャを対象として行われた画像処理で更新された内部変数は、その画像についての記憶領域に記憶される。
なお、CPU２２が実行するプログラムは、あらかじめ、EEPROM２１にインストールしておく他、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に記録して提供し、EEPROM２１にインストールすることができる。
また、プログラムは、ディジタル放送やインターネット等のネットワークを介してダウンロードし、EEPROM２１にインストールすることができる。
次に、図６のフローチャートを参照して、図５の制御装置２０の処理について説明する。
CPU２２は、ステップＳ３１において、切り換えタイミング情報に基づき、現在のタイミングが、待避タイミングであるかどうかを判定する。
すなわち、ステップＳ３１では、画像処理装置１０に供給されるピクチャが、１の画像のピクチャから、他の画像のピクチャに切り換わるタイミングであり、したがって、１の画像のピクチャを対象として行われた画像処理で更新された１の画像用の内部変数を待避すべきタイミング（待避タイミング）であるかどうかが判定される。
ステップＳ３１において、現在のタイミングが、待避タイミングでないと判定された場合、すなわち、画像処理装置１０に供給されるピクチャが、１の画像のピクチャから、他の画像のピクチャに切り換わるタイミングでない場合、処理は、ステップＳ３１に戻る。
また、ステップＳ３１において、現在のタイミングが、待避タイミングであると判定された場合、すなわち、画像処理装置１０に供給されるピクチャが、１の画像のピクチャから、他の画像のピクチャに切り換わるタイミングであり、したがって、１の画像のピクチャを対象として行われた画像処理で更新された１の画像用の内部変数を待避すべき待避タイミングである場合、処理は、ステップＳ３２に進み、CPU２２は、その１の画像用の内部変数を、内部レジスタ１１から読み出し、RAM２３に供給して書き込む。
ここで、以上のように、内部変数を、画像処理装置１０の内部レジスタ１１から読み出し、外部（画像処理装置１０の外部）のRAM２３に書き込むことを、以下、適宜、内部変数の待避ともいう。
ステップＳ３２において、内部変数の待避が行われた後、処理は、ステップＳ３３に進み、CPU２２は、RAM２３から、他の１の画像のピクチャを対象として過去に行われた画像処理で更新された他の画像用の内部変数を読み出して、画像処理装置１０の内部レジスタ１１に供給して書き込む。
ここで、以上のように、内部変数を、外部のRAM２３から読み出し、画像処理装置１０の内部レジスタ１１に書き込むことを、以下、適宜、内部変数の書き戻しともいう。
ステップＳ３３において、内部変数の書き戻しが行われた後、処理は、ステップＳ３１に戻り、以下、同様の処理が繰り返される。
次に、図７ないし図９のタイミングチャートを参照して、図５の画像処理システムの動作について説明する。
図７は、画像処理装置１０に対して、１種類の画像としての入力画像Aのみが供給される場合の、図５の画像処理システムの動作を説明するタイミングチャートである。
画像処理装置１０には、入力画像AのピクチャAnが、垂直同期信号の周期に対応する速度（ピクチャのレート）で、順次供給される。
いま、画像処理装置１０に対して、入力画像AのピクチャANが供給され、注目ピクチャとなったとすると、画像処理装置１０の内部レジスタ１１は、前回注目ピクチャであったピクチャAN-1の画像処理で更新された内部変数XAN-1を記憶しており、画像処理装置１０は、その内部変数XAN-1を利用した画像処理を、注目ピクチャであるピクチャANに施し、その画像処理の結果として、出力画像A'のピクチャA'Nを得る（ステップＳ４１）。
さらに、画像処理装置１０は、内部変数XAN-1を利用した画像処理を、注目ピクチャであるピクチャANに施す際に、そのピクチャANを用いて、内部変数XAN-1を、内部変数XANに更新する（ステップＳ４２）。この更新後の内部変数XANは、次に注目ピクチャとなるピクチャAN+1の画像処理に繰り越され、ピクチャAN+1の画像処理は、更新後の内部変数XANを利用して行われる。
なお、図７では、画像処理装置１０に対して、１種類の画像としての入力画像Aしかが供給されないため、RAM２３への内部変数の待避は行われない。内部変数の待避が行われないので、内部レジスタ１１への内部変数の書き戻しも行われない。
ここで、画像処理装置１０において、そこに供給される画像（入力画像）に施される画像処理としては、例えば、入力画像が、インターレース走査される画像であるインターレース画像である場合に、そのインターレース画像を、ノンインターレース走査される画像であるプログレッシブ画像に変換するIP(Interlace Progressive)変換がある。
IP変換においては、インターレース画像の各フィールドにおいて、画素値が存在しない画素の補間が行われ、これにより、奇数ライン（奇数番目の水平ライン）、又は偶数ライン（偶数番目の水平ライン）のうちの一方にしか画素値が存在しないフィールドが、奇数ライン、及び偶数ラインの両方に画素値が存在するフレームに変換される。
また、IP変換での画素の補間の方法としては、フィールド内補間と、フィールド間補間と呼ばれる方法がある。
フィールド内補間、及びフィールド間補間は、インターレース画像における注目ピクチャ（フィールド）の、画素値が存在しない画素を、補間の対象の補間対象画素として、その補間対象画素の画素値（の補間値）を、画素値が存在する画素の画素値を用いて求める点で共通する。
但し、フィールド内補間では、補間対象画素の画素値が、注目ピクチャの画素のみを用いて、すなわち、例えば、注目ピクチャの画素のうちの、補間対象画素の近傍の画素の画素値を用いて求められる。
一方、フィールド間補間では、補間対象画素の画素値が、注目ピクチャの１ピクチャだけ前（時間的に過去）の前ピクチャの画素の画素値、及び、注目ピクチャの１ピクチャだけ後（時間的に未来）の後ピクチャの画素の画素値、並びに、補間対象画素の動きベクトルを用いて求められる。
すなわち、フィールド間補間では、補間対象画素の画素値が、前ピクチャの画素のうちの、補間対象画素の位置から補間対象画素の動きベクトルの分だけ移動した位置の画素の画素値と、後ピクチャの画素のうちの、補間対象画素の位置から補間対象画素の動きベクトルの分だけ移動した位置の画素の画素値とを用いて求められる。
以上のように、フィールド間補間では、補間対象画素（の画素値）の補間に、補間対象画素の動きベクトルが用いられる。したがって、補間対象画素の動きベクトルが、間違った動きを表している場合には、補間対象画素の画素値として、適切な補間値を求めることができず、その結果、プログレッシブ画像の画質が劣化する。
そこで、画像処理装置１０では、IP変換において、補間対象画素の動きベクトルの信頼性を表す信頼度が求められ、信頼度が高い場合には、フィールド間補間によって、補間対象画素の補間が行われる。一方、補間対象画素の動きベクトルの信頼度が低い場合には、フィールド内補間によって、補間対象画素の補間が行われる。
ここで、補間対象画素の動きベクトルの信頼度としては、例えば、注目ピクチャにおいて、補間対象画素の動きベクトルと、その補間対象画素の近傍の画素（例えば、補間対象画素の上下左右に隣接する４つの画素や、斜め方向に隣接する４画素等）の動きベクトルとが一致している度合いを採用することができる。この度合いを、以下、適宜、空間的信頼度（第１の信頼度）という。
また、補間対象画素の動きベクトルの信頼度としては、注目ピクチャを含む連続する複数のピクチャにおいて、補間対象画素の位置の近傍の画素の動きベクトルの空間的信頼度がすべて高いかどうかを表す情報、すなわち、例えば、注目ピクチャにおける補間対象画素の動きベクトルの空間的信頼度と、注目ピクチャの１ピクチャ前のピクチャ、及び２ピクチャ前のピクチャにおける補間対象画素の位置（付近）の画素の動きベクトルの空間的信頼度とが、すべて高いかどうかを表す情報を採用することができる。ここで、この情報を、以下、適宜、時空間的信頼度（第２の信頼度）という。
なお、以下では、注目ピクチャにおいて、補間対象画素の近傍の画素の動きベクトルすべてが、補間対象画素の動きベクトルと一致している（補間対象画素の動きベクトルとの誤差（距離）が所定の閾値以内である場合も含む）場合、空間的信頼度は、動きベクトルの信頼性が高いことを表す1とされ、注目ピクチャにおいて、補間対象画素の近傍の画素の動きベクトルのうちの１つでも、補間対象画素の動きベクトルと一致していない場合、空間的信頼度は、動きベクトルの信頼性が低いことを表す0とされることとする。
さらに、時空間的信頼度は、注目ピクチャにおける補間対象画素の動きベクトルの空間的信頼度が高く、かつ、注目ピクチャの１ピクチャ前のピクチャ、及び２ピクチャ前のピクチャにおける補間対象画素の位置の画素の動きベクトルの空間的信頼度が高い場合に、動きベクトルの信頼性が高いことを表す1とされることとする。
また、時空間的信頼度は、注目ピクチャにおける補間対象画素の動きベクトルの空間的信頼度、注目ピクチャの１ピクチャ前のピクチャにおける補間対象画素の位置の画素の動きベクトルの空間的信頼度、又は、注目ピクチャの２ピクチャ前のピクチャにおける補間対象画素の位置の画素の動きベクトルの空間的信頼度のうちのいずれか１以上が低い場合に、動きベクトルの信頼性が低いことを表す0とされることとする。
この場合、注目ピクチャにおける補間対象画素の動きベクトルの時空間的信頼度は、その補間対象画素の空間的信頼度、注目ピクチャの１ピクチャ前のピクチャ（における補間対象画素の位置の画素）の動きベクトルの空間的信頼度、及び、注目ピクチャの２ピクチャ前のピクチャ（における補間対象画素の位置の画素）の動きベクトルの空間的信頼度の論理積で求めることができる。
いま、補間対象画素の補間を、フィールド内補間で行うか、フィールド間補間で行うかを、補間対象画素の動きベクトルの時空間的信頼度によって決定することとすると、すなわち、補間対象画素の動きベクトルの時空間的信頼度が低い場合（補間対象画素の動きベクトルの時空間的信頼度が0である場合）に、補間対象画素の補間をフィールド内補間で行い、補間対象画素の動きベクトルの時空間的信頼度が高い場合（補間対象画素の動きベクトルの時空間的信頼度が1である場合）に、補間対象画素の補間をフィールド間補間で行うこととすると、画像処理装置１０において、画像処理としてのIP変換は、例えば、図８に示すように行われる。
すなわち、図８は、画像処理装置１０において、画像処理として、IP変換が行われる場合の、画像処理装置１０の動作を説明するタイミングチャートである。
なお、図８では、説明を簡単にするために、図７と同様に、画像処理装置１０に対して、１種類の画像としての入力画像Aのみが供給されることとする。
画像処理装置１０には、入力画像AのピクチャAnが、垂直同期信号の周期に対応する速度（ピクチャのレート）で、順次供給される。
いま、画像処理装置１０に対して、入力画像AのピクチャANが供給され、注目ピクチャとなったとすると、画像処理装置１０は、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANを求める（ステップＳ５１）。
また、画像処理装置１０の内部レジスタ１１は、前回注目ピクチャであったピクチャAN-1の画像処理で更新された２つの内部変数である第１の内部変数XA1N-1、及び第２の内部変数XA2N-1を記憶している。
ここで、第１の内部変数XA1N-1は、前回注目ピクチャであったピクチャAN-1の動きベクトルの空間的信頼度VAN-1と、その１ピクチャ前のピクチャAN-2の動きベクトルの空間的信頼度VAN-2との論理積である。また、第２の内部変数XA2N-1は、前回注目ピクチャであったピクチャAN-1の動きベクトルの空間的信頼度VAN-1である。
画像処理装置１０は、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANと、前回注目ピクチャであったピクチャAN-1の画像処理（IP変換）で更新された第１の内部変数XA1N-1との論理積を求めることにより、注目ピクチャにおける補間対象画素の動きベクトルの時空間的信頼度LANを求める（ステップＳ５２）。
ここで、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANと、前回注目ピクチャであったピクチャAN-1の画像処理で更新された第１の内部変数XA1N-1との論理積は、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VAN、注目ピクチャの１ピクチャ前のピクチャAN-1の動きベクトルの空間的信頼度VAN-1、及び、注目ピクチャの２ピクチャ前のピクチャAN-2の動きベクトルの空間的信頼度VAN-2の論理積に等しく、したがって、注目ピクチャにおける補間対象画素の動きベクトルの時空間的信頼度LANとなる。
画像処理装置１０は、注目ピクチャであるピクチャANにおける補間対象画素の動きベクトルの時空間的信頼度LANが、動きベクトルの信頼性が高い旨を表す1である場合、補間対象画素の補間を、フィールド間補間によって行い、これにより、プログレッシブ画像としての出力画像A'のピクチャA'Nを求める（ステップＳ５３）。また、注目ピクチャであるピクチャANにおける補間対象画素の動きベクトルの時空間的信頼度LANが、動きベクトルの信頼性が低い旨を表す0である場合、補間対象画素の補間を、フィールド内補間によって行い、これにより、プログレッシブ画像としての出力画像A'のピクチャA'Nを求める（ステップＳ５３）。
その後、画像処理装置１０は、第１及び第２の内部変数を更新する。
すなわち、画像処理装置１０は、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANと、第２の内部変数XA2N-1との論理積を求め、その論理積によって、内部レジスタ１１に記憶されている第１の内部変数を、値XA1N-1から値XA1Nに更新する（ステップＳ５４）。
さらに、画像処理装置１０は、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANによって、内部レジスタ１１に記憶されている第２の内部変数を、値XA2N-1から値XA2Nを更新する（ステップＳ５５）。
ここで、更新後の第１の内部変数XA1Nは、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANと、第２の内部変数XA2N-1、すなわち、前回注目ピクチャであったピクチャAN-1の動きベクトルの空間的信頼度VAN-1との論理積である。したがって、ピクチャANの次のピクチャAN+1が注目ピクチャとなったとき、更新後の第１の内部変数XA1Nは、前回注目ピクチャであったピクチャANの動きベクトルの空間的信頼度VANと、その１ピクチャ前のピクチャAN-1の動きベクトルの空間的信頼度VAN-1との論理積となる。
また、更新後の第２の内部変数XA2Nは、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANである。したがって、ピクチャANの次のピクチャAN+1が注目ピクチャとなったとき、更新後の第２の内部変数XA2Nは、前回注目ピクチャであったピクチャANの動きベクトルの空間的信頼度VANとなる。
以上のように、画像処理装置１０では、例えば、第１の内部変数XA1n及び第２の内部変数XA2nを利用した画像処理としてのIP変換が、そのIP変換の対象となるピクチャごとに、第１の内部変数XA1n及び第２の内部変数XA2nを更新しながら行われる。
なお、図８では、第１の内部変数XA1nは、空間的信頼度VAnと第２の内部変数XA2n-1との論理積に更新される。また、第２の内部変数XA2nは、空間的信頼度VAnに更新される。
ここで、図８では、ピクチャANにおいて、動きベクトルの空間的信頼度VANが、動きベクトルの信頼性が低い旨を表す0となっており、その後のピクチャAN+1，AN+2，・・・では、動きベクトルの空間的信頼度VAN+1，VAN+2，・・・が、動きベクトルの信頼性が高い旨を表す1となっている。
いま、入力画像AのピクチャANが注目ピクチャとなり、IP変換の処理が行われるときに、内部レジスタ１１に記憶された第１の内部変数XA1N-1、及び第２の内部変数XA2N-1が、いずれも、1であったとする。
いまの場合、上述したように、注目ピクチャであるピクチャANの補間対象画素の動きベクトルの空間的信頼度VANは0であるから、その空間的信頼度VAN(=0)と、第１の内部変数XA1N-1(=1)との論理積である時空間的信頼度LANは、0となる（ステップＳ５２）。したがって、注目ピクチャであるピクチャANの補間対象画素の補間は、フィールド内補間によって行われ、これにより、ピクチャANのIP変換が行われる（ステップＳ５３）。
さらに、ピクチャANのIP変換時に、空間的信頼度VAN(=0)と第２の内部変数XA2N-1(=1)との論理積に更新される第１の内部変数XA1Nは、0に更新される（ステップＳ５４）。また、空間的信頼度VAN(=0)に更新される第２の内部変数XA2Nも、0に更新される（ステップＳ５５）。
その後、ピクチャAN+1が注目ピクチャとなると、上述したように、注目ピクチャであるピクチャAN+1の補間対象画素の動きベクトルの空間的信頼度VAN+1は1であり、第１の内部変数XA1Nは0であるから、その空間的信頼度VAN+1(=1)と、第１の内部変数XA1N(=0)との論理積である時空間的信頼度LAN+1は、0となる。したがって、注目ピクチャであるピクチャAN+1の補間対象画素の補間は、フィールド内補間によって行われ、これにより、ピクチャAN+1のIP変換が行われる。
さらに、ピクチャAN+1のIP変換時に、空間的信頼度VAN+1(=1)と第２の内部変数XA2N(=0)との論理積に更新される第１の内部変数XA1N+1は、0に更新される。また、空間的信頼度VAN+1(=1)に更新される第２の内部変数XA2N+1は、1に更新される。
その後、ピクチャAN+2が注目ピクチャとなると、上述したように、注目ピクチャであるピクチャAN+2の補間対象画素の動きベクトルの空間的信頼度VAN+2は1であり、第１の内部変数XA1N+1は0であるから、その空間的信頼度VAN+2(=1)と、第１の内部変数XA1N+1(=0)との論理積である時空間的信頼度LAN+2は、0となる。したがって、注目ピクチャであるピクチャAN+2の補間対象画素の補間は、フィールド内補間によって行われ、これにより、ピクチャAN+2のIP変換が行われる。
さらに、ピクチャAN+2のIP変換時に、空間的信頼度VAN+2(=1)と第２の内部変数XA2N+1(=1)との論理積に更新される第１の内部変数XA1N+2は、1に更新される。また、空間的信頼度VAN+2(=1)に更新される第２の内部変数XA2N+2は、1に更新される。
その後、ピクチャAN+3が注目ピクチャとなると、上述したように、注目ピクチャであるピクチャAN+3の補間対象画素の動きベクトルの空間的信頼度VAN+3は1であり、第１の内部変数XA1N+2は1であるから、その空間的信頼度VAN+3(=1)と、第１の内部変数XA1N+2(=1)との論理積である時空間的信頼度LAN+3は、1となる。したがって、注目ピクチャであるピクチャAN+3の補間対象画素の補間は、フィールド間補間によって行われ、これにより、ピクチャAN+3のIP変換が行われる。
さらに、ピクチャAN+3のIP変換時に、空間的信頼度VAN+3(=1)と第２の内部変数XA2N+2(=1)との論理積に更新される第１の内部変数XA1N+3は、1に更新される。また、空間的信頼度VAN+3(=1)に更新される第２の内部変数XA2N+3は、1に更新される。
以下、同様に、注目ピクチャAnの空間的信頼度VAnが1である限り、注目ピクチャであるピクチャAnの補間対象画素の補間は、フィールド間補間によって行われる。また、第１の内部変数XA1n、及び第２の内部変数XA2nは、1に更新され続ける。
以上のように、画像処理装置１０において、内部変数を利用した画像処理、すなわち、第１の内部変数XA1nを利用して求めた時空間的信頼度LAnに応じて、フィールド間補間又はフィールド内補間を行うことによって、インターレース画像である入力画像AのピクチャAnを、プログレッシブ画像である出力画像A'のピクチャA'nに変換するIP変換を、そのIP変換の対象となるピクチャごとに、内部変数（図８では、第１の内部変数XA1n、及び第２の内部変数XA2n）を更新しながら行う場合において、画像処理装置１０に対して供給されるピクチャが、１の入力画像AのピクチャAnだけであれば、画像処理装置１０では、内部レジスタ１１に記憶される内部変数が、入力画像AのピクチャAn（の空間信頼度VAn）を用いて更新され、入力画像Aの次のピクチャAn+1のIP変換のための画素の補間に利用されるので、ピクチャAn+1について、適切な補間、ひいては、IP変換を行い、画質の良いプログレッシブ画像である出力画像A'のピクチャA'n+1を得ることができる。
しかしながら、画像処理装置１０に対して供給される入力画像が、ある種類の入力画像から、他の種類の入力画像に切り換わる場合、すなわち、例えば、画像処理装置１０に対して、２つの入力画像AとBとが、ピクチャ単位で交互に供給される場合には、内部レジスタ１１に記憶された内部変数が、入力画像A又はBのうちのいずれか一方のピクチャを用いて更新され、その更新後の内部変数が、他方のピクチャのIP変換（画素の補間）に利用されることとなり、画像処理装置１０において、適切なIP変換を行うことができず、その結果、IP変換によって得られるプログレッシブ画像の画質が劣化する。
そこで、図５の画像処理システムでは、制御装置２０（のCPU２２）が、上述したように、１の画像のピクチャの次に、他の画像のピクチャが、画像処理装置１０に供給されるとき、画像処理装置１０が１の画像のピクチャの画像処理時に更新した１の画像用の内部変数を、画像処理装置１０の内部レジスタ１１から読み出して、RAM２３に書き込み、その後、RAM２３から、他の１の画像のピクチャを対象として過去に行われた画像処理で更新された他の画像用の内部変数を読み出して、画像処理装置１０の内部レジスタ１１に書き込む。
すなわち、図９は、画像処理装置１０に対して、入力画像AとBとが、ピクチャ単位で交互に供給される場合の、図５の画像処理システムの動作を説明するタイミングチャートである。
図９においては、前述した図４と同様に、画像処理装置１０に対して、入力画像AのピクチャAnと、入力画像BのピクチャBnとが、交互に、垂直同期信号の周期に対応する速度（ピクチャのレート）で供給されている。
ここで、画像処理装置１０では、既に、入力画像AのピクチャAN-1に対する画像処理が行われ、その画像処理結果として出力画像A'のピクチャA'N-1が得られるとともに、ピクチャAN-1に対する画像処理時に更新された、入力画像Aの次のピクチャANの画像処理に利用される内部変数（以下、適宜、画像A用の内部変数という）XAN-1が、内部レジスタ１１に記憶されていることとする。
また、画像処理装置１０では、既に、入力画像BのピクチャBN-1に対する画像処理が行われ、その画像処理結果として出力画像B'のピクチャB'N-1が得られるとともに、ピクチャBN-1に対する画像処理時に更新された、入力画像Bの次のピクチャBNの画像処理に利用される内部変数（以下、適宜、画像B用の内部変数という）XBN-1が、RAM２３に待避（記憶）されていることとする。
さらに、RAM２３には、画像A用の内部変数XAnを記憶する記憶領域RAと、画像B用の内部変数XBnを記憶する記憶領域RBとが確保されていることとする。
いま、画像処理装置１０に対して、入力画像AのピクチャANが供給され、注目ピクチャとなったとする。画像処理装置１０の内部レジスタ１１には、上述したように、画像A用の内部変数XAN-1、すなわち、注目ピクチャであるピクチャANの１ピクチャ前のピクチャAN-1の画像処理時に更新された内部変数XAN-1が記憶されており、画像処理装置１０は、内部レジスタ１１に記憶された画像A用の内部変数XAN-1を利用した画像処理を、注目ピクチャであるピクチャANに施し、その画像処理の結果として、出力画像A'のピクチャA'Nを得る（ステップＳ６１）。
さらに、画像処理装置１０は、内部変数XAN-1を利用した画像処理を、注目ピクチャであるピクチャANに施す際に、そのピクチャANを用いて、内部レジスタ１１に記憶された画像A用の内部変数XAN-1を、画像A用の内部変数XANに更新する（ステップＳ６２）。
その後、画像処理装置１０に、入力画像BのピクチャBNが供給され、注目ピクチャとなるが、その直前に、すなわち、入力画像AのピクチャANの次に、入力画像BのピクチャBNが供給されるときに、制御装置２０のCPU２２は、内部レジスタ１１に記憶された画像A用の内部変数XANを、RAM２３の記憶領域RAに待避する（ステップＳ６３）。
さらに、CPU２２は、画像A用の内部変数XANの待避後、上述したように、RAM２３（の記憶領域RB）に待避された画像B用の内部変数XBN-1を、内部レジスタ１１に書き戻す（ステップＳ６４）。
そして、画像処理装置１０は、そこに供給される入力画像BのピクチャBNを注目ピクチャとして、内部レジスタ１１に記憶された画像B用の内部変数XBN-1を利用した画像処理を、注目ピクチャであるピクチャBNに施し、その画像処理の結果として、出力画像B'のピクチャB'Nを得る（ステップＳ６５）。
さらに、画像処理装置１０は、内部変数XBN-1を利用した画像処理を、注目ピクチャであるピクチャBNに施す際に、そのピクチャBNを用いて、内部レジスタ１１に記憶された画像B用の内部変数XBN-1を、画像B用の内部変数XBNに更新する（ステップＳ６６）。
その後、画像処理装置１０に、入力画像AのピクチャAN+1が供給され、注目ピクチャとなるが、その直前に、すなわち、入力画像BのピクチャBNの次に、入力画像AのピクチャAN+1が供給されるときに、制御装置２０のCPU２２は、内部レジスタ１１に記憶された画像B用の内部変数XBNを、RAM２３の記憶領域RBに待避する（ステップＳ６７）。
さらに、CPU２２は、画像B用の内部変数XBNの待避後、上述したように、RAM２３の記憶領域RAに待避された画像A用の内部変数XANを、内部レジスタ１１に書き戻す（ステップＳ６８）。
そして、画像処理装置１０は、そこに供給される入力画像AのピクチャAN+1を注目ピクチャとして、内部レジスタ１１に記憶された画像A用の内部変数XANを利用した画像処理を、注目ピクチャであるピクチャAN+1に施し、その画像処理の結果として、出力画像A'のピクチャA'N+1を得る（ステップＳ６９）。
さらに、画像処理装置１０は、内部変数XANを利用した画像処理を、注目ピクチャであるピクチャAN+1に施す際に、そのピクチャAN+1を用いて、内部レジスタ１１に記憶された画像A用の内部変数XANを、画像A用の内部変数XAN+1に更新する（ステップＳ７０）。
その後、画像処理装置１０に、入力画像BのピクチャBN+1が供給され、注目ピクチャとなるが、その直前に、すなわち、入力画像AのピクチャAN+1の次に、入力画像BのピクチャBN+1が供給されるときに、制御装置２０のCPU２２は、内部レジスタ１１に記憶された画像A用の内部変数XAN+1を、RAM２３の記憶領域RAに待避する（ステップＳ７１）。
さらに、CPU２２は、画像A用の内部変数XAN+1の待避後、上述したように、RAM２３の記憶領域RBに待避された画像B用の内部変数XBNを、内部レジスタ１１に書き戻す（ステップＳ７２）。
以下、同様に、内部レジスタ１１に記憶された内部変数を利用した画像処理、内部変数の更新、更新後の内部変数の待避、及び、内部変数の書き戻しが、繰り返し行われる。
以上のように、画像処理装置１０にピクチャが供給されるタイミングに同期したタイミングで、内部レジスタ１１に記憶された内部変数の、RAM２３への待避と、RAM２３に記憶された内部変数の、内部レジスタ１１への書き戻しが行われるため、入力画像AのピクチャAnが画像処理装置１０に供給され、注目ピクチャとなったときには、内部レジスタ１１には、画像A用の内部変数XAn-1が記憶されているので、ピクチャAnに対しては、画像A用の内部変数XAn-1を利用した画像処理を施すことができ、かつ、その画像A用の内部変数XAn-1を、ピクチャAnを用いて更新することができる。
同様に、入力画像BのピクチャBnが画像処理装置１０に供給され、注目ピクチャとなったときには、内部レジスタ１１には、画像B用の内部変数XBn-1が記憶されているので、ピクチャBnに対しては、画像B用の内部変数XBn-1を利用した画像処理を施すことができ、かつ、その画像B用の内部変数XBn-1を、ピクチャBnを用いて更新することができる。
その結果、内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、内部変数を更新しながら行い、更新後の内部変数を、次のピクチャの画像処理に繰り越す画像処理装置１０において、入力画像AのピクチャAnと、入力画像BのピクチャBnとのそれぞれに対して、適切な画像処理を施すことができる。
次に、図１０は、本発明を適用した画像処理システムの他の一実施の形態の構成例を示すブロック図である。
なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
すなわち、図１０の画像処理システムは、画像処理装置１０と制御装置２０とから構成されており、図５の画像処理システムと同様に構成されている。
但し、図５では、画像処理装置１０での画像処理の対象となる入力画像が、画像処理装置１０に対して、いわば、直接供給されるようになっていたが、図１０では、画像処理装置１０での画像処理の対象となる入力画像が、制御装置２０のRAM２３を経由して、画像処理装置１０に供給されるようになっている。
さらに、図５では、画像処理装置１０での画像処理の結果得られる出力画像が、いわば、そのまま出力されるようになっていたが、図１０では、画像処理装置１０での画像処理の結果得られる出力画像が、制御装置２０のRAM２３を経由して出力されるようになっている。
また、図１０では、画像処理装置１０での画像処理の対象となる２種類の入力画像A及びBのそれぞれが、同時に、垂直同期信号の周期に対応する速度（ピクチャのレート）で、RAM２３に供給される。
そして、RAM２３は、そこに供給される入力画像A及びBのそれぞれを記憶し、その入力画像AのピクチャAnと、入力画像BのピクチャBnとを、交互に、垂直同期信号の周期に対応する速度（ピクチャのレート）の２倍の速度で読み出して、画像処理装置１０に供給する。
さらに、RAM２３は、画像処理装置１０が入力画像A及びBを対象として画像処理を行って、ピクチャのレートの２倍の速度で交互に出力する出力画像A'のピクチャA'nと、出力画像B'のピクチャとを記憶し、その出力画像A'及びB'を、同時に、ピクチャのレートで読み出して出力する。
また、図１０では、画像処理システムは、ピクチャのレートの、RAM２３に同時に供給される入力画像の数倍（以上）の処理速度で、画像処理を行うようになっている。したがって、図１０に示すように、RAM２３に対して、２種類の入力画像A及びBが供給される場合、例えば、画像処理装置１０は、垂直同期信号の１周期の間に、２ピクチャ（以上）に対して画像処理を施すことができる処理速度で、画像処理を行う。
次に、図１１は、図１０の画像処理システムの動作を説明するタイミングチャートである。
図１０の画像処理システムでは、２種類の入力画像A及びBのそれぞれが、同時に、垂直同期信号の周期に対応する速度（ピクチャのレート）で、RAM２３に供給される。
RAM２３は、そこに供給される入力画像A及びBのそれぞれを記憶し、その入力画像AのピクチャAnと、入力画像BのピクチャBnとを、交互に、垂直同期信号の周期に対応する速度（ピクチャのレート）の２倍の速度で読み出して、画像処理装置１０に供給する。
例えば、いま、RAM２３に対して、入力画像AのピクチャANと、入力画像BのピクチャBNとが供給されたとすると、RAM２３は、その入力画像AのピクチャAN、及び入力画像BのピクチャBNを記憶する。そして、RAM２３は、入力画像Aの次のピクチャAN+1と、入力画像Bの次のピクチャBN+1とが供給されるときに、入力画像AのピクチャANを、ピクチャレート（ピクチャのレート）の２倍の速度で読み出し、画像処理装置１０に供給する（ステップＳ８１）。
図１０の画像処理システムでは、入力画像AのピクチャANを、注目ピクチャとして、図９で説明した場合と同様の処理が行われ、その結果、画像処理装置１０では、入力画像AのピクチャANに対して画像処理を施した出力画像A'のピクチャA'Nが得られる。なお、図１０の画像処理システムでは、図５の画像処理システムの場合の２倍の処理速度で、画像処理装置１０による画像処理を初めとする各処理が行われる。
画像処理装置１０で得られた出力画像A'のピクチャA'Nは、ピクチャレートの２倍の速度で、RAM２３に供給されて記憶される。
一方、RAM２３は、上述したように、入力画像AのピクチャANを、ピクチャレートの２倍の速度で読み出し、画像処理装置１０に供給した後、入力画像BのピクチャBNを、ピクチャレートの２倍の速度で読み出し、画像処理装置１０に供給する（ステップＳ８２）。
図１０の画像処理システムでは、入力画像BのピクチャBNを、注目ピクチャとして、図９で説明した場合と同様の処理が行われ、その結果、入力画像BのピクチャBNに対して画像処理を施した出力画像B'のピクチャB'Nが得られる。なお、図１０の画像処理システムでは、上述したように、図５の画像処理システムの場合の２倍の処理速度で、画像処理装置１０による画像処理を初めとする各処理が行われる。
画像処理装置１０で得られた出力画像B'のピクチャB'Nは、ピクチャレートの２倍の速度で、RAM２３に供給されて記憶される。
以上のようにして、入力画像AのピクチャANに対して画像処理を施した出力画像A'のピクチャA'Nと、入力画像BのピクチャBNに対して画像処理を施した出力画像B'のピクチャB'Nとが、RAM２３に記憶されると、RAM２３からは、出力画像A'のピクチャA'Nが、ピクチャレートで読み出されて出力されるのと同時に（ステップＳ８３）、出力画像B'のピクチャB'Nが、ピクチャレートで読み出されて出力される（ステップＳ８４）。
以上のように、外部のRAM２３から、画像処理装置１０に対して、入力画像を供給して画像処理を行う非同期システムである画像処理システムを高速の処理速度（図１０では、図５の場合の２倍の処理速度）で動作させることにより、１ピクチャの期間内に、複数種類としての、例えば、２種類の入力画像A及びBのそれぞれに対して、１つの画像処理装置１０で適切な画像処理を施し、その画像処理の結果として、ピクチャレートの出力画像A'及びB'を得ることができる。
したがって、例えば、入力画像A及びBそれぞれに対して、１つの画像処理装置１０によって適切な画像処理を施し、その結果得られる出力画像A'及びB'を対象として、多画面表示としての、例えば、２画面表示を行うことができる。
なお、RAM２３からの出力画像A'やB'の出力は、例えば、入力画像AやBの垂直同期信号や、RAM２３から出力された画像A'やB'が供給される装置の動作クロック等に同期して行うことができる。
次に、図１２は、本発明を適用した表示装置としてのTV（テレビジョン受像機）の一実施の形態の構成例を示すブロック図である。
チューナ部１１１は、複数としての、例えば、２つのチューナ１１１Ａ及び１１１Ｂを有し、そこには、例えば、地上ディジタル放送の放送信号が、図示せぬアンテナから供給される。
チューナ部１１１のチューナ１１１Ａは、そこに供給される放送信号から、所定の周波数帯域の信号となっている、例えば、トランスポートストリームを抽出し、デスクランブラ１１２に供給する。チューナ１１１Ｂは、そこに供給される放送信号から、例えば、他の周波数帯域の信号となっているトランスポートストリームを抽出し、デスクランブラ１１２に供給する。
デスクランブラ１１２は、チューナ部１１１からのトランスポートストリームにかかっているスクランブルを解き、デマルチプレクサ１１３に供給する。
デマルチプレクサ１１３は、デスクランブラ１１２からのトランスポートストリームから、所定の放送番組としての画像データや音声データが含まれるTS(Transport Stream)パケットを分離して出力する。
デマルチプレクサ１１３が出力する音声データのTSパケットは、図示せぬデコーダでデコードされる。そして、そのデコードの結果得られる音声データは、図示せぬスピーカに供給され、スピーカから、対応する音声が出力される。
また、デマルチプレクサ１１３が出力する画像データのTSパケットは、デコーダ１１４に供給される。デコーダ１１４は、デマルチプレクサ１１３からのTSパケットをデコードし、その結果得られるインターレース画像の画像データを、画像処理システム１１５に供給する。
画像処理システム１１５は、デコーダ１１４からのインターレース画像を対象として、画像処理を行う。
すなわち、画像処理システム１１５は、制御装置１２１と画像処理装置１２２とから構成される。制御装置１２１は、図１０の制御装置２０と同様に構成され、画像処理装置１２２は、図１０の画像処理装置１０と同様に構成される。
したがって、制御装置１２１は、画像処理装置１２２を制御し、また、デコーダ１１４からのインターレース画像を、画像処理装置１０による画像処理の対象である入力画像として、画像処理装置１０に供給する。さらに、制御装置１２１は、画像処理装置１０が出力する出力画像を、表示パネル１１６に供給する。
画像処理装置１２２は、制御装置１２１から供給されるインターレース画像である入力画像に対して、所定の画像処理としての、例えば、IP変換の処理を施し、その結果得られるプログレッシブ画像である出力画像を、制御装置１２１に供給する。
表示パネル１１６は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等で構成され、画像処理システム１１５からのプログレッシブ画像を表示する。
以上のように構成されるTVでは、ユーザにより２画面表示が指示されていない場合には、チューナ部１１１において、チューナ１１１Ａ又は１１１Ｂのうちのいずれか一方である、例えば、チューナ１１１Ａが放送信号から抽出したトランスポートストリームが、デスクランブラ１１２を介して、デマルチプレクサ１１３に供給される。
デマルチプレクサ１１３は、チューナ１１１Ａで得られたトランスポートストリームから、ある放送番組Aとしての画像Aが含まれるTSパケットを分離し、画像AのTSパケットを、デコーダ１１４に供給する。デコーダ１１４は、デマルチプレクサ１１３からのTSパケットをデコードし、その結果得られるインターレース画像Aを、画像処理システム１１５に供給する。
画像処理システム１１５では、デコーダ１１４からのインターレース画像Aを対象として、IP変換が行われ、その結果得られるプログレッシブ画像A'が、表示パネル１１６に供給されて表示される。
また、ユーザにより２画面表示が指示された場合には、チューナ部１１１において、チューナ１１１Ａが放送信号から抽出したトランスポートストリームと、チューナ１１１Ｂが放送信号から抽出したトランスポートストリームとが、デスクランブラ１１２を介して、デマルチプレクサ１１３に供給される。
デマルチプレクサ１１３は、チューナ１１１Ａで得られたトランスポートストリームから、ある放送番組Aとしての画像Aが含まれるTSパケットを分離し、画像AのTSパケットを、デコーダ１１４に供給する。さらに、デマルチプレクサ１１３は、チューナ１１１Ｂで得られたトランスポートストリームから、ある放送番組Bとしての画像Bが含まれるTSパケットを分離し、画像BのTSパケットを、デコーダ１１４に供給する。
デコーダ１１４は、デマルチプレクサ１１３からのTSパケットをデコードし、その結果得られるインターレース画像A及びBを、画像処理システム１１５に供給する。
画像処理システム１１５では、デコーダ１１４からのインターレース画像A及びBを対象として、図１０の画層処理システムと同様のIP変換が行われる。そして、画像処理システム１１５におけるIP変換の結果得られるプログレッシブ画像A'及びB'は、表示パネル１１６に供給され、これにより、表示パネル１１６では、プログレッシブ画像A'及びB'の両方を表示する２画面表示が行われる。
ここで、本明細書において、コンピュータ（CPU２２）に各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
また、プログラムは、１のコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
すなわち、例えば、本実施の形態では、画像処理装置１０に対して、２種類の入力画像である入力画像A及びBが供給されることとしたが、画像処理装置１０に対して、３種類以上の入力画像が供給される場合も、２種類の入力画像が供給される場合と同様に、内部変数の待避と書き戻しを行うことによって、３種類以上の入力画像それぞれに対して、適切な画像処理を施すことができる。
また、本実施の形態では、画像処理装置１０に対して、２種類の入力画像A及びBが、ピクチャ単位で交互に供給されることとしたが、すなわち、画像処理装置１０に供給されるピクチャが、１ピクチャごとに、他の種類のピクチャに切り換わることとしたが、画像処理装置１０に供給されるピクチャが切り換わるタイミングは、特に限定されるものではない。
さらに、本実施の形態では、ピクチャごとに更新される内部変数を利用した画像処理として、IP変換を行うようにしたが、ピクチャごとに更新される内部変数を利用した画像処理は、IP変換に限定されるものではない。
すなわち、ピクチャごとに更新される内部変数を利用した画像処理としては、例えば、連続する複数のピクチャの同一の位置の画素の輝度（又は色）の時間変化が急峻である場合に、その時間変化を緩やかにするコントラスト調整の処理を採用することができる。この場合、例えば、隣接するピクチャ間の輝度の差等が、内部変数となる。
内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、内部変数を更新しながら行う画像処理装置の構成例を示すブロック図である。 画像処理装置１０の動作を説明するタイミングチャートである。 画像処理装置１０の動作を説明するタイミングチャートである。 画像処理装置１０の動作を説明するタイミングチャートである。 本発明を適用した画像処理システムの一実施の形態の構成例を示すブロック図である。 制御装置２０の処理を説明するフローチャートである。 画像処理システムの動作を説明するタイミングチャートである。 画像処理装置１０の動作を説明するタイミングチャートである。 画像処理システムの動作を説明するタイミングチャートである。 本発明を適用した画像処理システムの他の一実施の形態の構成例を示すブロック図である。 画像処理システムの動作を説明するタイミングチャートである。 本発明を適用したTVの一実施の形態の構成例を示すブロック図である。
符号の説明
１０ 画像処理装置， １１ 内部レジスタ， ２０ 制御装置， ２１ EEPROM， ２２ CPU， ２３ RAM， １１１ チューナ部， １１１Ａ，１１１Ｂ チューナ， １１２ デスクランブラ， １１３ デマルチプレクサ， １１４ デコーダ， １１５ 画像処理システム， １１６ 表示パネル， １２１ 制御装置， １２２ 画像処理装置

Claims (7)

  1. 内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置を制御する制御装置において、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリに書き込む第１の読み書き制御手段と、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御手段と
    を備える制御装置。
  2. 前記画像処理装置に、複数種類の画像が選択的に供給される場合において、
    前記複数種類の画像のうちの１の画像のピクチャの次に、前記複数種類の画像のうちの他の画像のピクチャが、前記画像処理装置に供給されるとき、
    前記第１の読み書き制御手段は、前記画像処理装置が前記１の画像のピクチャの画像処理時に更新した前記１の画像用の内部変数を、前記画像処理装置から読み出して、前記外部のメモリに書き込み、
    その後、前記第２の読み書き制御手段は、前記外部のメモリから、前記他の画像用の内部変数を読み出して、前記画像処理装置に書き込む
    請求項１に記載の制御装置。
  3. 前記画像処理装置は、
    前記画像処理装置に供給される注目ピクチャから検出された動きベクトルの信頼性を表す第１の信頼度を、前記注目ピクチャから求め、
    前記注目ピクチャから検出された動きベクトルの信頼性を表す第２の信頼度を、前記注目ピクチャから求められた第１の信頼度と、前記内部変数とから求め、
    前記第２の信頼度が、動きベクトルの信頼性がないことを表している場合、前記注目ピクチャの画素の補間を、注目ピクチャの画素のみを用いて行い、前記第２の信頼度が、動きベクトルの信頼性があることを表している場合、前記注目ピクチャの画素の補間を、他のピクチャの画素を用いて行い、
    前記内部変数を、前記注目ピクチャから求められた第１の信頼度を用いて、前記注目ピクチャを含む連続する所定数のピクチャからそれぞれ求められた第１の信頼度を表す値に更新する
    ことにより、画素を補間する画像処理を行う
    請求項１に記載の制御装置。
  4. 前記画像処理装置に、複数種類の画像が選択的に供給される場合において、
    前記画像処理装置は、前記複数種類の画像それぞれについて、画素を補間する画像処理を、ピクチャのレートの、前記複数種類の画像の数倍の処理速度で行い、
    前記複数種類の画像のうちの１の画像のピクチャの次に、前記複数種類の画像のうちの他の画像のピクチャが、前記画像処理装置に供給されるとき、
    前記第１の読み書き制御手段は、前記画像処理装置が前記１の画像のピクチャの画像処理時に更新した前記１の画像用の内部変数を、前記画像処理装置から読み出して、前記外部のメモリに書き込み、
    その後、前記第２の読み書き制御手段は、前記外部のメモリから、前記他の画像用の内部変数を読み出して、前記画像処理装置に書き込む
    請求項３に記載の制御装置。
  5. 内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置を制御する制御方法において、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリに書き込む第１の読み書き制御ステップと、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御ステップと
    を含む制御方法。
  6. 内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置を制御する制御装置として、コンピュータを機能させるプログラムにおいて、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリに書き込む第１の読み書き制御手段と、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御手段と
    して、コンピュータを機能させるプログラム。
  7. 放送番組としての画像を表示する表示装置において、
    前記放送番組を受信する受信手段と、
    内部変数を利用した画像処理を、その画像処理の対象となるピクチャごとに、前記内部変数を更新しながら行う画像処理装置と、
    前記画像処理装置を制御する制御装置と、
    前記画像処理装置において画像処理が施された前記放送番組としての画像のピクチャを表示する表示手段と
    を備え、
    前記制御装置は、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記画像処理装置から前記内部変数を読み出し、外部のメモリに書き込む第１の読み書き制御手段と、
    前記画像処理装置にピクチャが供給されるタイミングに同期したタイミングで、前記外部のメモリから前記内部変数を読み出し、前記画像処理装置に書き込む第２の読み書き制御手段と
    を有する
    表示装置。
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* Cited by examiner, † Cited by third party
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JP2014099702A (ja) * 2012-11-13 2014-05-29 Canon Inc 基準信号生成装置及び基準信号生成方法

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