JP2009016586A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ＦＥＴチェックトランジスタを用いて電気的特性を測定される半導体装置を小型化する。
【解決手段】半導体装置１００は、その製造過程において、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、およびドレイン用パッド部１４０ｄを覆うパッシベーション膜１１５を形成する前に、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、およびドレイン用パッド部１４０ｄを用いて電気的特性の測定がなされるように構成されたことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

半導体装置の小型化・高機能化にともない、半導体装置の信頼性を確保する特性測定が行われている。特性測定のため、半導体装置内に形成されたチェックトランジスタは、ゲート電極および拡散層領域と接続するコンタクトと、コンタクトから配線を通じて、最上層に配置されたゲート電極パッド、ドレイン電極パッド、およびソース電極パッドとをそれぞれ接続させた構造を有している。

図５、６を参照しつつ、チェックトランジスタの各電極パッドの配置について説明する。図５に示した各電極パッドは、図６に示した半導体装置３００が備えるチェックトランジスタの各電極パッド３５０ｄ、３５０ｓ、３５０ｇにそれぞれ対応している。
図５において、一つのチェックトランジスタ３１０の最上層には、ドレイン電極パッド３５０ｄ、ゲート電極パッド３５０ｇ、およびソース電極パッド３５０ｓが、２０μｍ間隔に並べて配置されている。各電極パッドの大きさはそれぞれ、５０μｍ×４０μｍである。また、一つのチェックトランジスタ３１０の大きさは、２００μｍ×８７μｍで、上下に配置された各チェックトランジスタ同士は、１０μｍずつ離して配置されている。
このように電極パッドは、広い面積を必要とするため、半導体装置の内部に配置することが困難であった。

特許文献１には、多層配線構造の半導体装置の内部に探針用配線端子を配置することによりチップサイズを増大させることなく、回路特性を測定することが記載されている。
特開平１０−２４２２２６号公報

しかしながら、特許文献１に記載された半導体装置では、最上層に電極パッドを設けているため、一定のパッド用の面積を確保しなければならず、パッドの小面積化、および半導体装置のさらなる小型化が困難であった。また、特性測定をする際には、最上層に設けられた電極パッドに電子ビームを照射してその一部を除去し、電極パッドの直下に形成された探針用配線端子を露出させる工程を必要とする。

本発明による半導体装置は、半導体基板と、半導体基板上に形成され、ゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴと、ＦＥＴ上に形成された多層配線構造と、多層配線構造上に形成された保護膜と、を有し、多層配線構造は、ゲート電極の上方に形成されたゲート用パッド部と、ソース拡散層の上方に形成されたソース用パッド部と、ドレイン拡散層の上方に形成されたドレイン用パッド部と、ゲート電極とゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、ソース拡散層とソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、ドレイン拡散層とドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有し、半導体装置の製造過程において、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を覆う保護膜を形成する前に、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定がなされるように構成されたことを特徴とする。

この半導体装置においては、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を覆う保護膜を形成する前に、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定がなされるように構成されている。
かかる構成の半導体装置によれば、半導体装置の内部に形成されたゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定をすることができるため、電極パッドを必要としない。また、保護膜に開口部が形成されない。そのため、半導体装置の小型化を可能とする。

また、本発明による半導体装置の製造方法は、半導体基板上にゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴを形成する工程と、ＦＥＴ上に、ゲート電極の上方に形成されたゲート用パッド部と、ソース拡散層の上方に形成されたソース用パッド部と、ドレイン拡散層の上方に形成されたドレイン用パッド部と、ゲート電極とゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、ソース拡散層とソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、ドレイン拡散層とドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有する多層配線を形成する工程と、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定をする工程と、を含むことを特徴とする。

この製造方法においては、ゲート用パッド部、ソース／ドレイン用パッド部を用いて電気的特性の測定をすることができるため、半導体装置の製造過程で電気的特性の測定をすることが可能となる。そのため、電極パッドを設けたり除去したりする工程が不要となり、小型化に適した構造の半導体装置を得ることができる。また、電気的特性の測定のために保護膜に開口部を形成する工程が省略できる。

本発明によれば、ＦＥＴチェックトランジスタを内部に有し、小型化に適した構造の半導体装置およびその製造方法が実現される。

以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１００は、半導体基板１１０と、半導体基板１１０上に形成されたＭＯＳチェックトランジスタ、ＭＯＳチェックトランジスタ上に形成された多層配線構造を有している。本実施形態において半導体基板１１０は、Ｐ型シリコン基板である。

より詳細には、ＭＯＳチェックトランジスタは、半導体基板１１０上に形成されたＰウェル領域１１１と、前記Ｐウェル領域１１１上に形成されたゲート電極１２０と、ゲート電極１２０の両脇に形成されたソース拡散層１２１およびドレイン拡散層１２２とを有している。
半導体基板１１０の表層には、ＭＯＳチェックトランジスタを他の素子と分離する素子分離領域１２３も形成されている。素子分離領域１２３は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。本実施形態において素子分離領域１２３は、ソース拡散層１２１およびドレイン拡散層１２２のそれぞれのゲート電極１２０とは反対側に形成されている。

多層配線構造は、ゲート電極１２０の上方に形成されたゲート用パッド部１４０ｇと、ソース拡散層１２１およびドレイン拡散層１２２の上方にそれぞれ形成されたソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄと、導電体１４５を含んでなる。

ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄは、導電体１４５上に形成され、導電体１４５と電気的に接続している。また、外部回路と接続されるための電極は有さない。ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄの面積は、下層に形成されたコンタクトパッド１４０の面積よりも小さい。また、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄは、それぞれ、ゲート電極１２０、ソース拡散層１２１およびドレイン拡散層１２２の電気的特性測定用パッドとして機能する。電気的特性の測定される際に、端子を設けてもよい。こうすることにより、電極パッドを設けることなく電気的特性測定がなされた半導体装置の小型化が可能となる。

導電体１４５は、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。
第１の導電体１４５は、ゲート電極１２０とゲート用パッド部１４０ｇとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。第２の導電体１４５は、ソース拡散層１２１とソース用パッド部１４０ｓとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。第３の導電体１４５は、ドレイン拡散層１２２とドレイン用パッド部１４０ｄとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。各導電体１４５はコンタクト１３０ａを介して、ゲート電極１２０、ソース拡散層１２１およびドレイン拡散層１２２とそれぞれ接続している。

半導体基板１１０上に、絶縁膜１１２、絶縁膜１１３、および絶縁膜１１４が順に積層されている。絶縁膜１１２，１１３，および１１４は、例えばＳｉＯ_２膜である。これらの絶縁膜１１２，１１３，および１１４の全てが同一の材料によって形成されている必要はない。

絶縁膜１１４上には、パッシベーション膜１１５が形成されている。パッシベーション膜１１５は、半導体装置１００の保護膜として機能する。パッシベーション膜１１５の材料としては特に限定されないが、例えばポリイミドなどを用いることができる。

図１を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１００の製造方法の一例を説明する。
まず、ゲート電極１２０と、ゲート電極１２０の両脇に形成されたソース拡散層１２１およびドレイン拡散層１２２等を有するＭＯＳトランジスタが形成された半導体基板を準備する。続けて、その上にゲート電極１２０の上方に形成されたゲート用パッド部１４０ｇと、ソース拡散層１２１の上方に形成されたソース用パッド部１４０ｓと、ドレイン拡散層１２２の上方に形成されたドレイン用パッド部１４０ｄと、ゲート電極１２０とゲート用パッド部１４０ｇとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる第１の導電体１４５と、ソース拡散層１２１とソース用パッド部１４０ｓとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる第２の導電体１４５と、ドレイン拡散層１２２とドレイン用パッド部１４０ｄとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる第３の導電体１４５と、を有する多層配線を形成する。
次に、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄを覆う絶縁膜１１４を形成し、さらにパッシベーション膜１１５を形成して、図１に示す半導体装置１００が得られる。

ここで、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄを用いた電気的特性の測定方法について説明する。
まず、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄを覆う絶縁膜１１４に対し、絶縁膜１１４を貫通し導電体１４５に達する開口部を形成する。開口部の形成は、集束イオンビームを絶縁膜１１４にあて、絶縁膜１１４の一部を除去して行われる。これにより、開口部の底部にゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄが露出する。続いて、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄに探針をあて、それぞれの電気的特性を測定することができる。

本実施形態の効果を説明する。
半導体装置１００においては、最上層のソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄはそれぞれ、ソース拡散層１２１、ゲート電極１２０、およびドレイン拡散層１２２と接続されている。かかる構造の半導体装置１００によれば、電気的特性測定用パッドを配置することなく、ＭＯＳチェックトランジスタを内部に有する半導体装置の電気的特性の測定を行うことができる。これにより、半導体装置のさらなる小面積化が可能となる。
図４は、電極パッドを有しない半導体装置１００の平面図である。図４に示すように、電極パッドを有しないためＭＯＳチェックトランジスタの面積が縮小し、半導体装置の小型化が可能となる。

本実施形態においては、上述のとおり、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを覆うパッシベーション膜１１５を形成する前に、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを用いて電気的特性の測定がなされるように構成されている。したがって、電極パッドを必要としない。また、パッシベーション膜１１５に開口部が形成されない。そのため、半導体装置１００のさらなる小型化を可能とする。

また、本実施形態の半導体装置１００の製造方法においては、上述のようにパッシベーション膜１１５を形成する前に、電気的特性の測定をすることができるため、半導体装置１００の製造過程で電気的特性の測定をすることが可能となる。そのため、電極パッドを設けたり除去したりする工程が不要となり、小型化に適した構造の半導体装置１００を得ることができる。また、電気的特性の測定のためにパッシベーション膜１１５に開口部を形成する工程が省略できる。

ところで、特許文献１には、電極パッドの下層部に探針用配線端子を設け、探針用配線端子の直上に窓部を形成して、窓部から電子ビームを照射して電気的特性の測定を行うことが述べられている。
しかしながら、特許文献１に記載のような場合、電気的特性の測定のために電極パッドを除去する必要がある、電子ビームを照射するためその周辺の電極パッドに悪影響を及ぼす可能性がある、または、探針用配線端子が下層部にあるため確実な特性測定が困難になる等の問題がある。これに対して、本実施形態においては、パッシベーション膜１１５を形成する前に、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを使用して電気的特性測定をおこなうため、電極パッドを不要とし、かつ電気的特性測定工程が短縮できる。

（第２実施形態）
図２は、本発明による半導体装置の第２実施形態を示す断面図である。本実施の形態において、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上にさらにタングステン膜１５０が形成された点で、第１実施形態と異なる。

半導体装置２００は、図１を参照して説明した第１実施形態における半導体装置１００とほぼ同様の構成を有するが、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上にタングステン膜１５０をさらに含む。

本実施の形態における半導体装置２００は、第１実施形態で説明したのと同様にして、導電体１４５上にソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄが形成される。
続いて、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上に、タングステン膜１５０をそれぞれ形成する。
図３に示すように、パッド部に対し、ガス銃１９０からタングステンの原料ガスを吹きつけながら、イオン銃１８０を用いてイオンビームを上方から照射する。イオンビームが照射されている部分のみにタングステン膜１５０が堆積するため、イオンビームを走査することにより、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上にそれぞれタングステン膜１５０が形成される（図２）。
ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを用いた電気的特性の測定はタングステン膜１５０を通じて行われる。すなわち、タングステン膜１５０にそれぞれ探針をあて、電気的特性の測定を行うことができる。
このようにして、図２に示す半導体装置２００が得られる。
本実施形態においても、第１実施形態と同様の効果が得られる。

本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄの面積はいずれも、コンタクトパッドと同一または小さい面積であればよい。また、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄの形状は特に限定されないが、例えば、平面視において矩形でもよい。これにより、さらなる小面積化が可能となる。

また、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄの形成位置は、いずれも、スクライブ領域に形成されているとすることができる。ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを備えたチェックトランジスタが、スクライブ線上に配置された場合、ダイシング後は半導体装置とチェックトランジスタとは切り離されてしまうので、その後の電気的特性測定は不可能となる。また、製品化市場に出回った後に不良半導体装置として回収された場合、その不良解析をすることが難しい。しかし、スクライブ領域にソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを配置していることにより、このような問題を防ぐことができる。

また、本実施形態においては、パッシベーション膜１５０を形成する前に電気的特性測定をおこなったが、パッシベーション膜１５０を形成したあとでも、パッシベーション膜１５０を剥がし、上述と同様にして電気的特性測定をおこなうことができる。この場合でも、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを用いて電気的特性測定後に、パッシベーション膜１５０を形成することができる。パッシベーション膜１５０は、たとえば発煙硝酸を用いて剥がすことができる。

さらに、第１の導電体１４５は、ゲート電極１２０とゲート用パッド部１４０ｇのみとを接続し、第２の導電体１４５は、ソース拡散層１２１とソース用パッド部１４０ｓのみと接続し、第３の導電体１４５は、ドレイン拡散層１２２とドレイン用パッド部１４０ｄのみと接続する構成としてもよい。これにより、他の配線の影響を受けることなくそれぞれの電気的特性の測定がより正確にできる。

なお、本実施形態においては半導体基板１１０上にコンタクトパッド１４０が２層積層された例を示したが、何層積層されてもよい。また、本実施形態においてはＭＯＳトランジスタを備えた半導体装置について説明したが、これに限られない。さらに、本実施形態においては金属膜として、タングステン膜１５０が形成された例を示したが、導通性のある材料であれば他の金属でもよく、これに限られない。また、半導体装置を構成する材料は適宜選択して用いることができる。例えば、ビア層の材料としては銅、配線材としてはアルミニウム、銅、タングステンなどが挙げられる。

本発明による半導体装置の第１実施形態を示す断面図である。 本発明による半導体装置の第２実施形態を示す断面図である。 図２に示す半導体装置の製造方法の一例を示す断面図である。 本発明による半導体装置の第１実施形態を示す平面図である。 従来の半導体装置の平面図である。 従来の半導体装置の平面図である。

符号の説明

１００ 半導体装置
１１０ 半導体基板
１１１ Ｐウェル領域
１１２ 絶縁膜
１１３ 絶縁膜
１１４ 絶縁膜
１１５ パッシベーション膜
１２０ ゲート電極
１２１ ソース拡散層
１２２ ドレイン拡散層
１２３ 素子分離領域
１３０ ビア
１３０ａ コンタクト
１４０ コンタクトパッド
１４０ｇ ゲート用パッド部
１４０ｓ ソース用パッド部
１４０ｄ ドレイン用パッド部
１４５ 導電体
１５０ タングステン膜
１８０ イオン銃
１９０ ガス銃
２００ 半導体装置

Claims (9)

1. 半導体基板と、
   前記半導体基板上に形成され、ゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴと、
   前記ＦＥＴ上に形成された多層配線構造と、
   前記多層配線構造上に形成された保護膜と、を有し、
   前記多層配線構造は、
   前記ゲート電極の上方に形成されたゲート用パッド部と、
   前記ソース拡散層の上方に形成されたソース用パッド部と、
   前記ドレイン拡散層の上方に形成されたドレイン用パッド部と、
   前記ゲート電極と前記ゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、
   前記ソース拡散層と前記ソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、
   前記ドレイン拡散層と前記ドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有し、
   前記半導体装置の製造過程において、前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を覆う前記保護膜を形成する前に、前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を用いて電気的特性の測定がなされるように構成されたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の上に、それぞれ金属膜を有することを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の面積はいずれも、前記コンタクトパッドと同一または小さい面積であることを特徴とする半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部はいずれも、スクライブ領域に形成されていることを特徴とする半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、
   前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の形状は平面視において矩形であることを特徴とする半導体装置。
6. 請求項１乃至５いずれかに記載の半導体装置において、
   前記第１の導電体は、前記ゲート電極と前記ゲート用パッド部のみとを接続し、
   前記第２の導電体は、前記ソース拡散層と前記ソース用パッド部のみとを接続し、
   前記第３の導電体は、前記ドレイン拡散層と前記ドレイン用パッド部のみとを接続することを特徴とする半導体装置。
7. 半導体基板上にゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴを形成する工程と、
   前記ＦＥＴ上に、
   前記ゲート電極の上方に形成されたゲート用パッド部と、
   前記ソース拡散層の上方に形成されたソース用パッド部と、
   前記ドレイン拡散層の上方に形成されたドレイン用パッド部と、
   前記ゲート電極と前記ゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、
   前記ソース拡散層と前記ソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、
   前記ドレイン拡散層と前記ドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有する多層配線を形成する工程と、
   前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を用いて電気的特性の測定をする工程と、
   を含むことを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記電気的特性の測定をする工程の後に、さらに
   前記前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を覆う保護膜を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
9. 請求項７または８に記載の半導体装置の製造方法であって、
   前記多層配線を形成する工程の後に、さらに
   前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の上に、金属膜をそれぞれ形成する工程と、を含み、
   前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を用いて電気的特性の測定をする工程は、前記金属膜を通じて行われることを特徴とする半導体装置の製造方法。

Images