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JP6170812B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法に関する。
電力用半導体装置を構成する半導体素子として絶縁ゲート型半導体装置が用いられる。電力用半導体装置には、省電力化に向けてオン抵抗の低減が求められている。電力用半導体装置のオン抵抗を低減するためには、半導体素子のユニットセルの間隔を狭めてチャネル幅の密度を増大することが有効である。
ここで、絶縁ゲート型半導体装置のユニットセルの構造には、プレーナゲート型及びトレンチゲート型がある。トレンチゲート型半導体装置の方がプレーナゲート型半導体装置に比べて、高密度に形成されることが可能である。このため、絶縁ゲート型半導体装置のオン抵抗低減のためにトレンチゲート型半導体装置が用いられることが多い。
微細化が進むと、例えば、ｎチャネルトランジスタの場合は、ｎ＋形ソース層のマスク合わせが困難となる。このため、ｎ＋形ソース層のマスクあわせが不要となるトレンチコンタクト構造が用いられる。トレンチコンタクト構造では、ｎ＋形ソース層の表面からｐ形ベース層に達するトレンチ内に、ソース電極が埋め込まれる。これにより、ｎ＋形ソース層のパターン形成がなくても、ソース電極は、ｎ＋形ソース層とｐ形ベース層とに電気的に接続されることができる。
また、一般に、ｐ形ベース層における正孔の排出抵抗を低減するために、コンタクトトレンチの底に接するようにｐ形ベース層中にｐ＋形コンタクト層が設けられる。しかしながら、コンタクトトレンチの形成の際には、マスクあわせが必要である。マスク合わせのばらつきにより、ゲートトレンチとｐ＋形コンタクト層との離間距離にバラツキが生じる。一般に、ｐ＋形コンタクト層がゲートトレンチに近づくほど、チャネル層が形成されるためのゲート電圧の閾値が上昇する。この結果、トレンチゲート型トランジスタのオン抵抗が増大する。このため、マスクあわせのバラツキにより、トレンチゲート型半導体装置のオン抵抗が増大してしまう。
特開２００２−２４６５９６号公報
マスクあわせのバラツキによるオン抵抗への影響が少ないトレンチゲート形半導体装置の製造方法を提供する。
本発明の実施形態に係る半導体装置の製造方法では、以下の工程が実施される。第１導電形の第１の半導体層の表面から前記第１の半導体層中に延伸するゲートトレンチが形成される。ゲートトレンチの側壁にゲート絶縁膜が形成される。ゲートポリシリコンが、第１の半導体層上及びゲートトレンチ内にゲート絶縁膜を介して形成される。ゲートポリシリコンが、第１の半導体層の表面からゲートトレンチ内に凹むまでエッチングされる。層間絶縁膜が、ゲートトレンチ内のゲートポリシリコン上及び第１の半導体層上に形成される。層間絶縁膜が、第１の半導体層の表面が露出するまでエッチングされる。第１の半導体層の表面をエッチングすることにより、層間絶縁膜が第１の半導体層の表面から突出する。第２導電形の第２の半導体層が、第１の半導体層の表面から第１の半導体層中に形成される。第１の半導体層の第１導電形不純物濃度より高い第１導電形不純物濃度を有する第１導電形の第３の半導体層が、第２の半導体層の表面から第２の半導体層中に形成される。層間絶縁膜から延伸して第３の半導体層の表面上を覆う絶縁膜の表面を、第３の半導体層の表面が露出するまでＲＩＥを用いてエッチングすることにより、絶縁膜から構成されるサイドウォールが層間絶縁膜の両脇に形成される。第２の半導体層に電気的に接続され、第２の半導体層の第２導電形不純物濃度より高い第２導電形不純物濃度を有する第２導電形の第４の半導体層が形成される。第３の半導体層及び第４の半導体層に電気的に接続された第１の電極が形成される。第１の半導体層の表面とは反対側の裏面に電気的に接続された第２の電極が形成される。
第１の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図。 第１の実施形態に係る半導体装置の製造方法による製造工程のフローチャート。 （ａ）〜（ｆ）第１の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 （ａ）〜（ｆ）第１の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 （ａ）〜（ｆ）第２の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 第３の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図。 （ａ）〜（ｄ）第３の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 第４の実施形態に係る半導体装置の製造方法による製造工程のフローチャート。 第４の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図。 第４の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 第５の実施形態に係るトレンチゲート半導体装置の製造方法により製造される半導体装置の断面図。 第５の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 第６の実施形態に係る半導体装置の製造方法による製造工程のフローチャート。 第６の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図。 第６の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 第６の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 第７の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図。 第７の実施形態に係る半導体装置の製造方法による製造工程のフローチャート。 第７の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程のフローチャート。 （ａ）〜（ｆ）第７の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 （ａ）〜（ｆ）第７の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。 （ａ）〜（ｃ）第７の実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図。
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｐ形で、第２導電形をｎ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＧａＮ、ＡｌＧａＮ）などの化合物半導体にも適用可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐの順にｐ形不純物濃度が低いものとする。本発明の各実施形態に係る半導体装置で製造される半導体装置は、例として、ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）であるが、これに限定されない。ＭＯＳＦＥＴ以外にも、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのトレンチゲート構造を有する半導体装置であれば、本発明の各実施形態に係る半導体装置の製造方法により製造することができる。
（第１の実施形態）
図１〜図４を用いて、本発明の第１の実施形態に係る半導体装置の製造方法を説明する。図１は本実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図２は、本実施形態に係る半導体装置の製造方法による製造工程のフローチャートである。図３（ａ）〜（ｆ）及び図４（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法による製造工程の一部の工程における半導体装置の断面図である。
図１は、半導体装置のユニットセルの断面構造である。図１に示したように、本実施形態に係る半導体装置の製造方法により製造される半導体装置は、ｎ＋形半導体基板１、ｎ−形エピタキシャル層２（第１導電形の第１の半導体層）、ｐ形ベース層７（第２導電形の第２の半導体層）、ｎ＋形ソース層８（第１導電形の第３の半導体層）、ゲート絶縁膜４、ゲート電極５（ゲートポリシリコン）、層間絶縁膜６、サイドウォール９、ｐ＋形コンタクト層１１（第２導電形の第４の半導体層）、ソース電極１２（第１の電極）、及びドレイン電極１３（第２の電極）を備える。半導体は、例えば、シリコンである。
ｎ−形エピタキシャル層２は、シリコンのエピタキシャル成長により、ｎ＋形半導体基板１の上に設けられる。ゲート電極５は、ｎ−形エピタキシャル層２の表面からｎ−形エピタキシャル層２中に達するゲートトレンチ３の中に、ゲート絶縁膜４を介して設けられる。ゲート絶縁膜４は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンも可能である。ゲート絶縁膜４は、ゲートトレンチ３の内面（側壁及び底面）上を覆うように設けられる。ゲート電極５は、ポリシリコンにより構成される。ゲート電極５用に形成されたポリシリコンを以下ゲートポリシリコンと称す。
ｐ形ベース層７は、ゲートトレンチ３内に設けられたゲート絶縁膜３に隣接するように、ｎ−形エピタキシャル層２の表面からｎ−形エピタキシャル層２中に設けられる。ｎ＋形ソース層８は、ゲートトレンチ３内に設けられたゲート絶縁膜３に隣接するように、ｐ形ベース層７の表面からｐ形ベース層７中に設けられる。
層間絶縁膜６が、ゲート電極５上に設けられ、ｎ＋形ソース層８から突出する。サイドウォール９は、層間絶縁膜６の両脇のｎ＋形ソース層８上に設けられる。層間絶縁膜６及びサイドウォール９は、絶縁膜であればよく、両者同じ絶縁体であっても、異なる絶縁体であってもよい。絶縁膜は、例えば、酸化シリコンであるが、酸窒化シリコンまたは窒化シリコンでも可能である。
コンタクトトレンチ１０が、ｎ＋形ソース層８の表面からｐ形ベース層７中に設けられる。コンタクトトレンチ１０の側壁は、サイドウォール９の側面から連続する。ｐ＋形コンタクト層１１は、コンタクトトレンチ１０の底に隣接してｐ形ベース層７中に設けられる。
ソース電極１２は、コンタクトトレンチ１０を埋め込むように層間絶縁膜６及びサイドウォール９上に設けられる。ソース電極１２は、コンタクトトレンチ１０の底でｐ＋形コンタクト層１１に電気的に接続される。コンタクトトレンチ１０の側壁でｎ＋形ソース層８と電気的に接続される。ドレイン電極１３は、ｎ＋形半導体基板１のｎ−形エピタキシャル層２とは反対側の表面に設けられ、ｎ＋形半導体基板１に電気的に接続される。ソース電極１２及びドレイン電極１３は、金属であればよく、例えば、アルミニウムまたは銅である。なお、ソース電極に関しては、コンタクトトレンチ内のソース電極の埋め込みを良好にするために、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）／Ｗ（タングステン）／Ａｌ（アルミニウム）の積層構造を用いることもできる。
次に、本実施形態に係る半導体装置の製造方法について図２〜図４を用いて説明する。本実施形態に係る半導体装置の製造方法は、図２に示したように、ｎ＋形半導体基板上にｎ−形エピタキシャル層を形成する工程（Ｓ１００）、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）、ｎ−形エピタキシャル層上にゲートポリシリコンを形成する工程（Ｓ４００）、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）、ｐ形ベース層を形成する工程（Ｓ８００）、ｎ＋形ソース層を形成する工程（Ｓ９００）、層間絶縁膜の両脇にサイドウォールを形成する工程（Ｓ１０００）、コンタクトトレンチを形成する工程（Ｓ１１００）、ｐ＋形コンタクト層を形成する工程（Ｓ１２００）、及び電極を形成する工程（Ｓ１３００）を備える。
以下、図３及び図４を用いて各工程を説明する。図３（ａ）に示したように、ｎ−形エピタキシャル層２が、例えばＣＶＤ（Chemical Vapor Deposition）法を用いたシリコンのエピタキシャル成長によりｎ＋形半導体基板１上に形成される（Ｓ１００）。その後、ゲートトレンチ３が、例えばＲＩＥ（Reactive Ion Etching）により、ｎ−形エピタキシャル層２の表面からｎ−形エピタキシャル層２中に延伸するように形成される（Ｓ２００）。
次に、図３（ｂ）に示したように、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）が実施される。ゲート絶縁膜３が、ｎ−形エピタキシャル層２に設けられたゲートトレンチ３の内面（側壁及び底面）上及びｎ−形エピタキシャル層２の表面上を覆うように形成される。ゲート絶縁膜３は、例えば、熱酸化により形成された酸化シリコンである。しかしながら、これに限定されない。ゲート絶縁膜３は、ＣＶＤ法などにより形成された酸化シリコン、窒化シリコン、または酸窒化シリコンのいずれかでも可能である。
次に、図３（ｃ）に示したように、ｎ−形エピタキシャル層２上にゲートポリシリコンを形成する工程（Ｓ４００）が実施される。ゲートポリシリコン５が、例えば、ＣＶＤ法により、ゲート絶縁膜３を介して、ゲートトレンチ３内を埋め込むようにｎ−形エピタキシャル層２上に形成される。ゲートポリシリコン５は、導電性を有するｎ形またはｐ形ポリシリコンである。
次に、図３（ｄ）に示したように、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）が実施される。ｎ−形エピタキシャル層２上に形成されたゲートポリシリコン５の表面をＲＩＥによりエッチングし、ｎ−形エピタキシャル層２の表面上のゲートポリシリコンが除去され、ゲートポリシリコン５がゲートトレンチ３内に凹むようにする。すなわち、ゲートポリシリコン５は、ゲートトレンチ３内で、ｎ−形エピタキシャル層２の表面よりもｎ＋形半導体基板１側に残るようにエッチングされる。このようにして、ゲート電極５がゲートポリシリコンにより構成される。
次に、図３（ｅ）及び（ｆ）に示したように、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）が実施される。層間絶縁膜６が、例えば、ＣＶＤ法によりゲートトレンチ３を埋め込むようにｎ−形エピタキシャル層２上に形成される。層間絶縁膜６は、例えば、酸化シリコンである。酸化シリコンに替えて、窒化シリコンまたは酸窒化シリコンを用いることも可能である。ｎ−形エピタキシャル層２の表面が露出するまで、層間絶縁膜６の表面がＲＩＥによりエッチングされる。この結果、層間絶縁膜６が、ゲートトレンチ３内のゲート電極５上の凹みに埋め込まれる。ゲートトレンチ３の開口部の凹みが、層間絶縁膜６により平坦化される。
次に、図４（ａ）に示したように、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）が実施される。ｎ−形エピタキシャル層２の表面をＲＩＥによりエッチングし、ｎ−形エピタキシャル層２の表面を、例えば、ゲート電極５の上端の位置まで後退させる。このとき、ＲＩＥのエッチング条件を調節することにより、ｎ−形エピタキシャル層２が層間絶縁膜５に隣接する部分でエッチングされずに残るようにすることができる。その結果、層間絶縁膜５の両脇に、テーパー形状を有するｎ−形エピタキシャル層２の残存部２ａが形成される。このエッチングは、ＣＤＥ（Chemical Dry Etching）によっても実施可能である。
次に、図４（ｂ）に示したように、ｐ形ベース層を形成する工程（Ｓ８００）が実施される。ｐ形不純物が、イオン注入法によりｎ−形エピタキシャル層２の表面及び残存部２ａの表面からｎ−形エピタキシャル層２中に注入される。その後、熱処理によりｐ形不純物をｎ−形エピタキシャル層２中で拡散及び活性化させる。この結果、ｐ形ベース層７が、ゲートトレンチ３内に形成されたゲート絶縁膜と隣接しながら、ｎ−形エピタキシャル層２の表面からｎ−形エピタキシャル層２中に形成される。ｐ形ベース層７の底が、ゲート電極５のｎ＋形半導体基板１側の下端よりもｎ＋形半導体基板１側に達しないように、ｐ形不純物の拡散を制御する。ｎ−形エピタキシャル層の残存部２ａも同様に、ｐ形ベース層７ａ（以下、残存部のｐ形ベース層と称す）となる。
次に、図４（ｃ）に示したように、ｎ＋形ソース層を形成する工程（Ｓ９００）が実施される。ｎ形不純物が、イオン注入法によりｐ形ベース層７の表面及び残存部のｐ形ベース層７ａの表面からｐ形ベース層中に注入される。その後、熱処理により、ｎ形不純物をｐ形ベース層７中で拡散及び活性化させる。この結果、ｎ＋形ソース層８が、ｐ形ベース層７の表面からｐ形ベース層７中に、ゲートトレンチ３内に形成されたゲート絶縁膜４と隣接しながら形成される。残存部のｐ形ベース層７ａも同様に、ｎ＋形ソース層８ａ（以下、残存部のｎ＋形ソース層）となる。
次に、図４（ｄ）及び（ｅ）に示したように、層間絶縁膜６の両脇にサイドウォールを形成する工程（Ｓ１０００）が実施される。ｎ＋形ソース層８の表面及び残存部のｎ＋形ソース層８ａを熱酸化することにより、層間絶縁膜６から延伸しｎ＋形ソース層８の表面を覆う酸化シリコンからなる絶縁膜９が形成される。残存部のｎ＋形ソース層８ａから形成された絶縁膜９の部分は、ｎ＋形ソース層８の表面に形成された絶縁膜９の部分に比べて、ｎ＋形ソース層８の表面に垂直な方向において厚くなっている。この後、絶縁膜９の表面からＲＩＥにより絶縁膜９をｎ＋形ソース層８の表面が露出するまでエッチングすることにより、残存部のｎ＋形ソース層８ａから形成された絶縁膜９の部分がサイドウォール９として残る。この結果、サイドウォール９が層間絶縁膜６の両脇に形成される。
次に、コンタクトトレンチを形成する工程（Ｓ１１００）が実施される。このサイドウォール９をマスクにして、露出したｎ＋形ソース層８の表面がＲＩＥによりエッチングされて、コンタクトトレンチ１０が形成される。コンタクトトレンチ１０の底がｐ形ベース層７中に達したところで、ＲＩＥによるエッチングが停止される。この結果、コンタクトレンチ１０の側壁がサイドウォール９の側面に沿って形成される。コンタクトトレンチ９の側壁は、ｎ＋形ソース層８により構成され、底面はｐ形ベース層７で構成される。
次に、図４（ｆ）に示したように、ｐ＋形コンタクト層を形成する工程（Ｓ１２００）が実施される。サイドウォール９をマスクに用いて、コンタクトレンチ９の底面に露出したｐ形半導体層に、ｐ形不純物がイオン注入される。その後、熱処理により、ｐ形不純物がｐ形ベース層７中で拡散及び活性化されることにより、コンタクトトレンチ９の底に隣接してｐ形ベース層７中にｐ＋形コンタクト層１１が形成される。
次に、図１に示したように、電極を形成する工程（Ｓ１３００）が実施される。ソース電極１２が、コンタクトトレンチ１０を埋め込み、層間絶縁膜６及びサイドウォール９上を覆うように形成される。ソース電極１２は、コンタクトトレンチ１０の側壁でｎ＋形ソース層８と電気的に接続され、コンタクトトレンチ１０の底面でｐ＋形コンタクト層１１と電気的に接続される。ソース電極１２は、例えば、Ｔｉ／ＴｉＮ／Ｗ／Ａｌをこの順に積層した構造とすることにより、コンタクトトレンチ１０を良好に埋め込むことができる。ドレイン電極１３は、ｎ＋形半導体基板１のｎ−形エピタキシャル層２とは反対側の表面に形成され、ｎ＋形半導体基板１と電気的に接続される。
本実施形態に係る半導体装置の製造方法では、コンタクトトレンチを形成する工程（Ｓ１１００）を備える。さらに、コンタクトトレンチの底に隣接して、ｐ形ベース層中にｐ＋形コンタクト層１１を形成する工程（Ｓ１２００）を備える。ｐ＋形コンタクト層１１は、ｐ形不純物の拡散層であるので、コンタクトトレンチ１０の底からゲートトレンチ３に向かって広がってしまう。このため、ｐ＋形コンタクト層１１とゲート絶縁膜４との間のｐ形ベース層７中にチャネル層が形成されるように、ｐ＋形コンタクト層１１は、ゲートトレンチ１０の側壁に形成されたゲート絶縁膜４から十分に離間して形成される。
ここで、ｐ＋形コンタクト層１１がｐ形ベース層７中のチャネル層の形成に影響を与えるほどゲート絶縁膜４に接近してしまうと、反転分布を起こすゲート電圧の閾値が上昇してしまう。これにより、チャネル層の電子密度が低下して、半導体装置のオン抵抗が増大してしまう。従って、半導体装置の微細化が進むほど、コンタクトトレンチ形成のためのリソグラフィーにおけるマスクあわせの制度が問題となってくる。マスクあわせのバラツキにより、コンタクトトレンチ１０がゲートトレンチ３に接近してしまうと、ゲート電極の閾値が上昇して半導体装置のオン抵抗が上昇してしまう。
本実施形態に係る半導体装置の製造方法では、コンタクトトレンチ１０を形成するためのマスクに、層間絶縁膜６の両脇に形成されたサイドウォール９を用いている。サイドウォール９は、以下に説明するように、マスクあわせを用いずに自己整合的に形成されるため、寸法バラツキがマスクあわせに比べて小さい。
本実施形態に係る半導体装置の製造方法では、層間絶縁膜６をｎ−形エピタキシャル層から突出させる工程Ｓ７００が実施される。この後、層間絶縁膜の両脇にサイドウォールを形成する工程Ｓ１０００が実施される。ここで、絶縁膜９が、ｎ−形エピタキシャル層２から突出した層間絶縁膜６から延伸してｎ−形エピタキシャル２層の表面上を覆うように形成される。層間絶縁膜６の両脇では、ｎ−形エピタキシャル層２の残存部２ａが熱酸化されて絶縁膜９が厚く形成されている。このため、ＲＩＥにより絶縁膜９の表面全体をエッチングすると、このｎ−形エピタキシャル層２の残存部２ａの絶縁膜９が残ってサイドウォール９となる。
ｎ−形エピタキシャル層２の残存部２ａは、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程Ｓ７００において、ＲＩＥのエッチング条件を調節することにより層間絶縁膜６の両脇に形成される。サイドウォール９は、マスクを用いずに自己整合的にＲＩＥのエッチングにより形成されるので、マスクを用いたＲＩＥのエッチングにより形成された場合と比べて、寸法バラツキが小さく形成される。
以上説明した通り、本実施形態に係る半導体装置の製造方法により、マスクあわせのバラツキによるオン抵抗への影響を少なくして、トレンチゲート形半導体装置を製造することが可能となる。
（第２の実施形態）
第２の実施形態に係る半導体装置の製造方法を図５を用いて説明する。図５（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法による製造工程の一部の工程における半導体装置の断面図である。本実施形態に係る製造方法による製造工程のフローチャートは、第１の実施形態と同様である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、図３（ａ）〜（ｆ）に示したように、ｎ＋形半導体基板上にｎ−形エピタキシャル層を形成する工程（Ｓ１００）、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）、ｎ−形エピタキシャル層上にゲートポリシリコンを形成する工程（Ｓ４００）、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）、及びゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）が実施される。
次に、図５（ａ）に示したように、層間絶縁膜６をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）が実施される。ｎ−形エピタキシャル層２の表面をＲＩＥによりエッチングし、ｎ−形エピタキシャル層２の表面を、例えば、ゲート電極５の上端の位置まで後退させる。本実施形態に係る半導体装置の製造方法では、第１の実施形態に係る半導体装置の製造方法とは違い、ｎ−形エピタキシャル層２は、層間絶縁膜６の両脇に残存部２ａを残すことなくエッチングされる。
次に、図５（ｂ）及び（ｃ）に示したように、第１の実施形態に係る半導体装置の製造方法と同様に、ｐ形ベース層を形成する工程（Ｓ８００）及びｎ＋形ソース層を形成する工程（Ｓ９００）が実施される。
次に、図５（ｄ）及び（ｅ）に示したように、層間絶縁膜の両脇にサイドウォール９を形成する工程（Ｓ１０００）が実施される。絶縁膜９が、図５（ｄ）に示したように、例えばＣＶＤ法により、層間絶縁膜６の上面上及び側面上、並びにｎ＋形ソース層８の表面上を覆うように形成される。絶縁膜９は、層間絶縁膜６から延伸しｎ＋形ソース層８の表面上を覆う、例えば、酸化シリコンである。絶縁膜９は、酸化シリコンの代わりに、窒化シリコンまたは酸窒化シリコンであることも可能である。
本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、層間絶縁膜６の側面上に形成された絶縁膜９の部分は、層間絶縁膜６のｎ＋形ソース層８の表面から突出した高さの分だけ、ｎ＋形ソース層８の表面上に形成された絶縁膜９の部分よりも厚い。このため、図５（ｅ）に示したように、絶縁膜９の表面からＲＩＥにより絶縁膜９をｎ＋形ソース層８の表面が露出するまでエッチングすることにより、層間絶縁膜６の側面上に形成された絶縁膜９の部分がサイドウォール９として残る。すなわち、サイドウォール９は、自己整合的に層間絶縁膜６の両脇に形成される。
また、このサイドウォール９のｎ＋形ソース層８の表面と平行な方向における幅は、絶縁膜９がＣＶＤ法により成膜された膜厚に略等しい。すなわち、サイドウォール９の幅のバラツキは、ＣＶＤ法による成膜のバラツキであり、リソグラフィーにおけるマスクあわせのバラツキより遙かに小さい。
次に、図５（ｆ）に示したように、第１の実施形態に係る半導体装置の製造方法と同様に、コンタクトトレンチを形成する工程（Ｓ１１００）及びｐ＋形コンタクト層を形成する工程（Ｓ１２００）が実施される。その後、図１に示したように、第１の実施形態に係る半導体装置の製造方法と同様に、電極を形成する工程（Ｓ１３００）が実施される。
本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、コンタクトトレンチ１０を形成するためのマスクに、層間絶縁膜６の両脇に形成されたサイドウォール９を用いる。
本実施形態に係る半導体装置の製造方法では、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）が実施される。この後、層間絶縁膜の両脇にサイドウォールを形成する工程（Ｓ１０００）が実施される。ここで、絶縁膜９が、ｎ−形エピタキシャル層２から突出した層間絶縁膜６から延伸してｎ−形エピタキシャル２層の表面上を覆うように形成される。層間絶縁膜６の側面上に形成された絶縁膜９の部分は、層間絶縁膜６のｎ＋形ソース層８の表面から突出した高さの分だけ、ｎ＋形ソース層８の表面上に形成された絶縁膜９の部分よりも厚い。絶縁膜９の表面からＲＩＥにより絶縁膜９をｎ＋形ソース層８の表面が露出するまでエッチングすることにより、層間絶縁膜６の側面上に形成された絶縁膜９の部分がサイドウォール９として残る。
サイドウォール９は、上述したように、マスクあわせを用いずに自己整合的に形成されるため、寸法バラツキがマスクあわせに比べて小さい。本実施形態に係る半導体装置の製造方法によっても、マスクあわせのバラツキによるオン抵抗への影響を少なくして、トレンチゲート形半導体装置を製造することが可能となる。
また、本実施形態に係る半導体装置の製造方法では、ｎ−形エピタキシャル層から突出させる工程（Ｓ７００）において、ｎ−形エピタキシャル層２の表面をＲＩＥによりエッチングし、ｎ−形エピタキシャル層２の表面を、例えば、ゲート電極５の上端の位置まで後退させる。しかしながら、これに限定されない。ｎ−形エピタキシャル層２の表面が、ゲート電極５の上端の位置よりもｎ＋形半導体基板側まで達するように、ｎ−形エピタキシャル層２がエッチングされてもよい。すなわち、ゲート電極５の上端が、ｎ−形エピタキシャル層２の表面より突出してもよい。
この場合、ゲート電極５の上端が、ｎ＋形ソース層８より突出することとなる。ゲート電極５とｎ＋形ソース層８との間に挟まれたゲート絶縁膜４の面積が、ゲート電極５の上端の突出量に影響されない。すなわち、ゲート電極５とｎ＋形ソース層８との間に挟まれたゲート絶縁膜４の面積が、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）における、ゲートポリシリコン５のエッチング量に影響されない。このため、本実施形態に係るトレンチ型半導体装置の製造方法では、ゲート−ソース間の寄生容量が、ゲートポリシリコン５のエッチング量に影響されないため、ゲート−ソース間の寄生容量の製造バラツキが小さい。
（第３の実施形態）
第３の実施形態に係る半導体装置の製造方法を図６及び図７を用いて説明する。図６は第３の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図７は、本実施形態に係る半導体装置の製造方法による製造工程の一部の工程における半導体装置の断面図である。本実施形態に係る半導体装置の製造方法による製造工程のフローチャートは、第１の実施形態に係る半導体装置の製造方法のフローチャートと同様である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
図６に示したように、本実施形態に係る半導体装置の製造方法により製造される半導体装置は、層間絶縁膜６とサイドウォール９との間に、ｎ＋形ソース層８の一部８ａを有する。ｎ＋形ソース層８の一部８ａは、ｎ−形エピタキシャル層２の残存部２ａにｎ形不純物を拡散させてｎ＋形ソース層８にした部分である。以下、本実施形態に係る半導体装置の製造方法による製造工程を説明する。
本実施形態に係る半導体装置の製造方法では、第１の実施形態に係る半導体装置の製造方法と同様に、図３（ａ）〜図４（ｃ）に示したように、ｎ＋形半導体基板上にｎ−形エピタキシャル層を形成する工程（Ｓ１００）、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）、ｎ−形エピタキシャル層上にゲートポリシリコンを形成する工程（Ｓ４００）、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）、ｐ形ベース層を形成する工程（Ｓ８００）、及びｎ＋形ソース層を形成する工程（Ｓ９００）が実施される。
次に、図７（ａ）及び（ｂ）に示したように、層間絶縁膜６の両脇にサイドウォールを形成する工程（Ｓ１０００）が実施される。図７（ａ）に示したように、絶縁膜９が、例えばＣＶＤ法により、層間絶縁膜６の上面上、残存部のｎ＋形ソース層８ａの表面上、及びｎ＋形ソース層８の表面上を覆うように形成される。絶縁膜９は、層間絶縁膜６から延伸しｎ＋形ソース層８の表面上を覆う、例えば、酸化シリコンである。絶縁膜９には、酸化シリコンの代わりに、窒化シリコンまたは酸窒化シリコンを用いることも可能である。
本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、層間絶縁膜６の両脇の残存部のｎ＋形ソース層８ａ上に形成された絶縁膜９の部分は、ｎ＋形ソース層８の表面に垂直方向において、残存部のｎ＋形ソース層８ａのテーパーの傾きにより、ｎ＋形ソース層８の表面上に形成された絶縁膜９の部分より厚い。このため、絶縁膜９の表面からＲＩＥにより絶縁膜９をｎ＋形ソース層８の表面が露出するまでエッチングすることにより、残存部のｎ＋形ソース層８ａ上に形成された絶縁膜９の部分がサイドウォール９として残る。すなわち、サイドウォール９は、自己整合的に層間絶縁膜６の両脇に形成される。
また、このサイドウォール９のｎ＋形ソース層８の表面と平行な方向における幅は、絶縁膜９がＣＶＤ法により成膜された膜厚により決まる。すなわち、サイドウォール９の幅のバラツキは、ＣＶＤ法による成膜のバラツキであり、リソグラフィーにおけるマスクあわせのバラツキより遙かに小さい。
さらに、第１の実施形態に係るトレンチ型半導体装置の製造方法と同様に、残存部のｎ＋形ソース層８ａの幅は、層間絶縁膜６をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）において、ｎ−形エピタキシャル層２の残存部２ａのＲＩＥのエッチング条件を調節することにより決まる。このため、残存部のｎ＋形ソース層８ａの幅のバラツキは、マスクあわせのバラツキに比べて遙かに小さい。
後にコンタクトトレンチ１０を形成するときに用いるマスクの幅は、上記サイドウォール９の幅と残存部のｎ＋形ソース層８ａの幅の和となる。従って、コンタクトトレンチ１０を形成する時のマスクの幅のバラツキは、マスクあわせのバラツキに比べて遙かに小さい。
次に、図７（ｃ）に示したように、第１の実施形態に係る半導体装置の製造方法と同様に、コンタクトトレンチ１０を形成する工程（Ｓ１１００）が実施される。コンタクトトレンチ１０は、サイドウォール９の側壁に沿ってＲＩＥにより形成される。このため、本実施形態では、コンタクトトレンチ１０がゲートトレンチ３から離間する距離は、ｎ＋形ソース層８の表面に平行な方向におけるサイドウォール９の幅だけでなく、サイドウォール９と層間絶縁膜６との間にある残存部のｎ＋形ソース層８ａの幅によっても決まる。すなわち、コンタクトトレンチ１０をエッチングする際に用いる、ｎ＋形ソース層８の表面に平行な方向におけるマスクの幅は、サイドウォール９の幅と残存部のｎ＋形ソース層８ａの幅との和になる。
次に、第１の実施形態に係る半導体装置の製造方法と同様に、図７（ｄ）に示したように、ｐ＋形コンタクト層を形成する工程（Ｓ１２００）が実施される。その後、図１に示したように、第１の実施形態に係る半導体装置の製造方法と同様に、電極を形成する工程（Ｓ１３００）が実施される。
本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、コンタクトトレンチ１０を形成するためのマスクに、層間絶縁膜６の両脇に形成されたサイドウォール９を用いる。上述したように、サイドウォール９は、自己整合的に層間絶縁膜６の両脇に形成されるので、寸法バラツキがマスクあわせに比べて小さい。
さらに、本実施形態に係る半導体装置の製造方法では、サイドウォール９と層間絶縁膜６との間にある残存部のｎ＋形ソース層８ａもマスクとして機能する。残存部のｎ＋形ソース層８ａも上述したように、自己整合的に層間絶縁膜６の両脇に形成されるので、寸法バラツキがマスクあわせに比べて小さい。
従って、本実施形態に係る半導体装置の製造方法によっても、マスクあわせのバラツキによるオン抵抗への影響を少なくして、トレンチゲート形半導体装置を製造することが可能となる。
（第４の実施形態）
第４の実施形態に係る半導体装置の製造方法を図８〜図１０を用いて説明する。図８は、第４の実施形態に係る半導体装置の製造方法における製造工程のフローチャートである。図９は本実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図１０は、本実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
図８に示したように、本実施形態に係る半導体装置の製造方法は、第３の実施形態に係る半導体装置の製造方法と比べて、さらに、サイドウォールを除去する工程（Ｓ１２５０）を備える。
図９に示したように、本実施形態に係る半導体装置の製造方法により製造される半導体装置は、第３の実施形態に係る半導体装置の製造方法により製造される半導体装置において、サイドウォール９を除去した構造を有する。
すなわち、本実施形態に係る半導体装置は、ソース電極１２（第１の電極）と、ソース電極１２に向き合うドレイン電極１３（第２の電極）と、を備える。ソース電極１２と、ドレイン電極１３と、の間には、ｎ形の第１の半導体層、例えば、ｎ−形エピタキシャル層２が設けられる。また、ソース電極１２と、ｎ−形エピタキシャル層２と、の間において、ｐ形ベース層７（第２の半導体層）が、ｎ−形エピタキシャル層２に接するように設けられる。
ゲート電極５は、ｐ形ベース層７の中に設けられる。ゲート電極５のドレイン電極１３側の端５ａは、ｎ−形エピタキシャル層２中に位置し、ソース電極１２側の端５ｂは、ｐ形ベース層７よりもソース電極１２側に突出するように設けられる。そして、ゲート電極５と、ソース電極１３と、の間には、層間絶縁膜６が選択的に設けられる。
さらに、ｐ形ベース層７と、ソース電極１２と、の間には、ｎ＋形ソース層８（第３の半導体層）が設けられる。図９に表すように、ｎ＋形ソース層８は、ｐ形ベース層７と、ゲート電極５の突出部と、層間絶縁膜６と、ソース電極１２と、に囲まれる。すなわち、ｎ＋形ソース層８は、ｐ形ベース層７の上において、ソース電極１２と、層間絶縁膜６と、の間に設けられる。そして、ｎ＋形ソース層８は、層間絶縁膜６の側面６ａに沿ってソース電極１２に近づくほど、ｐ形ベース層７に対して水平な方向における幅が小さくなるように設けられる。ここで、「水平」とは、例えば、ｐ形ベース層７の上面におおよそ平行な方向、もしくは、層間絶縁膜６の側面６ａにおおよそ垂直な方向を言う。
また、ｎ＋形ソース層８のゲート電極５とは反対の側には、ｐ＋形コンタクト層１１（第４の半導体層）が設けられる。ｐ＋形コンタクト層１１は、ｎ＋形ソース層８に隣接し、ｐ形ベース層７と、ソース電極１２と、の間に設けられる。さらに、ｎ−形エピタキシャル層２、ｐ形ベース層７およびｎ＋形ソース層８のそれぞれと、ゲート電極５と、の間には、ゲート絶縁膜４が設けられる。
本実施形態に係る半導体装置の製造方法では、第３の実施形態に係る半導体装置の製造方法と同様に、ｎ＋形半導体基板１上にｎ−形エピタキシャル層を形成する工程（Ｓ１００）、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）、ｎ−形エピタキシャル層上にゲートポリシリコンを形成する工程（Ｓ４００）、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）、ｐ形ベース層を形成する工程（Ｓ８００）、ｎ＋形ソース層を形成する工程（Ｓ９００）、層間絶縁膜の両脇にサイドウォールを形成する工程（Ｓ１０００）、コンタクトトレンチを形成する工程（Ｓ１１００）、及びｐ＋形コンタクト層を形成する工程（Ｓ１２００）が実施される。
その後、図１０に示したように、サイドウォールを除去する工程（Ｓ１２５０）が実施される。サイドウォール９は、例えば、ウエットエッチングにより除去される。しかしながら、これに限定されない。等方的なエッチングであれば、ドライエッチングでも可能である。
次に、第３の実施形態に係る半導体装置の製造方法と同様に、電極を形成する工程（Ｓ１３００）が実施される。
本実施形態に係る半導体装置の製造方法においても、第３の実施形態に係る半導体装置の製造方法と同様な効果を有する。これに加えてさらに、以下の効果を有する。
図１０に示したように、本実施形態に係る半導体装置の製造方法では、サイドウォール９が除去されている。本実施形態に係る半導体装置の製造方法では、層間絶縁膜６の両脇に残存部のｎ＋形ソース層８ａが存在することにより、ゲート絶縁膜４のエッチングを防止しながら、サイドウォール９の除去が可能である。また、サイドウォール９を確実に選択的に除去するために、ｎ＋形ソース層８の表面に垂直な方向における層間絶縁膜６の厚さは、ｎ＋形ソース層８の表面に平行な方向におけるサイドウォール９の厚さに対して十分厚く形成される。
サイドウォール９が除去されていることにより、本実施形態に係る半導体装置の製造方法では、第３の実施形態に係る半導体装置の製造方法と比べて、コンタクトトレンチ１０のアスペクト比が小さい。このため、ソース電極１２をコンタクトトレンチ１０の中に埋め込む際に、コンタクトトレンチ１０内のボイドなどの発生を抑制することができ、良好にソース電極１２がコンタクトトレンチ内に埋め込み形成されることができる。また、ソース電極１２とｎ＋形ソース層８とのコンタクト面積が増加するために、ソース電極１２のコンタクト抵抗が低い。
上記の通り、本実施形態では、ｎ＋ソース層８は、ゲート電極５とは反対側の面の全面において、ソース電極１２に接する。このため、ソースコンタクトの面積を大きくし、コンタクト抵抗を低減することができる。また、コンタクトトレンチ１０の埋め込み性を向上させることにより、ソース電極１２の密着性を向上させることができる。また、コンタクトトレンチ１０のアスペクト比を小さくすることにより、ソース電極１２を埋め込んだ部分における応力を緩和することができる。
次に、本実施形態に係る半導体装置の変形例について説明する。例えば、図６に示す半導体装置において、絶縁性のサイドウェール９に代えて、導電性のサイドウェール９ａを用いても良い。すなわち、本変形例では、ｎ＋形ソース層８と、ソース電極１２と、の間に導電性のサイドウェール９ａを備える。これにより、ソース電極１２は、サイドウェール９ａを介して、ｎ＋ソース層８のゲート電極５とは反対側の全面に電気的に接続される。その結果、ソースコンタクトの面積を拡大し、コンタクト抵抗を低減することができる。
この例では、例えば、図７（ａ）および図７（ｂ）に表す層間絶縁膜６の両脇にサイドウォールを形成する工程（Ｓ１０００）において、絶縁膜９に代えて、導電膜９ａを用いる。導電膜９ａには、例えば、ｎ形不純物をドープしたポリシリコン膜を用いる。これにより、層間絶縁膜６の両脇に導電性のサイドウォール９ａを形成することができる。
（第５の実施形態）
第５の実施形態に係る半導体装置の製造方法を図１１及び図１２を用いて説明する。図１１は、第５の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図１２は、本実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第２または第４の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２または第４の実施形態との相異点について主に説明する。
本実施形態に係る半導体装置の製造方法は、図８に示した第４の実施形態に係る半導体装置の製造方法と同じ製造工程のフローチャートを有する。本実施形態に係る半導体装置の製造方法により製造される半導体装置は、図１１に示したように、層間絶縁膜６の両脇に残存部のｎ＋形ソース層８ａが存在しない。この点で、本実施形態に係る半導体装置の製造方法により製造される半導体装置は、第４の実施形態に係る半導体装置の製造方法により製造される半導体装置と相異する。また、本実施形態に係る半導体装置の製造方法は、サイドウォールを除去する工程をさらに備える点で、第２の実施形態に係る半導体装置の製造方法と相異する。
本実施形態に係る半導体装置の製造方法においても、第２の実施形態に係る半導体装置の製造方法と同様に、図３（ａ）〜（ｆ）及び図５（ａ）〜（ｆ）に示したように、ｎ＋形半導体基板上にｎ−形エピタキシャル層を形成する工程（Ｓ１００）、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）、ｎ−形エピタキシャル層上にゲートポリシリコンを形成する工程（Ｓ４００）、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）、ｐ形ベース層を形成する工程（Ｓ８００）、ｎ＋形ソース層を形成する工程（Ｓ９００）、層間絶縁膜の両脇にサイドウォール９を形成する工程（Ｓ１０００）、コンタクトトレンチを形成する工程（Ｓ１１００）、及びｐ＋形コンタクト層を形成する工程（Ｓ１２００）が実施される。
上記工程の実施により、本実施形態に係る半導体装置の製造方法では、第４の実施形態に係る半導体装置の製造方法とは異なり、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）において、残存部のｎ−形ソース層８ａが、層間絶縁膜６の両脇から除去される。
次に、第４の実施形態に係る半導体装置の製造方法と同様に、サイドウォール９を除去する工程（Ｓ１２５０）が実施される。サイドウォール９は、例えば、ウエットエッチングにより除去される。しかしながら、これに限定されない。等方的なエッチングであれば、ドライエッチングでも可能である。ここで、サイドウォール９を確実に選択的に除去するために、サイドウォール９は層間絶縁膜６よりエッチングレートが速い異なる材料で構成される。または、同じ材料の場合は、サイドウォール９は、エッチングレートが層間絶縁膜６より速くなるように層間絶縁膜６と異なる熱処理が実施される。または、ｎ＋形ソース層８の表面に垂直な方向における層間絶縁膜６の厚さは、ｎ＋形ソース層８の表面に平行な方向におけるサイドウォール９の厚さに対して十分厚く形成される。
次に、第２または第４の実施形態に係る半導体装置の製造方法と同様に、電極を形成する工程（Ｓ１３００）が実施される。
本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、コンタクトトレンチ１０を形成するためのマスクに、層間絶縁膜６の両脇に形成されたサイドウォール９を用いる。上述したように、サイドウォール９は、自己整合的に層間絶縁膜６の両脇に形成されるので、寸法バラツキがマスクあわせに比べて小さい。従って、本実施形態に係る半導体装置の製造方法によっても、マスクあわせのバラツキによるオン抵抗への影響を少なくして、半導体装置を製造することが可能となる。
さらに、サイドウォール９が除去されていることにより、本実施形態に係る半導体装置の製造方法では、第２の実施形態に係る半導体装置の製造方法と比べて、コンタクトトレンチ１０のアスペクト比が小さい。このため、ソース電極１２をコンタクトトレンチ１０の中に埋め込む際に、コンタクトトレンチ１０内のボイド等の発生を抑制することができ、良好にソース電極１２がコンタクトトレンチ内に埋め込み形成されることができる。また、ソース電極１２とｎ＋形ソース層８とのコンタクト面積が増加するために、ソース電極１２のコンタクト抵抗が低い。
（第６の実施形態）
第６の実施形態に係る半導体装置の製造方法について図１３〜図１６を用いて説明する。図１３は、本実施形態に係る半導体装置の製造方法による製造工程のフローチャートである。図１４は、本実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図１５及び図１６は、本実施形態に係るの半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第４の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第４の実施形態との相違点について主に説明する。
図１３に示したように、本実施形態に係る半導体装置の製造方法は、第４の実施形態に係る半導体装置の製造方法と比べて、コンタクトトレンチを形成する工程（Ｓ１１００）を備えない。すなわち、図１４に示したように、本実施形態に係る半導体装置の製造方法により製造される半導体装置は、ｎ＋形ソース層８の表面からｎ＋形ソース層８を貫通しｐ形ベース層７に達しｐ形ベース層７に電気的に接続されるｐ＋形コンタクト層１１を備える。ｐ＋形コンタクト層１１は、ｎ＋形ソース層８に形成されたトレンチの底部に隣接するようにｐ形ベース層７中に形成されるのではなく、ｎ＋形ソース層８中を貫通しｐ形ベース層７中に達するように形成される。
本実施形態に係る半導体装置の製造方法は、第４の実施形態に係る半導体装置の製造方法と同様に、図３（ａ）〜（ｆ）、図４（ａ）〜（ｃ）、及び図７（ａ）〜（ｂ）に示したように、ｎ＋形形半導体基板上にｎ−形エピタキシャル層を形成する工程（Ｓ１００）、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）、ｎ−形エピタキシャル層上にゲートポリシリコンを形成する工程（Ｓ４００）、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）、ｐ形ベース層を形成する工程（Ｓ８００）、ｎ＋形ソース層を形成する工程（Ｓ９００）、及び層間絶縁膜の両脇にサイドウォールを形成する工程（Ｓ１０００）が実施される。
次に、図１５に示したように、ｐ＋形コンタクト層を形成する工程（Ｓ１２００）が実施される。ｐ＋形コンタクト層１１は、例えば、サイドウォール９及び層間絶縁膜６をマスクに用いて、ｎ＋形ソース層８中にｐ形不純物をイオン注入しその後熱処理でｐ形不純物を拡散させることにより形成されることができる。ｐ形不純物のイオン注入の際の加速電圧を変えて、ｎ＋形ソース層８中にｐ形不純物注入層を複数段形成することによって、複数段のｐ形不純物拡散層でｐ＋形コンタクト層１１を構成することも可能である。これにより、ｎ＋形ソース層８の表面からｎ＋形ソース層８を貫通しｐ形ベース層７に達してｐ形ベース層７と電気的に接続されるｐ＋形コンタクト層１１が形成される。
次に、図１６に示したように、サイドウォールを除去する工程（Ｓ１２５０）が実施される。サイドウォール９は、例えば、ウエットエッチングにより除去される。しかしながら、これに限定されない。等方的なエッチングであれば、ドライエッチングでも可能である。
次に、第４の実施形態に係る半導体装置の製造方法と同様に、電極を形成する工程（Ｓ１３００）が実施され、図１４に示した半導体装置が得られる。
本実施形態に係るトレンチゲート形半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、ｐ＋形コンタクト層１１を形成するためのマスクに、層間絶縁膜６の両脇に形成されたサイドウォール９を用いる。サイドウォールは自己整合的に層間絶縁膜６の両脇に形成されるので、寸法バラツキがマスク合わせに比べて小さい。従って、マスクあわせのバラツキによるオン抵抗への影響を少なくして、半導体装置を製造することが可能となる。
さらに、サイドウォールが除去されていることにより、本実施形態に係る半導体装置の製造方法では、第４の実施形態に係る半導体装置の製造方法と同様に、コンタクトトレンチ１０のアスペクト比が小さい。このため、ソース電極１２をコンタクトトレンチの中に埋め込む際に、コンタクトトレンチ１０内のボイド等の発生を抑制することができる。ソース電極１２とｎ＋形ソース層８とのコンタクト面積が増加するために、ソース電極１２のコンタクト抵抗が低い。
さらに、本実施形態に係る半導体装置の製造方法では、ｐ＋形コンタクト層１１は、サイドウォール９をマスクに用いてｎ＋形ソース層８に形成されたトレンチの底に形成されるのではなく、サイドウォールをマスクに用いて直接ｎ＋形ソース層８の表面からｎ＋形ソース層８中にｐ形不純物をイオン注入して形成される。このため、製造工程が少なく、生産コストを低減することができる。
なお、本実施形態に係る半導体装置の製造方法は、第４の実施形態に係る半導体装置の製造方法において、コンタクトトレンチを形成する工程（Ｓ１１００）を省き、ｐ＋形コンタクト層を形成する工程（Ｓ１２００）において、ｐ＋形コンタクト層１１を直接ｎ＋形ソース層８に形成する。これと同様に、第５の実施形態に係る半導体装置の製造方法においても、コンタクトトレンチを形成する工程（Ｓ１１００）を省き、ｐ＋形コンタクトを形成する工程（Ｓ１２００）において、ｐ＋形コンタクト層１１を直接ｎ＋形ソース層８に形成することも可能である。
（第７の実施形態）
第７の実施形態に係る半導体装置の製造方法を図１７〜図２２を用いて説明する。図１７は、第７の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図１８は、本実施形態に係る半導体装置の製造方法による製造工程のフローチャートである。図１９は、図１８のフローチャート中のフィールドプレート電極を形成する工程（Ｓ２５０）を詳細に説明するフローチャートである。図２０（ａ）〜（ｆ）、図２１（ａ）〜（ｆ）、及び図２２（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
図１７に示したように、本実施形態に係る半導体装置の製造法により製造される半導体装置は、第１の実施形態に係る半導体装置の製造方法により製造される半導体装置において、さらに、ゲートトレンチ３内のゲート電極５の下にフィールドプレート電極２１を備える。フィールドプレート電極２１は、導電性のポリシリコンにより形成される。フィールドプレート電極２１は、フィールドプレート絶縁膜２０を介してゲートトレンチ３内に設けられ、ゲート電極５とは、電極間絶縁膜により絶縁分離される。フィールドプレート絶縁膜２０（第２の部分）及び電極間絶縁膜２２（第３の部分）は、ゲート絶縁膜４（第１の部分）より厚い。フィールドプレート電極２１の上端は、ｐ形ベース層７の底よりもｎ＋形半導体基板１側に配置される。
図１８に示したように、本実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と比べて、さらに、フィールドプレート電極を形成する工程（Ｓ２５０）を備える。フィールドプレート電極を形成する工程（Ｓ２５０）は、図１９に示したように、ゲートトレンチ３内にフィールドプレート電極を形成する工程（Ｓ２５１）、ｎ−形エピタキシャル層上にフィールドプレートポリシリコンを形成する工程（Ｓ２５２）、ゲートトレンチ内にフィールドプレートポリシリコンが凹むまでフィールドプレートポリシリコンをエッチングする工程（Ｓ２５３）、及び露出したフィールドプレート絶縁膜を除去する工程（Ｓ２５４）を有する。ここで、フィールドプレートポリシリコンとは、フィールドプレート電極を形成するために形成された導電性のポリシリコンである。
以下、図２０（ａ）〜図２２（ｃ）を用いて、本実施形態に係る半導体装置の製造方法による半導体装置の製造工程を説明する。
第１の実施形態にかかる半導体装置の製造方法と同様に、ｎ＋形半導体基板上にｎ−形エピタキシャル層を形成する工程（Ｓ１００）及びｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）が実施される。その後、図２０（ａ）に示したように、ゲートトレンチ３内にフィールドプレート絶縁膜を形成する工程（Ｓ２５１）が実施される。フィールドプレート絶縁膜２０が、ゲートトレンチ３の内面及びｎ−形エピタキシャル層２の表面上に形成される。フィールドプレート絶縁膜２０は、例えば、酸化シリコンであるが、窒化シリコン、酸窒化シリコン、または他の絶縁体の材料とすることも可能である。
次に、図２０（ｂ）に示したように、ｎ−形エピタキシャル層２上にフィールドプレートポリシリコンを成膜する工程（Ｓ２５２）が実施される。フィールドプレートポリシリコン２１が、フィールドプレート絶縁膜２０を介して、ゲートトレンチ３内を埋め込むようにｎ−形エピタキシャル層２上に形成される。
次に、図２０（ｃ）に示したように、ゲートトレンチ３内にフィールドプレートポリシリコンが凹むまでエッチングする工程（Ｓ２５３）が実施される。例えば、ＲＩＥによるエッチングにより、ゲートトレンチ３内のフィールドプレートポリシリコンの上部が除去される。ゲートトレンチ３内のフィードプレートポリシリコン２１の上部に凹みが形成される。また、図示しない部分で、フィールドプレートポリシリコン２１の一部が、フィードプレート絶縁膜を介してゲートトレンチ３からｎ−形エピタキシャル層２の表面上に引き出され、後述のソース電極１２に電気的に接続される。これにより、ゲートトレンチ３内の下側に、フィールドプレート電極２１が形成される。
フィードプレート電極２１は、例えば、ソース電極１２に電気的に接続され、ソース電位を有する。また、フィールドプレート電極２１は、ゲート電極５に電気的に接続しても良い。
次に、図２０（ｄ）に示したように、露出したフィールドプレート絶縁膜を除去する工程（Ｓ２５４）が実施される。ｎ−形エピタキシャル層２の表面上のフィールドプレート絶縁膜２０及びゲートトレンチ３内のフィールドプレート電極２１から露出したフィールドプレート絶縁膜２０が、例えば、ウエットエッチングにより除去される。
次に、図２０（ｅ）に示したように、ゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）が実施される。ｎ−形エピタキシャル層２の表面上及びゲートトレンチ３のフィールドプレート電極２１から露出した側壁上にゲート絶縁膜４が、例えば、熱酸化により形成される。同時に、ゲートトレンチ３内でフィールドプレート電極２１の露出した部分に電極間絶縁膜２２が形成される。ゲート絶縁膜４及び電極間絶縁膜２２は、ＣＶＤ法により形成された酸化シリコン、または、窒化シリコン、酸窒化シリコン等の他の絶縁体の膜とすることも可能である。
これ以降は、第１の実施形態に係るトレンチ型半導体装置の製造方法と同様に、ｎ−形エピタキシャル層上にゲートポリシリコン５を形成する工程（Ｓ４００）、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）、層間絶縁膜をｎ−形エピタキシャル層から突出させる工程（Ｓ７００）、ｐ形ベース層を形成する工程（Ｓ８００）、ｎ＋形ソース層を形成する工程（Ｓ９００）、層間絶縁膜の両脇にサイドウォールを形成する工程（Ｓ１０００）、コンタクトトレンチを形成する工程（Ｓ１１００）、ｐ＋形コンタクト層を形成する工程（Ｓ１２００）、及び電極を形成する工程（Ｓ１３００）が実施される。以下順に説明する。
図２０（ｆ）に示したように、ｎ−形エピタキシャル層２上にゲートポリシリコンを形成する工程（Ｓ４００）が実施される。ゲートポリシリコン５が、例えば、ＣＶＤ法により、ゲート絶縁膜４を介してゲートトレンチ３内を埋め込むようにｎ−形エピタキシャル層２の表面上に形成される。
次に、図２１（ａ）に示したように、ゲートトレンチ内にゲートポリシリコンが凹むまでエッチングする工程（Ｓ５００）が実施される。ｎ−形エピタキシャル層２上に形成されたゲートポリシリコン５の表面をＲＩＥによりエッチングし、ｎ−形エピタキシャル層２の表面上のゲートポリシリコンが除去され、ゲートポリシリコン５がゲートトレンチ３内に凹むようにする。すなわち、ゲートポリシリコン５は、ゲートトレンチ３内で、ｎ−形エピタキシャル層２の表面よりもｎ＋形半導体基板１側に残るようにエッチングされる。このようにして、ゲートポリシリコンからなるゲート電極５が、ゲートトレンチ３内で電極間絶縁膜２２を介してフィールドプレート電極２１上に構成される。
次に、図２１（ｂ）及び（ｃ）に示したように、ゲートトレンチの開口部の凹みを層間絶縁膜で平坦化する工程（Ｓ６００）が実施される。層間絶縁膜６が、例えば、ＣＶＤ法によりゲートトレンチ３を埋め込むようにｎ−形エピタキシャル層２上に形成される。層間絶縁膜６は、例えば、酸化シリコンである。酸化シリコンに替えて、窒化シリコンまたは酸窒化シリコンを用いることも可能である。ｎ−形エピタキシャル層２の表面が露出するまで、層間絶縁膜６の表面がＲＩＥによりエッチングされる。この結果、層間絶縁膜６が、ゲートトレンチ３内のゲート電極５上の凹みに埋め込まれる。ゲートトレンチ３の開口部の凹みが、層間絶縁膜６により平坦化される。
次に、図２１（ｄ）に示したように、層間絶縁膜６をｎ−形エピタキシャル層２から突出させる工程（Ｓ７００）が実施される。ｎ−形エピタキシャル層２の表面をＲＩＥによりエッチングし、ｎ−形エピタキシャル層２の表面を、例えば、ゲート電極５の上端の位置まで後退させる。このとき、ＲＩＥのエッチング条件を調節することにより、ｎ−形エピタキシャル層２が層間絶縁膜６に隣接する部分でエッチングされずに残るようにすることができる。その結果、テーパー形状を有するｎ−形エピタキシャル層２の残存部２ａが形成される。このエッチングは、ＣＤＥ（Chemical Dry Etching）によっても実施可能である。
次に、図２１（ｅ）に示したように、ｐ形ベース層を形成する工程（Ｓ８００）が実施される。ｐ形不純物が、イオン注入法によりｎ−形エピタキシャル層２の表面及び残存部２ａの表面からｎ−形エピタキシャル層２中に注入される。その後、熱処理によりｐ形不純物をｎ−形エピタキシャル層２中で拡散及び活性化させる。この結果、ｐ形ベース層７がゲートトレンチ３内に形成されたゲート絶縁膜と隣接しながらｎ−形エピタキシャル層２の表面からｎ−形エピタキシャル層２中に形成される。ｐ形ベース層７の底が、ゲート電極５のｎ＋形半導体基板１側の下端よりもｎ＋形半導体基板１側に達しないように、ｐ形不純物の拡散を制御する。ｎ−形エピタキシャル層の残存部２ａも同様に、ｐ形ベース層７ａ（残存部のｐ形ベース層）となる。
次に、図２１（ｆ）に示しように、ｎ＋形ソース層を形成する工程（Ｓ９００）が実施される。ｎ形不純物が、イオン注入法によりｐ形ベース層７の表面及び残存部のｐ形ベース層７ａの表面からｐ形ベース層中に注入される。その後、熱処理により、ｎ形不純物をｐ形ベース層７中で拡散及び活性化させる。この結果、ｎ＋形ソース層８がｐ形ベース層７の表面からｐ形ベース層中にゲートトレンチ３内に形成されたゲート絶縁膜４と隣接しながら形成される。残存部のｐ形ベース層７ａも同様に、ｎ＋形ソース層８ａ（残存部のｎ＋形ソース層）となる。
次に、図２２（ａ）及び（ｂ）に示すように、層間絶縁膜６の両脇にサイドウォールを形成する工程（Ｓ１０００）が実施される。ｎ＋形ソース層８の表面及び残存部のｎ＋形ソース層８ａを熱酸化することにより、層間絶縁膜６から延伸しｎ＋形ソース層８の表面を覆う酸化シリコンからなる絶縁膜９が形成される。残存部のｎ＋形ソース層８ａから形成された絶縁膜９の部分は、ｎ＋形ソース層８の表面に形成された絶縁膜９の部分に比べて、ｎ＋形ソース層８の表面に垂直な方向において厚くなっている。この後、絶縁膜９の表面からＲＩＥにより絶縁膜９をｎ＋形ソース層８の表面が露出するまでエッチングすることにより、残存部のｎ＋形ソース層８ａから形成された絶縁膜９の部分がサイドウォール９として残る。この結果、サイドウォール９が層間絶縁膜６の両脇に形成される。
次に、図２２（ｂ）に示したように、コンタクトトレンチを形成する工程（Ｓ１１００）が実施される。このサイドウォール９をマスクにして、露出したｎ＋形ソース層８の表面がＲＩＥによりエッチングされて、コンタクトトレンチ１０が形成される。コンタクトトレンチ１０の底がｐ形ベース層７中に達したところで、ＲＩＥによるエッチングが停止される。この結果、コンタクトレンチ１０の側壁がサイドウォール９の側面に沿って形成される。コンタクトトレンチ９の側壁は、ｎ＋形ソース層８により構成され、底面はｐ形ベース層７で構成される。
次に、図２２（ｃ）に示したように、ｐ＋形コンタクト層を形成する工程（Ｓ１２００）が実施される。サイドウォール９をマスクに用いて、コンタクトレンチ９の底面に露出したｐ形半導体層に、ｐ形不純物がイオン注入される。その後、熱処理により、ｐ形不純物がｐ形ベース層７中で拡散及び活性化されることにより、コンタクトトレンチ９の底に隣接してｐ形ベース層７中にｐ＋形コンタクト層１１が形成される。
次に、図１７に示したように、電極を形成する工程（Ｓ１３００）が実施される。ソース電極１２が、コンタクトトレンチ１０を埋め込み、層間絶縁膜６及びサイドウォール９上を覆うように形成される。ソース電極１２は、コンタクトトレンチ１０の側壁でｎ＋形ソース層８と電気的に接続され、コンタクトトレンチ１０の底面でｐ＋形コンタクト層１１と電気的に接続される。ソース電極１２は、例えば、Ｔｉ／ＴｉＮ／Ｗ／Ａｌをこの順に積層した構造とすることにより、コンタクトトレンチ１０を良好に埋め込むことができる。ドレイン電極１３は、ｎ＋形半導体基板１のｎ−形エピタキシャル層２とは反対側の表面に形成され、ｎ＋形半導体基板１と電気的に接続される。
本実施形態に係るトレンチ型半導体装置の製造方法も、第１の実施形態に係るトレンチ型半導体装置の製造方法と同様な効果が得られる。
本実施形態に係るトレンチ型半導体装置の製造方法は、第１の実施形態に係るトレンチ型半導体装置の製造方法における、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）とゲートトレンチの側壁にゲート絶縁膜を形成する工程（Ｓ３００）との間に、フィールドプレート電極を形成する工程（Ｓ２５０）をさらに備える。同様にして、第２の実施形態から第６の実施形態に係る製造方法において、ｎ−形エピタキシャル層にゲートトレンチを形成する工程（Ｓ２００）とゲートトレンチ３の側壁にゲート絶縁膜を形成する工程（Ｓ３００）との間に、フィールドプレート電極を形成する工程（Ｓ２５０）をさらに備える製造工程を、本発明の実施形態にすることも可能である。
以上説明した各実施形態に係る半導体装置の製造方法では、サイドウォール９を構成する材料は、絶縁膜として説明してきた。しかしながら、第１の実施形態を除く各実施形態では、サイドウォール９は絶縁膜に限定されない。絶縁膜の代わりにＣＶＤ法等により形成された半導体、例えば、半絶縁性のシリコンまたは導電性ポリシリコンを用いることも可能である。または、絶縁膜の代わりに導電性のその他の導電膜を用いることも可能である。
特に、第２、第３及び第７の実施形態に係る半導体装置の製造方法により製造される半導体装置では、サイドウォール９がｎ形のポリシリコンのときは、ソース電極１２とｎ＋形ソース層８とがさらにサイドウォール９を介して電気的に接続される。これにより、サイドウォールが９がポリシリコン等の導電膜のときは、サイドウォール９が絶縁膜の場合に比べて、さらにソースコンタクト抵抗が低減される。この結果、半導体装置のオン抵抗がさらに低減される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・ｎ＋形半導体基板、２・・・ｎ−形エピタキシャル層、２ａ・・・ｎ−形エピタキシャル層の残存部、３・・・ゲートトレンチ、４・・・ゲート絶縁膜、５・・・ゲート電極、６・・・層間絶縁膜、７・・・ｐ形ベース層、８・・・ｎ＋形ソース層、９・・・サイドウォール、１０・・・コンタクトトレンチ、１１・・・ｐ＋形コンタクト層、１２・・・ソース電極、１３・・・ドレイン電極、２０・・・フィールドプレート絶縁膜、２１・・・フィールドプレート電極、２２・・・電極間絶縁膜

Claims (10)

  1. 第１導電形の第１の半導体層の表面から前記第１の半導体層中に延伸するゲートトレンチを形成する工程と、
    前記ゲートトレンチの側壁にゲート絶縁膜を形成する工程と、
    前記第１の半導体層上及び前記ゲートトレンチ内に前記ゲート絶縁膜を介してゲートポリシリコンを形成する工程と、
    前記ゲートトレンチ内部まで前記ゲートポリシリコンをエッチングする工程と、
    前記ゲートポリシリコン上及び前記第１の半導体層上に層間絶縁膜を形成し、前記表面が露出するまで前記層間絶縁膜をエッチングする工程と、
    前記層間絶縁膜が前記表面から突出するように、前記表面をエッチングする工程と、
    第２導電形の第２の半導体層を前記表面から前記第１の半導体層中に形成する工程と、
    前記第１の半導体層の第１導電形不純物濃度より高い第１導電形不純物濃度を有する第１導電形の第３の半導体層を、前記表面から前記第２の半導体層中に形成する工程と、
    前記層間絶縁膜に隣接したサイドウォールを、前記第３の半導体層を熱酸化した酸化シリコンを含むように形成する工程と、
    前記サイドウォールをマスクとして、前記第２の半導体層に電気的に接続され、前記第２の半導体層の第２導電形不純物濃度より高い第２導電形不純物濃度を有する第２導電形の第４の半導体層を形成する工程と、
    前記第３の半導体層及び前記第４の半導体層に電気的に接続された第１の電極を形成する工程と、
    前記第１の半導体層に電気的に接続された第２の電極を形成する工程と、
    を備えた半導体装置の製造方法。
  2. 第１導電形の第１の半導体層の表面から前記第１の半導体層中に延伸するゲートトレンチを形成する工程と、
    前記ゲートトレンチの側壁にゲート絶縁膜を形成する工程と、
    前記第１の半導体層上及び前記ゲートトレンチ内に前記ゲート絶縁膜を介してゲートポリシリコンを形成する工程と、
    前記ゲートトレンチ内部まで前記ゲートポリシリコンをエッチングする工程と、
    前記ゲートポリシリコン上及び前記第１の半導体層上に層間絶縁膜を形成し、前記表面が露出するまで前記層間絶縁膜をエッチングする工程と、
    前記層間絶縁膜が前記表面から突出するように、前記表面をエッチングする工程と、
    第２導電形の第２の半導体層を前記表面から前記第１の半導体層中に形成する工程と、
    前記第１の半導体層の第１導電形不純物濃度より高い第１導電形不純物濃度を有する第１導電形の第３の半導体層を、前記表面から前記第２の半導体層中に形成する工程と、
    前記層間絶縁膜に隣接したサイドウォールを形成する工程と、
    前記サイドウォールをマスクとして、前記第２の半導体層に電気的に接続され、前記第２の半導体層の第２導電形不純物濃度より高い第２導電形不純物濃度を有する第２導電形の第４の半導体層を形成する工程と、
    前記サイドウォールを除去した後に、前記第３の半導体層及び前記第４の半導体層に電気的に接続された第１の電極を形成する工程と、
    前記第１の半導体層に電気的に接続された第２の電極を形成する工程と、
    を備えた半導体装置の製造方法。
  3. 前記サイドウォールは、前記第３の半導体層上及び前記層間絶縁膜上に形成された膜をエッチングすることにより形成される請求項２記載の半導体装置の製造方法。
  4. 前記サイドウォールを前記層間絶縁膜に隣接して形成する前記工程と、前記第４の半導体層を形成する前記工程との間に、さらに、前記サイドウォールに沿ってエッチングすることにより、前記第３の半導体層の表面から前記第３の半導体層を通り抜け前記第２の半導体層中に達するコンタクトトレンチを形成する工程を備え、
    前記第４の半導体層を形成する前記工程において、前記第４の半導体層は、前記第２の半導体層中に前記コンタクトトレンチの底に隣接して形成される請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第４の半導体層を形成する前記工程において、前記第４の半導体層は、前記サイドウォールをマスクに用いて前記第３の半導体層の表面から前記第３の半導体層を貫通し前記第２の半導体層に達するように形成された請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  6. 前記層間絶縁膜を前記第１の半導体層の前記表面から突出させる工程では、前記層間絶縁膜の側壁に隣接して前記第１の半導体層の残存部が形成されるように前記第１の半導体層がエッチングされる、請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
  7. 前記残存部は、前記層間絶縁膜の突出方向に幅が狭くなるテーパー形状を有する請求項６記載の半導体装置の製造方法。
  8. 前記層間絶縁膜を前記第１の半導体層の前記表面から突出させる工程では、前記層間絶縁膜の側壁に隣接して前記第１の半導体層の残存部が生じないように前記第１の半導体層がエッチングされる、請求項２または３に記載の半導体装置の製造方法。
  9. 前記サイドウォールは、前記層間絶縁膜と異なる材料を用いて形成される請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記ゲートトレンチの底部に、前記ゲート絶縁膜よりも厚い絶縁膜を介してフィールドプレートとなるポリシリコンを形成する工程をさらに備えた請求項１〜９のいずれか１つに記載の半導体装置の製造方法。
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