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JP2009004650A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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JP2009004650A
JP2009004650A JP2007165488A JP2007165488A JP2009004650A JP 2009004650 A JP2009004650 A JP 2009004650A JP 2007165488 A JP2007165488 A JP 2007165488A JP 2007165488 A JP2007165488 A JP 2007165488A JP 2009004650 A JP2009004650 A JP 2009004650A
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Japan
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package
side terminal
sealing resin
electrode
mask
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Yoshihiko Ino
好彦 猪野
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Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
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Abstract

【課題】他のパッケージとの接続信頼性及び耐湿信頼性に優れた構造の両面電極パッケージを、簡易且つ低コストに製造できるようにする。また、半導体チップのピンの数や大きさに応じて、任意のレイアウトで内部配線（電極パッド）を形成できる構造の両面電極パッケージを、簡易且つ低コストに製造できるようにする。
【解決手段】電極パッド１８、配線２０、貫通電極２８、ランド３０、及びソルダレジスト４２が形成されたコア材１６に、銅箔を貼り付ける。この銅箔を数段階にわたってウエットエッチングすることで、配線２０上に略垂直に立てられ、側面に周方向に沿って全周にわたり形成された複数の突条（周方向に連続した凸部）を備えた表面側端子３６を形成する。表面側端子３６の周囲を封止樹脂で封止し、封止樹脂層５０から表面側端子３６の端面３６Ａを露出させて、封止樹脂層５０の表面で再配線を行う。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に係り、特に、両面電極構造の半導体装置（両面電極パッケージ）及びその製造方法に関する。
近時、携帯電話など電子機器の小型化により、より実装密度の高い３次元パッケージ技術の開発が進められてきた。３次元パッケージ技術の中では、１つのパッケージ上に別のパッケージを積層するパッケージ・オン・パッケージ（ＰＯＰ）という方法が有望である。ＰＯＰでは、３層、４層といった多層にわたるパッケージの積層も提案されている（特許文献１参照）。
図１８に従来のＰＯＰの代表的な構造を示す。このＰＯＰ構造では、パッケージ１の上に、別のパッケージ２が積層されている。下側のパッケージ１では、半導体チップがフリップチップ接続されている。また、パッケージ１は、その裏面側に接続端子として半田ボールが設けられており、その表面側には半田ペーストを塗布してランド部が設けられている。
上側のパッケージ２では、半導体チップがワイヤボンド接続され、樹脂で封止されている。また、パッケージ２にも、裏面側に接続端子としてランド部が設けられている。パッケージ２のランド部は、積層状態でパッケージ１と対向する位置に設けられている。そして、上側のパッケージ２のランド部は、半田ボール３によって、下側のパッケージ１のランド部に電気的に接続されている。
特開平１１−２６０９９９号公報
しかしながら、従来のＰＯＰには種々の課題がある。例えば、（１）パッケージ同士の積層であるため、半導体チップのスタックに比べて取り付け高さを低くできない、（２）パッケージに反りが発生すると、電気的な接続信頼性が低下する、（３）下側のパッケージは封止が不十分になるため、耐湿信頼性が低下する、（４）パッケージに接続端子として設けられる半田ボールの径を小さくするにも限界があるため、半導体チップの多ピン化に対応できない、等である。これらの課題は、何れも積層される各パッケージの構造に起因するものである。
上記のＰＯＰには、両面電極パッケージが使用される。両面電極パッケージは、少なくとも、半導体チップと接続される内部配線と、パッケージ表面側の電極と内部配線とを接続する貫通電極と、パッケージ裏面側の電極と内部配線とを接続する貫通電極と、を備えている。上述した従来のＰＯＰの課題を解決するためには、信頼性、生産性、及び汎用性に優れた構造の両面電極パッケージを開発する必要がある。
本発明は、上記事情に鑑み成されたものであり、本発明の目的は、簡易且つ低コストに製造でき、他のパッケージとの接続信頼性及び耐湿信頼性に優れた構造の両面電極パッケージを提供することにある。また、本発明の他の目的は、他のパッケージとの接続信頼性及び耐湿信頼性に優れた構造の両面電極パッケージを、簡易且つ低コストに製造できる製造方法を提供することにある。
本発明の更に他の目的は、半導体チップのピンの数や大きさに応じて、任意のレイアウトで内部配線（電極パッド）を形成できる構造の両面電極パッケージを、簡易且つ低コストに製造できるようにすることにある。
上記目的を達成するために本発明の半導体装置は、表面に半導体チップの電極と電気的に接続される電極パッドが形成されると共に、裏面に前記電極パッドと電気的に接続された外部接続パッドが形成されたパッケージ基板と、前記パッケージ基板の表面に載置され、前記電極が前記電極パッドに電気的に接続された半導体チップと、側面に周方向に沿って全周にわたり形成された複数の突条を備え、一端が前記電極パッドと電気的に接続された柱状の表面側端子と、前記半導体チップを封止樹脂で封止すると共に、前記表面側端子の他端が表面に露出するように前記表面側端子の周囲を覆う封止樹脂層と、を含むことを特徴としている。
本発明の半導体装置において、前記表面側端子は、前記パッケージ基板に対し垂直に立てられていることが好ましい。また、前記表面側端子は、円柱状又は円錐状であることが好ましい。
また、前記表面側端子は、前記電極パッドと電気的に接続される一端側を、前記封止樹脂層の表面に露出する他端側よりも細くすることができる。或いは、前記表面側端子は、前記電極パッドと電気的に接続される一端側に、前記半導体チップが配置される方向に突き出した段差部を備えていてもよい。
また、前記表面側端子は、前記パッケージ基板上に積層した金属膜を複数回に分けてエッチングして形成することができる。前記表面側端子の側面の前記突条は、エッチング時のサイドエッチにより形成することができる。
また、本発明の半導体装置は、前記封止樹脂層の表面に形成された再配線パッドと、前記封止樹脂層の表面に形成され、前記表面側端子の他端と前記再配線パッドとを電気的に接続する接続配線と、を更に含んでいてもよい。
上記目的を達成するために本発明の半導体装置の製造方法は、複数のパッケージ基板に分割されるフレーム基板に、パッケージ毎に、パッケージ基板の表面に半導体チップの電極と電気的に接続される電極パッドを形成すると共に、パッケージ基板の裏面に前記電極パッドと電気的に接続された外部接続パッドを形成する工程と、前記フレーム基板上に金属膜を積層し、一端が各々対応する前記電極パッドと電気的に接続される柱状の表面側端子が複数形成されるように、前記金属膜の表面に所定パターンの第１のマスクを形成する工程と、前記第１のマスクを用いて前記金属膜が所定厚さになるまで第１のエッチングを行う工程と、前記第１のエッチングにより形成された柱状部の側面を保護する第２のマスクを形成し、前記第１のマスク及び前記第２のマスクを用いて前記パッケージ基板が露出するまで第２のエッチングを行う工程と、パッケージ毎に、前記パッケージ基板の表面に前記半導体チップを載置し、前記電極を前記電極パッドに電気的に接続する工程と、前記表面側端子の一端が露出するように、前記フレーム基板上に前記表面側端子と同じ高さの封止樹脂層を形成し、前記半導体チップの各々を封止樹脂で封止する工程と、前記半導体チップの各々がパッケージ毎に収納されると共に、前記電極パッド、前記外部接続パッド、前記表面側端子、及び前記封止樹脂層の各々がパッケージ毎に形成された前記フレーム基板をスクライビングして、個々のパッケージに分割する工程と、を含むことを特徴としている。
前記再配線パッドと前記接続配線とを更に含む半導体装置の場合には、前記フレーム基板をスクライビングして個々のパッケージに分割する前に、前記封止樹脂層の表面に、パッケージ毎に、再配線パッドを形成すると共に、前記表面側端子の他端と前記再配線パッドとを電気的に接続する接続配線を形成する工程を実施し、その後で、前記半導体チップの各々がパッケージ毎に収納されると共に、前記電極パッド、前記外部接続パッド、前記表面側端子、前記封止樹脂層、前記再配線パッド、及び前記接続配線の各々がパッケージ毎に形成された前記フレーム基板をスクライビングして、個々のパッケージに分割する工程を実施する。
本発明の製造方法において、前記金属膜の表面に形成される前記第１のマスクは、前記電極パッドの前記表面側端子と接続される接続パッド部の各々に対向する位置に小円形のマスクが複数配置されたパターンで形成することができる。
また、第２のエッチングを、第１のエッチングよりもサイドエッチが大きくなる条件で行うことにより、前記表面側端子の前記電極パッドと電気的に接続される一端側を、前記封止樹脂層の表面に露出する他端側よりも細くすることができる。
また、前記第２のマスクと共に、前記第１のエッチング後に残った金属膜の表面に前記第２のマスクから前記半導体チップが配置される方向に延びる第３のマスクを更に形成し、前記第１のマスク、前記第２のマスク、及び前記第３のマスクを用いて前記パッケージ基板が露出するまで第２のエッチングを行って、前記表面側端子の前記電極パッドと電気的に接続される一端側に、前記半導体チップが配置される方向に突き出した段差部を形成することができる。
本発明によれば、他のパッケージとの接続信頼性及び耐湿信頼性に優れた構造の両面電極パッケージを、簡易且つ低コストに製造することができる、という効果がある。また、柱状の表面側端子の構造を工夫することで、半導体チップのピンの数や大きさに応じて、任意のレイアウトで内部配線（電極パッド）を形成することができる、という効果がある。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
＜第１の実施の形態＞
[両面電極パッケージ]
図１は本発明の第１の実施の形態に係る両面電極パッケージの構成を示す概略断面図である。第１の実施の形態に係る両面電極パッケージ１０は、樹脂やセラミクスなどの絶縁体で構成された平板状のコア材１６を備えている。コア材１６には、コア材１６を貫通するビア２４が複数形成されている。各々のビア２４内に、導電性材料２６が充填されて、貫通電極２８とされている。貫通電極２８の一端はコア材１６の表面に露出し、貫通電極２８の他端はコア材１６の裏面に露出している。
また、コア材１６の表面には、所定のレイアウトで、ＬＳＩチップ等の半導体チップ４４を接続するための複数の電極パッド１８と、複数の表面側端子３６と、電極パッド１８と貫通電極２８の一端又は表面側端子３６の一端とを電気的に接続する複数の配線２０と、が形成されている。複数の電極パッド１８は、内側と外側の２列に配列されている。柱状（ポスト状）の表面側端子３６の各々は、コア材１６の表面に形成された配線２０上に、コア材１６に対して略垂直に立てられている。なお、電極パッド１８と配線２０とが、本発明の「電極パッド」に相当する。
以下では、内側と外側の電極パッド１８を区別する必要がない場合には、電極パッド１８と総称する。一方、内側と外側の電極パッド１８を区別する必要がある場合には、内側の電極パッド１８を内側電極パッド１８inと称し、外側の電極パッド１８を外側電極パッド１８outと称する。
また、配線２０についても、内側と外側の配線２０を区別する必要がない場合には、配線２０と総称する。一方、内側と外側の配線２０を区別する必要がある場合には、内側電極パッド１８inと貫通電極２８の一端とを接続する配線２０を内側配線２０inと称し、外側電極パッド１８outと表面側端子３６の一端とを接続する配線２０を外側配線２０outと称する。
コア材１６の裏面には、貫通電極２８の露出部を覆うように、外部接続用のランド３０が複数形成されている。コア材１６の裏面に露出した貫通電極２８の他端は、このランド３０に電気的に接続されている。また、コア材１６の裏面は、ランド３０を残して、ソルダレジスト４２で被覆されている。
上述した電極パッド１８、配線２０、貫通電極２８、ランド３０、及びソルダレジスト４２が形成されたコア材１６が、パッケージ基板１２である。パッケージ基板１２は、平面視が矩形状であり、そのサイズは半導体チップ４４の平面サイズよりも大きい（図２（Ａ）参照）。電極パッド１８、配線２０、及びランド３０の各々は、コア材１６の表面又は裏面に、半田ペースト等の導電性材料を所定のパターンで塗布するなどして形成されている。表面側端子３６は、銅（Ｃｕ）等の金属で形成されている。ソルダレジスト４２は、コア材１６の裏面に、耐熱性の樹脂材料を塗布するなどして形成されている。
パッケージ基板１２の中央部には、ＬＳＩチップ等の半導体チップ４４が載置（マウント）されている。半導体チップ４４の裏面は、ダイボンド材４６によりパッケージ基板１２の表面に接着されている。半導体チップ４４の表面には、図示しない複数の電極が形成されている。半導体チップ４４のこれら電極と電極パッド１８との間に、金（Ａｕ）細線などの金属ワイヤ４８がループ状に架け渡されて、半導体チップ４４がパッケージ基板１２にワイヤボンディングされている。即ち、金属ワイヤ４８の一端が半導体チップ４４の電極と電気的に接続されると共に、金属ワイヤ４８の他端が電極パッド１８と電気的に接続されている。
半導体チップ４４は、封止樹脂層５０によって封止されている。封止樹脂層５０は、エポキシ樹脂などの封止樹脂をモールド成型する等して形成される。同様に、電極パッド１８、配線２０、及び金属ワイヤ４８も、封止樹脂層５０により封止されている。封止樹脂層５０の表面５０Ａは、表面側端子３６と同じ高さとされている。このため、封止樹脂層５０の表面５０Ａには、表面側端子３６の端面３６Ａ（図４参照）が複数露出している。換言すれば、パッケージ基板１２の表面は、端面３６Ａを残して、封止樹脂層５０で被覆されている。
封止樹脂層５０の表面５０Ａ上には、上側に積層される他の両面電極パッケージと接続するための外部接続端子として、複数の再配線パッド５２が形成されている。また、表面５０Ａ上には、これらの再配線パッド５２と端面３６Ａとを一対一で接続する配線５４が形成されて、封止樹脂層５０の表面で再配線が行われている。なお、両面電極パッケージ１０の表面は、再配線パッド５２だけを残して、ソルダレジストで被覆されていてもよい。また、再配線パッド５２と配線５４とが形成される前のパッケージを、両面電極パッケージ１０Ａと称する。
図２（Ａ）は半導体チップ４４がマウントされる前のパッケージ基板１２を表面側から見た平面図である。図２（Ｂ）は、図２（Ａ）の矩形状のパッケージ基板１２の表面の約１／４の領域３２の様子を図示している。なお、本実施の形態では、パッケージ基板１２の大きさは１３ｍｍ×１３ｍｍである。また、図１は図２のＡ−Ａ断面図に相当する。
図２（Ａ）及び（Ｂ）に示すように、パッケージ基板１２の半導体チップ４４が配置されるチップ配置領域１４（図２（Ａ）において点線で囲んだ領域）には、貫通電極２８の端面が露出している。本実施の形態では、パッケージ基板１２の中央部には、１１４個の貫通電極２８が、中央の数個を除いた１１×１１のマトリクス状に配置されている。また、パッケージ基板１２の周辺部には、配線２０を介して表面側端子３６と対向するように、１０６個の貫通電極２８が配置されている。
パッケージ基板１２のチップ配置領域１４の外側には、チップ配置領域１４を四角く取り囲むように、１５６個の内側電極パッド１８inが、１辺に３９個ずつ配置されている。また、内側電極パッド１８inの外側には、チップ配置領域１４を四角く取り囲むように、１６０個の外側電極パッド１８outが、１辺に４０個ずつ配置されている。上述した通り、本実施の形態では、パッケージ基板１２の大きさは１３ｍｍ×１３ｍｍであり、パッケージ基板１２の外周より約２ｍｍ内側の仮想線（図２（Ｂ）の一点鎖線）を挟んで、この仮想線の内側に内側電極パッド１８inが配列され、仮想線の外側に外側電極パッド１８outが配列されている。
即ち、複数の電極パッド１８は、内側と外側の２列に配列されている。また、図示したとおり、隣接する２個の内側電極パッド１８inの間に外側電極パッド１８outが対向するように、内側電極パッド１８inと外側電極パッド１８outとは千鳥状に配列されている。このように、複数の電極パッド１８を、複数列に配列したり、千鳥状に配列することで、配線を容易にして配列する電極パッド１８の個数を増やすことが可能になる。
パッケージ基板１２の電極パッド１８の外側には、電極パッド１８及びチップ配置領域１４を四角く取り囲むように、１０６個の表面側端子３６が配置されている。上述した通り、本実施の形態では、パッケージ基板１２の大きさは１３ｍｍ×１３ｍｍであり、パッケージ基板１２の外周より約１．３ｍの範囲に、複数の表面側端子３６が配置されている。
本実施の形態では、矩形状のパッケージ基板１２の一辺あたり、２９個又は２４個の表面側端子３６が配置されている。２９個の表面側端子３６が配列されている領域では、内側に８個と外側に２１個の２列に配列されている。２４個の表面側端子３６が配列されている領域では、内側に８個と外側に１６個の２列に配列されている。
また、部分的に見れば、隣接する２個の外側の表面側端子３６の間に内側の表面側端子３６が対向するように、千鳥状に配列されている。電極パッド１８と同様に、複数の表面側端子３６を、複数列に配列したり、千鳥状に配列することで、配線を容易にして配列する表面側端子３６の個数を増やすことが可能になる。
パッケージ基板１２の表面には、貫通電極２８の一端と内側電極パッド１８inとを一対一で接続するように内側配線２０inが所定のパターンで適宜設けられると共に、表面側端子３６の一端と外側電極パッド１８outとを一対一で接続する外側配線２０outが所定のパターンで適宜設けられている。本実施の形態では、１１４個の貫通電極２８に対応して１１４本の内側配線２０inが設けられている。また、１０６個の表面側端子３６に対応して１０６本の外側配線２０outが設けられている。
なお、図２（Ａ）及び（Ｂ）は、パッケージ基板１２におけるレイアウトの一例を示したに過ぎない。パッケージ基板１２の電極パッド１８、配線２０、貫通電極２８、及び表面側端子３６の個数や配置は、半導体チップ４４の電極（ピン）の数や、半導体チップ４４の大きさなどに応じて、適宜変更することができる。パッケージ基板１２の大きさも半導体チップ４４の大きさなどに応じて、適宜変更することができる。
特に、本発明では、他の実施の形態で説明するように、表面側端子３６の形状を工夫することが可能で、レイアウトの自由度が従来以上に向上する。また、後述するように、本発明では、表面側端子３６と封止樹脂との密着性が良いので、表面側端子３６の個数を増やすことで、表面側端子３６と封止樹脂層５０とを、より強固に接着することができる。
図３は表面側端子３６の形状を示す斜視図である。図３は、図２（Ｂ）の点線で囲んだ領域２２に在る２個の表面側端子３６を斜め上から見たときの斜視図である。外側配線２０outの端部は、表面側端子３６の断面（略円形）よりひとまわり大きいドロップ状のパターンに形成されている。上述した通り、円柱状（ポスト状）の表面側端子３６の各々は、配線２０のドロップ状の端部の上に、略垂直に立てられている。また、表面側端子３６の各々は、側面に周方向に沿って全周にわたり形成された複数の突条（周方向に連続した凸部）を備えている。
本実施の形態では、表面側端子３６の各々は３個の突条を備えている。この複数の突条により、柱状の表面側端子３６の側面には、波打つような凹凸が形成されている。なお、表面側端子３６の平坦な頂上部分が、後述する端面３６Ａ（図４参照）として封止樹脂層５０から露出することになる。
表面側端子３６の周囲は封止樹脂により埋められるが、表面側端子３６が側面に凹凸を備えることで、封止樹脂との密着性が顕著に向上する。このため、表面側端子３６と封止樹脂層５０とが剥離しにくくなり、両面電極パッケージ１０の耐湿信頼性が顕著に向上する。また、封止樹脂との密着性が顕著に向上することは、両面電極パッケージ１０が曝される環境温度が変化して、金属製の表面側端子３６が膨張・収縮しても、封止樹脂層５０がそれに追従することを意味する。このため、反りなどにより電気的な接続が困難になるおそれが少なく、上部に積層されるパッケージとの接続信頼性が顕著に向上する。
表面側端子３６の高さは、０．１〜０．３ｍｍ程度とすることができる。一般に、半導体チップ４４の厚さは５０〜１００μｍ程度である。表面側端子３６の高さは、半導体チップ４４の厚さの２倍〜３倍程度にするのが好ましい。
図４は両面電極パッケージ１０を表面側から見た部分平面図である。両面電極パッケージ１０の表面の約１／４の領域の様子を図示している。また、図１は図４のＡ−Ａ断面図に相当する。図１で説明したように、半導体チップ４４がマウントされたパッケージ基板１２の表面は、表面側端子３６の端面３６Ａを残して、封止樹脂層５０で被覆されている。また、封止樹脂層５０の表面５０Ａ上には、複数の再配線パッド５２と、これと端面３６Ａとを一対一で接続する配線５４と、が形成されている。
上述した通り、本実施の形態では、１０６個の表面側端子３６が配置されている。柱状の表面側端子３６は、パッケージ基板１２に対し略垂直に立てられているので、表面側端子３６の端面３６Ａは、表面側端子３６の各々に対応する位置に露出することになる。本実施の形態では、両面電極パッケージ１０の表面には、１０６個の端面３６Ａが露出している。
また、本実施の形態では、両面電極パッケージ１０の表面には、１０４個の再配線パッド５２が設けられている。再配線パッド５２の各々は、配線５４により何れかの端面３６Ａと一対一で電気的に接続されている。本実施の形態では、両面電極パッケージ１０の表面には、再配線パッド５２の個数に応じて、１０４本の配線５４が設けられている。封止樹脂層５０の表面は平坦で、再配線パッド５２を任意のレイアウトで配置（再配線）することができるので、上側に積層されるパッケージとの接続が非常に容易になる。言うまでも無いが、再配線パッド５２の個数や配置は、上側に積層されるパッケージの外部接続端子の位置などに応じて、適宜変更することができる。
[両面電極パッケージの製造方法]
次に、上述した両面電極パッケージ１０を製造する製造方法について説明する。図５〜図１２は第１の実施の形態に係る両面電極パッケージ１０の製造工程を示す図である。この製造工程では、図５に示すように、複数のパッケージ基板１２が形成された単一の基板フレーム６０が用いられる。この基板フレーム６０上には、パッケージ基板毎に、両面電極パッケージの構造が形成される。最後に、基板フレーム６０をダイシングすることにより、個々の両面電極パッケージに分割（個片化）される。以下、両面電極パッケージ１０の製造工程を、順を追って説明する。
（基板フレームの準備工程）
まず、複数のパッケージ基板１２が形成された単一の基板フレーム６０を用意する。図５、図６及び図７は基板フレーム６０の準備工程を示す図である。図５は基板フレーム６０を表面側から見た平面図である。図６は基板フレーム６０の部分断面図である。
長尺状の基板フレーム６０には、複数のパッケージ基板１２が形成されている。ここでは、図５に示すように、基板フレーム６０には、３６個のパッケージ基板１２が配置されている。３６個のパッケージ基板１２は、９個ずつ４組に分けられている。１つの組では、９個のパッケージ基板１２が３×３のマトリクス状に配置されている。各組は、基板フレーム６０の長さ方向に沿って、所定間隔をへだてて配置されている。なお、図２（Ｂ）等では、個々のパッケージ基板１２の図面左上の約１／４の領域３２だけを図示している。
図６には、２個のパッケージ基板１２を含む部分のみを図示している。図中、点線で囲んだ部分が、図１及び図２に示す１個のパッケージ基板１２に相当する。基板フレーム６０は、平板状のコア材１６を備えている。コア材１６には、複数の電極パッド１８、複数の配線２０、複数の貫通電極２８、複数のランド３０、複数の表面側端子３６、及びソルダレジスト４２が、パッケージ基板１２毎に形成されている。
コア材１６やソルダレジスト４２は、絶縁体で構成されている。絶縁体としては、有機樹脂などが好ましい。ソルダレジスト４２は、コア材１６の裏面に、耐熱性の樹脂を塗布するなどして形成されている。表面側端子３６は、コア材１６に電極パッド１８、配線２０、貫通電極２８、ランド３０、及びソルダレジスト４２を形成した後で形成する。表面側端子３６の作製方法については、後で詳細に説明する。
また、電極パッド１８、配線２０、貫通電極２８のビア２４に充填される導電性材料２６、及びランド３０等は、当然ながら導電性の材料で構成されている。電極パッド１８、配線２０、及びランド３０の各々は、コア材１６の表面又は裏面に、半田ペースト等の導電性材料を所定のパターンで塗布するなどして形成されている。導電性材料としては、電気抵抗の低い材料が好ましい。
後述する通り、電極パッド１８、配線２０などを形成した後に、金属製の表面側端子３６をエッチングで形成するので、電極パッド１８、配線２０には、エッチング液に不溶な導電性材料を使用することが好ましい。本実施の形態では、銅製の表面側端子３６を形成するので、電極パッド１８、配線２０には、エッチング液である塩化第二鉄の水溶液に不溶な導電性材料を使用することが好ましい。例えば、半田ペーストして汎用されているスズ鉛（ＳｎＰｂ）などを用いることができる。
図７（Ａ）〜（Ｆ）は、各パッケージ基板に表面側端子３６を形成する工程を示す図である。これらの工程は、３段階のウエットエッチング工程からなっている。なお、各パッケージ基板には、複数の表面側端子３６が形成されるが、図７（Ａ）〜（Ｆ）では、１個の表面側端子３６が形成されるところを図示している。
まず、図７（Ａ）に示すように、電極パッド１８、配線２０、貫通電極２８、ランド３０、ソルダレジスト４２が形成されたコア材１６の表面に、厚さｄの銅箔５６を貼り付ける。銅箔５６の厚さｄは０．１〜０．３ｍｍとすることができる。この銅箔５６の表面５６Ａに、円柱状の表面側端子３６を複数形成するために、エッチング用のマスク５８Ａを複数形成する。マスク５８Ａの各々は、コア材１６表面に形成された配線２０のドロップ状の端部に対向する位置に、所定のパターンで形成される。本実施の形態では、小さな円形のマスク５８Ａを複数形成する。
次に、図７（Ｂ）に示すように、マスク５８Ａの各々を用いて、銅箔５６を表面５６Ａから約１／３ｄの深さまでエッチングする。銅箔５６のエッチングには、塩化第二鉄の水溶液がエッチング液として用いられる。ウエットエッチングは、浸漬方式で行ってもよく、スピン方式で行っても良い。銅箔５６が約１／３ｄの深さまでエッチングされると、各マスク５８Ａの下方に約１／３ｄの高さで柱状の銅箔（Ｃｕポスト）が残ると共に、同じ深さで銅箔５６の他の部分が除去されて、銅箔５６の新たな表面５６Ｂが露出する。また、ウエットエッチングは等方的に進行するため、マスク５８Ａの下方までサイドエッチされる。このため、Ｃｕポストの各々は典型的な円柱状ではなく、その側面３６Ｂには周方向に連続した凹部が形成される。
次に、図７（Ｃ）に示すように、Ｃｕポスト各々の頂上のマスク５８Ａは残したまま、Ｃｕポスト各々の側面３６Ｂにマスク５８Ｂを形成する。図７（Ｄ）に示すように、マスク５８Ａとマスク５８Ｂとを用いて、銅箔５６を表面５６Ａから約２／３ｄの深さまでエッチングする。銅箔５６が約２／３ｄの深さまでエッチングされると、各マスク５８Ａの下方に柱状の銅箔（Ｃｕポスト）が残ると共に、同じ深さで銅箔５６の他の部分が除去されて、銅箔５６の新たな表面５６Ｃが露出する。また、新たに形成されたＣｕポストもサイドエッチされて、その側面３６Ｃには周方向に連続した凹部が形成される。
次に、図７（Ｅ）に示すように、Ｃｕポスト各々の頂上のマスク５８Ａと側面のマスク５８Ｂは残したまま、新たに形成されたＣｕポスト各々の側面３６Ｃにマスク５８Ｃを形成する。図７（Ｆ）に示すように、マスク５８Ａとマスク５８Ｂとマスク５８Ｃとを用いて、銅箔５６をコア材１６の表面が露出するまでエッチングする。
銅箔５６がコア材１６の表面が露出するまでエッチングされると、マスク５８Ａの下方に柱状の銅箔（Ｃｕポスト）が残ると共に、他の銅箔が全部除去されて、コア材１６と共にコア材１６の表面に形成された電極パッド１８、配線２０、貫通電極２８の端面が露出する。また、新たに形成されたＣｕポストもサイドエッチされて、その側面３６Ｄには周方向に連続した凹部が形成される。最後に、マスク５８Ａ、マスク５８Ｂ、及びマスク５８Ｃを除去すると、端面３６Ａが平坦で、側面に凹凸が形成された円柱状の表面側端子３６が完成する。
完成した表面側端子３６の側面には、周方向に連続した凹部が形成された側面３６Ｂ、側面３６Ｃ、側面３６Ｄが頂上からこの順に形成される。このため、例えば側面３６Ｂと側面３６Ｃとの間には、突条（周方向に連続した凸部）が形成される。端面３６Ａと側面３６Ｂとの間、側面３６Ｃと側面３６Ｄとの間にも、同様に突条が形成される。
銅箔５６のウエットエッチングを複数回に分けて行うことで、エッチングの回数に応じた個数の突条を得ることができる。本実施の形態では、銅箔５６のウエットエッチングを３段階に分けて行うことで、側面に３本の突条を備えた表面側端子３６を得ることができる。また、本実施の形態では、３回のエッチングを同様の条件で行う等して、側面３６Ｂ、側面３６Ｃ、側面３６Ｄが略同じ形状になるようにしている。
突条の個数は３個に限られず、２個でもよく４個以上でもよい。突条の個数が増えるほど、エッチングの回数が増えて作製工程は煩雑化するが、封止樹脂との密着性は向上する。突条の形状としては、断面が略三角形の先が尖った形状等が考えられるが、頂部が平坦な形状でもよい。また、表面側端子３６の高さは０．１〜０．３ｍｍとすることができる。表面側端子３６の最も太い部分での径（凸部での径）は、表面側端子３６の高さの約０．５〜１．０倍が好ましく、０．０５〜０．３ｍｍ程度とすることができる。
表面側端子３６の凹部での径は、凸部での径の８０％程度とすることが好ましい。例えば、表面側端子３６の凸部での径が０．１５ｍｍであれば、凹部の径を０．１２ｍｍとすることができる。突条の高さが高くなるほど、エッチングの条件設定は難しくなるが、封止樹脂との密着性は向上する。なお、円柱状の表面側端子３６の径とは、表面側端子３６をパッケージ基板１２（コア材１６）表面に平行な面で切断したときの切断面の径である。円柱状の表面側端子３６では、切断面は円形であり、「径」とはその直径を意味している。
（半導体チップの配置工程）
次に、個々のパッケージ基板１２のチップ配置領域１４に、半導体チップ４４を配置する。図８は半導体チップの配置工程を示す基板フレームの部分断面図である。ＩＣチップやＬＳＩチップなどの半導体チップ４４は、同じ回路を複数形成した半導体ウェーハを、個々の回路に分割（ダイシング）して作製されている。半導体チップ４４の表面には、図示はしていないが、複数の電極が設けられている。
パッケージ基板１２中央のチップ配置領域１４に、チップ固定用のダイボンド材４６を貼り付ける。ダイボンド材４６は、絶縁性の接着材であり、例えば、粘着シートなどを用いることができる。このダイボンド材４６を用いて、半導体チップ４４の裏面をパッケージ基板１２に接着する。これにより、半導体チップ４４がパッケージ基板１２の表面に固定される。図５に示すように、基板フレーム６０には複数のパッケージ基板１２が形成されている。これら複数のパッケージ基板１２の各々について、半導体チップ４４を固定する。
次に、例えばワイヤーボンダー等のボンディング装置を用いて、半導体チップ４４の表面に設けられた電極と電極パッド１８とを、金属ワイヤ４８によりワイヤボンディングする。金属ワイヤ４８としては、金（Ａｕ）の細線を用いることができる。図８に示すように、金属ワイヤ４８は、半導体チップ４４と電極パッド１８との間に、ループ状に架け渡される。このとき、金属ワイヤ４８のループ高さは、表面側端子３６の高さより低くする。
（半導体チップの封止工程）
次に、半導体チップ４４を封止樹脂により封止する。
図９（Ａ）及び（Ｂ）は半導体チップの封止工程を示す図である。図９（Ａ）は樹脂封止された基板フレームの部分断面図であり、図９（Ｂ）は樹脂封止された基板フレームを表面側から見た平面図である。
封止樹脂による封止は、各々のチップ配置領域１４に半導体チップ４４が配置された基板フレーム６０を、図示しないモールド金型にセットしてトランスファー法により行う。このモールド金型内に、封止樹脂を注入、充填することにより、基板フレーム６０の表面を封止樹脂５０Ｍで被覆する。
複数のパッケージ基板１２が形成された領域６２（点線で示す）より広い範囲を、封止樹脂５０Ｍで被覆する。封止樹脂としては、エポキシ樹脂を用いることができる。封止樹脂は、半導体チップ４４と基板フレーム６０との隙間を埋めるように充填される。また、表面側端子３６が封止樹脂５０Ｍで覆われるように、基板フレーム６０の表面を封止樹脂５０Ｍで被覆する。
モールド終了後に、基板フレーム６０をモールド金型から取り出して、封止工程が終了する。基板フレーム６０の表面を封止樹脂５０Ｍで被覆することで、半導体チップ４４と共に、電極パッド１８、配線２０、及び金属ワイヤ４８も同時に封止される。また、領域６２より広い範囲を封止樹脂５０Ｍで被覆することで、各々のチップ配置領域１４に配置された半導体チップ４４が一括して封止される。
（封止樹脂の研削工程）
次に、封止樹脂５０Ｍを表面側から研削する。
図１０は封止樹脂の研削工程を示す図であり、研削後の基板フレームの部分断面図である。基板フレーム６０の表面を封止樹脂５０Ｍで被覆した後に、グラインダー等の研削装置を用いて、表面側端子３６の端面３６Ａが露出するまで、封止樹脂５０Ｍを表面側から研削（グラインド）する。こうして封止樹脂層５０は、表面側端子３６と同じ高さに形成され、封止樹脂層５０の表面５０Ａは端面３６Ａと同一表面となる。また、表面５０Ａは、コア材１６の表面に平行となる。
なお、上記では封止樹脂５０Ｍを厚めに形成した後に、形成された封止樹脂５０Ｍを表面側から研削して、封止樹脂層５０を形成する例について説明したが、トランスファー法（モールド成型）により、表面側端子３６の端面３６Ａと同じ高さの封止樹脂層５０を形成してもよい。但し、従来のトランスファー法で薄い封止樹脂層５０を形成するためには、高度な金型作製技術が必要になる。これに対し、モールドした封止樹脂５０Ｍを表面側から研削することで、薄い封止樹脂層５０を形成することが容易になる。
いずれにしても、基板フレーム６０の表面は、表面側端子３６の端面３６Ａを除いて封止樹脂層５０で一様に被覆されることになる。従って、基板フレーム６０の表面が、熱膨張率や熱収縮率の異なる複数種類の樹脂で覆われている場合に比べて、樹脂の剥離が発生し難い。
（再配線工程）
次に、封止樹脂層５０の表面５０Ａ上で再配線を行う。
図１１は再配線工程を示す図であり、再配線後の基板フレームの部分断面図である。
封止樹脂層５０の表面５０Ａ上に、金属ナノ粒子により、所定の再配線パターンで再配線パッド５２と配線５４とを形成する。本実施の形態では、表面側端子３６の端面３６Ａと封止樹脂層５０の表面５０Ａとが同じ高さ（同一表面）に形成されているので、再配線パターンの形成が容易である。また、研削で得られた表面５０Ａは粗面であるため、再配線パッド５２、配線５４との接着性に優れている。
金属ナノ粒子は、粒径が１〜１００ｎｍ程度の金属粒子である。金属ナノ粒子としては、例えば、銅ナノ粒子を用いることができる。また、再配線パターンは、金属ナノ粒子を含むインクを用いたインクジェット・プリントや、金属ナノ粒子を含むペーストを用いたスクリーン印刷により形成することができる。金属ナノ粒子を含むインクやペーストを用いた場合には、再配線パターンを形成した後に、原子状水素を用いた還元を実施して、有機溶媒等による汚れや酸化物を除去する。
（ダイシング工程）
最後に、基板フレーム６０をダイシングして各パッケージを個片化する。
図１２（Ａ）及び（Ｂ）はダイシング工程を示す図である。図１２（Ａ）はダイシング時の基板フレームの部分断面図であり、図１２（Ｂ）はダイシング時の基板フレームを表面側から見た平面図である。図１２（Ｂ）の平面図は、１組（９個）のパッケージ基板１２に対応した基板フレーム６０の一部を図示する。
基板フレーム６０上には、複数のパッケージ構造６４が形成されている。本実施の形態では、図１２（Ｂ）に示すように、基板フレーム６０の図示された部分には、９個の両面電極パッケージ構造６４が３×３のマトリクス状に配置されている。図示しないブレードを矢印方向に移動させて、基板フレーム６０を碁盤目状にソーカットして、両面電極パッケージ構造６４の各々を個片化する。また、ソーカットにより、ブレードの通過領域６６の基板フレーム６０が切除される。ブレードとしては、ダイヤモンドブレード等を用いることができる。これにより、第１の実施の形態に係る両面電極パッケージ１０が完成する。
以上説明した通り、本実施の形態によれば、表面側端子３６の周囲は封止樹脂により埋められるが、表面側端子３６が側面に複数の突条を備えているので、アンカー効果により封止樹脂との密着性が顕著に向上する。このため、表面側端子３６と封止樹脂層５０とが剥離しにくくなり、両面電極パッケージ１０の耐湿信頼性が顕著に向上する。
また、封止樹脂との密着性が顕著に向上することは、両面電極パッケージ１０が曝される環境温度が変化して、金属製の表面側端子３６が膨張・収縮しても、封止樹脂層５０がそれに追従することを意味する。このため、反りなどにより電気的な接続が困難になるおそれが少なく、上部に積層されるパッケージとの接続信頼性が顕著に向上する。
また、本実施の形態によれば、金属性の表面側端子３６は、積層された銅箔のエッチングによりパッケージ基板１２上に形成されるので、金属端子を半田付けして形成する場合などに比べて、熱歪みの集中する箇所がないので、環境温度の変化に対する耐久性が高い。
また、本実施の形態に係る両面電極パッケージ１０は、パッケージ基板１２に形成された表面側端子３６の周囲を埋めるように封止樹脂層５０が形成されるシンプルな構造を有しているので、パッケージ基板のザグリ加工や多数の貫通孔のレーザ加工など複雑な加工を行うことなく、両面電極パッケージ１０を簡易且つ低コストに製造することができる。
また、本実施の形態では、封止樹脂層５０の表面は平坦で、両面電極パッケージ１０の表面において再配線パッド５２を任意のレイアウトで配置（再配線）することができるので、上側に積層されるパッケージとの接続が非常に容易になる。
また、本実施の形態では、両面電極パッケージ１０の再配線前の表面は、一種類の封止樹脂層５０で覆われており、熱膨張率や熱収縮率の異なる複数種類の樹脂で覆われている場合に比べて、樹脂の剥離が発生し難く、耐湿信頼性が高い。即ち、基板実装時のリフロー（半田付け）等の熱による樹脂の剥離を防止することができる。これにより、パッケージ内部への水分の浸入や、再配線パターンの剥離による断線を防止することができる。
また、本実施の形態では、封止樹脂５０Ｍを厚めに形成した後に、形成された封止樹脂５０Ｍを表面側から研削して、封止樹脂層５０を形成するので、高度な金型作製技術を用いることなく、薄い封止樹脂層５０を容易に形成することができる。また、研削面は粗面であり、再配線パターンとの接着性に優れている。このため、再配線パターンの剥離による断線が発生し難い。
また、本実施の形態では、電極パッド１８や表面側端子３６を、複数列に配列したり、千鳥状に配列することで、配線を容易にして配列する電極パッド１８や表面側端子３６の個数を増やしている。これにより、半導体チップ４４の多ピン化にも対応できるようになる。特に、配列する表面側端子３６の個数を増やすことで、表面側端子３６と封止樹脂層５０とをより強固に接着することができるようになる。
＜第２の実施の形態＞
[両面電極パッケージ]
図１３は本発明の第２の実施の形態に係る両面電極パッケージの構成を示す概略断面図である。第２の実施の形態に係る両面電極パッケージ１０Ｂは、配線２０と電気的に接続される表面側端子３６Ｓの一端側（ポストの根元部分）が、他端側より細くなっている以外は、第１の実施の形態に係る両面電極パッケージ１０と同じ構造であるため、同じ構成部分には同じ符号を付して説明を省略する。
本実施の形態でも、第１の実施の形態と同様に、表面側端子３６Ｓの各々は複数の突条を備えている。この複数の突条により、柱状の表面側端子３６Ｓの側面には、波打つような凹凸が形成されている。表面側端子３６Ｓが側面に凹凸を備えることで、封止樹脂との密着性が顕著に向上する。また、両面電極パッケージ１０が曝される環境温度が変化して、金属製の表面側端子３６Ｓが膨張・収縮しても、封止樹脂層５０がそれに追従するので、上部に積層されるパッケージとの接続信頼性が顕著に向上する。
また、上述した通り、図２（Ａ）及び（Ｂ）は、パッケージ基板１２におけるレイアウトの一例を示すに過ぎない。パッケージ基板１２の電極パッド１８、配線２０、貫通電極２８、及び表面側端子３６Ｓの個数や配置は、半導体チップ４４の電極（ピン）の数や、半導体チップ４４の大きさなどに応じて、適宜変更することができる。特に、本実施の形態では、表面側端子３６Ｓの根元部分が細く形成されているので、半導体チップ４４の多ピン化による基板配線のファインピッチ化にも対応することが可能になる。
例えば、図３は第１の実施の形態の表面側端子３６の形状を説明する図である。図３では、外側配線２０outの端部は、表面側端子３６の断面（略円形）よりひとまわり大きいドロップ状のパターンに形成されており、円柱状の表面側端子３６は、配線２０のドロップ状の端部上に略垂直に立てられている。これに対し、本実施の形態では、表面側端子３６Ｓの根元部分が細く形成されているので、外側配線２０outの端部を他の部分と同じ幅で形成することができる。微細な配線が可能になるのである。この通り、半導体チップ４４の多ピン化に対応して、より多数の表面側端子３６Ｓと、より多数の外側配線２０outとを形成することが可能になる。
一方、表面側端子３６Ｓの他端側（ポストの頂上部）は、第１の実施の形態と同じ太さで形成されているので、表面側端子３６Ｓの端面３６Ａは、第１の実施の形態と同じ大きさ（面積）となる。このため、封止樹脂層５０の表面での再配線に支障をきたすことはなく、上部に積層されるパッケージとの接続信頼性が維持される。
なお、配線２０と電気的に接続される表面側端子３６Ｓの一端側を、第１の実施の形態のポスト根元部分より細くすると共に、表面側端子３６Ｓの他端側を、第１の実施の形態のポスト頂上部分より太くしてもよい。表面側端子３６Ｓの端面３６Ａの面積、即ち、上部に積層されるパッケージとの端子接合面積を大きくすることで、上部に積層されるパッケージとの接続信頼性が更に向上する。
[両面電極パッケージの製造方法]
次に、上述した両面電極パッケージ１０Ｂの製造方法について説明する。両面電極パッケージ１０Ｂは、表面側端子３６Ｓの形成工程以外は、第１の実施の形態に係る両面電極パッケージ１０と同様にして製造できるため、相違点以外は説明を省略する。
表面側端子３６Ｓの形成工程は、第１の実施の形態と同様に、図７（Ａ）〜（Ｆ）に示す３段階のウエットエッチング工程からなっている。ポストの根元部分が細くなった表面側端子３６Ｓも、これと略同じ方法で作製される。但し、図７（Ｆ）に示すように、銅箔５６がコア材１６の表面が露出するまでエッチングする際に、エッチング液の濃度を上げる、エッチング時間を長くする等、前回よりもサイドエッチが大きくなる条件で、エッチングを行うことで、新たに形成されたＣｕポストの側面３６Ｄを深くえぐる。新たに形成されたＣｕポストは略円錐状となる。
表面側端子３６Ｓの側面には、周方向に連続した凹部が形成された側面３６Ｂ、側面３６Ｃ、側面３６Ｄが頂上からこの順に形成され、３本の突条が形成される。本実施の形態では、第１の実施の形態と同様に、銅箔５６のウエットエッチングを３段階に分けて行い、側面に３本の突条を備えた表面側端子３６を得ているが、コア材１６を露出させるための第３回目のエッチングを、第１回目と第２回目のエッチングよりも、サイドエッチが大きくなる条件で行うことで、側面Ｄが、側面３６Ｂ及び側面３６Ｃよりも深くえぐり取られ、表面側端子３６Ｓの根元部分が細くなる。
なお、表面側端子３６Ｓの端面３６Ａの面積を大きくしたい場合には、図７（Ａ）に示すマスク５８Ａの形成工程で、マスク５８Ａの面積を大きくする。
以上説明した通り、本実施の形態によれば、表面側端子３６Ｓの周囲は封止樹脂により埋められるが、表面側端子３６Ｓが側面に複数の突条を備えているので、アンカー効果により封止樹脂との密着性が顕著に向上する。このため、表面側端子３６Ｓと封止樹脂層５０とが剥離しにくくなり、両面電極パッケージ１０Ｂの耐湿信頼性が顕著に向上する。
また、封止樹脂との密着性が顕著に向上することは、両面電極パッケージ１０Ｂが曝される環境温度が変化して、金属製の表面側端子３６Ｓが膨張・収縮しても、封止樹脂層５０がそれに追従することを意味する。このため、反りなどにより電気的な接続が困難になるおそれが少なく、上部に積層されるパッケージとの接続信頼性が顕著に向上する。
また、本実施の形態によれば、金属性の表面側端子３６Ｓは、積層された銅箔のエッチングによりパッケージ基板１２上に形成されるので、金属端子を半田付けして形成する場合などに比べて、熱歪みの集中する箇所がないので、環境温度の変化に対する耐久性が高い。
また、本実施の形態に係る両面電極パッケージ１０Ｂは、パッケージ基板１２に形成された表面側端子３６Ｓの周囲を埋めるように封止樹脂層５０が形成されるシンプルな構造を有しているので、パッケージ基板のザグリ加工や多数の貫通孔のレーザ加工など複雑な加工を行うことなく、両面電極パッケージ１０Ｂを簡易且つ低コストに製造することができる。
特に、本実施の形態では、表面側端子３６Ｓの根元部分が細く形成されているので、半導体チップ４４の多ピン化による基板配線のファインピッチ化にも対応することが可能になる。例えば、表面側端子３６Ｓの根元部分を接続する配線２０の幅を細くする等して、半導体チップ４４の多ピン化に対応して、より多数の表面側端子３６Ｓと配線２０とを形成することが可能になる。即ち、半導体チップのピンの数に応じて、任意のレイアウトで内部配線を形成することができる。また、配列する表面側端子３６Ｓの個数を増やすことで、表面側端子３６Ｓと封止樹脂層５０とをより強固に接着することができるようになる。
また、以下の点でも第１の実施の形態と同様である。（１）両面電極パッケージ１０Ｂの表面において任意のレイアウトでの再配線が可能で、上側に積層されるパッケージとの接続が非常に容易になる。（２）両面電極パッケージ１０Ｂの再配線前の表面が、一種類の封止樹脂で覆われており、樹脂の剥離が発生し難く、耐湿信頼性が高い。（３）高度な金型作製技術を用いることなく、研削で薄い封止樹脂層５０を容易に形成することができる。（４）電極パッド１８や表面側端子３６Ｓを、複数列に配列したり、千鳥状に配列することで、配線を容易にして配列する電極パッド１８や表面側端子３６Ｓの個数を更に増やすこともできる。
＜第３の実施の形態＞
[両面電極パッケージ]
図１４は本発明の第３の実施の形態に係る両面電極パッケージの構成を示す概略断面図である。第３の実施の形態に係る両面電極パッケージ１０Ｃは、配線２０と電気的に接続される表面側端子３６Ｗの一端側（ポストの根元部分）に段差部３６Ｐを備え、段差部３６Ｐが半導体チップ４４を接続するためのボンディングパッド（図１の外側電極パッド１８out）の役目を果す以外は、第１の実施の形態に係る両面電極パッケージ１０と同じ構造であるため、同じ構成部分には同じ符号を付して説明を省略する。
本実施の形態では、表面側端子３６Ｗの段差部３６Ｐが、半導体チップ４４を接続するためのボンディングパッドの役目を果すので、第１の実施の形態のように、外側の電極パッド（図１の外側電極パッド１８out）を設ける必要はない。また、ボンディングパッドが表面側端子３６Ｗと一体化しているので、表面側端子３６の一端と接続される外側配線２０outもパッド状に形成することができる。
図１５は１個の表面側端子３６Ｗを斜め上から見たときの斜視図である。外側配線２０outは、表面側端子３６Ｗの下部断面（鍵穴形状）よりひとまわり大きいドロップ状のパターンに形成されている。表面側端子３６Ｗの各々は、配線２０上に略垂直に立てられている。また、表面側端子３６Ｗの各々は、側面に周方向に沿って全周にわたり形成された複数の突条（周方向に連続した凸部）を備えている。
また、本実施の形態では、表面側端子３６Ｗの各々は、その下部に段差部３６Ｐを備えている。段差部３６Ｐの頂上は平坦であり、表面側端子３６Ｗは階段状である。段差部３６Ｐは、円柱状のポストの根元部分から半導体チップ４４が配置される方向（図１５では、電極パッド１８が配置されている方向）に突き出すように形成されている。段差部３６Ｐの高さは、表面側端子３６Ｗの最も下側（配線２０に近い側）に設けられた突条と同じ高さとされている。段差部３６Ｐの高さを、電極パッド１８と同じ高さにすれば、半導体チップ４４とのワイヤボンディングがより容易になる。
本実施の形態でも、第１の実施の形態と同様に、表面側端子３６Ｗの各々は複数の突条を備えている。この複数の突条により、柱状の表面側端子３６Ｗの側面には、波打つような凹凸が形成されている。表面側端子３６Ｗが側面に凹凸を備えることで、封止樹脂との密着性が顕著に向上する。また、両面電極パッケージ１０Ｃが曝される環境温度が変化して、金属製の表面側端子３６Ｗが膨張・収縮しても、封止樹脂層５０がそれに追従するので、上部に積層されるパッケージとの接続信頼性が顕著に向上する。
また、上述した通り、図２（Ａ）及び（Ｂ）は、パッケージ基板１２におけるレイアウトの一例を示すに過ぎない。パッケージ基板１２の電極パッド１８、配線２０、貫通電極２８、及び表面側端子３６Ｗの個数や配置は、半導体チップ４４の電極（ピン）の数や、半導体チップ４４の大きさなどに応じて、適宜変更することができる。
特に、本実施の形態では、表面側端子３６Ｗの段差部３６Ｐがボンディングパッドの役目を果すので、第１の実施の形態のように、外側の電極パッドを設ける必要はなく、配線２０も簡単になる。従って、表面側端子３６Ｗの配置領域を第１の実施の形態と同様にすると、電極パッド１８はより外側に配置することができ、表面側端子３６Ｗの近くまで半導体チップ４４の搭載エリアが広がる。これにより、より大きな半導体チップ４４を搭載することができるようになる。
例えば、第１の実施の形態では、パッケージ基板１２の大きさは１３ｍｍ×１３ｍｍであり、パッケージ基板１２の外周より約１．３ｍの範囲に複数の表面側端子３６を配置し、パッケージ基板１２の外周より約２ｍｍ内側に電極パッド１８を配置する例について説明している（図２参照）。これに対して、本実施の形態であれば、パッケージ基板１２の外周より約１．３ｍ内側に電極パッド１８を配置することができ、その内側の領域を総て半導体チップ４４の搭載エリアとすることができる。
[両面電極パッケージの製造方法]
次に、上述した両面電極パッケージ１０Ｃの製造方法について説明する。両面電極パッケージ１０Ｃは、表面側端子３６Ｗの形成工程以外は、第１の実施の形態に係る両面電極パッケージ１０と同様にして製造できるため、相違点以外は説明を省略する。また、電極パッド１８及び配線２０の個数や配置は、第１の実施の形態に係る両面電極パッケージ１０とは異なるが、電極パッド１８及び配線２０の個数や配置は製造工程で適宜変更できるので、ここでは説明を省略する。
表面側端子３６Ｗの形成工程は、第１の実施の形態と同様に、３段階のウエットエッチング工程からなっている。段差部３６Ｐを備えた表面側端子３６Ｗも、これと略同じ方法で作製される。第１の実施の形態と同様にして、図７（Ａ）〜（Ｄ）に示すように、２回のエッチングを行う。なお、電極パッド１８及び配線２０の個数や配置が異なる点は上述した通りである。
図７（Ｄ）で銅箔５６が約２／３ｄの深さまでエッチングされると、各マスク５８Ａの下方に柱状の銅箔（Ｃｕポスト）が残ると共に、同じ深さで銅箔５６の他の部分が除去されて、銅箔５６の新たな表面５６Ｃが露出する。また、新たに形成されたＣｕポストもサイドエッチされて、その側面３６Ｃには周方向に連続した凹部が形成される。
次に、図１６（Ａ）に示すように、Ｃｕポスト各々の頂上のマスク５８Ａと側面のマスク５８Ｂは残したまま、新たに形成されたＣｕポスト各々の側面３６Ｃにマスク５８Ｃを形成すると共に、表面５６Ｃ上にＣｕポストからチップ配置領域の方向に延びる矩形状のマスク５８Ｄを形成する。図１６（Ｂ）に示すように、マスク５８Ａとマスク５８Ｂとマスク５８Ｃとマスク５８Ｄとを用いて、銅箔５６をコア材１６の表面が露出するまでエッチングする。
銅箔５６がコア材１６の表面が露出するまでエッチングされると、マスク５８Ａ及びマスク５８Ｄの下方に柱状の銅箔（Ｃｕポスト）が残ると共に、他の銅箔が全部除去されて、コア材１６と共にコア材１６の表面に形成された電極パッド１８、配線２０、貫通電極２８の端面が露出する。また、新たに形成されたＣｕポストもサイドエッチされて、その側面３６Ｄには周方向に連続した凹部が形成される。最後に、マスク５８Ａ、マスク５８Ｂ、マスク５８Ｃ及びマスク５８Ｄを除去すると、頂上が平坦な端面３６Ａと頂上が平坦な段差部３６Ｐとを備え、側面に凹凸が形成された円柱状の表面側端子３６Ｗが完成する。
完成した表面側端子３６Ｗの側面には、周方向に連続した凹部が形成された側面３６Ｂ、側面３６Ｃ、側面３６Ｄが頂上からこの順に形成される。側面３６Ｄには、段差部３６Ｐの側面も含まれる。側面３６Ｂと側面３６Ｃとの間には、突条（周方向に連続した凸部）が形成される。隣接する側面間にも同様に突条が形成される。こうして、表面側端子３６Ｗの側面には、３本の突条が形成される。
本実施の形態では、銅箔５６のウエットエッチングを３段階に分けて行うことで、側面に３本の突条を備えた表面側端子３６Ｗを得ることができる。また、本実施の形態では、銅箔５６が約２／３ｄの深さまでエッチングされて露出した表面５６Ｃ上に、Ｃｕポストからチップ配置領域の方向に延びる矩形状のマスク５８Ｄを形成し、このマスクを用いて第３回目のエッチングを行うことで、円柱状のポストの根元部分から突き出した段差部３６Ｐを形成することができる。
以上説明した通り、本実施の形態によれば、表面側端子３６Ｗの周囲は封止樹脂により埋められるが、表面側端子３６Ｗが側面に複数の突条を備えているので、アンカー効果により封止樹脂との密着性が顕著に向上する。このため、表面側端子３６Ｗと封止樹脂層５０とが剥離しにくくなり、両面電極パッケージ１０Ｃの耐湿信頼性が顕著に向上する。
また、封止樹脂との密着性が顕著に向上することは、両面電極パッケージ１０Ｃが曝される環境温度が変化して、金属製の表面側端子３６Ｗが膨張・収縮しても、封止樹脂層５０がそれに追従することを意味する。このため、反りなどにより電気的な接続が困難になるおそれが少なく、上部に積層されるパッケージとの接続信頼性が顕著に向上する。
また、本実施の形態によれば、金属性の表面側端子３６Ｗは、積層された銅箔のエッチングによりパッケージ基板１２上に形成されるので、金属端子を半田付けして形成する場合などに比べて、熱歪みの集中する箇所がないので、環境温度の変化に対する耐久性が高い。
また、本実施の形態に係る両面電極パッケージ１０Ｃは、パッケージ基板１２に形成された表面側端子３６Ｗの周囲を埋めるように封止樹脂層５０が形成されるシンプルな構造を有しているので、パッケージ基板のザグリ加工や多数の貫通孔のレーザ加工など複雑な加工を行うことなく、両面電極パッケージ１０Ｃを簡易且つ低コストに製造することができる。
特に、本実施の形態では、表面側端子３６Ｗの一端側（ポストの根元部分）に段差部３６Ｐが形成されており、この段差部３６Ｐが半導体チップ４４を接続するためのボンディングパッドの役目を果すので、表面側端子３６Ｗの近くまで半導体チップ４４の搭載エリアが広がり、より大きな半導体チップ４４を搭載することができるようになる。
また、以下の点でも第１の実施の形態と同様である。（１）両面電極パッケージ１０Ｃの表面において任意のレイアウトでの再配線が可能で、上側に積層されるパッケージとの接続が非常に容易になる。（２）両面電極パッケージ１０Ｃの再配線前の表面が、一種類の封止樹脂で覆われており、樹脂の剥離が発生し難く、耐湿信頼性が高い。（３）高度な金型作製技術を用いることなく、研削で薄い封止樹脂層５０を容易に形成することができる。（４）電極パッド１８や表面側端子３６Ｗを、複数列に配列したり、千鳥状に配列することで、配線を容易にして配列する電極パッド１８や表面側端子３６Ｗの個数を更に増やすこともできる。
＜第４の実施の形態＞
第４の実施の形態として、２個の両面電極パッケージを積層してマザーボード上に実装したＰＯＰモジュールの一例を示す。両面電極パッケージの構成は、第１の実施の形態と同じであるため、同じ構成部分には同じ符号を付して説明を省略する。
[ＰＯＰモジュール]
図１７は本発明の第４の実施の形態に係るＰＯＰモジュールの構成を示す概略断面図である。第４の実施の形態に係るＰＯＰモジュール７０は、マザーボード７２と、両面電極パッケージ１０Ａと、両面電極パッケージ１０と、で構成されている。第１の実施の形態で説明した通り、再配線パッド５２と配線５４とが形成されたパッケージが「両面電極パッケージ１０」であり、再配線パッド５２と配線５４とが形成される前のパッケージが「両面電極パッケージ１０Ａ」である。
マザーボード７２の表面には、複数の接続パッド７４が形成されている。マザーボード７２上には、両面電極パッケージ１０Ａが積層されている。両面電極パッケージ１０Ａの裏面側のランド３０は、半田ボール７６を介して、マザーボード７２表面の接続パッド７４に電気的に接続されている。両面電極パッケージ１０Ａ上には、別の両面電極パッケージ１０が積層されている。電極パッケージ１０Ａの表面には、表面側端子３６の端面３６Ａが露出している。両面電極パッケージ１０の裏面側のランド３０は、半田ボール７８を介して、両面電極パッケージ１０Ａの表面に露出した端面３６Ａに電気的に接続されている。
[パッケージ積層工程]
両面電極パッケージ１０Ａの裏面側のランド３０に、半田ボール７６を溶接する。また、両面電極パッケージ１０Ａの表面に露出した端面３６Ａに、半田ペースト（図示せず）を塗布し、この半田ペーストを介して半田ボール７６を溶接する。こうして、両面電極パッケージ１０Ａには、半田ボール７６、７８が外部端子として形成される。両面電極パッケージ１０Ａの半田ボール７６をマザーボード７２表面の接続パッド７４に圧接し、半田ボール７８を両面電極パッケージ１０の裏面側のランド３０に圧接する。これにより、マザーボード７２上に、両面電極パッケージ１０Ａ及び両面電極パッケージ１０が実装され、ＰＯＰモジュール７０が完成する。
以上説明した通り、両面電極パッケージ１０と両面電極パッケージ１０Ａとは、側面に複数の突条を備えた表面側端子３６を基板上に形成し、この表面側端子３６を封止樹脂層に５０に埋め込んだ構造を備えているので、アンカー効果により表面側端子３６と封止樹脂との密着性が顕著に向上し、反りや剥離を生じ難く、接続信頼性及び耐湿信頼性に優れている。従って、本実施の形態では、両面電極パッケージ１０Ａ上に両面電極パッケージ１０Ａを積層して、信頼性の高いＰＯＰモジュールを構成することができる。
（変形例）
以下、変形例について説明する。
第１〜第３の実施の形態では、両面電極パッケージの表面に再配線パッドが形成され、両面電極パッケージの裏面に電極パッドが形成される例について説明したが、これらパッド上に更に接続端子を形成することができる。例えば、パッド上に半田ペーストを塗布してＬＧＡ（Land Grid Array）型パッケージとしてもよく、パッド上に半田ボールを設けてＢＧＡ（Ball Grid Array）型パッケージとしてもよい。
また、第１〜第３の実施の形態では、パッケージ基板を、絶縁体で構成された平板状のコア材、配線、貫通電極、電極パッド、及びソルダレジストで構成する例について説明したが、多層配線した多層有機基板で構成することもできる。多層有機基板は、複数層（例えば、２層〜４層）からなる樹脂基板の各層にそれぞれ配線パターンを形成し、必要に応じて各層の配線パターンを接続するためのビアホールを形成したものである。このビアホールの内部には導体層が形成され、この導体層が下面側に形成された端面電極部であるランドと接続されている。
また、第１〜第３の実施の形態では、１つの両面電極パッケージに１つの半導体チップを収容する例について説明したが、１つの両面電極パッケージに複数の半導体チップを収容することもできる。
また、第１〜第３の実施の形態では、半導体チップをワイヤボンド接続しているが、バンプを介してフリップチップ接続してもよい。
また、第１〜第３の実施の形態では、円柱状の表面側端子を形成する例について説明したが、角柱状の表面側端子としてもよい。柱状の表面側端子を基板（コア材）表面に平行な面で切断したときの切断面の外周形状は、円、楕円、長円等の円形、四角形（正方形、長方形、平行四辺形、ひし形）、五角形、六角形、七角形、八角形等の多角形でもよい。
また、第４の実施の形態では、第１の実施の形態の両面電極パッケージ１０と両面電極パッケージ１０ＡとでＰＯＰモジュールを構成する例について説明したが、第２の実施の形態の両面電極パッケージ１０Ｂ（或いはその再配線前のパッケージ）や、第３の実施の形態の両面電極パッケージ１０Ｃ（或いはその再配線前のパッケージ）を用いてＰＯＰモジュールを構成することもできる。
従来、両面電極パッケージの表面側と裏面側を電気的に接続する貫通電極は、スルーホールに導電性材料を充填する等して形成されていたため、貫通電極の径は略一定であり、その径の下限は外部端子として形成される半田ボールの径により制限されていた。これに対し、第２の実施の形態の両面電極パッケージ１０Ｂは、表面側端子３６Ｓの根元部分だけが細く形成されており、端面３６Ａの面積は変わらないので、ＰＯＰモジュールを構成する場合にも、上側に積層されるパッケージとの接続性を損なうことなく、半導体チップ４４の多ピン化による基板配線のファインピッチ化に対応することが可能になる。
本発明の第１の実施の形態に係る両面電極パッケージの構成を示す概略断面図である。 （Ａ）は表面側端子が形成されたパッケージ基板を表面側から見た平面図である。（Ｂ）は、（Ａ）の約１／４の領域の様子を示す部分平面図である。 第１の実施の形態で形成される表面側端子の形状を示す斜視図である。 第１の実施の形態に係る両面電極パッケージを表面側から見た部分平面図である。 複数のパッケージ基板が形成された基板フレームを表面側から見た平面図である。 第１の実施の形態の表面側端子が形成された基板フレームの部分断面図である。 （Ａ）〜（Ｆ）は第１の実施の形態の表面側端子を形成する工程を示す部分断面図である。 半導体チップの配置工程を示す図であり、半導体チップがマウントされた基板フレームの部分断面図である。 半導体チップの封止工程を示す図である。（Ａ）は樹脂封止された基板フレームの部分断面図であり、（Ｂ）は樹脂封止された基板フレームを表面側から見た平面図である。 封止樹脂の研削工程を示す図であり、研削後の基板フレームの部分断面図である。 再配線工程を示す図であり、再配線後の基板フレームの部分断面図である。 ダイシング工程を示す図である。（Ａ）はダイシング時の基板フレームの部分断面図であり、（Ｂ）はダイシング時の基板フレームを表面側から見た平面図である。 本発明の第２の実施の形態に係る両面電極パッケージの構成を示す概略断面図である。 本発明の第３の実施の形態に係る両面電極パッケージの構成を示す概略断面図である。 第３の実施の形態で形成される表面側端子の形状を示す斜視図である。 （Ａ）及び（Ｂ）は第３の実施の形態の表面側端子を形成する工程の一部を示す部分断面図である。 本発明の第４の実施の形態に係るＰＯＰモジュールの構成を示す概略断面図である。 従来のＰＯＰの代表的な構造を示す概略図である。
符号の説明
１ パッケージ
２ パッケージ
３ 半田ボール
１０ 両面電極パッケージ
１０Ａ 両面電極パッケージ
１０Ｂ 両面電極パッケージ
１０Ｃ 両面電極パッケージ
１２ パッケージ基板
１４ チップ配置領域
１６ コア材
１８ 電極パッド
１８in 内側電極パッド
１８out 外側電極パッド
２０ 配線
２０in 内側配線
２０out 外側配線
２２ 領域
２４ ビア
２６ 導電性材料
２８ 貫通電極
３０ ランド
３２ 領域
３６ 表面側端子
３６Ｓ 表面側端子
３６Ｗ 表面側端子
３６Ａ 端面
３６Ｂ、３６Ｃ、３６Ｄ 側面
３６Ｐ 段差部
４２ ソルダレジスト
４４ 半導体チップ
４６ ダイボンド材
４８ 金属ワイヤ
５０ 封止樹脂層
５０Ａ 表面
５０Ｍ 封止樹脂
５２ 再配線パッド
５４ 配線
５６ 銅箔
５６Ａ、５６Ｂ、５６Ｃ 表面
５８Ａ、５８Ｂ、５８Ｃ、５８Ｄ マスク
６０ 基板フレーム
６２ 領域
６４ 両面電極パッケージ構造
６６ 通過領域
７０ ＰＯＰモジュール
７２ マザーボード
７４ 接続パッド
７６ 半田ボール
７８ 半田ボール

Claims (13)

  1. 表面に半導体チップの電極と電気的に接続される電極パッドが形成されると共に、裏面に前記電極パッドと電気的に接続された外部接続パッドが形成されたパッケージ基板と、
    前記パッケージ基板の表面に載置され、前記電極が前記電極パッドに電気的に接続された半導体チップと、
    側面に周方向に沿って全周にわたり形成された複数の突条を備え、一端が前記電極パッドと電気的に接続された柱状の表面側端子と、
    前記半導体チップを封止樹脂で封止すると共に、前記表面側端子の他端が表面に露出するように前記表面側端子の周囲を覆う封止樹脂層と、
    を含むことを特徴とする半導体装置。
  2. 前記表面側端子は、前記パッケージ基板に対し垂直に立てられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記表面側端子は、円柱状又は円錐状であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記表面側端子は、前記電極パッドと電気的に接続される一端側が、前記封止樹脂層の表面に露出する他端側よりも細くなっていることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
  5. 前記表面側端子は、前記電極パッドと電気的に接続される一端側に、前記半導体チップが配置される方向に突き出した段差部を備えたことを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記表面側端子は、前記パッケージ基板上に積層した金属膜を複数回に分けてエッチングして形成されたことを特徴とする請求項１から５までのいずれか１項に記載の半導体装置。
  7. 前記突条は、エッチング時のサイドエッチにより形成されたことを特徴とする請求項６に記載の半導体装置。
  8. 前記封止樹脂層の表面に形成された再配線パッドと、
    前記封止樹脂層の表面に形成され、前記表面側端子の他端と前記再配線パッドとを電気的に接続する接続配線と、
    を更に含むことを特徴とする請求項１から７までのいずれか１項に記載の半導体装置。
  9. 複数のパッケージ基板に分割されるフレーム基板に、パッケージ毎に、パッケージ基板の表面に半導体チップの電極と電気的に接続される電極パッドを形成すると共に、パッケージ基板の裏面に前記電極パッドと電気的に接続された外部接続パッドを形成する工程と、
    前記フレーム基板上に金属膜を積層し、一端が各々対応する前記電極パッドと電気的に接続される柱状の表面側端子が複数形成されるように、前記金属膜の表面に所定パターンの第１のマスクを形成する工程と、
    前記第１のマスクを用いて前記金属膜が所定厚さになるまで第１のエッチングを行う工程と、
    前記第１のエッチングにより形成された柱状部の側面を保護する第２のマスクを形成し、前記第１のマスク及び前記第２のマスクを用いて前記パッケージ基板が露出するまで第２のエッチングを行う工程と、
    パッケージ毎に、前記パッケージ基板の表面に前記半導体チップを載置し、前記電極を前記電極パッドに電気的に接続する工程と、
    前記表面側端子の一端が露出するように、前記フレーム基板上に前記表面側端子と同じ高さの封止樹脂層を形成し、前記半導体チップの各々を封止樹脂で封止する工程と、
    前記半導体チップの各々がパッケージ毎に収納されると共に、前記電極パッド、前記外部接続パッド、前記表面側端子、及び前記封止樹脂層の各々がパッケージ毎に形成された前記フレーム基板をスクライビングして、個々のパッケージに分割する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 請求項８に記載の半導体装置を製造する半導体装置の製造方法であって、
    複数のパッケージ基板に分割されるフレーム基板に、パッケージ毎に、パッケージ基板の表面に半導体チップの電極と電気的に接続される電極パッドを形成すると共に、パッケージ基板の裏面に前記電極パッドと電気的に接続された外部接続パッドを形成する工程と、
    前記フレーム基板上に金属膜を積層し、一端が各々対応する前記電極パッドと電気的に接続される柱状の表面側端子が複数形成されるように、前記金属膜の表面に所定パターンの第１のマスクを形成する工程と、
    前記第１のマスクを用いて前記金属膜が所定厚さになるまで第１のエッチングを行う工程と、
    前記第１のエッチングにより形成された柱状部の側面を保護する第２のマスクを形成し、前記第１のマスク及び前記第２のマスクを用いて前記パッケージ基板が露出するまで第２のエッチングを行う工程と、
    パッケージ毎に、前記パッケージ基板の表面に前記半導体チップを載置し、前記電極を前記電極パッドに電気的に接続する工程と、
    前記表面側端子の他端が露出するように、前記フレーム基板上に前記表面側端子と同じ高さの封止樹脂層を形成し、前記半導体チップの各々を封止樹脂で封止する工程と、
    前記封止樹脂層の表面に、パッケージ毎に、再配線パッドを形成すると共に、前記表面側端子の他端と前記再配線パッドとを電気的に接続する接続配線を形成する工程と、
    前記半導体チップの各々がパッケージ毎に収納されると共に、前記電極パッド、前記外部接続パッド、前記表面側端子、前記封止樹脂層、前記再配線パッド、及び前記接続配線の各々がパッケージ毎に形成された前記フレーム基板をスクライビングして、個々のパッケージに分割する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  11. 前記金属膜の表面に形成される前記第１のマスクは、前記電極パッドの前記表面側端子と接続される接続パッド部の各々に対向する位置に小円形のマスクが複数配置されたパターンで形成されたことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 第２のエッチングを、第１のエッチングよりもサイドエッチが大きくなる条件で行うことにより、前記表面側端子の前記電極パッドと電気的に接続される一端側を、前記封止樹脂層の表面に露出する他端側よりも細くすることを特徴とする請求項９から１１までのいずれか１項に記載の半導体装置の製造方法。
  13. 前記第２のマスクと共に、前記第１のエッチング後に残った金属膜の表面に前記第２のマスクから前記半導体チップが配置される方向に延びる第３のマスクを更に形成し、前記第１のマスク、前記第２のマスク、及び前記第３のマスクを用いて前記パッケージ基板が露出するまで第２のエッチングを行い、前記表面側端子の前記電極パッドと電気的に接続される一端側に、前記半導体チップが配置される方向に突き出した段差部を形成することを特徴とする請求項９から１１までのいずれか１項に記載の半導体装置の製造方法。
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Cited By (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035056A (ja) * 2009-07-30 2011-02-17 Oki Semiconductor Co Ltd 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US8017448B2 (en) 2008-04-18 2011-09-13 Oki Semiconductor Co., Ltd. Method for manufacturing semiconductor device
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8623706B2 (en) 2010-11-15 2014-01-07 Tessera, Inc. Microelectronic package with terminals on dielectric mass
US8728865B2 (en) 2005-12-23 2014-05-20 Tessera, Inc. Microelectronic packages and methods therefor
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
JP2015192144A (ja) * 2014-03-27 2015-11-02 インテル・コーポレーション フレキシブル基板上の電気回路
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9324681B2 (en) 2010-12-13 2016-04-26 Tessera, Inc. Pin attachment
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US10460958B2 (en) 2013-08-07 2019-10-29 Invensas Corporation Method of manufacturing embedded packaging with preformed vias
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US11130671B2 (en) 2019-04-22 2021-09-28 Wuhan Yanxi Micro Components Co., Ltd. MEMS device and fabrication method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5215605B2 (ja) * 2007-07-17 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2010040782A (ja) * 2008-08-05 2010-02-18 Toshiba Corp 半導体装置及びその製造方法
US8704350B2 (en) * 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
JP2010287710A (ja) * 2009-06-11 2010-12-24 Renesas Electronics Corp 半導体装置およびその製造方法
US7927919B1 (en) * 2009-12-03 2011-04-19 Powertech Technology Inc. Semiconductor packaging method to save interposer
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
KR101848066B1 (ko) * 2011-08-11 2018-04-11 에스케이하이닉스 주식회사 임베디드 패키지 및 그 제조방법
US9721878B2 (en) * 2012-09-28 2017-08-01 Intel Corporation High density second level interconnection for bumpless build up layer (BBUL) packaging technology
US9087779B2 (en) * 2013-01-02 2015-07-21 Maxim Integrated Products, Inc. Multi-die, high current wafer level package
JP2015072983A (ja) * 2013-10-02 2015-04-16 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
CN104752383B (zh) * 2015-04-15 2017-08-08 苏州聚达晟芯微电子有限公司 一种新型半导体防脱落封装结构
US11562936B2 (en) 2020-08-31 2023-01-24 Amkor Technology Singapore Holding Pte. Ltd. Electrionic devices with interposer and redistribution layer
CN116705633A (zh) * 2023-07-25 2023-09-05 成都电科星拓科技有限公司 一种lga封装焊盘可焊性增强的实现方法及封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183283A (ja) * 1998-12-18 2000-06-30 Denso Corp 積層型回路モジュール及びその製造方法
JP2002026048A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法
JP2006114604A (ja) * 2004-10-13 2006-04-27 Toshiba Corp 半導体装置及びその組立方法
JP2007335464A (ja) * 2006-06-12 2007-12-27 Nec Corp 金属ポストを有する配線基板、半導体装置、半導体装置モジュール及びそれらの製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
JP3528365B2 (ja) 1995-10-20 2004-05-17 富士通株式会社 半導体素子のバンプ形成方法と半導体素子
DE69634597T2 (de) * 1995-11-17 2006-02-09 Kabushiki Kaisha Toshiba, Kawasaki Mehrschichtige leiterplatte, vorgefertigtes material für diese leiterplatte, verfahren zur herstellung einer mehrschichtigen leiterplatte, packung elektronischer bauelemente und verfahren zur herstellung vertikaler, elektrisch leitender verbindungen
JPH11260999A (ja) 1998-03-13 1999-09-24 Sumitomo Metal Ind Ltd ノイズを低減した積層半導体装置モジュール
WO2000019517A1 (fr) * 1998-09-30 2000-04-06 Ibiden Co., Ltd. Microplaquette semi-conductrice et procede de fabrication
US6222246B1 (en) * 1999-01-08 2001-04-24 Intel Corporation Flip-chip having an on-chip decoupling capacitor
CN101232783B (zh) * 1999-09-02 2010-06-02 伊比登株式会社 印刷布线板的制造方法
US6734568B2 (en) * 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP3914431B2 (ja) * 2001-12-26 2007-05-16 松下電器産業株式会社 半導体装置の製造方法
JP2003318534A (ja) 2002-04-25 2003-11-07 Daiwa Kogyo:Kk 層間接続構造及びその形成方法
US7247939B2 (en) * 2003-04-01 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filled semiconductor features with improved structural stability
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
WO2006035528A1 (ja) * 2004-09-29 2006-04-06 Murata Manufacturing Co., Ltd. スタックモジュール及びその製造方法
WO2007069606A1 (ja) * 2005-12-14 2007-06-21 Shinko Electric Industries Co., Ltd. チップ内蔵基板およびチップ内蔵基板の製造方法
CN101521253B (zh) * 2008-02-29 2011-02-16 富士迈半导体精密工业（上海）有限公司 固态发光元件及光源模组

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183283A (ja) * 1998-12-18 2000-06-30 Denso Corp 積層型回路モジュール及びその製造方法
JP2002026048A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法
JP2006114604A (ja) * 2004-10-13 2006-04-27 Toshiba Corp 半導体装置及びその組立方法
JP2007335464A (ja) * 2006-06-12 2007-12-27 Nec Corp 金属ポストを有する配線基板、半導体装置、半導体装置モジュール及びそれらの製造方法

Cited By (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8531020B2 (en) 2004-11-03 2013-09-10 Tessera, Inc. Stacked packaging improvements
US8927337B2 (en) 2004-11-03 2015-01-06 Tessera, Inc. Stacked packaging improvements
US9153562B2 (en) 2004-11-03 2015-10-06 Tessera, Inc. Stacked packaging improvements
US8728865B2 (en) 2005-12-23 2014-05-20 Tessera, Inc. Microelectronic packages and methods therefor
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US9218988B2 (en) 2005-12-23 2015-12-22 Tessera, Inc. Microelectronic packages and methods therefor
US8017448B2 (en) 2008-04-18 2011-09-13 Oki Semiconductor Co., Ltd. Method for manufacturing semiconductor device
JP2011035056A (ja) * 2009-07-30 2011-02-17 Oki Semiconductor Co Ltd 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9123664B2 (en) 2010-07-19 2015-09-01 Tessera, Inc. Stackable molded microelectronic packages
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US10128216B2 (en) 2010-07-19 2018-11-13 Tessera, Inc. Stackable molded microelectronic packages
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US8907466B2 (en) 2010-07-19 2014-12-09 Tessera, Inc. Stackable molded microelectronic packages
US8659164B2 (en) 2010-11-15 2014-02-25 Tessera, Inc. Microelectronic package with terminals on dielectric mass
US8637991B2 (en) 2010-11-15 2014-01-28 Tessera, Inc. Microelectronic package with terminals on dielectric mass
US8957527B2 (en) 2010-11-15 2015-02-17 Tessera, Inc. Microelectronic package with terminals on dielectric mass
US8623706B2 (en) 2010-11-15 2014-01-07 Tessera, Inc. Microelectronic package with terminals on dielectric mass
US9324681B2 (en) 2010-12-13 2016-04-26 Tessera, Inc. Pin attachment
US10593643B2 (en) 2011-05-03 2020-03-17 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US11424211B2 (en) 2011-05-03 2022-08-23 Tessera Llc Package-on-package assembly with wire bonds to encapsulation surface
US10062661B2 (en) 2011-05-03 2018-08-28 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9093435B2 (en) 2011-05-03 2015-07-28 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9224717B2 (en) 2011-05-03 2015-12-29 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9041227B2 (en) 2011-10-17 2015-05-26 Invensas Corporation Package-on-package assembly with wire bond vias
US11189595B2 (en) 2011-10-17 2021-11-30 Invensas Corporation Package-on-package assembly with wire bond vias
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US9252122B2 (en) 2011-10-17 2016-02-02 Invensas Corporation Package-on-package assembly with wire bond vias
US10756049B2 (en) 2011-10-17 2020-08-25 Invensas Corporation Package-on-package assembly with wire bond vias
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US11735563B2 (en) 2011-10-17 2023-08-22 Invensas Llc Package-on-package assembly with wire bond vias
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US10170412B2 (en) 2012-05-22 2019-01-01 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US10510659B2 (en) 2012-05-22 2019-12-17 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US10297582B2 (en) 2012-08-03 2019-05-21 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9095074B2 (en) 2012-12-20 2015-07-28 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9633979B2 (en) 2013-07-15 2017-04-25 Invensas Corporation Microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US10460958B2 (en) 2013-08-07 2019-10-29 Invensas Corporation Method of manufacturing embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9893033B2 (en) 2013-11-12 2018-02-13 Invensas Corporation Off substrate kinking of bond wire
US10629567B2 (en) 2013-11-22 2020-04-21 Invensas Corporation Multiple plated via arrays of different wire heights on same substrate
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10290613B2 (en) 2013-11-22 2019-05-14 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
USRE49987E1 (en) 2013-11-22 2024-05-28 Invensas Llc Multiple plated via arrays of different wire heights on a same substrate
US10529636B2 (en) 2014-01-17 2020-01-07 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9837330B2 (en) 2014-01-17 2017-12-05 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US11404338B2 (en) 2014-01-17 2022-08-02 Invensas Corporation Fine pitch bva using reconstituted wafer with area array accessible for testing
US11990382B2 (en) 2014-01-17 2024-05-21 Adeia Semiconductor Technologies Llc Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9930793B2 (en) 2014-03-27 2018-03-27 Intel Corporation Electric circuit on flexible substrate
JP2015192144A (ja) * 2014-03-27 2015-11-02 インテル・コーポレーション フレキシブル基板上の電気回路
US9812433B2 (en) 2014-03-31 2017-11-07 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9356006B2 (en) 2014-03-31 2016-05-31 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US10032647B2 (en) 2014-05-29 2018-07-24 Invensas Corporation Low CTE component with wire bond interconnects
US10475726B2 (en) 2014-05-29 2019-11-12 Invensas Corporation Low CTE component with wire bond interconnects
US9947641B2 (en) 2014-05-30 2018-04-17 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US10806036B2 (en) 2015-03-05 2020-10-13 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10559537B2 (en) 2015-10-12 2020-02-11 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US11462483B2 (en) 2015-10-12 2022-10-04 Invensas Llc Wire bond wires for interference shielding
US10115678B2 (en) 2015-10-12 2018-10-30 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US10325877B2 (en) 2015-12-30 2019-06-18 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10658302B2 (en) 2016-07-29 2020-05-19 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US11130671B2 (en) 2019-04-22 2021-09-28 Wuhan Yanxi Micro Components Co., Ltd. MEMS device and fabrication method thereof

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