JP2009099909A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009099909A JP2009099909A JP2007272501A JP2007272501A JP2009099909A JP 2009099909 A JP2009099909 A JP 2009099909A JP 2007272501 A JP2007272501 A JP 2007272501A JP 2007272501 A JP2007272501 A JP 2007272501A JP 2009099909 A JP2009099909 A JP 2009099909A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- oxide film
- silicon oxide
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 64
- 238000002955 isolation Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000000126 substance Substances 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 50
- 229910052814 silicon oxide Inorganic materials 0.000 description 50
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229920001709 polysilazane Polymers 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- DURPTKYDGMDSBL-UHFFFAOYSA-N 1-butoxybutane Chemical compound CCCCOCCCC DURPTKYDGMDSBL-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000011203 carbon fibre reinforced carbon Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000548 poly(silane) polymer Polymers 0.000 description 1
- 239000013557 residual solvent Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 239000008096 xylene Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】半導体装置の製造プロセスの工数を低減することである。
【解決手段】半導体装置の製造方法は、半導体基板１０１上にアイソレーション溝１０６を形成する工程と、前記半導体基板１０１上に形成されたアイソレーション溝１０６のシリコン表面を露出させる工程と、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、前記半導体基板１０１に第１の絶縁膜１０８を埋め込む工程と、前記アイソレーション溝１０６に第２の絶縁膜１０９を埋め込む工程と、を具備する。
【選択図】図５
【解決手段】半導体装置の製造方法は、半導体基板１０１上にアイソレーション溝１０６を形成する工程と、前記半導体基板１０１上に形成されたアイソレーション溝１０６のシリコン表面を露出させる工程と、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、前記半導体基板１０１に第１の絶縁膜１０８を埋め込む工程と、前記アイソレーション溝１０６に第２の絶縁膜１０９を埋め込む工程と、を具備する。
【選択図】図５
Description
本発明は、半導体装置の製造方法に関し、特に、シャロートレンチアイソレーション（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））を用いる半導体装置の製造方法に関する。
高集積化による素子の性能向上（動作速度向上及び低消費電力化）及び製造コストの抑制を目的として、ＬＳＩの微細化が積極的に進められている。近年、量産レベルでも最小加工寸法が６５ｎｍ以下のフラッシュメモリが生産されるようになってきており、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。このような急激な素子の微細化のためには、素子面積の過半を占める素子分離領域の微細化が重要である。
近年、微細化に適した素子分離領域の形成方法として、異方性エッチングによって形成された溝に絶縁膜を埋め込むシャロートレンチアイソレーション技術（以下「ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）」という）が用いられ、アイソレーション溝の溝幅も９０ｎｍから７０ｎｍ程度の０．１ミクロン以下の溝幅に達している。
しかし、素子分離領域の微細化に伴い、素子分離領域を形成する工程の困難性も急激に増している。なぜならば、素子間の分離は、隣接素子間の実効的距離、すなわち素子分離領域を迂回するときの最短距離で決まるが、デバイスを微細化し且つ絶縁性を低下させないためには、この実効的距離を維持する、すなわちＳＴＩのトレンチ深さをほぼ一定に保つ必要があるからである。さらに、今後もＬＳＩの微細化に伴ってＳＴＩのトレンチ幅が細くなるにつれて、絶縁膜を埋め込む溝のアスペクト比は大きくなり、埋め込みの困難性も急激に増すことになる。その結果、半導体装置の製造プロセスの工数が増加するという問題がある。
特開２００４−３１１４８７号公報
本発明の目的は、半導体装置の製造プロセスの工数を低減することである。
本発明の第１態様によれば、半導体基板上にアイソレーション溝を形成する工程と、前記半導体基板上に形成されたアイソレーション溝のシリコン表面を露出させる工程と、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、前記半導体基板に第１の絶縁膜を埋め込む工程と、前記アイソレーション溝に第２の絶縁膜を埋め込む工程と、を具備することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、半導体装置の製造プロセスの工数を低減することができる。
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
はじめに、本発明の実施例１について説明する。本発明の実施例１は、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって形成されたシリコン酸化膜を第１の絶縁膜として用い、ＳＯＤ膜を第２の絶縁膜として用いることによって、フローティングゲート型フラッシュメモリのＳＴＩを埋め込む例である。
図１〜５は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。
はじめに、図１の構造を形成する工程について説明する。
半導体基板（例えば、シリコン基板）１０１上にゲート絶縁膜となるシリコン熱酸窒化膜１０２（８ｎｍ）、フローティングゲートとなるＰドープ多結晶シリコン膜１０３（６０ｎｍ）、ＣＭＰの研磨ストッパとなるシリコン窒化膜１０４（６０ｎｍ）及びＲＩＥのマスクとなるＣＶＤシリコン酸化膜１０５（２００ｎｍ）を形成し、さらに図示されないフォトレジスト膜を塗布する。
次に、リソグラフィ技術によってフォトレジスト膜を加工し、フォトレジスト膜をマスクとして用いるＲＩＥによってＣＶＤシリコン酸化膜１０５を加工し、ハードマスクを形成する。このとき、セル部のＳＴＩ幅は３０ｎｍである。
次に、アッシャー及び硫酸過酸化水素水混合液でのエッチングによってフォトレジストを除去する。
次に、加工されたＣＶＤシリコン酸化膜１０５をハードマスクとして用いるＲＩＥによってシリコン窒化膜１０４、Ｐドープ多結晶シリコン膜１０３、シリコン熱酸窒化膜１０２及び半導体基板１０１を順次加工して深さ２２０ｎｍの溝を形成する。
次に、希弗酸処理を行うことによってＲＩＥ工程の反応生成物残を除去し、ＳＴＩとなるアイソレーション溝１０６を形成する。このとき、アイソレーション溝１０６の内面には、ＨＣｌ／Ｈ２Ｏ２水溶液又はＨＣｌ／Ｏ３水溶液中での洗浄工程において、ＣＨＥＭＩＣＡＬ ＯＸＩＤＥ１０７（１ｎｍ）が形成される。アイソレーション溝１０６の内面は、シリコンが剥き出しの状態にしておくことが、後述の絶縁膜埋め込み工程において、ボトムアップ型の埋め込みを行うために重要であるが、１ｎｍ程度のＣＨＥＭＩＣＡＬ ＯＸＩＤＥ１０７は許容される。以上の工程を行うことによって、図１の構造が形成される。
次に、図２の構造を形成する工程について説明する。
図１の構造に対して、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、基板全面に第１の絶縁膜となるシリコン酸化膜１０８を形成する。ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤの成膜温度は４００〜５００℃であり、成膜圧力は４００〜６００Ｔｏｒｒである。シリコン酸化膜１０８のデポ膜厚は半導体基板１０１上で２２０ｎｍである。以上の工程を行うことによって、図２の構造が形成される。
ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤでは、良好なボトムアップ形状でシリコン酸化膜１０８の成膜が進行するため、上記成膜条件でシリコン窒化膜１０４の上部までメモリセル部が完全に埋め込まれる。また、周辺回路の広いＳＴＩでは、半導体基板１０１に形成されたアイソレーション溝１０６がほぼ埋め込まれ、ＳＴＩの側壁には、１００ｎｍ以上の厚いシリコン酸化膜１０８が形成される。このように、周辺回路のアイソレーション溝１０６の側壁に厚いシリコン酸化膜１０８が形成されるので、後述のＳＯＤ膜１０９が熱収縮の際に剥離することを抑制し、半導体装置の歩留まりを改善することができる。また、成膜速度の遅いＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤのみによって埋め込む場合に比べて、ターンアラウンドタイムを短縮することができる。
次に、図３の構造を形成する工程について説明する。
図２の構造に対して、シリコン酸化膜１０８によって途中まで埋め込まれたアイソレーション溝１０６の上部に、第２の絶縁膜としてＳＯＤ膜１０９（例えば、ポリシラザン膜）を形成する。ＳＯＤ膜１０９は流動性があるため、下地の欠陥や選択性崩れに起因してシリコン酸化膜１０８がオーバーハング形状になっている部位にもシーム／ボイドレスに埋め込まれる。
ここで、ポリシラザン膜のＳＯＤ膜１０９を形成するための成膜について説明する。
はじめに、平均分子量が２０００〜６０００の過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ２ＮＨ）ｎ］をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。
次に、スピンコーティング法によって、過水素化シラザン重合体溶液を半導体基板１０１の表面に塗布する。例えば、スピンコーティング法の条件は半導体基板１０１の回転速度が１０００ｒｐｍであり、回転時間が３０秒であり、過水素化シラザン重合体溶液の滴下量は２ｃｃであり、狙い塗布膜厚はベーク直後で２５０ｎｍである。
既に、シリコン酸化膜１０８によって周辺回路の広いＳＴＩが２００ｎｍ以上底上げされているためにＳＯＤ膜１０９を単独で埋め込む場合に比べて塗布膜厚を薄くすることができるので、ＳＯＤ膜１０９に起因する応力に伴う結晶欠陥の発生の抑制並びにＳＯＤ膜１０９に起因する不純物（Ｃ，Ｎ）が半導体基板１０１まで拡散し、反応して固定電荷を生成することによるトランジスタの閾値ずれの抑制が可能となる。
次に、ＳＯＤ膜１０９が形成された半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させ過水素化ポリシラザン膜を形成する。このとき、過水素化ポリシラザン膜中には、溶媒起因の炭素又は炭化水素が不純物として数パーセントから１０数パーセント程度残存しており、過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
次に、過水素化ポリシラザン膜を４００℃の減圧水蒸気雰囲気中で半導体基板１０１の酸化量で０．６ｎｍの条件下で酸化させてポリシラザン膜中の窒素が脱離させ、酸素が代わりに取り込まれ、ポリシラザン膜がシリコン酸化物に転換される。
次に、ＣＭＰによってＳＯＤ膜１０９加工する。以上の工程を行うことによって、ポリシラザン膜のＳＯＤ膜１０９が形成される。
なお、４００℃ではＳＯＤ膜１０９中の不純物（Ｃ，Ｎ等）は、ほとんどシリコン酸化膜１０８中には拡散しないので、ＳＯＤ膜１０９に起因する固定電荷も発生しない。
次に、図４の構造を形成する工程について説明する。
図３の構造に対して、アイソレーション溝１０６の内部にのみシリコン酸化膜１０８を残存させるために、シリコン窒化膜１０４をストッパとして用いるＣＭＰによってＳＯＤ膜１０９、シリコン酸化膜１０８及びＣＶＤシリコン酸化膜１０５を研磨する。
次に、窒素中で８５０℃・３０分の熱処理を行い、ＳＯＤ膜１０９を緻密化する。一般的には、このような高温の熱処理ではＳＯＤ膜１０９中の不純物（Ｃ，Ｎ）が拡散して固定電荷を形成し易いが、本発明の実施例１では、シリコン酸化膜１０８によってアイソレーション溝１０６が底上げされているので、ＣＭＰの後に残存するＳＯＤ膜１０９の大きさが十分に小さくなり、固定電荷の発生を極めて小さくすることができる。
表１は、一般的な熱処理（ＣＭＰの前に行われる熱処理）を適用した場合及び本発明の実施例１に係る熱処理（ＣＭＰの後に行われる熱処理）を適用した場合の最終的な周辺回路の高電圧回路部のオフリーク電流Ｉｏｆｆを示す図表である。
表１に示されるように、本発明の実施例１では、ＳＴＩの固定電荷の影響を受け易いアクティヴエリアの幅（Ｗ）が狭いトランジスタのオフリーク電流（Ｉｏｆｆ）が１桁以上低くなる。
また、一般的な熱処理では、熱収縮に伴う応力に起因してＳＯＤ膜１０９が剥れる場合があるが、本発明の実施例１では、ＳＴＩ側壁に１００ｎｍ以上の厚いシリコン酸化膜１０８が形成されるため、ＳＯＤ膜１０９が剥れることはない。
また、本発明の実施例１では、水蒸気酸化の酸化量を十分小さくすることができ、フローティングゲートのキュア時のバーズビーク酸化を抑制することができる。
なお、本発明の実施例１では、より高温の水蒸気酸化を行う等のより改善されたＳＯＤ膜１０９のキュア手順を用いても良い。
次に、ＲＩＥによって、アイソレーション溝１０６内に残存するシリコン酸化膜１０８を５０ｎｍエッチバックする。
次に、リソグラフィ技術及びＲＩＥによって、メモリセル部のＳＴＩのみをさらに４０ｎｍエッチバックする。
次に、ホット燐酸中でシリコン窒化膜１０４を除去することによってＳＴＩ領域を形成する。以上の工程を行うことによって、図４の構造が形成される。
次に、図５の構造を形成する工程について説明する。
図４の構造に対して、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜１１０を形成する。一般的には、ＯＮＯ膜１１０の形成の前処理ではフローティングゲートとなるＰドープ多結晶シリコン膜１０３の表面の自然酸化膜除去のために弗酸系処理が必要であるが、本発明の実施例１では、セル部がボトムアップ形状に成長するＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって形成されたシリコン酸化膜１０８のみで埋め込まれており、シーム、ヴォイド及びウエットエッチング耐性の低いＳＯＤ膜１０９が存在しないので、ウエットエッチングに対してＳＴＩの少なくとも一部が落ち込むような問題は起こらない。
次に、コントロールゲート電極となるＰドープ多結晶シリコン膜１１１を形成する。
次に、リソグラフィ技術及びＲＩＥによって、Ｐドープ多結晶シリコン膜１１１、ＯＮＯ膜１０８及びＰドープ多結晶シリコン膜１０３を順次加工し、コントロールゲート及びフローティングゲートを形成する。
次に、層間絶縁膜（ＩＬＤ）１１２及びコンタクトプラグ１１３並びにその他の図示されない配線層を形成する。以上の工程を行うことによって、図５の構造が形成される。
なお、本発明の実施例１では、図１に代えて、図６に示されたように、ＨＣｌ／Ｈ２Ｏ２水溶液又はＨＣｌ／Ｏ３水溶液中での洗浄工程においてアイソレーション溝１０６の内面にＣＨＥＭＩＣＡＬ ＯＸＩＤＥ１０７を形成しても良い。
また、本発明の実施例１では、ＳＯＤ膜１０９としてポリシラザン膜を形成する例について説明したが、ＨＳＱ膜、ポリシラン等を形成しても良い。
また、本発明の実施例１では、フローティングゲート型のフラッシュメモリのデバイス構造についての例を説明したが、ＭＯＮＯＳ型のフラッシュメモリのデバイス構造に適用しても良い。
本発明の実施例１によれば、埋め込み性が良く且つ成膜速度の速いＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって形成されたシリコン酸化膜１０８で狭いＳＴＩを埋め込み、アイソレーション溝１０６の残りを埋め込み性の良いＳＯＤ膜１０９で埋め込むので、プロセス時間を短縮することができ且つ下地に起因するシリコン酸化膜１０８の埋め込み不良や埋め込み形状異常（例えば、凹凸の悪化）が発生した場合であっても良好なＳＴＩ耐圧を得ることができる。
次に、本発明の実施例２について説明する。本発明の実施例１は、フラッシュメモリのデバイス構造のＳＴＩを埋め込む例であるが、本発明の実施例２は、ロジックデバイスのＳＴＩを埋め込む例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
従来の半導体製造プロセスでは、ＨＤＰ−ＣＶＤシリコン酸化膜をＳＴＩ上部に形成するハイブリッド埋め込み工程において、Ｏ３／ＴＥＯＳ膜やＳＯＧ膜等の第１の絶縁膜で最初にアイソレーション溝を埋め込み、ＣＭＰで一旦平坦化したあとに、ＲＩＥ及びウエットエッチングによって所望の深さまで埋め込み絶縁膜をエッチバックし、改めて第２の絶縁膜としてＨＤＰ−ＣＶＤシリコン酸化膜を埋め込む方法が用いられている。
しかし、第１の絶縁膜のＣＭＰやエッチバック工程が必要になるために半導体装置の製造プロセスの工数が増加するという問題だけでなく、第１の絶縁膜のエッチバック工程の制御及びＣＭＰを２回行うためのＣＭＰストッパのシリコン窒化膜の薄膜化、すなわちＳＴＩの埋め込みが困難であるという問題がある。
図７〜１２は、本発明の実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。
はじめに、図７の構造を形成する工程について説明する。
半導体基板（例えば、シリコン基板）２０１上に犠牲酸化膜となるシリコン熱酸化膜２０２（４ｎｍ）、ＣＭＰの研磨ストッパとなるシリコン窒化膜２０３（１００ｎｍ）及びＲＩＥのマスクとなるＣＶＤシリコン酸化膜を形成し、さらに図示されないフォトレジスト膜を塗布する。
次に、リソグラフィ技術によってフォトレジスト膜を加工し、フォトレジスト膜をマスクとして用いるＲＩＥによってＣＶＤシリコン酸化膜を加工し、ハードマスクを形成する。
次に、アッシャー及び硫酸過酸化水素水混合液でのエッチングによってフォトレジストを除去する。
次に、加工されたＣＶＤシリコン酸化膜をハードマスクとして用いるＲＩＥによってシリコン窒化膜２０３、シリコン熱酸化膜２０２及び半導体基板２０１を順次加工して深さ２５０ｎｍの溝を形成する。
次に、ＤＨＦ系ウエット処理によってＣＶＤシリコン酸化膜及びＲＩＥ工程の反応生成物残を除去し、ＳＴＩとなるアイソレーション溝２０４を形成する。このとき、アイソレーション溝２０４の内面には、ＨＣｌ／Ｈ２Ｏ２水溶液又はＨＣｌ／Ｏ３水溶液中での洗浄工程において、ＣＨＥＭＩＣＡＬ ＯＸＩＤＥ２０５（１ｎｍ）が形成される。アイソレーション溝２０５の内面は、シリコンが剥き出しの状態にしておくことが後段の絶縁膜埋め込み工程でボトムアップ型の埋め込みを行うために重要であるが、１ｎｍ程度のＣＨＥＭＩＣＡＬ ＯＸＩＤＥ２０５は許容される。
次に、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、基板全面に第１の絶縁膜となるシリコン酸化膜２０６（１２０ｎｍ）を形成する。ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤの成膜温度は４５０〜５００℃であり、成膜圧力は４００〜６００Ｔｏｒｒである。この条件下では、シリコン酸化膜２０６はコンフォーマルに１０ｎｍ程度成膜され、ボトムアップ形状で成長し、ＳＴＩ幅が１００ｎｍ未満の狭い領域では約２４０ｎｍ底上げされる。以上の工程を行うことによって、図７の構造が形成される。
次に、図８の構造を形成する工程について説明する。
図７の構造に対して、ＤＨＦでのウエットエッチングを行うことによってシリコン酸化膜２０６を１０ｎｍ除去し、シリコン酸化膜２０６の成膜初期にコンフォーマルに形成された膜を除去する。この工程は、後述のＨＤＰ−ＣＶＤシリコン酸化膜２０８埋め込み工程において、ＳＴＩ側壁にのみシリコン酸化膜２０６が残存することを防ぐために行う工程である。以上の工程を行うことによって、図８の構造が形成される。
次に、図９の構造を形成する工程について説明する。
図８の構造に対して、高温で水素と酸素とを供給することによって水蒸気ラジカルを形成して酸化するＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化技術を用いて、半導体基板２０１、シリコン窒化膜２０３を５ｎｍ酸化してシリコン熱酸化膜２０７を形成する。その結果、シリコン窒化膜２０３がアクティヴエリア側面よりも後退した形状となるとともに、アクティヴエリア端部が酸化により丸まった形状となる。以上の工程を行うことによって、図９の構造が形成される。
次に、図１０の構造を形成する工程について説明する。
図９の構造に対して、基板全面に第２の絶縁膜となるＨＤＰ−ＣＶＤシリコン酸化膜２０８を埋め込む。ＨＤＰ−ＣＶＤシリコン酸化膜２０８の被覆率は下地形状に強く依存するが、シリコン酸化膜２０６によって狭いアイソレーション溝が底上げされているので、ＨＤＰ−ＣＶＤシリコン酸化膜２０８を容易に且つボイドレスに埋め込むことができる。以上の工程によって、図１０の構造が形成される。
次に、図１１の構造を形成する工程について説明する。
図１０の構造に対して、シリコン窒化膜２０３をストッパとして用いるＣＭＰ技術によって、ＨＤＰ−ＣＶＤシリコン酸化膜２０８及びシリコン酸化膜２０６を研磨してアイソレーション溝２０４内部にのみ残存させる。
次に、バッファード弗酸でのウエットエッチバックによってＳＴＩの高さを調整する。
次に、ホット燐酸中でシリコン窒化膜２０３を除去し、弗酸系でのウエットエッチングによってシリコン熱酸窒化膜２０２を剥離する。このとき、ＩＳＳＧ酸化によってシリコン窒化膜２０３がアクティヴエリア側面よりも後退した形状となっているので、ＳＴＩが半導体基板２０１表面より落ち込むことを避けることができる。以上の工程を行うことによって、図１１の構造が形成される。
次に、図１２の構造を形成する工程について説明する。
図１１の構造に対して、ゲート絶縁膜、ゲート電極、サイドウォールスペーサ及び拡散層を形成してトランジスタ２０９を形成する。
次に、層間絶縁膜（ＰＭＤ／ＩＬＤ）２１０〜２１２、配線２１３，２１４及びコンタクトプラグ２１５〜２１７を形成する。以上の工程を行うことによって、図１２の構造が形成される。
なお、本発明の実施例２では、ＳＴＩ形成方法は、ロジックデバイスへの適用に限らず、ＳＴＩ形成後にゲート酸化膜及びゲート電極を形成するデバイスであれば、いかなるデバイス（例えば、ＤＲＡＭ，ＳＲＡＭ，ＰＲＡＭ，ＮＯＲフラッシュ，ＮＡＮＤフラッシュ，ＭＯＮＯＳなどのメモリデバイス）に適用しても良い。
本発明の実施例２によれば、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤを用いてシリコン酸化膜２０６を形成するので、幅１００ｎｍ以下のアイソレーション溝２０４内にほぼ一様なボトムアップ形状のシリコン酸化膜２０６を形成することができ、ＣＭＰ及びエッチバック工程を省略してシリコン酸化膜２０６及びＨＤＰ−ＣＶＤシリコン酸化膜２０８のハイブリッド埋め込みを実現することができる。
また、本発明の実施例２によれば、ＳＴＩの上部のみをＨＤＰ−ＣＶＤシリコン酸化膜２０８で埋め込むので、ゲート酸化膜を複数形成する際の複数回のウエットエッチング工程に対して高いウエットエッチング耐性を実現することができ且つ集積度を維持したまま微細なＳＴＩ埋め込みを実現することができる。
１０１，２０１ シリコン基板
１０２ シリコン熱酸窒化膜
１０３，１１１ Ｐドープ多結晶シリコン膜
１０４，２０３ シリコン窒化膜
１０５ ＣＶＤシリコン酸化膜
１０６，２０４ アイソレーション溝
１０７，２０５ ＣＨＥＭＩＣＡＬ ＯＸＩＤＥ
１０８ シリコン酸化膜
１０９ ＳＯＤ膜
１１０ ＯＮＯ膜
１１２，２１０〜２１２ 層間絶縁膜
１１３，２１５〜２１７ コンタクトプラグ
２０２ シリコン熱酸化膜
２０６ シリコン酸化膜
２０７ シリコン熱酸化膜
２０８ ＨＤＰ−ＣＶＤシリコン酸化膜
２０９ トランジスタ
２１３，２１４ 配線
１０２ シリコン熱酸窒化膜
１０３，１１１ Ｐドープ多結晶シリコン膜
１０４，２０３ シリコン窒化膜
１０５ ＣＶＤシリコン酸化膜
１０６，２０４ アイソレーション溝
１０７，２０５ ＣＨＥＭＩＣＡＬ ＯＸＩＤＥ
１０８ シリコン酸化膜
１０９ ＳＯＤ膜
１１０ ＯＮＯ膜
１１２，２１０〜２１２ 層間絶縁膜
１１３，２１５〜２１７ コンタクトプラグ
２０２ シリコン熱酸化膜
２０６ シリコン酸化膜
２０７ シリコン熱酸化膜
２０８ ＨＤＰ−ＣＶＤシリコン酸化膜
２０９ トランジスタ
２１３，２１４ 配線
Claims (5)
- 半導体基板上にアイソレーション溝を形成する工程と、
前記半導体基板上に形成されたアイソレーション溝のシリコン表面を露出させる工程と、
ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、前記半導体基板に第１の絶縁膜を埋め込む工程と、
前記アイソレーション溝に第２の絶縁膜を埋め込む工程と、を具備することを特徴とする半導体装置の製造方法。 - 前記アイソレーション溝を形成する工程において、前記アイソレーション溝を形成する前に、少なくともメモリセルを構成するゲート絶縁膜及びフローティグゲート電極膜、又はゲート絶縁膜及び電荷蓄積膜の積層膜を形成し、前記積層膜を加工することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記シリコン表面を露出させる工程の後に、ＣＨＥＭＩＣＡＬ ＯＸＩＤＥを形成する工程をさらに具備することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第１の絶縁膜を埋め込む工程の後に、アクティヴエリアを酸化する工程をさらに具備することを特徴とする請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
- 前記第２の絶縁膜を埋め込む工程において、前記アイソレーション溝にＳＯＤ膜を埋め込むことを特徴とする請求項１乃至４の何れか１項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007272501A JP2009099909A (ja) | 2007-10-19 | 2007-10-19 | 半導体装置の製造方法 |
| US12/253,765 US20090124061A1 (en) | 2007-10-19 | 2008-10-17 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007272501A JP2009099909A (ja) | 2007-10-19 | 2007-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009099909A true JP2009099909A (ja) | 2009-05-07 |
Family
ID=40624094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007272501A Pending JP2009099909A (ja) | 2007-10-19 | 2007-10-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090124061A1 (ja) |
| JP (1) | JP2009099909A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120013614A (ko) * | 2010-08-05 | 2012-02-15 | 삼성전자주식회사 | 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법 |
| US8212303B2 (en) | 2010-02-10 | 2012-07-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090194810A1 (en) * | 2008-01-31 | 2009-08-06 | Masahiro Kiyotoshi | Semiconductor device using element isolation region of trench isolation structure and manufacturing method thereof |
| JP2010147394A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| JP5977002B2 (ja) * | 2011-08-25 | 2016-08-24 | 東京エレクトロン株式会社 | トレンチの埋め込み方法および半導体集積回路装置の製造方法 |
| US8461016B2 (en) | 2011-10-07 | 2013-06-11 | Micron Technology, Inc. | Integrated circuit devices and methods of forming memory array and peripheral circuitry isolation |
| US10269921B2 (en) * | 2014-12-22 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Fin field effect transistors having conformal oxide layers and methods of forming same |
| US11621294B2 (en) | 2020-05-29 | 2023-04-04 | International Business Machines Corporation | Embedding MRAM device in advanced interconnects |
| US11502165B2 (en) | 2020-07-08 | 2022-11-15 | Nanya Technology Corporation | Semiconductor device with flowable layer and method for fabricating the same |
| US11881428B2 (en) * | 2021-01-05 | 2024-01-23 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190229A (ja) * | 1989-12-20 | 1991-08-20 | Kojundo Chem Lab Co Ltd | 半導体装置の酸化膜の製造法 |
| JPH08306683A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 半導体装置の製造方法 |
| JPH11162876A (ja) * | 1997-11-28 | 1999-06-18 | Nec Corp | 半導体装置の製造装置及び製造方法 |
| JP2003045894A (ja) * | 2001-05-23 | 2003-02-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004087733A (ja) * | 2002-08-26 | 2004-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2004311487A (ja) * | 2003-04-02 | 2004-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2007221058A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541401B1 (en) * | 2000-07-31 | 2003-04-01 | Applied Materials, Inc. | Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate |
| US7176105B2 (en) * | 2004-06-01 | 2007-02-13 | Applied Materials, Inc. | Dielectric gap fill with oxide selectively deposited over silicon liner |
| KR100575339B1 (ko) * | 2004-10-25 | 2006-05-02 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자의 제조 방법 |
| JP2006156471A (ja) * | 2004-11-25 | 2006-06-15 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP4886219B2 (ja) * | 2005-06-02 | 2012-02-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2008103645A (ja) * | 2006-10-20 | 2008-05-01 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008177277A (ja) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | フラッシュメモリ及びフラッシュメモリの製造方法 |
-
2007
- 2007-10-19 JP JP2007272501A patent/JP2009099909A/ja active Pending
-
2008
- 2008-10-17 US US12/253,765 patent/US20090124061A1/en not_active Abandoned
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190229A (ja) * | 1989-12-20 | 1991-08-20 | Kojundo Chem Lab Co Ltd | 半導体装置の酸化膜の製造法 |
| JPH08306683A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 半導体装置の製造方法 |
| JPH11162876A (ja) * | 1997-11-28 | 1999-06-18 | Nec Corp | 半導体装置の製造装置及び製造方法 |
| JP2003045894A (ja) * | 2001-05-23 | 2003-02-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004087733A (ja) * | 2002-08-26 | 2004-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2004311487A (ja) * | 2003-04-02 | 2004-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2007221058A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8212303B2 (en) | 2010-02-10 | 2012-07-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR20120013614A (ko) * | 2010-08-05 | 2012-02-15 | 삼성전자주식회사 | 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법 |
| US8530329B2 (en) | 2010-08-05 | 2013-09-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having various isolation regions |
| KR101666645B1 (ko) | 2010-08-05 | 2016-10-17 | 삼성전자주식회사 | 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090124061A1 (en) | 2009-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7858492B2 (en) | Method of filling a trench and method of forming an isolating layer structure using the same | |
| JP2009099909A (ja) | 半導体装置の製造方法 | |
| US7682927B2 (en) | Method of manufacturing semiconductor device | |
| KR100473733B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| US6699799B2 (en) | Method of forming a semiconductor device | |
| US8343846B2 (en) | Method of forming isolation layer in semiconductor device | |
| US20060151855A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20090068816A1 (en) | Method for forming isolation layer in semiconductor device | |
| JP5121102B2 (ja) | 半導体装置の製造方法 | |
| JP2006196843A (ja) | 半導体装置およびその製造方法 | |
| KR20080095621A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| US20080169499A1 (en) | Flash memory using sti structure in element isolation region and manufacturing method thereof | |
| JP2002110828A (ja) | 望ましいゲートプロファイルを有する半導体装置及びその製造方法 | |
| JP2006332442A (ja) | 半導体装置及びその製造方法 | |
| JP2009076638A (ja) | 半導体装置の製造方法 | |
| US20120220130A1 (en) | Method for fabricating semiconductor device | |
| US7018905B1 (en) | Method of forming isolation film in semiconductor device | |
| KR100475025B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| JP2004193205A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100703836B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100891424B1 (ko) | 플래시 메모리 소자 및 이의 형성 방법 | |
| KR100912988B1 (ko) | 반도체 소자의 제조 방법 | |
| TWI730677B (zh) | 記憶體元件及其製造方法 | |
| JP2009182270A (ja) | 半導体装置及びその製造方法 | |
| JP2014212230A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121109 |