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JP2009094492A - 表示装置 - Google Patents

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Abstract

【課題】表示装置の画素を構成する電界効果トランジスタの高性能化を実現し、且つ電界効果トランジスタの微細加工技術に依拠することなく、画素内の電界効果トランジスタ数を増やしても電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積の削減を図ることのできる表示装置を提供することを目的の一とする。
【解決手段】半導体基板より分離され、絶縁表面を有する支持基板に接合された半導体層を有する電界効果トランジスタが、平坦化層を層間に設けて複数積層された画素を複数具備する表示装置とする。
【選択図】図１

Description

本発明は表示装置に関する。特に、本発明は絶縁表面に半導体層が設けられた電界効果トランジスタを用いて３次元的に画素回路が構成された表示装置に関する。
近年、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った構造が注目されている。この構造は、バルク単結晶シリコンで形成されていた電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、単にトランジスタと略記することもある）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウエハーに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハーに薄いシリコン層を接合する。さらにシリコン層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりシリコン層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃から１３００℃で熱処理を行って接合強度を高める必要があるとされている。そのため、ガラス基板のような高温熱処理に耐えることのできない基板上には、シリコン層の接合を所望の接合強度で貼り付けることは難しく、表示装置の画素を構成する電界効果トランジスタへの転用を単純に行うことは技術的な障壁がある。
一方、剥離技術及び転写技術を用いて作製されたトランジスタを含む薄膜回路と、当該薄膜回路に外部回路を接続するための接続電極を設け、３次元的に薄膜回路を積層する技術を用いて画素を構成するトランジスタを具備する表示装置について開示されている（特許文献２参照）。
特開２０００−１２４０９２号公報 特開２００４−３４９５１３号公報
表示装置の画素を構成する電界効果トランジスタ数は、表示装置の高性能化を図る上で増加する傾向にある。また、表示装置の画素のサイズを小さくすることで、同じサイズでの表示部の画素数を増やし、画素の高精細化を図る傾向にある。そのため、電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積を削減するため、電界効果トランジスタの微細化を行うことで対応することも考えられる。
また、表示装置の高性能化を図る上で、電界効果トランジスタの微細化と共に、表示装置の画素を構成する電界効果トランジスタの半導体層の高性能化を考えることも必要である。
しかしながら、表示装置の画素を構成する電界効果トランジスタの微細加工技術に依拠するのみで、表示装置の高性能化を図ることは限界がある。また、剥離技術及び転写技術を用いて、３次元的に画素を構成する電界効果トランジスタを積層し、電界効果トランジスタ数の増加に伴う低下した画素の開口率の向上及び画素に占める電界効果トランジスタの面積の削減を図ることができるものの、剥離した後に転写した薄膜回路同士の電気的な接続が困難であり、量産性の観点から好ましくない。そのため、ＳＯＩ技術のように簡便に高性能な電界効果トランジスタの半導体層が得られ、量産性に優れた技術により３次元的に薄膜回路を積層する技術が求められている。
そこで本発明は、表示装置の画素を構成する電界効果トランジスタの高性能化を実現し、且つ電界効果トランジスタの微細加工技術に依拠することなく、画素内の電界効果トランジスタ数を増やしても電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積の削減を図ることのできる表示装置を提供することを目的の一とする。
半導体基板より分離され、絶縁表面を有する支持基板に接合された半導体層を有する電界効果トランジスタ等の半導体素子が、平坦化層を層間に設けて複数積層された画素を複数具備する表示装置とする。
ゲート絶縁層、平坦化層、上層の絶縁層などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、平坦化層、及び上層の絶縁層を貫通する配線層によって電気的に接続する。下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。積層する半導体層が重なり合うように密に積層されることで、高集積化された電界効果トランジスタで構成される画素を有する表示装置とすることができる。
半導体基板より分離させ転置した半導体層で構成される高性能の半導体素子を積層構造とすることができるため、より高集積化された電界効果トランジスタで構成される画素を有する表示装置とすることができる。
下層の半導体素子上に形成される上層の半導体素子の形成において、下層の半導体素子を覆う平坦化層を形成し、平坦化層上に半導体層と接合する絶縁層を形成する。よって上層の半導体素子の半導体層と絶縁層との接合を容易に行うことができ、表示装置の信頼性を向上させることができ、歩留まりも良くなる。
また、電界効果トランジスタを形成する半導体層をそれぞれ異なる絶縁層に接合して形成すると、電界効果トランジスタの半導体層間の寄生容量、又は電界効果トランジスタのゲート電極層間の寄生容量を低減することができる。
半導体基板より分離させ転置した半導体層を用いるため、半導体基板を選択することによって、電界効果トランジスタにおける結晶面方位及びチャネル長方向の結晶軸を制御することができる。
電界効果トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶面方位又は結晶軸を適用することにより、表示装置を構成する画素の動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、電界効果トランジスタのチャネルを流れるキャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、電界効果トランジスタの性能向上を図ることができる。
支持基板に、半導体層を接合するに際し、接合を形成する面の一方（半導体層側または支持基板側）若しくは双方（半導体層側及び支持基板側）に、好ましくは有機シランを原材料として成膜した酸化シリコン膜を形成し、半導体層と接合する絶縁層として用いることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：化学式（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物が適用される。すなわち、支持基板に半導体層を接合する構造において、平滑面を有し親水性表面を形成する層を接合面として設ける。
なお、本明細書における化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法を範疇に含むものとする。
また、半導体層と接合する絶縁層となる酸化シリコン膜は、モノシラン、ジシラン、又はトリシランを原料ガスに用いて化学気相成長法により形成することもできる。また、半導体層と接合する絶縁層となる酸化シリコン膜は熱酸化膜でもよく、塩素を含んでいると好適である。
支持基板に接合される半導体層は、半導体基板に形成された脆化層にて劈開し分離することにより得られる。脆化層は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを打ち込むことで形成することができる。この場合、一又は複数の同一の原子から成る質量の異なるイオンを打ち込んでもよい。水素イオンを打ち込む場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。
支持基板には、不純物元素の拡散を防止する窒化シリコン膜又は窒化酸化シリコン膜をブロッキング層（バリア層ともいう）として設けてもよい。さらに応力を緩和する作用のある絶縁膜として酸化窒化シリコン膜を組み合わせても良い。なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
また、半導体基板と上記半導体層と接合する絶縁層との間に、保護層を形成してもよい。保護層は、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、又は酸化窒化シリコン層から選ばれた一層又は複数の層による積層構造により形成することができる。これらの層は、半導体基板に脆化層が形成される前に半導体基板上に形成することができる。また、半導体基板に脆化層を形成した後に半導体基板上に形成してもよい。
本発明の表示装置の一形態は、絶縁表面を有する基板上に、第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、前記第１の電界効果トランジスタ上に平坦化層と、前記平坦化層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、を積層構造で有する画素を複数有し、第１の半導体層及び第２の半導体層は半導体基板より分離して設けられており、前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、前記第２の電界効果トランジスタは、前記平坦化層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられることを特徴とする。
本発明の表示装置の一形態は、絶縁表面を有する基板上に、第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、前記第１の電界効果トランジスタ上に平坦化層と、前記平坦化層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、を積層構造で有する画素を複数有し、第１の半導体層及び第２の半導体層は半導体基板より分離して設けられており、前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、前記第２の電界効果トランジスタは、前記平坦化層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられ、前記第１の半導体層と、前記第２の半導体層の結晶面方位は互いに異なることを特徴とする。
本発明の表示装置の一形態は、絶縁表面を有する基板上に、第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、前記第１の電界効果トランジスタ上に平坦化層と、前記平坦化層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、を積層構造で有する画素を複数有し、第１の半導体層及び第２の半導体層は半導体基板より分離して設けられており、前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、前記第２の電界効果トランジスタは、前記平坦化層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられ、前記第１の半導体層と、前記第２の半導体層の結晶面方位は同じであり、チャネル長方向の結晶軸は互いに異なることを特徴とする。
なお、本発明において、表示装置とは、液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が同一基板上に形成された表示パネル本体のことをいう。また本発明における表示装置は、周辺駆動回路、いわゆるチップオングラス（ＣＯＧ）で接続されたＩＣチップなどを含んでいても良い。さらに本発明における表示装置は、ＩＣや抵抗素子や容量素子やインダクタやトランジスタなどが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）又はプリント配線基板（ＰＷＢ）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライトユニット（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。なお、発光装置は、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいい、液晶表示装置とは、特に液晶素子を有している表示装置をいう。
電界効果トランジスタを構成する半導体層を半導体基板より分離して設ける構成とすることにより、表示装置の画素を構成する電界効果トランジスタの高性能化を実現することができる。また画素に設ける電界効果トランジスタを積層構造で設けることができるため、電界効果トランジスタの微細加工技術に依拠することなく、画素内の電界効果トランジスタ数を増やしても電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積の削減を図ることのできる表示装置を提供することができる。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本発明の表示装置の製造方法について、図１乃至図６を参照して説明する。本実施の形態では、表示装置の一例として電界効果トランジスタを具備する画素の構成に関して示し説明する。特に本実施の形態では、異なる平面上に形成された電界効果トランジスタの電気的な接続方法について断面図を用いて説明していく。
本実施の形態では、半導体基板より分離され、絶縁表面を有する支持基板（または、絶縁表面を有する基板ともいう）に接合された半導体層を有する電界効果トランジスタ上に平坦化層を設けて積層していく。半導体基板として単結晶半導体基板を適用し、支持基板上に分離、接合される半導体層として単結晶半導体層を形成するのが好ましい。
本実施の形態の表示装置の画素を構成する電界効果トランジスタの断面図について図１（Ａ）に示す。絶縁表面を有する支持基板２００上にブロッキング層２０１、絶縁層２０２、保護層２０３、電界効果トランジスタ２３０、絶縁層２１０、平坦化層２１１、絶縁層２１２、電界効果トランジスタ２３１、絶縁層２２２、平坦化層２２３が形成されている。電界効果トランジスタ２３０及び電界効果トランジスタ２３１は薄膜の半導体層を有する。電界効果トランジスタ２３０はソース領域又はドレイン領域である不純物領域２０８ａ、不純物領域２０８ｂ、及びチャネル形成領域２０９を含む半導体層２０４、ゲート絶縁層２０５、ゲート電極層２０６を有しており、電界効果トランジスタ２３１はソース領域又はドレイン領域である不純物領域２２０ａ、不純物領域２２０ｂ、及びチャネル形成領域２２１を含む半導体層２１６、ゲート絶縁層２１７、ゲート電極層２１８を有している。不純物領域２０８ｂに接して配線層２２６、不純物領域２２０ａに接して配線層２２４が形成され、不純物領域２０８ａと不純物領域２２０ｂとに接して形成された配線層２２５によって、電界効果トランジスタ２３０及び電界効果トランジスタ２３１は電気的に接続している。
図１（Ａ）に示した異なる平面上に形成された電界効果トランジスタの電気的な接続は、配線層２２５及び配線層２２６にて、ゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３を連続して貫通するように形成された開口（コンタクトホール）で確保されている例である。電界効果トランジスタ２３０及び電界効果トランジスタ２３１の電気的接続の他の例を図１（Ｂ）に示す。
配線層２２４、配線層２２５、配線層２２６は、ＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電膜を単層構造又は積層構造で形成した後、当該導電膜を選択的にエッチングして形成することもできる。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。また、タングステンを含む化合物材料としては、例えばタングステンシリサイドが挙げられる。例えば、配線層としては、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線層を形成する材料として好適である。また、配線層を、上層と下層にバリア層を設けた積層構造とすると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好適である。また配線層２２４、配線層２２５、配線層２２６は、コンタクトホールである開口を埋めるように埋込配線層を形成した後、埋込配線層上に引き回し配線層を形成した積層構造としてもよい。また配線層は、開口にバリアメタル膜やシード膜を形成しても良い。なお、図１（Ｂ）、図２（Ａ）、及び図２（Ｂ）における配線層２３３、配線層２３４、配線層２３５、配線層２３６、及び配線層２３７も配線層２２４、配線層２２５、配線層２２６と同様に積層構造の配線層となっている。
図１（Ｂ）の表示装置の画素を構成する電界効果トランジスタの断面図は、電界効果トランジスタ２３０を覆う平坦化層２１１を形成後、ゲート絶縁層２０５、絶縁層２１０、及び平坦化層２１１に、不純物領域２０８ａ、不純物領域２０８ｂに達する開口を設け、不純物領域２０８ａ、不純物領域２０８ｂにそれぞれ接続する配線層２３４、配線層２３７を形成する例である。電界効果トランジスタ２３１の不純物領域２２０ｂ及び配線層２３４に接する配線層２３３によって、上層の電界効果トランジスタ２３１と下層の電界効果トランジスタ２３０とが電気的に接続する。図１（Ｂ）の場合、配線層２３４、配線層２３７上にさらに平坦化層を形成し、配線層２３４、配線層２３７によって生じる凹凸を平坦化した後、絶縁層２１２を形成してもよい。図１（Ｂ）では、絶縁層２１２を厚く設け、平坦化層としても機能させている。
なお本明細書において接続とは、特に記載のない限り電気的な接続を意味するものとする。
また、異なる平面に積層する電界効果トランジスタの導電型はｎ型であってもｐ型であってもよく、図１（Ａ）においては、下層の電界効果トランジスタ２３０が不純物領域２０８ａ、不純物領域２０８ｂとしてｎ型不純物領域を有するｎチャネル型電界効果トランジスタ、上層の電界効果トランジスタ２３１が不純物領域２２０ａ、不純物領域２２０ｂとしてｐ型不純物領域を有するｐチャネル型電界効果トランジスタの例である。一方、図１（Ｂ）においては、下層の電界効果トランジスタ２３０が不純物領域２０８ａ、不純物領域２０８ｂとしてｐチャネル型不純物領域を有するｐ型電界効果トランジスタ、上層の電界効果トランジスタ２３１が不純物領域２２０ａ、不純物領域２２０ｂとしてｎ型不純物領域を有するｎチャネル型電界効果トランジスタの例である。
ゲート絶縁層、平坦化層、上層の絶縁層などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、平坦化層、及び上層の絶縁層を貫通する配線層によって電気的に接続される。下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。積層する半導体層が重なり合うように密に積層されると、より高集積化された電界効果トランジスタで構成された画素を有する表示装置とすることができる。
下層の半導体層と上層の半導体層とが重なって積層する電界効果トランジスタで構成された表示装置の画素の例を図２（Ａ）および図２（Ｂ）に示す。図２（Ａ）において、下層の半導体素子である電界効果トランジスタ２３０の半導体層２０４（不純物領域２０８ａ）、及び上層の半導体素子である電界効果トランジスタ２３１の半導体層２１６（不純物領域２２０ｂ）は一部重なって積層している。電界効果トランジスタ２３０及び電界効果トランジスタ２３１を電気的に接続する配線層２３５は、ゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、半導体層２１６（不純物領域２２０ｂ）、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３を貫通し半導体層２０４（不純物領域２０８ａ）に達して形成されている。
図２（Ａ）の電界効果トランジスタ２３０の半導体層２０４と電界効果トランジスタ２３１の半導体層２１６とは一部重なるように形成する例であるが、図２（Ｂ）に示すように同じマスクなどを用いて、半導体層同士をほぼ重ねて形成してもよい。半導体層同士が重なる領域が大きいほどより高集積化することはできる。図２（Ｂ）においては、電界効果トランジスタ２３０と電界効果トランジスタ２３１とは平坦化層を介してほぼ同位置に重なるように積層している。電界効果トランジスタ２３０及び電界効果トランジスタ２３１を電気的に接続する配線層２３６は、ゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、半導体層２１６（不純物領域２２０ｂ）、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３を貫通し半導体層２０４（不純物領域２０８ｂ）に達して形成されている。
本発明の表示装置は、３次元的に半導体層を積層し高集積化した構造の電界効果トランジスタで構成された画素を有するため、半導体層は同一絶縁層に接して隣接して配置される他、上下方向に平坦化層を介して異なる絶縁層に接して積層することができる。従って、画素内の電界効果トランジスタの配置の自由度が広く、より高集積化、高性能化を達成することができる。そして画素の開口率の向上及び画素に占める電界効果トランジスタの面積の削減を図ることができる。
また、半導体基板より分離させた半導体層を有する半導体素子は、結晶化工程によって結晶化させた多結晶半導体層より結晶粒界によるリーク電流が少なく、表示装置として低消費電力化が達成できる。さらに結晶配向のばらつきによる半導体素子のしきい値ばらつきが少ない。レーザ結晶化によって生じる半導体層表面のリッジも軽減できるため、ゲート絶縁層を薄膜化することができる。
３次元的に積層される電界効果トランジスタは両方ｎ型であってもよく、両方ｐ型であってもよい。また同じ絶縁層に接して複数の電界効果トランジスタを設け、同一絶縁層に接して導電型の異なるｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを両方設けてもよい。
本実施の形態では２層の積層構造を示すが、より多層の積層構造としてもよい。複数の電界効果トランジスタは平坦化層上に設けられた絶縁層と半導体層上に設けられた絶縁層を接合することによって、積層することができる。
本実施の形態の表示装置の画素を構成する電界効果トランジスタにおいては、半導体基板より分離させ転置した半導体層を用いるため、半導体基板を選択することによって、電界効果トランジスタにおける結晶面方位及びチャネル長方向の結晶軸を制御することができる。
電界効果トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶面方位又は結晶軸を適用することにより、表示装置の画素を構成する電界効果トランジスタの動作の高速化を図ることができる。また、画素を構成する電界効果トランジスタを低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、電界効果トランジスタのチャネルを流れるキャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、電界効果トランジスタの性能向上を図ることができる。
以下、本実施の形態の表示装置の画素を構成する電界効果トランジスタの作製方法を図３乃至図６を用いて説明する。
まず、絶縁表面を有する基板である支持基板上に、半導体基板より半導体層を設ける方法を図３（Ａ）乃至（Ｄ）及び図４（Ａ）乃至（Ｄ）を用いて説明する。
図３（Ａ）に示す半導体基板１０８は清浄化されており、その表面から電界で加速されたイオンを所定の深さに打ち込み、脆化層１１０を形成する。イオンの打ち込みは支持基板に転置する半導体層の厚さを考慮して行われる。イオンを打ち込む際の加速電圧はこのような厚さを考慮して、半導体基板１０８に打ち込まれるようにする。
半導体基板１０８として、シリコン基板やゲルマニウム基板などの半導体基板、ガリウムヒ素やインジウムリンなどの化合物半導体基板を適用する。半導体基板１０８は単結晶半導体基板を適用するのが好ましいが、多結晶半導体基板を適用してもよい。結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。支持基板上に得られる半導体層は母体となる半導体基板を選択することによって決定することができる。
また、半導体基板１０８は、作製する半導体素子（本実施の形態においては電界効果トランジスタ）によって、結晶面方位を選択すればよい。例えば、結晶面方位として｛１００｝面、｛１１０｝面など有する半導体基板を用いることができる。
本実施の形態は、半導体基板の所定の深さに水素、ヘリウム、又はフッ素のイオンを打ち込み、その後熱処理を行って表層の半導体層を分離するイオン打ち込み剥離法で形成するが、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウオータージェットで劈開して分離する方法を適用しても良い。
例えば、半導体基板１０８として単結晶シリコン基板を用い、希フッ酸で表面を処理し、自然酸化膜の除去と表面に付着するゴミ等の汚染物も除去して半導体基板１０８表面を清浄化する。
脆化層１１０は、イオンをイオンドーピング法やイオン注入法によって打ち込めばよい。脆化層１１０は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを打ち込むことで形成される。ハロゲン元素としてフッ素イオンを打ち込む場合にはソースガスとしてＢＦ３を用いれば良い。なお、イオン注入法とはイオン化したガスを質量分離して半導体に打ち込む方式をいう。
単結晶シリコン基板にフッ素イオンのようなハロゲンイオンをイオン注入法で打ち込んだ場合、注入されたフッ素が、シリコン結晶格子内のシリコン原子をノックアウトする（追い出す）ことによって空白部分を効果的に作り出し、脆化層に微小な空洞を作る。この場合、比較的低温の熱処理によって脆化層に形成された微小な空洞の体積変化が起こり、脆化層に沿って分離することにより薄い単結晶半導体層を形成することができる。フッ素イオンを打ち込んだ後に、水素イオンを打ち込んで空洞内に水素を含ませるようにしても良い。半導体基板から薄い半導体層を分離するために形成する脆化層は、脆化層に形成された微小な空洞の体積変化を利用して分離をするので、このようにフッ素イオンや水素イオンの作用を有効利用することが好ましい。
また、一又は複数の同一の原子から成る質量の異なるイオンを打ち込んでもよい。例えば、水素イオンを打ち込む場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。水素イオンを打ち込む場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくと打ち込み効率を高めることができ、打ち込み時間を短縮することができる。このような構成とすることで、分離を容易に行うことができる。
脆化層の形成に当たってはイオンを高ドーズ条件で打ち込む必要があり、半導体基板１０８の表面が粗くなってしまう場合がある。そのためイオンが打ち込まれる表面に窒化シリコン膜、窒化酸化シリコン膜、若しくは酸化シリコン膜などによりイオン打ち込みに対する保護層を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
例えば、半導体基板１０８上に保護層としてプラズマＣＶＤ法により酸化窒化シリコン膜（膜厚５ｎｍ〜３００ｎｍ、望ましくは３０ｎｍ〜１５０ｎｍ（例えば５０ｎｍ））と窒化酸化シリコン膜（膜厚５ｎｍ〜１５０ｎｍ、望ましくは１０ｎｍ〜１００ｎｍ（例えば５０ｎｍ））の積層を形成する。一例としては、半導体基板１０８上に酸化窒化シリコン膜を膜厚５０ｎｍ形成し、該酸化窒化シリコン膜上に窒化酸化シリコン膜を膜厚５０ｎｍ形成し、積層する。酸化窒化シリコン膜は有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜でもよい。
また、半導体基板１０８を脱脂洗浄し、表面の酸化膜を除去して熱酸化を行ってもよい。熱酸化としては通常のドライ酸化でも良いが、酸化雰囲気中にハロゲンを添加した酸化を行うことが好ましい。例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。好適には９５０℃〜１１００℃の温度で熱酸化を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜３．５時間とすれば良い。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。
ハロゲンを含むものとしてはＨＣｌの他に、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種を適用することができる。
このような温度範囲で熱処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。特に、半導体基板１０８の表面に化学的機械研磨（ＣＭＰ）処理をしたものに対しては有効である。また、水素は半導体基板１０８と形成される酸化膜の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏し、半導体基板１０８と酸化膜との界面が不活性化されて電気的特性が安定化する。
この熱処理により形成される酸化膜中にハロゲンを含ませることができる。ハロゲン元素は１×１０１７／ｃｍ３〜５×１０２０／ｃｍ３の濃度で含まれることにより金属などの不純物を捕獲して半導体基板１０８の汚染を防止する保護層としての機能を発現させることができる。
脆化層１１０を形成する際、加速電圧と全イオン数は、半導体基板上に堆積した膜の厚さと、目的とする半導体基板より分離して支持基板上に転置される半導体層の膜厚と、打ち込むイオン種によって調整することができる。
例えば、イオンドーピング法で原料として水素ガスを用い、加速電圧を４０ｋＶ、全イオン数２×１０１６ｉｏｎｓ／ｃｍ２でイオンを打ち込んで脆化層を形成することができる。保護層の膜厚を厚くすれば、同一条件でイオンを打ち込み、脆化層を形成した場合、目的とする半導体基板より分離して支持基板上に転置される半導体層として、膜厚の薄い半導体層を形成することができる。例えば、イオン種（Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオン）の割合にもよるが、上記条件で脆化層を形成するとし、保護層として半導体基板上に酸化窒化シリコン膜（膜厚５０ｎｍ）と窒化酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層する場合、支持基板に転置される半導体層の膜厚は約１２０ｎｍとなり、半導体基板上に酸化窒化シリコン膜（膜厚１００ｎｍ）と窒化酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層する場合は、支持基板に転置される半導体層の膜厚は約７０ｎｍとなる。
ヘリウム（Ｈｅ）や水素を原料ガスにする場合、加速電圧を１０ｋＶ〜２００ｋＶの範囲で、ドーズ量を１×１０１６ｉｏｎｓ／ｃｍ２〜６×１０１６ｉｏｎｓ／ｃｍ２の範囲で打ち込み脆化層を形成することができる。ヘリウムを原料ガスにすると、質量分離を行わなくてもＨｅ＋イオンを主なイオンとして打ち込むことができる。また、水素を原料ガスとするとＨ３ ＋イオンやＨ２ ＋イオンを主なイオンとして打ち込むことができる。イオン種は、プラズマの生成方法、圧力、原料ガス供給量、加速電圧によっても変化する。
脆化層形成の例としては、半導体基板上に酸化窒化シリコン膜（膜厚５０ｎｍ）、窒化酸化シリコン膜（膜厚５０ｎｍ）、及び酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層し、水素を加速電圧４０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２で打ち込み、半導体基板に脆化層を形成する。その後保護層の最上層である該酸化シリコン膜上に絶縁層として酸化シリコン膜（膜厚５０ｎｍ）を形成する。脆化層形成の他の例としては、半導体基板上に酸化シリコン膜（膜厚１００ｎｍ）、及び窒化酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層し、水素を加速電圧４０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２で打ち込み、半導体基板に脆化層を形成する。その後保護層の最上層である該窒化酸化シリコン膜上に絶縁層として酸化シリコン膜（膜厚５０ｎｍ）を形成する。なお、上記酸化窒化シリコン膜及び窒化酸化シリコン膜はプラズマＣＶＤ法により形成すればよく、上記酸化シリコン膜は有機シランガスを用いてＣＶＤ法により形成すればよい。
支持基板１０１として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を適用する場合、ガラス基板中にナトリウムなどのアルカリ金属が微量に含まれており、この微量の不純物によって電界効果トランジスタなど半導体素子の特性に悪影響を及ぼす恐れがある。このような不純物に対して、窒化酸化シリコン膜は支持基板１０１に含まれる金属不純物が半導体基板側に拡散するのを防止する効果がある。なお、窒化酸化シリコン膜の代わりに、窒化シリコン膜を形成してもよい。半導体基板と窒化酸化シリコン膜との間に酸化窒化シリコン膜や酸化シリコン膜などの応力緩和層を設けるとよい。窒化酸化シリコン膜と酸化窒化シリコン膜の積層構造を設けることで、半導体基板への不純物拡散を防止しつつ、応力歪みを緩和する構成とすることもできる。
次に、図３（Ｂ）で示すように支持基板と接合を形成する面に絶縁層１０４として酸化シリコン膜を形成する。なお脆化層形成の際に積層して形成した保護層は、除去して絶縁層１０４を形成しても良いし、保護層に積層して絶縁層１０４を形成してもよい。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成した脆化層１１０から脱ガスが起こらない温度として、例えば３５０℃以下（具体的な例としては３００℃）の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板から単結晶若しくは多結晶半導体層を分離する熱処理は、成膜温度よりも高い熱処理温度が適用される。
絶縁層１０４は平滑面を有し親水性表面を形成する。この絶縁層１０４として酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。なお、原料ガスに有機シランを用いて化学気相成長法により酸化シリコン層を形成する場合、酸素を付与するガスを混合させることが好ましい。酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等を用いることができる。さらに、アルゴン、ヘリウム、窒素又は水素等の不活性ガスを混合させてもよい。また、絶縁層１０４として、モノシラン、ジシラン、又はトリシラン等のシランを原料ガスに用いて化学気相成長法により形成される酸化シリコン層を適用することもできる。この場合も、酸素を付与するガスや不活性ガス等を混合させることが好ましい。化学気相成長法による成膜では、半導体基板１０８に形成した脆化層１１０から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板から半導体層を分離する熱処理は、成膜温度よりも高い熱処理温度が適用される。なお、化学気相成長法は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法を範疇に含む。
その他、絶縁層１０４として、酸化性雰囲気下において熱処理することにより形成される酸化シリコン、酸素ラジカルの反応により成長する酸化シリコン、酸化性の薬液により形成されるケミカルオキサイドなどを適用することもできる。絶縁層１０４として、シロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を含む絶縁層を適用してもよい。また、前記有機シランガスと、酸素ラジカル又は窒素ラジカルとを反応させて絶縁層１０４を形成してもよい。
上記平滑面を有し親水性表面を形成する絶縁層１０４は５ｎｍ〜５００ｎｍ、望ましくは１０ｎｍ〜２００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する支持基板と半導体基板１０８の歪みを緩和することができる。絶縁層１０４の表面は、算術平均粗さＲａが０．８ｎｍ未満、二乗平均平方根粗さＲｍｓが０．９ｎｍ未満が望ましく、Ｒａが０．４ｎｍ以下、Ｒｍｓが０．５ｎｍ以下がより望ましく、さらにはＲａが０．３ｎｍ以下、Ｒｍｓが０．４ｎｍ以下がより望ましい。例えば、Ｒａが０．２７ｎｍ、Ｒｍｓが０．３４ｎｍである。本明細書においてＲａは算術平均粗さであり、Ｒｍｓは二乗平均平方根粗さであり、測定面積は２μｃｍ２、又は１０μｍ２である。
支持基板１０１にも絶縁層１０４と同様の酸化シリコン膜を設けておいても良い。すなわち、支持基板１０１に半導体層１０２を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる絶縁層１０４設けることで強固な接合を形成することができる。
図３（Ｃ）は支持基板１０１と半導体基板１０８の絶縁層１０４が形成された面とを密接させ、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。支持基板１０１と半導体基板１０８の絶縁層１０４が形成された面は、メガソニック洗浄などによって清浄化すればよい。また、メガソニック洗浄後にオゾン水で洗浄し、有機物の除去と表面の親水性向上を行ってもよい。
支持基板１０１と絶縁層１０４を対向させて、一箇所を外部から押しつけると、局所的に接合面同士の距離が縮まる事によるファン・デル・ワールス力の強まりや水素結合の寄与によって、お互いに引きつけ合う。更に、隣接した領域でも対向する支持基板１０１上と絶縁層１０４間の距離が縮まるので、ファン・デル・ワールス力が強く作用する領域や水素結合が関与する領域が広がる事によって、接合（ボンディングともいう）が進行し接合面全域に接合が広がる。例えば、押しつける圧力は、１００ｋＰａ〜５０００ｋＰａ程度とすればよい。
そして、支持基板１０１と絶縁層１０４を密接させることにより接合が形成される。この接合はファン・デル・ワールス力が作用しており、支持基板１０１と半導体基板１０８とを圧接することで水素結合により強固な接合を形成することが可能である。
圧接する際に、基板四隅の一ヶ所を１００ｋＰａ〜５０００ｋＰａの圧力で抑えると、接合面同士が近づき、ファン・デル・ワールス力から水素結合へ移行することができる。基板内において一ヶ所の接合面が近接すると、隣接する接合面も近接し水素結合へ移行するため、接合面全域が水素結合へ移行することができる。
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。
また、支持基板と絶縁層との接合界面の接合強度を向上させるために、加熱処理を行うと好ましい。例えば、オーブンや炉などで７０℃〜３５０℃（例えば２００℃で２時間）の温度条件で熱処理を行う。
図３（Ｄ）において、支持基板１０１と半導体基板１０８を貼り合わせた後、加熱処理を行い、脆化層１１０を劈開面として半導体基板１０８を支持基板１０１から分離する。例えば、４００℃〜７００℃の熱処理を行うことにより、脆化層１１０に形成された微小な空洞の体積変化が起こり、脆化層１１０に沿って劈開することが可能となる。絶縁層１０４は支持基板１０１と接合しているので、支持基板１０１上には半導体基板１０８と同じ結晶性の半導体層１０２が残存することとなる。
４００℃〜７００℃の温度域での熱処理は、前述の接合強度を向上させるための熱処理と同じ装置で連続して行ってもよいし、別の装置で行ってもよい。例えば炉で２００℃２時間熱処理した後に、６００℃近傍まで昇温し２時間保持し、４００℃から室温までの温度域に降温した後炉より取り出す。また、熱処理は室温から昇温してもよい。また、炉で２００℃２時間熱処理した後に、瞬間熱アニール（ＲＴＡ）装置によって６００℃〜７００℃の温度域で、１分間〜３０分間（例えば６００℃７分間、６５０℃７分間）熱処理を行ってもよい。
４００℃〜７００℃の温度域での熱処理により、絶縁層と支持基板との接合は水素結合から共有結合に移行し、脆化層に打ち込まれた元素が析出して圧力が上昇し、半導体基板より半導体層を分離することができる。熱処理を行った後は支持基板と半導体基板は、一方が他方に載っている状態であり、大きな力を加えずに支持基板と半導体基板を離すことができる。例えば、上方に載っている基板を真空チャックで持ち上げることにより簡単に話すことができる。この際、下側の基板の真空チャックやメカニカルチャックで固定しておくと水平方向のずれがなく支持基板及び半導体基板の両基板を離すことができる。
なお、図３、図４においては、半導体基板１０８が支持基板１０１より小さいサイズの例を示すが、本発明はそれに限定されず、半導体基板１０８と支持基板１０１が同じサイズであってもよいし、半導体基板１０８が支持基板１０１より大きいサイズであってもよい。
図４は支持基板側に半導体層と接合する絶縁層を設けて半導体層を形成する工程を示す。図４（Ａ）は保護層１２１として酸化シリコン膜が形成された半導体基板１０８に電界で加速されたイオンを所定の深さに打ち込み、脆化層１１０を形成する工程を示している。イオンの打ち込みは図３（Ａ）の場合と同様である。半導体基板１０８の表面に保護層１２１を形成しておくことでイオン打ち込みによって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。また、保護層１２１によって、半導体基板１０８から形成される半導体層１０２に対する不純物の拡散防止効果を発現する。
図４（Ｂ）は、ブロッキング層１０９及び絶縁層１０４が形成された支持基板１０１と半導体基板１０８の保護層１２１が形成された面を密接させて接合を形成する工程を示している。ブロッキング層１０９は支持基板１０１からナトリウムイオンなどの不純物が拡散して半導体層を汚染しないために設けられている。もっとも、支持基板１０１から半導体層に悪影響を与える不純物の拡散を心配する必要のない場合には、ブロッキング層１０９を省略することも可能である。支持基板１０１上の絶縁層１０４と半導体基板１０８の保護層１２１を密接させることにより接合が形成される。
その後、図４（Ｃ）で示すように半導体基板１０８を分離する。半導体層を分離する熱処理は図３（Ｄ）の場合と同様にして行う。接合分離工程における加熱処理の温度は、支持基板１０１にあらかじめ行われた加熱処理以下とする。このようにして図４（Ｃ）で示す半導体基板を得ることができる。
支持基板１０１としては、絶縁性を有する基板、絶縁表面を有する基板を用いることができ、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することができる。また、石英基板、セラミック基板、サファイヤ基板、表面が絶縁層で被覆された金属基板などが適用可能である。
以上の工程により、図４（Ｃ）に示すように、絶縁表面を有する基板である支持基板１０１の上に絶縁層１０４が設けられ、半導体基板１０８より分離された半導体層１０２が形成される。
支持基板１０１上に設けられた半導体層１０２を島状の半導体層にエッチングにより加工する。半導体層１０２上にマスク１１７を形成し、マスク１１７を用いたエッチング処理により半導体層１０２を加工し、島状の半導体層１１９を形成する。図４では、半導体層下に形成される保護層及び絶縁層は半導体層１１９を形成するエッチング処理ではエッチングされない例を示すが、半導体層のエッチング処理と共に保護層及び絶縁層もエッチングしてもよい。このような場合、保護層及び絶縁層は島状の半導体層１１９の形状を反映し、半導体層１１９下のみに設けられる構造となる。
また、半導体基板より分離し、支持基板に転置された半導体層は、分離工程およびイオン打ち込み工程によって、結晶欠陥が生じ、また、その表面は平坦性が損なわれ、凹凸が形成されてしまう場合がある。半導体層を用いて電界効果トランジスタを作製する場合、このような凹凸のある半導体層の上面に薄く、絶縁耐圧性の高いゲート絶縁層を形成することは困難である。また、半導体層に結晶欠陥があると、ゲート絶縁層との局在界面準位密度が高くなるなど、電界効果トランジスタの性能および信頼性に影響を与える。
従って半導体層にレーザ光のような電磁波を照射し、結晶欠陥を低減させることが好ましい。電磁波を照射することによって、半導体層の少なくとも一部の領域を溶融させ、半導体層中の結晶欠陥を低減させることができる。なお、電磁波の照射前に半導体層表面に形成された酸化膜（自然酸化膜、あるいはケミカル酸化膜）を希フッ酸で除去するとよい。
電磁波は半導体層に高いエネルギーを供給できるものであればよく、好適にはレーザ光を用いることができる。
またエネルギーの供給は、高エネルギーを有する粒子を照射などによって半導体層に衝突させ、主として熱伝導によって行うこともできる。高エネルギーを有する粒子を提供する熱源としては、プラズマを用いることができ、常圧プラズマ、高圧プラズマ、熱プラズマジェット、ガスバーナーなどの炎を用いることができる、又、他の熱源としては電子ビームなどを用いることができる。
電磁波の波長は、半導体層に吸収される波長とする。その波長は、電磁波の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定することができる。例えば、電磁波の波長は１９０ｎｍ〜６００ｎｍを用いることができる。また、電磁波のエネルギーは、電磁波の波長、電磁波の表皮深さ、照射する半導体層の膜厚などを考慮して決定することができる。
レーザ光を発振するレーザは、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためパルス発振レーザが好ましい。例えば、ＫｒＦレーザなどのエキシマレーザ、Ａｒレーザ、Ｋｒレーザなどの気体レーザがある。その他、固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザなどがある。なお、エキシマレーザはパルス発振レーザであるが、ＹＡＧレーザなどの固体レーザには、連続発振レーザにも、疑似連続発振レーザにも、パルス発振レーザにもなるものがある。なお、固体レーザにおいては、基本波の第２高調波〜第５高調波を適用するのが好ましい。また、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザも用いることができる。
また、電磁波のエネルギーを半導体層に照射できるならば、ランプ光を用いてもよい。例えば、紫外線ランプ、ブラックライト、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いてもよい。上記ランプ光を用いたフラッシュアニールを用いてもよい。ハロゲンランプやキセノンランプなどを好適に用いて行うフラッシュアニールは極短時間の処理でよいため、支持基板の温度上昇を抑えることができる。
電磁波の形状や電磁波の進路を調整するため、シャッター、ミラー又はハーフミラー等の反射体、シリンドリカルレンズや凸レンズなどによって構成される光学系がレーザ光の進路上に設置されていてもよい。
なお、電磁波の照射方法は、選択的に電磁波を照射してもよいし、光（電磁波）をＸＹ軸方向に走査して光（電磁波）を照射することができる。この場合、光学系にポリゴンミラーやガルバノミラーを用いることが好ましい。
電磁波の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気のような不活性雰囲気で行うことができる。不活性雰囲気中で電磁波を照射するには、気密性のあるチャンバー内で電磁波を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、電磁波の被照射面に窒素ガスなど不活性ガスを吹き付けることで、窒素雰囲気を形成することもできる。
さらに、電磁波照射などの高エネルギーを供給され、結晶欠陥を低減された半導体層表面に研磨処理を行ってもよい。研磨処理によって半導体層表面の平坦性を高めることができる。
研磨処理としては、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法や液体ジェット研磨法を用いることができる。なお、研磨処理前に半導体層表面を洗浄し、清浄化する。洗浄は、メガソニック洗浄や２流体ジェット洗浄等を用いればよく、洗浄により半導体層表面のゴミ等を除去する。また、希フッ酸を用いて半導体層表面上の自然酸化膜等を除去して半導体層を露出させると好適である。
また、電磁波を照射する前にも半導体層表面に研磨処理（又はエッチング処理）を行ってもよい。
本実施の形態において、半導体基板１０８として単結晶シリコン基板を適用した場合は、半導体層１１９として単結晶シリコン層を得ることが可能である。また、本実施の形態の表示装置の画素を構成する電界効果トランジスタの製造方法は、プロセス温度を７００℃以下とすることができるため、支持基板１０１としてガラス基板を適用することができる。すなわち、従来の薄膜トランジスタと同様にガラス基板上に形成することができ、かつ単結晶シリコン層を半導体層に適用することが可能となる。これらのことにより、高速動作が可能で、サブスレッショルド値が低く、電界効果移動度が高く、低消費電圧で駆動可能など高性能、高信頼性の電界効果トランジスタをガラス基板等の支持基板上に作製することができる。
次に上記図１（Ａ）に示す表示装置の画素を構成する電界効果トランジスタの作製方法を図５及び図６を用いて説明する。
図５（Ａ）は、支持基板１０１上にブロッキング層１０９、絶縁層１０４、保護層１２１、半導体層１１９が形成されている。支持基板１０１、半導体層１１９、ブロッキング層１０９、絶縁層１０４、保護層１２１は上記図４と対応している。
半導体層１１９には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加することが好ましい。すなわち、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物を添加して、所謂ウェル領域を形成する。不純物イオンのドーズ量は１×１０１２／ｃｍ２から１×１０１４／ｃｍ２程度で行えば良い。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウェル領域にｐ型若しくはｎ型不純物を添加すれば良い。
半導体層１１９をさらにエッチングして、半導体素子の配置に合わせて島状に加工してもよい。
半導体層上の酸化膜を除去し、半導体層１１９を覆うゲート絶縁層２０５を形成する。
ゲート絶縁層２０５は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層２０５は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
また、ゲート絶縁層２０５として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層２０５に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
ゲート絶縁層２０５上にゲート電極層２０６を形成する（図５（Ｂ）参照。）。ゲート電極層２０６は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。ゲート電極層２０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、ゲート電極層２０６としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体層や、ＡｇＰｄＣｕ合金を用いてもよい。
ゲート電極層２０６をマスクとして、ｎ型を付与する不純物元素２０７を添加し、ｎ型不純物領域である不純物領域２０８ａ、不純物領域２０８ｂを形成する。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、不純物領域２０８ａ、２０８ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層１１９にチャネル形成領域２０９が形成される（図５（Ｃ）参照。）。
不純物領域２０８ａ、不純物領域２０８ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁層２１０と、平坦化層２１１との積層構造とする。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁層２１０に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
本発明では、平坦化層２１１を形成し、半導体層、ゲート電極層などによって生じる表面の凹凸を軽減し、平坦化する。従って平坦化層２１１は、表面が平坦化するような膜厚で形成する。また、表面を化学的機械的研磨（ＣＭＰ）することにより平坦化してもよい。
絶縁層２１０と平坦化層２１１は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
絶縁層２１０、平坦化層２１１としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。有機基は、フルオロ基を含んでも良い。
また、後工程で用いる加熱処理に耐えられる有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を平坦化層２１１として用いてもよい。
絶縁層２１０、平坦化層２１１は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁層２１０、平坦化層２１１を形成してもよい。
平坦化層２１１上に第２の半導体層と接合する絶縁層として絶縁層２１２を形成する（図５（Ｄ）参照。）。絶縁層２１２は絶縁層１０４と同様の材料及び工程で形成すればよい。例えば、本実施の形態では絶縁層２１２として酸化シリコン膜を形成する。
上記図４で説明したように、半導体層１０２を絶縁層１０４と接合させ、半導体基板１０８より分離したように、半導体層２１５を絶縁層２１２と接合させ、平坦化層２１１上に形成する（図５（Ｅ）参照。）。半導体層２１５は、加熱処理によって脆化層２１４が形成された半導体基板２１３より分離し、絶縁層２１２と接合される。
半導体層２１５の、結晶欠陥を低減するためにレーザ光を照射してもよい。また半導体層２１５表面に研磨処理を行ってもよい。研磨処理によって半導体層２１５表面の平坦性を高めることができる。
なお、本実施の形態では、第１の半導体基板である半導体基板１０８として、結晶面方位が｛１００｝の単結晶半導体基板が選択され、第２の半導体基板である半導体基板２１３として、結晶面方位が｛１１０｝の単結晶半導体基板が選択される。なお、第１の半導体基板の結晶面方位と第２の半導体基板の結晶面方位は本実施の形態の組み合わせに限定されるものではなく、例えば第１の半導体基板として結晶面方位が｛１１０｝の基板を用い、第２の半導体基板として結晶面方位が｛１００｝の基板を用いてもよい。その場合、第１の半導体基板を用いてｐチャネル型電界効果トランジスタを作製し、第２の半導体基板を用いてｎチャネル型電界効果トランジスタを作製することが好ましい。
その後、薄膜の半導体層２１５を選択的にエッチングして、絶縁層２１２上に島状の半導体層２１６を形成する（図５（Ｆ）参照）。
半導体層２１６上にゲート絶縁層２１７及びゲート電極層２１８を形成する（図６（Ａ）参照）。
ゲート電極層２１８をマスクとして、ｐ型を付与する不純物元素２１９を添加し、ｐ型不純物領域である不純物領域２２０ａ、２２０ｂを形成する。不純物領域２２０ａ、２２０ｂにｐ型を付与する不純物元素が１×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層２１６にチャネル形成領域２２１が形成される（図６（Ｂ）参照）。不純物領域２２０ａ、２２０ｂは高濃度ｐ型不純物領域であり、ソース、ドレインとして機能する。
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁層２２２と、平坦化層２２３との積層構造とする。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁層２２２に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間熱処理を行う。この熱処理の工程は、半導体層１１９及び絶縁層２１０に対する熱処理も兼ねてもよい。
本発明では、平坦化層２２３を形成し、半導体層、ゲート電極層などによって生じる表面の凹凸を軽減し、平坦化する。従って平坦化層２２３は、表面が平坦化するような膜厚で形成する。また、表面を化学的機械的研磨（ＣＭＰ）することにより平坦化してもよい。
ゲート絶縁層２１７はゲート絶縁層２０５と、ゲート電極層２１８はゲート電極層２０６と、絶縁層２２２は絶縁層２１０と、平坦化層２２３は平坦化層２１１と対応しており、それぞれ同様な材料及び工程で形成することができる。
次いで、レジストからなるマスクを用いてゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３に半導体層１１９、２１６にそれぞれ達するコンタクトホール（開口）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、ゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３を選択的に除去し、ソース領域又はドレイン領域である不純物領域２０８ａ、２０８ｂ、不純物領域２２０ａ、２２０ｂに達する開口を形成する。
エッチング方法及び条件は、コンタクトホールを形成するゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３の材料によって適宜設定すればよい。ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。本実施の形態ではドライエッチングを用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。
開口を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層としても機能する配線層２２４、２２５、２２６を形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電膜を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
本実施の形態では、ゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３に形成されたコンタクトホールを埋めるようにＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電膜を単層構造又は積層構造で形成した後、当該導電膜を選択的にエッチングして配線層２２４、２２５、２２６を形成する（図６（Ｃ）参照）。
以上の工程でｎチャネル型電界効果トランジスタである電界効果トランジスタ２３０及びｐチャネル型電界効果トランジスタである電界効果トランジスタ２３１を含む画素で構成された表示装置を作製することができる。なお、電界効果トランジスタ２３０及び電界効果トランジスタ２３１は配線層２２５によって電気的に接続されている。
電界効果トランジスタ２３０は、絶縁層１０４と接合して支持基板１０１上に設けられ、電界効果トランジスタ２３１は、電界効果トランジスタ２３０を覆う平坦化層２１１上に形成された絶縁層２１２と接合して平坦化層２１１上に設けられており、電界効果トランジスタ２３０及び電界効果トランジスタ２３１は積層されている。
本発明は高性能の半導体素子を積層構造とすることができるため、より高集積化された電界効果トランジスタで構成された画素を有する表示装置とすることができる。
また、支持基板上に半導体層を貼り合わせる際に、それぞれの半導体層はそれぞれ平坦な異なる絶縁層上に形成されるため、絶縁層と半導体層との接合を容易に行うことができる。
また本実施の形態のように、異なる導電型の電界効果トランジスタを形成する半導体層をそれぞれ異なる絶縁層上に形成すると、異なる導電型の電界効果トランジスタの半導体層間の寄生容量、又は異なる導電型の電界効果トランジスタのゲート電極層間の寄生容量を低減することができる。従って、性能のよい電界効果トランジスタで構成された画素を有する表示装置を作製することができる。
本実施の形態に限定されず、電界効果トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
また、本実施の形態では、積層する電界効果トランジスタが異なる導電型のＣＭＯＳ構造の場合を例として示すが、同導電型の電界効果トランジスタを積層させてもよい。
以上のように本実施の形態において、より高集積化された高性能な電界効果トランジスタで構成された画素を有する表示装置を作製することができる。
（実施の形態２）
本実施の形態では、実施の形態１において、半導体基板より支持基板へ半導体層を接合する工程の異なる例を示す。従って、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
本実施の形態は、半導体基板より半導体層を転置する際、半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の半導体層を、支持基板に転置する。従って、支持基板には、複数の島状の半導体層を形成することができる。予め、素子サイズの半導体層に加工して転置するために、半導体層単位で支持基板に転置することができ、半導体基板の大きさや形状に制限を受けない。そのために大型の支持基板への半導体層の転置がより効率よく行うことができる。
さらに、支持基板上に形成された半導体層に対して、エッチングを行い、半導体層の形状を加工、修正し精密に制御してもよい。これにより、レジストマスク形成時の露光の回り込みなどによるパターンズレや、転置時の貼り合わせ工程による位置ズレなどによる半導体層の形成位置の誤差や形状不良を修正することができる。
従って、支持基板に所望の形状の複数の半導体層を、歩留まりよく形成することができる。よって、大面積基板により精密で高性能な半導体素子を用いて形成された電界効果トランジスタを積層して高集積化することで得られる画素を有する表示装置を高スループットで生産性よく作製することができる。
図７（Ａ）において、半導体基板１５８上に保護層１５４と窒化シリコン膜１５２が形成された状態を示している。窒化シリコン膜１５２は、半導体基板１５８を溝加工する際のハードマスクとして用いる。窒化シリコン膜１５２は、シランとアンモニアを用いて気相成長法により堆積させることで形成すれば良い。
次に、イオンを打ち込み、半導体基板１５８の全面に脆化層１５０を形成する（図７（Ｂ）参照。）。イオンの打ち込みは支持基板に転置する半導体層の厚さを考慮して行われる。イオンを打ち込む際の加速電圧はこのような厚さを考慮して、半導体基板１５８の深部に打ち込まれるようにする。この処理によって半導体基板１５８の表面から一定の深さの領域に脆化層１５０が形成される。
溝加工は、半導体層の形状を考慮して行われる。すなわち半導体素子の半導体層が支持基板に転置できるように、その部位が凸状部として残存するように半導体基板１５８に対して溝加工を行う。
フォトレジストでマスク１５３を形成する。マスク１５３を用いて、窒化シリコン膜１５２及び保護層１５４をエッチングし、保護層１６２、及び窒化シリコン層１６３を形成する（図７（Ｃ）参照。）。
次いで、窒化シリコン層１６３をハードマスクとして半導体基板１５８のエッチングを行い、脆化層１６５、半導体層１６６を有する半導体基板１５８を形成する（図７（Ｄ）参照。）。本発明では、脆化層及び溝加工によって凸状に加工された半導体基板の一部である半導体領域を図７（Ｄ）のように半導体層１６６という。
半導体基板１５８をエッチングする深さは、支持基板に転置する半導体層の厚さを考慮して適宜設定される。当該半導体層の厚さは水素イオンを打ち込む深さで設定することが可能である。半導体基板１５８に形成する溝の深さは、脆化層よりも深くなるように形成することが好ましい。この溝加工において、溝の深さを脆化層よりも深く加工することで、脆化層を分離すべき半導体層の領域のみに残すことができる。
表面の窒化シリコン層１６３を除去する（図７（Ｅ）参照。）。そして、半導体基板１５８における保護層１６２の表面と支持基板１５１を接合させる（図８（Ａ）参照。）。
支持基板１５１の表面には、ブロッキング層１５９及び絶縁層１５７が形成されている。ブロッキング層１５９は支持基板１５１からナトリウムイオンなどの不純物が拡散して半導体層を汚染しないために設けられている。もっとも、支持基板１５１から半導体層に悪影響を与える不純物の拡散を心配する必要のない場合には、ブロッキング層１５９を省略することも可能である。一方、絶縁層１５７は、保護層１６２と接合を形成するために設けられている。
接合は、表面が清浄化された半導体基板１５８側の保護層１６２と、支持基板側の絶縁層１５７が密接することにより形成される。接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温で強固な接合が形成される。半導体基板１５８には溝加工がされているので、半導体層を形成する凸状部が支持基板１５１と接することとなる。
半導体基板１５８と支持基板１５１の間で接合を形成した後、熱処理を行うことにより、図８（Ｂ）で示すように半導体基板１５８から半導体層１６４を分離して支持基板１５１に固定することができる。半導体層の分離は、脆化層１５０に形成された微小な空洞の体積変化が起こり、脆化層１５０に沿って破断面を発生させることにより行う。その後、接合をさらに強固なものとするために、熱処理を行うことが好ましい。このようにして、絶縁表面上に半導体層が形成される。図８（Ｂ）では半導体層１６４が支持基板１５１上に接合された状態を示している。
本実施の形態は、予め、素子サイズの半導体層に加工して転置するために、半導体層単位で支持基板に転置することができ、半導体基板の大きさや形状に制限を受けない。従って、半導体基板上で様々な形状の半導体層を形成することができる。例えば、エッチングの際に用いる露光装置のマスク毎、該マスクパターンを形成するための露光装置が有するステッパー毎、大型基板を用いた表示装置のパネルサイズに応じて、自由に半導体層を形成することができる。
半導体層１６４をそのまま半導体素子の半導体層として用いてもよいし、さらにエッチングを行い、形状を加工してもよい。
図８（Ｃ）、図８（Ｄ）に転置された半導体層１６４にさらにエッチングを行い、形状を加工する例を示す。マスク１６７を、半導体層１６４の不要部分である周辺部分を露出して形成する。
マスク１６７を用いて、半導体層１６４をエッチングし、半導体層１６９を形成する。本実施の形態では、半導体層下の保護層１６２も半導体層と共にエッチングし、保護層１６８とする（図８（Ｄ）参照）。このように、支持基板に転置した後さらに形状を加工することによって、作製工程で生じた形成領域のズレや、形状不良などを修正することができる。
図７及び図８では、支持基板上に設けられた絶縁層に半導体層を転置する例を示すが、もちろん上層に積層する半導体素子の半導体層として、平坦化層上に形成された絶縁層上に半導体層を形成する際にも本実施の形態を用いることができる。
本実施の形態は実施の形態１と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１において、半導体基板より支持基板へ半導体層を接合する工程の異なる例を示す。従って、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
本実施の形態では、半導体基板より半導体層を分離してから、支持基板に接合する例を示す。
実施の形態２の図７で示したように、半導体基板に脆化層を形成し、溝を形成する。溝加工は、半導体素子の半導体層の形状を考慮して行われる。すなわち半導体素子の半導体層が支持基板に転置できるように、その部位が凸状部として残存するように半導体基板３０１に対して溝加工を行う。図９（Ａ）において、半導体基板３０１、脆化層３０２、半導体基板の一部である半導体層３０８、絶縁膜３０４が形成されている。本実施の形態では、酸化珪素を絶縁膜３０４として用いる。
次に、熱処理を行うことにより、脆化層３０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層３０２において半導体基板３０１が劈開し、半導体層３０８が、絶縁膜３０４と共に、半導体基板３０１から分離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波を半導体基板３０１に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、脆化層において隣接する微小ボイドどうしを結合させ、最終的に半導体基板３０１を劈開させることができる。
そして、図９（Ｂ）に示すように、コレット３０５を半導体層３０８上に形成された絶縁膜３０４に固着させ、半導体層３０８を半導体基板３０１から引き離す。上記熱処理による半導体基板３０１の劈開が不完全である場合でも、コレット３０５を用いて力を加えることで、半導体層３０８を半導体基板３０１から完全に分離させ、半導体層３０３を得ることができる。コレット３０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体層３０８の一つに選択的に固着させることができる手段を用いる。図９（Ｂ）では、コレット３０５として真空チャックを用いる場合を例示している。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。ＭＷ−１は、凝固点が１７度であり、それ以下の温度（好ましくは、１０度以下）で接着効果を有し、１７度以上（好ましくは２５度程度）では接着効果を有さない。
なお、半導体基板３０１を劈開させる前に、半導体基板３０１に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に、図９（Ｃ）に示すように、半導体層３０３の分離により露出した面が支持基板３１０側を向くように、半導体層３０３と支持基板３１０とを貼り合わせる。本実施の形態では、支持基板３１０上に絶縁膜３１１が形成されており、絶縁膜３１１と半導体層３０３とが接合することで、半導体層３０３と支持基板３１０とを貼り合わせることができる。半導体層３０３と絶縁膜３１１とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、支持基板３１０は様々なものを用いることが可能である。例えば支持基板３１０としては、アルミノシリケートガラスバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらに支持基板３１０として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板を支持基板３１０として用いても良い。
なお、支持基板３１０は、その表面に絶縁膜３１１が必ずしも形成されていなくとも良い。絶縁膜３１１が形成されていない場合でも、支持基板３１０と半導体層３０３とを接合させることは可能である。ただし、支持基板３１０の表面に絶縁膜３１１を形成しておくことで、支持基板３１０から半導体層３０３に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
絶縁膜３１１を形成する場合、支持基板３１０ではなく絶縁膜３１１が半導体層３０３と接合するので、支持基板３１０として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜３１１を形成する場合において、支持基板３１０として用いることが可能である。
なお、半導体層３０３を支持基板３１０上に貼り合わせる前または貼り合わせた後に、半導体層３０３の分離により露出した面に、レーザ光の照射による熱アニールを施しても良い。半導体層３０３を支持基板３１０上に貼り合わせる前に熱アニールを施すと、分離により露出した面が平坦化され、接合の強度をより高めることができる。また、半導体層３０３を支持基板３１０上に貼り合わせた後に熱アニールを施すと、半導体層３０３が一部溶解し、接合の強度をより高めることができる。
また、半導体層３０３を支持基板３１０上に接合のみによって貼り合わせるのではなく、半導体層３０３に１０ＭＨｚ〜１ＴＨｚ程度の高周波数の振動を加えることで、半導体層３０３と支持基板３１０の間に摩擦熱を生じさせ、該熱により半導体層３０３を部分的に溶解させ、半導体層３０３を支持基板３１０上に貼り合わせるようにしても良い。
なお、ＭＷ−１を低温凝固剤として用いる場合、まず低温凝固剤が接着効果を有しない温度（例えば２５℃程度）において、マイクロニードルの先端に付着した低温凝固剤を、絶縁膜３０４に接触させる。次に、低温凝固剤が接着効果を有する温度（例えば５度程度）まで温度を下げて、低温凝固剤を凝固させることで、マイクロニードルと絶縁膜３０４とを固着させる。そして、半導体基板３０１から引き離した半導体層３０３を、支持基板３１０上に貼り合わせた後、再び接着効果を有しない温度（例えば２５度程度）まで低温凝固剤の温度を高めることで、マイクロニードルを半導体層３０３から引き離すことができる。
半導体層３０３上の絶縁膜３０４を除去し、支持基板３１０及び絶縁膜３１１上に島状の半導体層３０３が形成される（図９（Ｄ）参照）。半導体層３０３にさらにエッチングをし、形状を加工してもよい。
図９（Ａ）乃至（Ｄ）のように、劈開により露出される半導体層の表面を支持基板側に向けると、より平坦性の高い側の表面がゲート絶縁膜に接するため、半導体層とゲート絶縁膜の間の界面準位密度を低く、なおかつ均一にすることができる。よって、ゲート絶縁膜に接する半導体層の表面を平坦化するための研磨を省略、もしくは研磨時間を短縮化することができ、コストを抑えスループットを向上させることができる。
なお、劈開により露出される半導体層の表面と、半導体層上に形成するゲート絶縁膜とが接するように、半導体層を支持基板上に貼り合わせることもできる。この例を図１０及び図１１を用いて説明する。
図１０（Ａ）において、図９（Ａ）と同様に、半導体基板３２１、脆化層３２２、半導体基板の一部である半導体層３２８、絶縁膜３２４が形成されている。本実施の形態では、酸化珪素を絶縁膜３２４として用いる。
次に、図１０（Ｂ）に示すように半導体基板３２１を保持手段３２５に固着させる。半導体基板３２１の固着は、半導体層３２８が保持手段３２５側を向くように行う。保持手段３２５として、後の熱処理に耐えることができ、なおかつ複数の半導体層（図１０では半導体層３２８）と重なるように固着させることができる大型の真空チャックまたはメカニカルチャック、具体的には多孔質真空チャック、非接触式真空チャックなどを用いることができる。本実施の形態では、真空チャックを保持手段３２５として用いる例を示す。
次に、熱処理を行うことにより、脆化層３２２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図１０（Ｃ）に示すように、脆化層３２２において半導体基板３２１が劈開し、半導体基板３２１の一部であった半導体層３２８が、半導体層３２３となり、絶縁膜３２４と共に、半導体基板３２１から分離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。
また、半導体基板３２１を劈開させる前に、半導体基板３２１に水素化処理を行うようにしても良い。
そして、図１０（Ｄ）及び図１１（Ａ）に示すように、コレット３２７を半導体層３２３の劈開により露出した面に固着させ、半導体層３２３を保持手段３２５から引き離す。コレット３２７として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体層３２３に選択的に固着させることができる手段を用いる。図１０（Ｄ）及び図１１（Ａ）では、コレット３２７として真空チャックを用いる場合を例示している。
なお、本実施の形態では、コレット３２７が半導体層３２３の劈開により露出した面に固着している例を示しているがコレット３２７により傷つくのを防ぐために、絶縁膜などの保護膜を形成しても良い。ただし、上記保護膜は、後に支持基板３３０に半導体層３２３を貼り合わせた後に、除去する。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。
次に、図１１（Ｂ）に示すように、絶縁膜３２４が支持基板３３０側を向くように、すなわち劈開により露出した面の反対側の面が支持基板３３０側を向くように、半導体層３２３と支持基板３３０とを貼り合わせる。本実施の形態では、支持基板３３０上に絶縁膜３３１が形成されており、絶縁膜３２４と絶縁膜３３１とが接合することで、半導体層３２３と支持基板３３０とを貼り合わせることができる（図１１（Ｃ）参照。）。絶縁膜３２４と絶縁膜３３１とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、支持基板３３０は様々なものを用いることが可能である。
なお、支持基板３３０は、その表面に絶縁膜３３１が必ずしも形成されていなくとも良い。
なお、半導体基板は、反りや撓みを有している場合や、端部に丸みを帯びている場合がある。また、半導体基板から半導体層を分離するために水素又は希ガス、或いは水素イオン又は希ガスイオンを打ち込む際、半導体基板の端部において上記ガスまたはイオンの打ち込みを十分に行うことができない場合もある。そのため、半導体基板の端部に位置する部分は、半導体層を分離させるのが難しく、半導体基板を支持基板に貼り合わせた後に半導体基板を劈開して半導体層を形成する場合、半導体層間の間隔が数ｍｍ〜数ｃｍとなってしまう。しかし、本実施の形態では、半導体基板を支持基板に貼り合わせる前に、半導体基板を劈開させて半導体層を形成している。よって、半導体層を支持基板上に貼り合わせる際、半導体層間の間隔を、数十μｍ程度に小さく抑えることができ、半導体層間の隙間をまたぐように設けられた電界効果トランジスタで構成された画素を有する表示装置を作製することが容易となる。
本実施の形態で説明した表示装置の画素を構成する電界効果トランジスタの作製方法は、複数の半導体基板を用いて一つの支持基板に複数の半導体層を貼り合わせることができるので、高スループットで処理を行うことができる。また、半導体素子の有する極性に合わせて半導体層の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な電界効果トランジスタで構成される画素を有する表示装置を提供することができる。
また、半導体基板の複数箇所において劈開することで複数の半導体層を形成し、該複数の半導体層を支持基板上に貼り合わせることができるので、表示装置を構成する画素の半導体素子の極性及びレイアウトに合わせて、複数の各半導体層を貼り合わせる位置を選択することができる。
本実施の形態は、実施の形態１と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明（特に実施の形態３）に適用することができる表示装置の画素を構成する電界効果トランジスタを製造するための装置の構成について説明する。
図１２（Ａ）に、本発明（特に実施の形態３）に適用できる製造装置の構成を一例として示す。図１２（Ａ）に示す製造装置は、半導体基板９０１を載置するステージ９０２と、支持基板９０３を載置するステージ９０４とを有する。なお図１２（Ａ）では、半導体基板９０１と支持基板９０３とを、互いに異なるステージに載置する例を示しているが、本発明はこの構成に限定されない。半導体基板９０１と支持基板９０３とを同一のステージに載置することも可能である。
また図１２（Ａ）では、１つの半導体基板９０１を載置するための１つのステージ９０２を示しているが、本発明はこの構成に限定されない。例えば本発明に適用できる製造装置は、一つの半導体基板９０１を載置するためのステージ９０２を複数有していても良いし、ステージ９０２上に複数の半導体基板９０１が載置できるようにしても良い。
さらに図１２（Ａ）に示す製造装置は、半導体基板９０１の劈開により形成される半導体層に固着し、なおかつ該半導体層を支持基板９０３の所定の位置に貼り合わせるコレット９０５を有する。コレット９０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体層の一つに選択的に固着させることができる手段を用いる。
また図１２（Ａ）に示す製造装置は、上記コレット９０５の位置を制御するコレット駆動部９０６と、ステージ９０２、ステージ９０４の位置を制御するステージ駆動部９０７と、コレットの位置情報またはステージの位置情報に従って、コレット駆動部９０６とステージ駆動部９０７の動作を制御するＣＰＵ９０８とを少なくとも有する。
コレットの位置情報またはステージの位置情報は、半導体基板９０１のどの位置に形成される半導体層を、支持基板９０３上のどの位置に貼り合わせるか、といった位置情報を元に作製することができる。なお、半導体基板９０１の位置合わせまたは支持基板９０３の位置合わせを行うために、図１２（Ａ）に示す製造装置に、ＣＣＤ（電荷結合素子）などの撮像素子を有するカメラを設けても良い。
また、ステージ９０２上に、半導体基板９０１が有する熱を吸収または発散させるためのヒートシンクを設け、コレット９０５としてマイクロニードルの先端に低温凝固剤を付着させたものを用いる場合において、ヒートシンクを用いることで半導体基板９０１の温度を効率的に下げることができる。
また本発明に適用できる製造装置は、半導体基板９０１から半導体層を拾い上げた後に、上記半導体層を裏返すための反転装置を有していても良い。図１２（Ｂ）に、図１２（Ａ）に示した製造装置に反転装置９０９を付加した形態を示す。反転装置９０９は、反転用コレット９１０を有しており、該反転用コレット９１０により半導体層を拾い上げて一時的に保持することができる。コレット９０５は、反転用コレット９１０に保持されている半導体層の、反転用コレット９１０が固着している面とは反対側の面に固着することで、反転用コレット９１０から半導体層を受け取ることができる。
次に、図１２（Ａ）に示した半導体基板９０１、ステージ９０２、支持基板９０３、ステージ９０４、コレット９０５、コレット駆動部９０６、ステージ駆動部９０７の位置関係と具体的な構成を示すために、図１３にそれらの斜視図を示す。なお図１３では、ステージ９０２の動作を制御するステージ駆動部９０７ａと、ステージ９０４の動作を制御するステージ駆動部９０７ｂとを用いている例を示している。
ＣＰＵ９０８からの指示に従い、ステージ駆動部９０７ａは、Ｘ方向またはＸ方向と交わるＹ方向にステージ９０２を移動させる。なおステージ駆動部９０７ａが、Ｘ方向またはＹ方向に加え、Ｘ方向及びＹ方向によって形成される平面とは異なる平面に存在するＺ方向に、ステージ９０２を移動させるようにしても良い。同様にステージ駆動部９０７ｂは、Ｘ方向またはＸ方向と交わるＹ方向にステージ９０４を移動させる。ステージ駆動部９０７ｂは、Ｘ方向またはＹ方向に加え、Ｘ方向及びＹ方向によって形成される平面とは異なる平面に存在するＺ方向に、ステージ９０４を移動させるようにしても良い。
またコレット９０５は、半導体基板９０１の劈開によって形成される複数の半導体層の一つを拾い上げる。そしてコレット駆動部９０６は、半導体層を保持した状態のコレット９０５を、半導体基板９０１から支持基板９０３まで移送する。なお図１３では、１つのコレット９０５が半導体基板９０１と支持基板９０３の間を行き来している例を示しているが、コレット９０５は複数用いられていても良い。複数のコレット９０５を用いる場合、各コレット９０５の動作を独立して制御するためにコレット駆動部９０６を複数用意しても良いし、全てのコレット９０５を１つのコレット駆動部９０６で制御しても良い。
次に、図１３において複数のステージ９０２用いた場合の形態を、図１４に示す。図１４では、ステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃを用いている例を示しており、全てのステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃが、ステージ駆動部９０７ａによって制御されている。なお、ステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃの動作を独立して制御するために、ステージ駆動部９０７ａを複数用意しても良い。
また図１４では、ステージ９０２ａ上に半導体基板９０１ａ、ステージ９０２ｂ上に半導体基板９０１ｂ、ステージ９０２ｃ上に半導体基板９０１ｃが、それぞれ載置されている様子を示す。半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃの結晶面方位は、異なっていても、同じであっても良い。
また図１４では、コレット９０５は、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃの劈開によって形成される複数の半導体層の一つを拾い上げている。コレット駆動部９０６は、半導体層を保持した状態のコレット９０５を、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃから支持基板９０３まで移送する。なお図１４では、１つのコレット９０５が、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃと支持基板９０３の間を行き来している例を示しているが、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃのそれぞれに、少なくとも１つのコレット９０５の対応するように、コレット９０５を複数用いても良い。
本発明に適用できる製造装置は、一つの半導体基板９０１から形成される複数の半導体層を、適宜支持基板９０３上の所望の位置に移送し、貼り合わせることができる。
本実施の形態は、実施の形態３と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、半導体基板から、それぞれｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタに適した半導体層を取り出す構成について示す。
実施の形態１乃至４で示すように、本発明の表示装置が有する画素を構成する電界効果トランジスタにおいては、半導体基板より分離させ転置した半導体層を用いるため、半導体基板を選択することによって、半導体層の結晶面方位を選択することができる。よって、その導電型の電界効果トランジスタにとって最適な半導体層の結晶面方位を有する半導体層をｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタそれぞれ選択することができる。
結晶面方位の異なる半導体層を支持基板に接合する場合に、より好ましい態様として、半導体層のチャネル長方向の結晶軸を特定の方向とする。電界効果トランジスタにとって半導体層を流れる電子又はホールのキャリア移動度は、半導体層の結晶面方位での異方性と、キャリアの流れるチャネル長方向での異方性とを合わせることで、高めることができる。これは、結晶中でキャリアの有効質量が異方性を有するからである。
例えば、結晶面方位が｛１００｝面の半導体基板からｎチャネル型電界効果トランジスタ用の半導体層を取り出す場合には、チャネル長方向が＜１００＞軸となるようにすることが好ましい。また、半導体層面内に同じ＜１００＞軸の結晶軸が複数ある場合は、いずれかの＜１００＞軸の結晶軸をチャネル長方向として用いることができる。
一方、ｐチャネル型電界効果トランジスタ用の半導体層を形成するには、｛１１０｝面の半導体基板を用い、チャネル長方向が＜１１０＞軸と平行な方向になるようにすることが好ましい。このように、ｎチャネル型電界効果トランジスタについて＜１００＞軸、ｐチャネル型電界効果トランジスタについて＜１１０＞軸とすれば、チャネル形成領域を流れる電子とホールの移動度をより高めることができる。
本実施の形態は、実施の形態１乃至４それぞれと適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態は、同一の結晶面を有する半導体基板から、それぞれｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタに適した半導体層を取り出す構成について示す。
｛１１０｝面の半導体基板を用いる場合について示す。この場合、ｎチャネル型電界効果トランジスタ用の半導体層は、チャネル長方向が＜１００＞軸となるように形成する。一方、ｐチャネル型電界効果トランジスタ用の半導体層は、チャネル長方向が＜１１０＞軸となるように形成する。
本実施の形態によれば、支持基板上に、ｎチャネル型電界効果トランジスタとなる第１の半導体層と、ｐチャネル型電界効果トランジスタとなる第２の半導体層とを、同じ結晶面の半導体基板から取り出すことができ、かつチャネル長方向の結晶軸の向きが互いに異なる半導体集積回路等を得ることができる。ｎチャネル型電界効果トランジスタについて＜１００＞軸、ｐチャネル型電界効果トランジスタについて＜１１０＞軸とすれば、チャネル形成領域を流れる電子とホールの移動度をより高めることが可能となる。
ｎチャネル型電界効果トランジスタの半導体層とｐチャネル型電界効果トランジスタの半導体層とは、それぞれ支持基板に接合させるため、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの回路配置に設計の自由度が確保される。その結果、表示装置が有する画素の電界効果トランジスタの集積度を向上させることもできる。本発明の電界効果トランジスタを有する画素で構成された表示装置は、支持基板上に、移動度が高い電界効果トランジスタを形成したため動作の高速化を図ることができ、また低電圧で駆動することが可能となり、低消費電力化を図ることができる。また、本実施の形態によれば素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
本実施の形態は、実施の形態１乃至４それぞれと適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、高性能、かつ高い信頼性を付与することを目的とした表示装置の電界効果トランジスタ（単にトランジスタと略記することもある）で構成される画素の例について説明する。詳しくは電界効果トランジスタで構成される画素の一例として、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を始めとする発光素子を用いたアクティブマトリクス型の表示装置の画素の一例について説明する。
ここで発光素子を具備する表示装置における画素の回路図を図１５（Ａ）に、画素の上面構造を図１５（Ｂ）に、図１５（Ｂ）に示した上面構造の断面図に関して図１６に示す。図１５及び図１６は共通の符号で表記できる箇所に関しては共通の符号を用い、互いに参照して説明するものとする。なお、本実施の形態で示す本発明の表示装置における画素の構成は一例であってこれに限定されるものではないことを付記する。
図１５（Ａ）、図１５（Ｂ）において、画素１５００は、選択用トランジスタ１５０１（第１の電界効果トランジスタともいう）と、駆動用トランジスタ１５０２（第２の電界効果トランジスタともいう）と、容量素子１５０３と、発光素子１５０４を有する。また選択用トランジスタ１５０１はｎチャネル型電界効果トランジスタ、駆動用トランジスタ１５０２はｐチャネル型電界効果トランジスタであるとするが、これに限定されるものではない。なお、本実施の形態でいう選択用トランジスタとは選択された画素に信号線からの信号を入力するための電界効果トランジスタであり、駆動用トランジスタとは選択された画素を点灯するための信号を発光素子に供給するための電界効果トランジスタである。また選択用トランジスタ１５０１のゲートには走査線１５０５が接続され、ソース又はドレインの一方の端子（第１端子ともいう）には信号線１５０６が接続され、ソース又はドレインの他方の端子（第２端子ともいう）には駆動用トランジスタ１５０２のゲート及び容量素子１５０３の一方の電極が接続される。また駆動用トランジスタの第１端子には電源線１５０７が接続され、第２端子には発光素子１５０４が接続される。また容量素子１５０３の第２の電極は電源線１５０７に接続されている。
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
選択用トランジスタ１５０１及び駆動用トランジスタ１５０２は、本実施の形態では、１つのゲートを有する構造としているが、複数のゲートを配して、複数の電界効果トランジスタが電気的に直列に接続される構造としてもよい。複数の電界効果トランジスタが電気的に直列に接続される構造とすることにより、オフ電流値を低減することができるという利点がある。
なお、駆動用トランジスタ１５０２は発光素子１５０４の点灯を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、駆動用トランジスタ１５０２のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を設ける構造は極めて有効である。
また、図１５（Ｂ）に示すように、駆動用トランジスタ１５０２のゲートを含む配線は電源線１５０７と重畳する領域まで延在して容量素子１５０３が形成される。容量素子１５０３は、電源線１５０７と電気的に接続された半導体層（図示せず）、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び駆動用トランジスタ１５０２のゲートを含む配線との間で形成される。この容量素子１５０３は駆動用トランジスタ１５０２のゲートとソースの間に印加する電圧を保持する機能を有する。
また、発光素子１５０４はＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を具備し、各画素に設けられる。なお発光素子１５０４の発光層として、イエロー、シアン、マゼンタ、または白の各色に対応した発光層を具備し、各画素に設けられてもよい。本実施の形態に適用可能な発光素子の例を図１９に示す。
発光素子は、電界効果トランジスタ等の素子が形成された基板４５０１の上に、陽極４５０２、正孔注入材料からなる正孔注入層４５０３、その上に正孔輸送材料からなる正孔輸送層４５０４、発光層４５０５、電子輸送材料からなる電子輸送層４５０６、電子注入材料からなる電子注入層４５０７、そして陰極４５０８を積層させた素子構造である。ここで、発光層４５０５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本実施の形態の素子の構造は、この構造に限定されない。
また、図１９で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリアの再結合領域を制御し、発光領域を２つの領域に分けることによって得られる白色発光素子などにも応用可能である。
次に、図１９に示す素子の作製方法について説明する。まず、陽極４５０２（ＩＴＯ（インジウム錫酸化物））を有する基板４５０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極４５０８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、トリス（８−キノリノラト）アルミニウム（以下、「Ａｌｑ３」と記す）、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，１２，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
また、図１９とは逆の順番に層を形成した発光素子を用いることもできる。つまり、基板４５０１の上に陰極４５０８、電子注入材料からなる電子注入層４５０７、その上に電子輸送材料からなる電子輸送層４５０６、発光層４５０５、正孔輸送材料からなる正孔輸送層４５０４、正孔注入材料からなる正孔注入層４５０３、そして陽極４５０２を積層させた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に電界効果トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。本実施の形態においては、一例として、図１５及び図１６には、上面射出構造の発光素子を適用した画素の例を挙げて説明することにする。上面射出構造の発光素子を適用した画素の場合、発光素子は画素を構成する素子上に画素毎に形成された図１５（Ｂ）に示す隔壁１５０８の内側に設けられる。また、上面射出構造の発光素子を適用した画素の場合、基板側の面に向けて射出される光を基板とは逆側の面に向けて反射するための反射電極を設けることが好適である。反射電極としては、陽極としてＩＴＯ（インジウム錫酸化物）を用いる場合、ＩＴＯの下層にＡｌとチタンとの合金層と、チタン層との積層構造を採用することで、抵抗値が低く且つ安価な材料であるアルミニウムを採用することができ、且つチタン層をＩＴＯとアルミニウムとの間の良好な接続を確保することができる。なお下面射出構造または両面射出構造の場合には、画素を構成する電界効果トランジスタ等の配置に応じて画素を構成する素子上に隔壁を設け、そして発光素子を設ければよい。
次に図１５（Ｂ）に示した画素の上面図に対応する断面図について説明する。図１６（Ａ）は、図１５（Ｂ）に示すＡ−Ｂの部分の断面図の一例である。また図１６（Ｂ）は、図１５（Ｂ）に示すＣ−Ｄの部分の断面図の一例である。なお本実施の形態における断面図に示す各素子は、断面構造を明確に記すために、誇張した縮尺により表記するものとする。
図１６（Ａ）では、支持基板１６０１上に、ブロッキング膜１６０２、絶縁層１６０３、保護層１６０４、絶縁層１６０５、半導体層１６０６、配線層１６０７、保護層１６０８、平坦化層１６０９、絶縁層１６１０、選択用トランジスタ１５０１、配線層１６１１、平坦化層１６１２、平坦化層１６１３、隔壁１５０８、画素電極１６１４、有機薄膜１６１５、有機導電体膜１６１６、及び対向基板１６１７が設けられた断面図について示している。なお、絶縁層１６０５は、駆動用トランジスタ１５０２のゲート絶縁膜として機能するものである。また、半導体層１６０６は駆動用トランジスタ１５０２の半導体層として機能するものである。また、配線層１６０７は駆動用トランジスタ１５０２のゲート電極として機能するものである。また配線層１６１１は、選択用トランジスタ１５０１のゲートに接続される走査線１５０５としての機能を有するものである。また画素電極１６１４、有機薄膜１６１５、及び有機導電体膜１６１６は積層して設けることにより、発光素子１５０４としての機能を有するものである。
また図１６（Ｂ）では、支持基板上にブロッキング膜、絶縁層、及び保護層を介して配線層１６２４に接続された駆動用トランジスタ１５０２が設けられ、駆動用トランジスタ１５０２上に平坦化層、絶縁層を介して半導体層１６１８、絶縁層１６１９、保護層１６２０が設けられ、更に平坦化層上に、配線層１６２１、配線層１６２２、配線層１６２３が設けられた断面図を示している。なお配線層１６２４は駆動用トランジスタ１５０２のソースまたはドレインの一方に接続されており、電源線１５０７として機能するものである。また半導体層１６１８は選択用トランジスタ１５０１の半導体層におけるソースまたはドレインの一方として機能するものである。また、絶縁層１６１９は選択用トランジスタ１５０１におけるゲート絶縁膜として機能するものである。また、配線層１６２１は信号線１５０６として機能するものである。また、配線層１６２２は支持基板の垂直方向に対し、平坦化層及び絶縁層を貫通するように形成された開口により、選択用トランジスタ１５０１のソースまたはドレインの一方と駆動用トランジスタのゲートとを接続する機能を有する。また、配線層１６２３は、平坦化層、保護層１６２０、及び絶縁層１６１９を貫通するように形成された開口により、駆動用トランジスタのソースまたはドレインの他方と画素電極とを接続する機能を有する。
本実施の形態で示す画素で構成される発光素子を具備する表示装置は、上記実施の形態で示した半導体基板を用いて作製することができる。従って、ガラス基板等の透光性基板である支持基板１６０１上に３次元的に設けられた選択用トランジスタ１５０１、駆動用トランジスタ１５０２のチャネル領域を単結晶シリコンで作製することができる。そして、３次元的に半導体層を積層し高集積化した構造の電界効果トランジスタで構成された画素を有するため、半導体層は同一絶縁層に接して隣接して配置される他、上下方向に平坦化層を介して異なる絶縁層に接して積層することができる。従って、画素内の電界効果トランジスタの配置の自由度が広く、より高集積化、高性能化を達成することができる。
また、図１５及び図１６にて説明した表示装置の画素の上面図及び断面図の構成は、上面射出構造の発光素子を具備するものについて説明した。下面射出構造の発光素子を具備する構成について図２１及び図２２を用いて簡単に説明する。なお図２１及び図２２にて説明する上面図及びその断面図については、図１５及び図１６で示した回路図及び断面構造の積層構造に関する説明を援用するものとする。
図２１において、図１５（Ｂ）に示した上面図との違いは、支持基板が設けられる面から発光を取り出すために隔壁１５０８の内側に設けられる発光素子１５０４の占める領域が、電界効果トランジスタが設けられる領域とは重畳することなく設けられた点にある。図２１に示す上面図におけるＣ−Ｄの断面構造について、図２２に示す。
図２２に示す図２１で示したＣ−Ｄの断面図は、上述したように発光素子が発光する領域２２０１より支持基板側の面となる矢印２２０２の方向に向けて発光が取り出されることとなる。発光素子が発光する領域２２０１は、電界効果トランジスタが設けられる領域２２０３と重畳することなく設けることで、発光素子の発光を効率よく外部に取り出すことができる。本発明の表示装置を構成する画素が有する電界効果トランジスタの構成においては、電界効果トランジスタ毎に３次元的に半導体層を積層し高集積化した構造の電界効果トランジスタで構成された画素を有するため、上下方向に平坦化層を介して異なる絶縁層に接して積層することができる。そのため、図２１及び図２２で説明したように、下面射出構造の発光素子を具備する表示装置においては、発光素子が発光する領域２２０１と電界効果トランジスタが設けられる領域２２０３とが重畳する面積を削減することができるため、画素の開口率の向上及び画素に占める電界効果トランジスタの面積の削減を図ることができ、好適である。
なお、本実施の形態で示した表示装置の画素の構成はこれに限られない。例えば、図１７（Ａ）、図１７（Ｂ）に示したように、第２の走査線に接続された消去用トランジスタ（第３の電界効果トランジスタともいう）で構成された画素を有する表示装置としてもよい。図１５及び図１６で示した画素の構成とは異なる画素の回路図を図１７（Ａ）に、画素の上面構造を図１７（Ｂ）に、図１７（Ｂ）に示した上面構造の断面図に関して図１８に示す。なお、図１７及び図１８は共通の符号で表記できる箇所に関しては共通の符号を用い、互いに参照して説明するものとする。また、図１５で説明した画素と共通の機能を有する構成については同じ符号を付して説明するものとする。
図１７（Ａ）、図１７（Ｂ）において、画素１５００は、選択用トランジスタ１５０１（第１の電界効果トランジスタともいう）と、駆動用トランジスタ１５０２（第２の電界効果トランジスタともいう）と、消去用トランジスタ１７０１（第３の電界効果トランジスタともいう）と、容量素子１５０３と、発光素子１５０４を有する。また選択用トランジスタ１５０１および消去用トランジスタ１７０１はＮチャネル型電界効果トランジスタ、駆動用トランジスタ１５０２はＰチャネル型電界効果トランジスタであるとするが、これに限定されるものではない。なお、本実施の形態でいう消去用トランジスタとは信号線から入力された信号を消去するための電界効果トランジスタである。また選択用トランジスタ１５０１のゲートには走査線１５０５（以下第１の走査線１５０５という）が接続され、ソース又はドレインの一方の端子（第１端子ともいう）には信号線１５０６が接続され、ソース又はドレインの他方の端子（第２端子ともいう）には駆動用トランジスタ１５０２のゲート、容量素子１５０３の一方の電極、及び消去用トランジスタ１７０１の第１端子が接続される。また駆動用トランジスタの第１端子には電源線１５０７が接続され、第２端子には発光素子１５０４は接続される。また消去用トランジスタ１７０１のゲートには、第２の走査線１７０２が接続され、第２端子には電源線１５０７が接続される。また容量素子１５０３の第２の電極は電源線１５０７に接続されている。
消去用トランジスタ１７０１は、本実施の形態では、１つのゲートを有する構造としているが、複数のゲートを配して、複数の電界効果トランジスタが電気的に直列に接続される構造としてもよい。複数の電界効果トランジスタが電気的に直列に接続される構造とすることにより、オフ電流値を低減することができるという利点がある。
また、図１７（Ｂ）に示すように、消去用トランジスタ１７０１は、第２端子が電源線１５０７に接続され、第２の走査線１７０２による制御により、容量素子１５０３に保持された駆動用トランジスタ１５０２のゲートとソースの間にかかる電圧を消去する機能を有する。
次に図１７（Ｂ）に示した画素の上面図に対応する断面図について説明する。図１８（Ａ）は、図１７（Ｂ）に示すＡ−Ｂの部分の断面図の一例である。また図１８（Ｂ）は、図１７（Ｂ）に示すＣ−Ｄの部分の断面図の一例である。なお本実施の形態における断面図に示す各素子は、断面構造を明確に記すために、誇張した縮尺により表記するものとする。
図１８（Ａ）では、支持基板１６０１上に、ブロッキング膜１６０２、絶縁層１６０３、保護層１６０４、絶縁層１６０５、半導体層１６０６、配線層１６０７、保護層１６０８、平坦化層１６０９、絶縁層１６１０、配線層１８０１、選択用トランジスタ１５０１、消去用トランジスタ１７０１，配線層１６１１、平坦化層１６１２、平坦化層１６１３、隔壁１５０８、画素電極１６１４、有機薄膜１６１５、有機導電体膜１６１６、及び対向基板１６１７が設けられた断面図について示している。なお、絶縁層１６０５は、駆動用トランジスタ１５０２のゲート絶縁膜として機能するものである。また、半導体層１６０６は駆動用トランジスタ１５０２の半導体層として機能するものである。また、配線層１６０７は駆動用トランジスタ１５０２のゲート電極として機能するものである。また配線層１８０１は、電源線１５０７より延びて設けられ、電源線の電位と等電位の配線として機能するものである。また配線層１６１１は、選択用トランジスタ１５０１のゲートに接続される走査線１５０５としての機能を有するものである。また画素電極１６１４、有機薄膜１６１５、及び有機導電体膜１６１６は積層して設けることにより、発光素子１５０４としての機能を有するものである。
また図１８（Ｂ）では、支持基板上にブロッキング膜、絶縁層、及び保護層を介して配線層１６２４に接続された駆動用トランジスタ１５０２が設けられ、駆動用トランジスタ１５０２上に平坦化層、絶縁層を介して半導体層１６１８、絶縁層１６１９、保護層１６２０が設けられ、更に平坦化層上に、配線層１６２１、配線層１６２２、配線層１６２３が設けられた断面図を示している。なお配線層１６２４は駆動用トランジスタ１５０２のソースまたはドレインの一方に接続されており、電源線１５０７として機能するものである。また半導体層１６１８は選択用トランジスタ１５０１の半導体層におけるソースまたはドレインの一方として機能するものである。また、絶縁層１６１９は選択用トランジスタ１５０１におけるゲート絶縁膜として機能するものである。また、配線層１６２１は信号線１５０６として機能するものである。また、配線層１６２２は支持基板の垂直方向に対し、平坦化層及び絶縁層を貫通するように形成された開口により、選択用トランジスタ１５０１のソースまたはドレインの一方と駆動用トランジスタのゲートとを接続する機能を有する。また、配線層１６２３は、平坦化層、保護層１６２０、及び絶縁層１６１９を貫通するように形成された開口により、駆動用トランジスタのソースまたはドレインの他方と画素電極とを接続する機能を有する。
本実施の形態で示す画素で構成される発光素子を具備する表示装置は、上記実施の形態で示した半導体基板を用いて作製することができる。従って、ガラス基板等の透光性基板である支持基板１６０１上に３次元的に設けられた選択用トランジスタ１５０１、駆動用トランジスタ１５０２のチャネル領域を単結晶シリコンで作製することができる。そして特に図１７及び図１８で説明した画素の構造を具備する表示装置は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタ毎に作製する層を分けて発光素子を具備する表示装置を作製することができる。そして同じ導電型の電界効果トランジスタ毎に３次元的に半導体層を積層し高集積化した構造の電界効果トランジスタで構成された画素を有するため、半導体層は同一絶縁層に接して隣接して配置される他、上下方向に平坦化層を介して異なる絶縁層に接して積層することができる。従って、画素内の電界効果トランジスタの配置の自由度が広く、より高集積化、高性能化を達成することができる。そして特に図２１及び図２２で説明した下面射出構造の発光素子を具備する表示装置においては、画素の開口率の向上及び画素に占める電界効果トランジスタの面積の削減を図ることができ、好適である。
上述の表示装置を構成する画素は、ガラス基板上に接合されたそれぞれ結晶面方位が一定の半導体層によって各画素の電界効果トランジスタが形成されているので、表示速度の高速化のみならず低消費電力化を図ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、本発明を適用して作製された表示装置を用いて完成させた様々な電子機器について、図２０を用いて説明する。
本発明を適用して作製された表示装置を有する電子機器として、テレビジョン、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）、照明器具等が挙げられる。これらの電子機器の具体例を図２０に示す。
図２０（Ａ）は画像表示機であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明を用いて形成される表示装置を表示部２００３等に用いることにより作製される。なお、画像表示機は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用等の全ての情報表示用装置が含まれる。上記実施の形態で示した支持基板に形成される電界効果トランジスタを用いて表示部２００３の画素を作製することにより、表示部２００３の画素を構成する電界効果トランジスタの高性能化を実現し、且つ電界効果トランジスタの微細加工技術に依拠することなく、画素内の電界効果トランジスタ数を増やしても電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積の削減を図ることのできる表示部２００３を有する画像表示機を提供することができる。
図２０（Ｂ）はノート型パーソナルコンピュータであり、本体２０１１、筐体２０１２、表示部２０１３、キーボード２０１４、外部接続ポート２０１５、ポインティングマウス２０１６等を含む。本発明を用いて形成される表示装置をその表示部２０１３に用いることにより作製される。上記実施の形態で示した支持基板に形成される電界効果トランジスタを用いて表示部２００３の画素を作製することにより、表示部２０１３の画素を構成する電界効果トランジスタの高性能化を実現し、且つ電界効果トランジスタの微細加工技術に依拠することなく、画素内の電界効果トランジスタ数を増やしても電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積の削減を図ることのできる表示部２０１３を有するノート型パーソナルコンピュータを提供することができる。
図２０（Ｃ）はビデオカメラであり、本体２０２１、表示部２０２２、筐体２０２３、外部接続ポート２０２４、リモコン受信部２０２５、受像部２０２６、バッテリー２０２７、音声入力部２０２８、操作キー２０２９、接眼部２０２０等を含む。上記実施の形態で示した支持基板に形成される電界効果トランジスタを用いて表示部２０２２の画素を作製することにより、表示部２０２２の画素を構成する電界効果トランジスタの高性能化を実現し、且つ電界効果トランジスタの微細加工技術に依拠することなく、画素内の電界効果トランジスタ数を増やしても電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積の削減を図ることのできる表示部２０２２を有するビデオカメラを提供することができる。
図２０（Ｄ）は携帯電話であり、本体２０４１、筐体２０４２、表示部２０４３、音声入力部２０４４、音声出力部２０４５、操作キー２０４６、外部接続ポート２０４７、アンテナ２０４８等を含む。本発明を用いて形成される表示装置をその表示部２０４３に用いることにより作製される。上記実施の形態で示した支持基板に形成される電界効果トランジスタを用いて表示部２０４３の画素を作製することにより、表示部２０４３の画素を構成する電界効果トランジスタの高性能化を実現し、且つ電界効果トランジスタの微細加工技術に依拠することなく、画素内の電界効果トランジスタ数を増やしても電界効果トランジスタ数の増加に伴い低下した画素の開口率を向上及び画素に占める電界効果トランジスタの面積の削減を図ることのできる表示部２０４３を有する携帯電話を提供することができる。
以上のようにして、本発明を用いて形成された表示装置を用いた電子機器を得ることができる。本発明を用いて形成された表示装置の適用範囲は極めて広く、この表示装置をここに示した以外のあらゆる分野の電子機器に適用することが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
本発明の表示装置を構成する画素が有する電界効果トランジスタを説明する図。 本発明の表示装置を構成する画素が有する電界効果トランジスタを説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置における電界効果トランジスタの作製方法を説明する図。 本発明の表示装置を構成する画素を説明する図。 本発明の表示装置を構成する画素を説明する図。 本発明の表示装置を構成する画素を説明する図。 本発明の表示装置を構成する画素を説明する図。 本発明の表示装置を構成する画素を説明する図。 本発明の表示装置を具備する電子機器を説明する図。 本発明の表示装置を構成する画素を説明する図。 本発明の表示装置を構成する画素を説明する図。
符号の説明
１０１ 支持基板
１０２ 半導体層
１０４ 絶縁層
１０７ マスク
１０８ 半導体基板
１０９ ブロッキング層
１１０ 脆化層
１１７ マスク
１１９ 半導体層
１２１ 保護層
１５０ 脆化層
１５１ 支持基板
１５２ 窒化シリコン膜
１５３ マスク
１５４ 保護層
１５７ 絶縁層
１５８ 半導体基板
１５９ ブロッキング層
１６２ 保護層
１６３ 窒化シリコン層
１６４ 半導体層
１６５ 脆化層
１６６ 半導体層
１６７ マスク
１６８ 保護層
１６９ 半導体層
２００ 支持基板
２０１ ブロッキング層
２０２ 絶縁層
２０３ 保護層
２０４ 半導体層
２０５ ゲート絶縁層
２０６ ゲート電極層
２０７ 不純物元素
２０９ チャネル形成領域
２１０ 絶縁層
２１１ 平坦化層
２１２ 絶縁層
２１３ 半導体基板
２１４ 脆化層
２１５ 半導体層
２１６ 半導体層
２１７ ゲート絶縁層
２１８ ゲート電極層
２１９ 不純物元素
２２１ チャネル形成領域
２２２ 絶縁層
２２３ 平坦化層
２２４ 配線層
２２５ 配線層
２２６ 配線層
２３０ 電界効果トランジスタ
２３１ 電界効果トランジスタ
２３３ 配線層
２３４ 配線層
２３５ 配線層
２３６ 配線層
２３７ 配線層
３０１ 半導体基板
３０２ 脆化層
３０３ 半導体層
３０４ 絶縁膜
３０５ コレット
３０８ 半導体層
３１０ 支持基板
３１１ 絶縁膜
３１４ 絶縁膜
３２０ 絶縁膜
３２１ 半導体基板
３２２ 脆化層
３２３ 半導体層
３２４ 絶縁膜
３２５ 保持手段
３２７ コレット
３２８ 半導体層
３３０ 支持基板
３３１ 絶縁膜
９０１ 半導体基板
９０２ ステージ
９０３ 支持基板
９０４ ステージ
９０５ コレット
９０６ コレット駆動部
９０７ ステージ駆動部
９０８ ＣＰＵ
９０９ 反転装置
９１０ 反転用コレット
１５００ 画素
１５０１ 選択用トランジスタ
１５０２ 駆動用トランジスタ
１５０３ 容量素子
１５０４ 発光素子
１５０５ 走査線
１５０６ 信号線
１５０７ 電源線
１５０８ 隔壁
１６０１ 支持基板
１６０２ ブロッキング膜
１６０３ 絶縁層
１６０４ 保護層
１６０５ 絶縁層
１６０６ 半導体層
１６０７ 配線層
１６０８ 保護層
１６０９ 平坦化層
１６１０ 絶縁層
１６１１ 配線層
１６１２ 平坦化層
１６１３ 平坦化層
１６１４ 画素電極
１６１５ 有機導電体膜
１６１６ 有機導電体膜
１６１７ 対向基板
１６１８ 半導体層
１６１９ 絶縁層
１６２０ 保護層
１６２１ 配線層
１６２２ 配線層
１６２３ 配線層
１６２４ 配線層
１７０１ 消去用トランジスタ
１７０２ 走査線
１８０１ 配線層
２００１ 筐体
２００２ 支持台
２００３ 表示部
２００４ スピーカー部
２００５ ビデオ入力端子
２０１１ 本体
２０１２ 筐体
２０１３ 表示部
２０１４ キーボード
２０１５ 外部接続ポート
２０１６ ポインティングマウス
２０２０ 接眼部
２０２１ 本体
２０２２ 表示部
２０２３ 筐体
２０２４ 外部接続ポート
２０２５ リモコン受信部
２０２６ 受像部
２０２７ バッテリー
２０２８ 音声入力部
２０２９ 操作キー
２０４１ 本体
２０４２ 筐体
２０４３ 表示部
２０４４ 音声入力部
２０４５ 音声出力部
２０４６ 操作キー
２０４７ 外部接続ポート
２０４８ アンテナ
２０８ａ 不純物領域
２０８ｂ 不純物領域
２２０ａ 不純物領域
２２０ｂ 不純物領域
４５０１ 基板
４５０２ 陽極
４５０３ 正孔注入層
４５０４ 正孔輸送層
４５０５ 発光層
４５０６ 電子輸送層
４５０７ 電子注入層
４５０８ 陰極
９０１ａ 半導体基板
９０１ｂ 半導体基板
９０１ｃ 半導体基板
９０２ａ ステージ
９０２ｂ ステージ
９０２ｃ ステージ
９０７ａ ステージ駆動部
９０７ｂ ステージ駆動部
２２０１ 発光素子が発光する領域
２２０２ 矢印
２２０３ 電界効果トランジスタが設けられる領域

Claims (12)

  1. 絶縁表面を有する基板上に、
    第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタ上に平坦化層と、
    前記平坦化層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、を積層構造で有する画素を複数有し、
    前記第１の半導体層及び前記第２の半導体層は半導体基板より分離して設けられており、
    前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、
    前記第２の電界効果トランジスタは、前記平坦化層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられることを特徴とする表示装置。
  2. 絶縁表面を有する基板上に、
    第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタ上に平坦化層と、
    前記平坦化層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、を積層構造で有する画素を複数有し、
    前記第１の半導体層及び前記第２の半導体層は半導体基板より分離して設けられており、
    前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、
    前記第２の電界効果トランジスタは、前記平坦化層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられ、
    前記第１の半導体層と、前記第２の半導体層の結晶面方位は互いに異なることを特徴とする表示装置。
  3. 請求項１又は請求項２において、前記第１の半導体層及び前記第２の半導体層は平坦化層を介して一部重なっており、前記第２の半導体層、前記平坦化層、前記第１の絶縁層を貫通し前記第１のゲート電極層に達する開口に形成された配線によって、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは電気的に接続されていることを特徴とする表示装置。
  4. 請求項１乃至３のいずれか一項において、前記第１の電界効果トランジスタの導電型がｐ型であり、前記第２の電界効果トランジスタの導電型がｎ型であることを特徴とする表示装置。
  5. 請求項１乃至４のいずれか一項において、前記第１の半導体層の前記絶縁表面に平行な面の結晶面方位は｛１１０｝であり、前記第２の半導体層の前記絶縁表面に平行な面の結晶面方位は｛１００｝であることを特徴とする表示装置。
  6. 請求項５において、前記第１の半導体層のチャネル長方向の結晶軸が＜１１０＞であり、前記第２の半導体層のチャネル長方向の結晶軸が＜１００＞であることを特徴とする表示装置。
  7. 絶縁表面を有する基板上に、
    第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタ上に平坦化層と、
    前記平坦化層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、を積層構造で有する画素を複数有し、
    前記第１の半導体層及び前記第２の半導体層は半導体基板より分離して設けられており、
    前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、
    前記第２の電界効果トランジスタは、前記平坦化層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられ、
    前記第１の半導体層と、前記第２の半導体層の結晶面方位は同じであり、チャネル長方向の結晶軸は互いに異なることを特徴とする表示装置。
  8. 請求項７において、前記第１の半導体層及び前記第２の半導体層は平坦化層を介して一部重なっており、前記第２の半導体層、前記平坦化層、前記第１の絶縁層を貫通し前記第１のゲート電極層に達する開口に形成された配線によって、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは電気的に接続されていることを特徴とする表示装置。
  9. 請求項７又は請求項８において、前記第１の電界効果トランジスタの導電型がｎ型であり、前記第２の電界効果トランジスタの導電型がｐ型であることを特徴とする表示装置。
  10. 請求項７乃至９において、前記第１の半導体層及び前記第２の半導体層の結晶面方位は｛１１０｝であり、
    前記第１の半導体層のチャネル長方向の結晶軸が＜１００＞であり、前記第２の半導体層のチャネル長方向の結晶軸が＜１１０＞であることを特徴とする表示装置。
  11. 請求項１乃至１０のいずれか一項において、前記第１の絶縁層及び前記第２の絶縁層は、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜であることを特徴とする表示装置。
  12. 請求項１乃至１１のいずれか一項において、前記基板は、ガラス基板であることを特徴とする表示装置。
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