JP2009088002A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、層間絶縁層のＳＯＧ膜から発生する脱ガスにより接続用電極が酸化し、接続用電極上の抵抗値が低減され難いという問題があった。
【解決手段】本発明の半導体装置では、接続用電極２６上のＴＥＯＳ膜２７、ＳｉＮ膜２８に開口領域２９が形成される。開口領域２９では、接続用電極２６上にメッキ用金属層３４、Ｃｕメッキ層３６が積層される。そして、接続用電極２６が開口領域２９から露出する際、ＳＯＧ膜１４、２２が露出することがなく、接続用電極２６がＳＯＧ膜１４、２２から発生する脱ガスにより酸化されず、接続用電極２６上の抵抗値が低減される。
【選択図】図１

Description

本発明は、再配線層と接続する接続用電極での抵抗値を低減するための半導体装置及びその製造方法に関する。

従来の半導体ウエハの製造方法の一実施例として、下記の製造方法が知られている。半導体素子の拡散層等が形成された半導体ウエハ上に窒化シリコン膜から成る第１の保護膜を成膜する。第１の保護膜上等に第１の配線層を形成した後、第１の保護膜上にポリイミド膜から成る第２の保護膜を成膜する。そして、第２の保護膜上等に第２の配線層を形成した後、ポリイミド膜から成る第３の保護膜を成膜する。このとき、半導体素子領域の周囲に、第１の配線層と第２の配線層から成る周縁パターンを形成する。その後、周縁パターン間の第１〜第３の保護膜を除去し、開口することでスクライブラインを形成した後、開口領域から露出する半導体ウエハをダイシング・ソーで切断し、チップ状態にする（例えば、特許文献１参照。）。

従来の半導体ウエハの一実施例として、下記の構造が知られている。半導体ウエハの中央領域には、複数の半導体チップ領域が碁盤目状に形成される。各半導体チップ領域には、イオン注入法等により、半導体回路が形成される。そして、各半導体チップ領域上には、リンドープ酸化珪素膜、第１電極配線層、プラズマ窒化珪素層、第２電極配線層、オーバーコート層等が積層される。そして、半導体ウエハは、スクライブラインに沿ってダイシングされるが、スクライブラインの一領域では上記オーバーコート層等が積層されず、半導体ウエハが露出される（例えば、特許文献２参照。）。

従来の半導体装置の一実施例として、下記の構造が知られている。シリコン基板上には、第１の金属配線（下層配線）と第２の金属配線（上層配線）が形成され、多層配線構造が形成される。そして、第１の金属配線と第２の金属配線との間には、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜上にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を積層した多層の層間絶縁膜層が２層連続して形成される。この構造により、第１の金属配線により生じた凹部が埋設され、多層の層間絶縁膜層の平坦性が実現される（例えば、特許文献３参照。）。
特開平８−１７２０６２号公報（第３−４頁、第４−５図） 特開平５−４１４４９号公報（第３−４頁、第１図） 特開２００３−２１８１１６号公報（第３−４頁、第１図）

上述したように、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブライン上の第１〜第３の保護膜を除去し、開口することで、半導体ウエハを露出させる。そして、ダイシング・ソーで露出した領域の半導体ウエハを切断する。一方、半導体チップと外部端子等との電気的接続のため、パッド電極上の第３の保護膜も開口され、その開口部からパッド電極も露出する。このとき、第１配線層及び第２配線層により第１〜第３の保護膜に段差が形成され、その段差による第１配線、第２配線層の断線等を防止するため、第１〜第３の保護膜の中には、その保護膜の平坦性を実現するために、ＳＯＧ膜が用いられることが多い。この製造方法により、スクライブラインの開口部から露出するＳＯＧ膜から発生する脱ガスにより、パッド電極表面が酸化され、パッド電極の接続領域での抵抗値が低減され難いという問題がある。特に、パッド電極と電気的に接続する再配線層が、第３の保護膜上に形成される構造では、パット電極表面の酸化膜にワイヤーボンディング時における衝撃が加わることで、その酸化膜が破壊されることがなく、パッド電極表面には酸化膜が層状に残存する。そのため、パッド電極上では、パッド電極と再配線層との間に層状の酸化膜が残存し、その酸化膜により抵抗値が低減され難いという問題がある。

また、従来の半導体ウエハのでは、スクライブライン領域において、リンドープ酸化珪素膜、プラズマ窒化珪素層、オーバーコート層等の絶縁層が積層され、上層側に位置する層が下層側に位置する層の端部を覆うように積層される。この構造により、ダイシング時に、ダイシングブレードの機械的振動により、上記絶縁層にクラックが発生し、そのクラックが素子形成領域上の絶縁層まで延在する場合がある。この場合には、上記クラックから水分が浸入し、配線層を腐食させるという問題がある。

また、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブラインを切断する際に、第１〜第３の保護膜の有機系材料がダイシング・ソーに粘着して捲くれ上がることを防止するため、切断領域の第１〜第３の保護膜に開口部を形成する。この製造方法により、開口部を形成するためにマスク枚数が増加し、第１〜第３の保護膜を除去する工程が必要となり、製造コストを低減し難いという問題がある。更に、開口部を形成する際にマスクずれ幅を考慮する必要があり、半導体チップサイズを縮小し難いという問題がある。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、スクライブライン領域が周囲に配置される素子形成領域を有する半導体基板と、前記半導体基板上に形成され、脱ガス膜を有する第１の絶縁層と、前記第１の絶縁層内に形成される少なくとも１層以上の配線層と、前記素子形成領域上を囲むように、前記第１の絶縁層に形成されるシールリングと、前記第１の絶縁層上に形成され、前記配線層の中の最上層に位置する接続用電極と、前記接続用電極及び前記シールリングを被覆する第２の絶縁層と、前記接続用電極を露出するように、前記第２の絶縁層に形成される第１の開口領域と、前記シールリングを露出するように、前記第２の絶縁層に形成される第２の開口領域と、前記第１の開口領域を介して前記接続用電極と接続し、前記第２の絶縁層上に形成される再配線層とを有することを特徴とする。従って、本発明では、接続用電極表面が酸化されることを防止し、接続用電極での接続抵抗値が低減される。

また、本発明の半導体装置の製造方法では、半導体基板上に、少なくとも１層以上の配線層が配置され、前記配線層上の段差を埋設する脱ガス膜を有する第１の絶縁層を形成し、前記半導体基板の素子形成領域上を囲むように前記第１の絶縁層にシールリングを形成する工程と、前記第１の絶縁層上に前記配線層の中の最上層に位置する接続用電極を形成し、前記接続用電極及び前記シールリングを被覆するように第２の絶縁層を形成した後、前記接続用電極が露出するように前記第２の絶縁層に第１の開口領域を形成し、前記シールリングが露出するように前記第２の絶縁層に第２の開口領域を形成する工程と、前記第１の開口領域を介して前記接続用電極と接続するように、前記第２の絶縁層上に再配線層を形成する工程と、前記脱ガス膜が、前記第２の絶縁層に被覆される前記半導体基板のスクライブライン領域を切断する工程とを有することを特徴とする。従って、本発明では、接続用電極上に第１の開口領域を形成する際には脱ガス膜が露出することがなく、接続用電極表面が酸化することを防止できる。

本発明では、接続用電極表面にＳＯＧ膜から発生する脱ガスによる酸化膜が形成され難く、接続用電極上にはスパッタリング法による金属膜及びＣｕメッキ層が形成される。この構造により、接続用電極上での抵抗値が低減される。

本発明では、シールリング上の絶縁層に開口領域が形成されることで、デバイスサイズが縮小されつつ、素子形成領域上の絶縁層へのクラック発生を防止できる。

本発明では、接続用電極上の配線層としてＣｕメッキ層が用いられ、配線抵抗値が低減される。

本発明では、ポリベンズオキサゾール膜またはポリイミド樹脂膜が樹脂層として用いられ、湿気等の外部環境から半導体素子の劣化が防止される。

本発明では、層間絶縁層のＳＯＧ膜が露出しない状態において、接続用電極上に開口領域を形成し、スパッタリング法による金属膜及びＣｕメッキ層を形成する。この製造方法により、接続用電極表面に酸化膜が形成され難く、接続用電極上での抵抗値が低減される。

本発明では、シールリング上に開口領域を形成した後、開口領域の外周に位置するスクライブライン領域を切断する。この製造方法により、切断時に絶縁層へ発生するクラックが、素子形成領域上の絶縁層へと連続することを防止できる。

以下に、本発明の第１の実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は本実施の形態であるウエハを説明するための平面図である。図２（Ｂ）は、本実施の形態であるウエハの一領域を説明するための平面図である。

図１に示す如く、シリコン基板１には、素子形成領域及びスクライブライン領域が配置される。素子形成領域には、拡散領域により半導体素子が形成される。尚、シリコン基板１としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板１としては、化合物半導体基板であってもよい。また、図１では、半導体ウエハから切断した後の半導体チップの断面図を示している。

シリコン酸化膜２が、例えば、熱酸化法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン基板１上に形成される。そして、シリコン酸化膜２には、フォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール３が形成される。

タングステン（Ｗ）層４が、例えば、ＣＶＤ法によりコンタクトホール３を埋設する。

第１の配線層５、６が、シリコン酸化膜２上に形成される。第１の配線層５、６は、例えば、バリアメタル膜７上に金属膜８が形成され、その金属膜８上に反射防止膜９が形成される。そして、バリアメタル膜７は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜８は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）膜等から選択されて成るアルミニウム（Ａｌ）を主体とする合金膜から成る。また、反射防止膜９は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。

ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜１０が、例えば、ＣＶＤ法により、第１の配線層５、６上を含め、シリコン酸化膜２上に形成される。このとき、丸印１１、１２、１３で示すように、第１の配線層５、６の端部近傍では、ＴＥＯＳ膜１０に段差が形成される。

ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜１４が、例えば、回転塗布法により、ＴＥＯＳ膜１０の段差を埋設するように、ＴＥＯＳ膜１０上に形成される。詳細は後述するが、ＳＯＧ膜１４は、比較的低温により成膜されるため、後工程の熱（高温熱処理工程での熱）が加わることで、ＳＯＧ膜１４内に残留する有機成分やアルコール等の溶媒が気化し、脱ガスとして排出される。つまり、本実施の形態では、ＳＯＧ膜、オゾンＴＥＯＳ膜等のように、成膜後に上記脱ガスを発生する膜を脱ガス膜と呼ぶ。

ＴＥＯＳ膜１５が、ＳＯＧ膜１４上を含め、ＴＥＯＳ膜１０上に形成される。ＴＥＯＳ膜１０、１５及びＳＯＧ膜１４により層間絶縁層が形成される。そして、ＴＥＯＳ膜１０とＳＯＧ膜１４との積層構造上に、ＴＥＯＳ膜１５が積層されることで、第１の配線層５、６上の層間絶縁層の平坦性が実現される。

コンタクトホール１６が、ＴＥＯＳ膜１０、１５及びＳＯＧ膜１４により成る層間絶縁層に形成される。

第２の配線層１７が、ＴＥＯＳ膜１５上に形成される。第２の配線層１７は、第１の配線層５、６と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第２の配線層１７が、コンタクトホール１６を埋設し、第１の配線層６と第２の配線層１７とが電気的に接続される。尚、コンタクトホール１６は、コンタクトホール３と同様に、Ｗ層により埋設される場合でも良い。

ＴＥＯＳ膜１８が、第２の配線層１７上を含め、ＴＥＯＳ膜１５上に形成される。このとき、丸印１９、２０、２１で示すように、第１及び第２の配線層５、６、１７の端部上では、ＴＥＯＳ膜１８に段差が形成される。

ＳＯＧ膜２２が、ＴＥＯＳ膜１８の段差を埋設するように、ＴＥＯＳ膜１８上に形成される。

ＴＥＯＳ膜２３が、ＳＯＧ膜２２上を含め、ＴＥＯＳ膜１８上に形成される。ＴＥＯＳ膜１８、２３及びＳＯＧ膜２２により層間絶縁層が形成される。そして、ＴＥＯＳ膜１８とＳＯＧ膜２２との積層構造上に、ＴＥＯＳ膜２３が積層されることで、第２の配線層１７上の層間絶縁層の平坦性が実現される。

コンタクトホール２４が、ＴＥＯＳ膜１８、２３及びＳＯＧ膜２２により成る層間絶縁層に形成される。

第３の配線層２５及び接続用電極２６が、ＴＥＯＳ膜２３上に形成される。第３の配線層２５及び接続用電極２６は、第１の配線層５、６と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第３の配線層２５が、コンタクトホール２４を埋設し、第２の配線層１７と第３の配線層２５とが電気的に接続される。尚、接続用電極２６は、第３の配線層と同一工程により形成され、所望の第３の配線層と連続して形成される。そして、接続用電極２６は、メッキ用金属層３４及び銅メッキ層３６と電気的に接続する領域である。接続用電極２６の配線幅は、目的に応じて、第３の配線層よりも配線幅が広くなる場合でも良い。また、コンタクトホール２４は、コンタクトホール３と同様に、Ｗ層により埋設される場合でも良い。

ＴＥＯＳ膜２７が、第３の配線層２５及び接続用電極２６上を含め、ＴＥＯＳ膜２３上に形成される。そして、シリコン窒化（ＳｉＮ）膜２８が、例えば、プラズマＣＶＤ法により、ＴＥＯＳ膜２７上に形成される。ＳｉＮ膜２８は、耐湿性に優れ、下層の層間絶縁層への水分の浸入を防止し、配線層の腐食を防止する。そして、ＴＥＯＳ膜２７及びＳｉＮ膜２８によりジャケットコート膜が形成される。

開口領域２９が、接続用電極２６上のＴＥＯＳ膜２７及びＳｉＮ膜２８を開口して形成される。開口領域２９は、フォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより形成される。このとき、接続用電極２６の反射防止膜も同時に開口される。

開口領域３０が、シールリング３１上のＴＥＯＳ膜２７及びＳｉＮ膜２８を開口して形成される。開口領域３０は、フォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより形成される。このとき、開口領域３０は、開口領域２９と同一工程により形成され、第３の配線層２５の反射防止膜も同時に開口される。そして、開口領域３０は、シールリング３１上に素子形成領域上を囲むように形成される。

シールリング３１は、素子形成領域の最外周上に形成され、素子形成領域とスクライブライン領域の境界領域上に形成される。シールリング３１は、第１〜第３の配線層６、１７、２５の一部を用いて形成される。そして、シールリング３１は、ＴＥＯＳ膜等の絶縁層が、切断時にダイシングブレード６４（図８参照）に粘着して捲くれ上がった場合に、素子形成領域までその捲き上がりが進行することを防止する。

樹脂層３２が、ＳｉＮ膜２８上に形成される。樹脂層３２は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜、ポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させることができる。

開口領域３３が、接続用電極２６上の樹脂層３２を開口して形成される。開口領域３３は、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチングにより形成される。そして、開口領域３３は、ＴＥＯＳ膜２７及びＳｉＮ膜２８から成るジャケットコート膜に形成された開口領域２９の内側に配置され、開口領域３３からは接続用電極２６が露出される。

メッキ用金属層３４が、開口領域３３内を含む樹脂層３２上面に形成される。そして、メッキ用金属層３４は、開口領域３３内では接続用電極２６の金属膜３５と直接接続する。

このメッキ用金属層３４としては、二つのタイプの膜が積層して設けられる。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層３４上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層またはニッケル（Ｎｉ）層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層３４上にメッキ層を形成する際の種として用いられる。そして、樹脂層３２としてＰＢＯ膜を用いた場合、例えば、メッキ用金属層３４としてＣｒ層を用いることで、ＰＢＯ膜とＣｒ層との密着性及びＣｒ層とＣｕメッキ層３６との密着性により、ＰＢＯ膜とＣｕメッキ層３６間の密着性が向上される。

Ｃｕメッキ層３６が、メッキ用金属層３４上面に、例えば、電解メッキ法により形成される。Ｃｕメッキ層３６が形成される場合には、メッキ用金属層３４としてＣｕ層が用いられる。そして、メッキ用金属層３４及びＣｕメッキ層３６により、再配線層３７が形成される。

一方、Ｃｕメッキ層３６に換えて金（Ａｕ）メッキ層が形成される場合には、メッキ用金属層３４として、Ｃｕ層に換えてＮｉ層が用いられる。

尚、図１では、メッキ用金属層３４としてＣｕ層を形成し、当該Ｃｕ層上面にＣｕメッキ層３６を形成する場合を図示する。そのため、メッキ用金属層３４としてのＣｕ層は、実質、電解メッキ法によりＣｕメッキ層３６と置き換わるため、Ｃｕメッキ層３６と一体に図示している。また、Ｃｕメッキ層３６に換えて、メッキ用金属層３４上に、例えば、Ａｕまたは半田から成るバンプ電極を形成する場合でもよい。

樹脂層３８が、Ｃｕメッキ層３６上を含め、樹脂層３２上面に形成される。樹脂層３８は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、樹脂層３８には開口領域３９が形成され、開口領域３９からはＣｕメッキ層３６の一部４０が露出する。

Ｃｕメッキ層３６の一部４０は、パッド電極として用いられ、Ｃｕメッキ層３６の一部４０上には、開口領域３９を介してバンプ電極（図示せず）が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からＣｕ、Ａｕ、半田の順に形成される。一方、Ｃｕメッキ層３６の一部４０に金属細線（図示せず）が、ワイヤーボンディングにより接続される場合でも良い。

本実施の形態では、接続用電極２６上に開口領域２９、３３を形成し、開口領域３３を介して再配線層３７を形成する際、スクライブライン領域にＳＯＧ膜１４、２２が露出する開口領域がない。そして、ＳＯＧ膜から発生する脱ガスにより、接続用電極２６表面が酸化されることを防止できる。この構造により、再配線層３７と接続用電極２６との接続領域における抵抗値が低減される。具体的には、開口領域３３の開口面積が１６００（μｍ^２）であり、スクライブライン領域にＳＯＧ膜が露出する構造と露出しない構造とを比較する。ＳＯＧ膜が露出し、接続用電極２６表面が脱ガスにより酸化する構造では、接続用電極２６上での抵抗値が、４９．５（ｍΩ）程度となる。一方、ＳＯＧ膜が露出せず、接続用電極２６表面が脱ガスにより酸化しない構造では、接続用電極２６上での抵抗値が、７．２（ｍΩ）程度となる。尚、上記抵抗値は、測定方法としてはケルビン法を用い、例えば、１００（ｍＡ）の電流により測定した場合のデータである。

更に、Ｃｕメッキ層３６（メッキ用金属層３４も含む）が、再配線層３７として用いられることで、Ａｌ配線層の場合と比較して、配線抵抗値が低減される。具体的には、Ｃｕ配線層のシート抵抗値は、２．０（μΩ・ｃｍ）程度であり、Ａｌ配線層のシート抵抗値は、３．０（μΩ・ｃｍ）程度である。更に、配線層としてのＣｕメッキ層３６は、電解メッキ法により形成されることで、その膜厚が１０．０（μｍ）程度となる。一方、Ａｌ配線層は、スパッタリング法により形成されることで、その膜厚が２．０〜３．０（μｍ）程度となる。つまり、Ｃｕメッキ層３６が配線層として用いられることで、その膜厚によっても配線抵抗値が低減される。

次に、図２（Ａ）に示す如く、切断前の半導体ウエハ４１には、複数の半導体チップ４２が碁盤目状に配置される。そして、個々の半導体チップ４２の素子形成領域は、半導体ウエハ４１の縦横に走るスクライブライン領域４３、４４により囲まれる。

次に、図２（Ｂ）に示す如く、実線により囲まれた領域はシールリング３１（図１参照）の形成領域を示し、外側の実線より内側の領域は素子形成領域４５を示す。また、点線により囲まれた領域は開口領域３０（図１参照）を示す。また、一点鎖線はスクライブラインセンターを示し、一点鎖線により囲まれた領域は半導体チップ４２を示す。

図示したように、半導体チップ４２は、素子形成領域４５とスクライブライン領域４３、４４により構成され、素子形成領域４５の周囲にはスクライブライン領域４３、４４が配置される。この構造により、半導体チップ４２の素子形成領域４５上の絶縁層とスクライブライン領域４３、４４上の絶縁層とは、シールリング３１及び開口領域３０により分離している。そして、半導体ウエハ４１から個々の半導体装置４２へと切断する際に、切断時のダイシングブレード６４（図８参照）からの振動により、切断領域のＴＥＯＳ膜１０、１５、１８、２３、２７、ＳｉＮ膜２８（図１参照）にクラックが発生する。しかしながら、シールリング３１より下方に位置するＴＥＯＳ膜１０、１５、１８、２３、２７に発生したクラックは、シールリング３１により素子形成領域上のＴＥＯＳ膜１０、１５、１８、２３、２７に延在することを防止できる。一方、シールリング３１より上方に位置するＴＥＯＳ膜２７及びＳｉＮ膜２８に発生したクラックは、開口領域３０により素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ２８に延在することを防止できる。その結果、素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８から水分が侵入し、配線層等が腐食されることを防止できる。

尚、本実施の形態では、接続用電極２６を含み、３層のＡｌ膜またはＡｌ合金膜を有する配線層上に銅メッキ層３６を形成する構造について説明したが、この場合に限定するものではない。例えば、Ｃｕメッキ層３６の下層に少なくとも２層以上のＡｌ膜またはＡｌ合金膜を有する配線層が形成され、配線層による層間絶縁層の段差を平坦化するためにＳＯＧ膜が用いられる構造であれば良い。その他、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の第２の実施の形態である半導体装置の製造方法について、図３〜図８を参照し、詳細に説明する。図３〜図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、本実施の形態では、図１に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。

先ず、図３に示す如く、シリコン基板（半導体ウエハ）１を準備し、シリコン基板１上にシリコン酸化膜２を形成する。シリコン酸化膜２は、例えば、熱酸化膜法により形成され、酸化性雰囲気下において７００〜１２００（℃）に加熱することで形成される。尚、シリコン酸化膜２としては、熱酸化膜法により形成したシリコン酸化膜上に、例えば、ＣＶＤ法により形成したシリコン酸化膜を堆積する場合でも良い。また、シリコン基板１としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板１としては、化合物半導体基板であってもよい。当然であるが、シリコン基板１（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。

次に、シリコン酸化膜２にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール３を形成する。そして、シリコン酸化膜２上に、例えば、ＣＶＤ法によりＷ層４を形成し、選択的に除去することで、コンタクトホール３をＷ層４により埋設する。

次に、シリコン酸化膜２上に第１の配線層５、６を形成する。具体的には、シリコン基板１上に、例えば、スパッタリング法により、バリアメタル膜７として、ＴｉやＴｉＮ等の高融点金属を堆積する。連続して、シリコン基板１上に、例えば、スパッタリング法により、金属膜８として、例えば、Ａｌ膜またはＡｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から選択されて成るＡｌ合金膜を堆積する。更に、連続して、シリコン基板１上に、例えば、スパッタリング法により、反射防止膜９として、例えば、ＴｉＮ、ＴｉＷ等の高融点金属を堆積する。その後、フォトリソグラフィ技術及びエッチング技術を用い、前述したバリアメタル膜７、金属膜８及び反射防止膜９を選択的に除去し、第１の配線層５、６を形成する。

次に、第１の配線層５、６上を含む、シリコン酸化膜２上に層間絶縁層５１を形成する。層間絶縁層５１は、ＴＥＯＳ膜１０、ＳＯＧ膜１４、ＴＥＯＳ膜１５の順序で積層して形成される。そして、ＴＥＯＳ膜１０、１５は、例えば、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳＯＧ膜１４は、例えば、回転塗布法により、ＴＥＯＳ膜１０上に塗布された後、１５０〜２００（℃）で乾燥を行い、４００（℃）で焼成される。そして、ＳＯＧ膜１４は、有機ＳＯＧ（シロキサン、メチルシルセスキオキサン等）や無機ＳＯＧ（ポリシラザン、ハイドロゲンシルセスキオキサン、シリケート等）に分類される。ＳＯＧ膜１４は、層間絶縁層５１の平坦性を保つために用いられるため、Ａｌ等から成る第１の配線層５、６の融点よりも低い温度で成膜される。そのため、ＳＯＧ膜１４が露出する領域を有すると、その露出領域からＳＯＧ膜１４内に残留する有機成分やアルコール等の溶媒が、後工程の熱処理により気化し、脱ガスとして排出される。尚、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、ＳＯＧ膜１４が露出しない製造方法となる。

次に、図４に示す如く、層間絶縁層５１にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール１６を形成する。

次に、ＴＥＯＳ膜１５上に第２の配線層１７を形成する。第１の配線層５、６と同様に、第２の配線層１７は、例えば、スパッタリング法により、バリアメタル膜５２、金属膜５３、反射防止膜５４から成る。このとき、第２の配線層１７によりコンタクトホール１６を埋設する。

次に、第２の配線層１７上を含む、ＴＥＯＳ膜１５上に層間絶縁層５５を形成する。層間絶縁層５５は、ＴＥＯＳ膜１８、ＳＯＧ膜２２、ＴＥＯＳ膜２３の順序で積層して形成される。そして、ＴＥＯＳ膜１８、２３は、例えば、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳＯＧ膜２２は、例えば、回転塗布法により、ＴＥＯＳ膜１８上に塗布された後、１５０〜２００（℃）で乾燥を行い、４００（℃）で焼成される。尚、ＳＯＧ膜１４と同様に、ＳＯＧ膜２２は、露出する領域を有するとその露出領域から、ＳＯＧ膜２２内に残留する有機成分やアルコール等の溶媒等が、後工程の熱処理により気化し、脱ガスとして排出される。しかし、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、ＳＯＧ膜２２が露出しない製造方法となる。

次に、図５に示す如く、層間絶縁層５５にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール２４を形成する。

次に、ＴＥＯＳ膜２３上に第３の配線層２５及び接続用電極２６を形成する。第１の配線層５、６と同様に、第３の配線層２５及び接続用電極２６は、例えば、スパッタリング法により、バリアメタル膜５６、５９、金属膜５７、３５、反射防止膜５８、６０から成る。尚、接続用電極２６は、第３の配線層２５と同一工程で形成され、接続用電極２６は、再配線層３７（図１参照）としてのメッキ用金属層３４（図６参照）及びＣｕメッキ層３６（図６参照）と接続する領域をいう。

次に、第３の配線層２５上を含む、ＴＥＯＳ膜２３上にジャケットコート膜６１を形成する。ジャケットコート膜６１としては、ＴＥＯＳ膜２７上にＳｉＮ膜２８が積層して形成される。ＴＥＯＳ膜２７は、例えば、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳｉＮ膜２８は、例えば、プラズマＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。

次に、接続用電極２６上のジャケットコート膜６１に開口領域２９、３０を形成する。開口領域２９、３０は、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、ＴＥＯＳ膜２７、ＳｉＮ膜２８を開口し、形成される。このとき、接続用電極２６の反射防止膜６０及び第３の配線層２５の反射防止膜５８も同時に開口され、接続用電極２６表面には金属膜３５が露出し、第３の配線層２５表面には金属膜５７が露出する。つまり、反射防止膜５８、６０上のジャケットコート膜６１に開口領域２９、３０を形成することで、エッチング条件が同一となり、開口領域２９と同一のエッチング工程にて開口領域３０を形成できる。そして、開口領域３０を形成するためにマスク枚数を増大させることなく、製造コストを低減できる。また、ＴＥＯＳ膜２３、２７をオーバーエッチングし、開口領域３０からＳＯＧ膜２２が露出することもなく、ＳＯＧ膜２２からの脱ガスの発生も防止できる。

次に、図６に示す如く、ＳｉＮ膜２８上に樹脂層３２を形成する。樹脂層３２としては、例えば、回転塗布法によりＰＢＯ膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、接続用電極２６上の樹脂層３２に開口領域３３を形成する。このとき、スクライブライン領域では、切断時に樹脂層３２がダイシングブレード６４（図８参照）に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層３２も除去される。また、開口領域３３は、開口領域２９の内側に配置され、開口領域３３からも接続用電極２６の金属膜３５が露出する。

次に、開口領域３３内及び樹脂層３２上にメッキ用金属層３４を形成する。メッキ用金属層３４としては、例えば、スパッタリング法によりＣｒ層６２とＣｕ層６３とを全面に堆積する。そして、Ｃｕメッキ層３６の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。その後、電解メッキ法により、Ｃｕメッキ層３６を形成する。前述したように、Ｃｒ層６２はシード層として用いられ、Ｃｕ層６３は電解メッキの際の種として用いられる。

次に、前述したフォトレジスト層を取り除くことにより、Ｃｒ層６２及びＣｕ層６３上のＣｕメッキ層３６がパターニングされる。更に、このＣｕメッキ層３６をマスクとして用い、ウエットエッチングによりＣｒ層６２及びＣｕ層６３を選択的に除去する。このとき、Ｃｒ層６２は、例えば、硝酸セリウムアンモニウム水溶液を用いたウエットエッチングにより除去する。また、Ｃｕ層６３は、例えば、過硫酸アンモニウム水溶液を用いたウエットエッチングにより除去する。

尚、電解メッキ法により、メッキ用金属層３４上にＣｕメッキ層３６が形成されるが、Ｃｕ層６３は、実質、Ｃｕメッキ層３６と置き換えられる。そのため、図７以降では、Ｃｕメッキ層３６とＣｕ層６３とは一体に図示し、Ｃｒ層６２のみをメッキ用金属層３４として図示する。

本実施の形態では、接続用電極２６上に開口領域３３を形成し、Ｃｒ層６２、Ｃｕ層６３を形成する際に、スクライブライン領域では、ＳＯＧ膜１４、２２は露出していない。つまり、スクライブライン領域では、切断用の開口領域が形成されてなく、ＳＯＧ膜１４、２２は、ＴＥＯＳ膜１５、１８、２３及びジャケットコート膜６１により被覆されている。一方、Ｃｒ層６２、Ｃｕ層６３を形成する際のスパッタリング法では、装置内温度が、４００〜５００（℃）程度と上昇し、ＳＯＧ膜１４、２２の成膜温度以上となり、その熱によりＳＯＧ膜１４、２２も加熱される。しかしながら、ＳＯＧ膜１４、２２は開口領域から露出していないため、ＳＯＧ膜１４、２２内に残留する有機成分やアルコール等の溶媒等が気化し、脱ガスとして排出されることを防止できる。その結果、スパッタリング法に用いる装置内に脱ガスが充填されることはなく、開口領域３３から露出する金属膜３５が、脱ガスにより酸化されることを防止できる。

次に、図７に示す如く、Ｃｕメッキ層３６上を含め、樹脂層３２上に樹脂層３８を形成する。樹脂層３８としては、例えば、回転塗布法によりＰＢＯ膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、Ｃｕメッキ層３６上の樹脂層３８に開口領域３９を形成する。このとき、スクライブライン領域では、切断時に樹脂層３８がダイシングブレード６４（図８参照）に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層３８も除去される。

開口領域３９からは、Ｃｕメッキ層３６の一部４０が露出し、パッド電極として用いられる。そして、Ｃｕメッキ層３６の一部４０上には、開口領域３９を介してバンプ電極（図示せず）が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からＣｕ、Ａｕ、半田の順に形成される。一方、Ｃｕメッキ層３６の一部４０に金属細線（図示せず）が、ワイヤーボンディングにより接続される場合でも良い。

次に、図８に示す如く、半導体ウエハ（図示せず）のスクライブライン領域を切断し、個々の半導体チップへと切断する。ダイシングブレード６４を用い、スクライブライン領域のスクライブセンターにて半導体ウエハを切断し、個々の半導体チップは、図１に示す構造となる。一点鎖線で示すように、切断後の切断面からＳＯＧ膜１４、２２が露出するが、接続用電極２６表面には、既に、メッキ用金属層３４、Ｃｕメッキ層３６が堆積されているので、接続用電極２６表面が、ＳＯＧ膜１４、２２から発生する脱ガスにより酸化されることはない。

また、スクライブライン領域では、シリコン基板１上にシリコン酸化膜２、ＴＥＯＳ膜１０、１５、１８、２３、２７、ＳＯＧ膜１４、２２及びＳｉＮ膜２８が堆積された状態にて切断される。そのため、従来の製造方法ように、スクライブライン領域の切断領域を開口する必要がなく、開口時のマスクずれ幅を考慮する必要がなく、シールリング３１とスクライブラインセンターとの離間距離Ｗ１を狭めることができる。更に、従来の製造方法ように、スクライブライン領域の切断領域を開口する必要がなく、マスク枚数を低減でき、製造コストを低減できる。

また、シールリング３１上のＴＥＯＳ膜２７及びＳｉＮ膜２８に開口領域３０を形成した後、ダイシングブレード６４によりスクライブライン領域を切断する。切断時のダイシングブレード６４からの振動により、切断領域のＴＥＯＳ膜１０、１５、１８、２３、２７、ＳｉＮ膜２８にクラックが発生する。このとき、シールリング３１より下方に位置するＴＥＯＳ膜１０、１５、１８、２３、２７に発生したクラックは、シールリング３１により素子形成領域上のＴＥＯＳ膜１０、１５、１８、２３、２７に延在することを防止できる。一方、シールリング３１より上方に位置するＴＥＯＳ膜２７及びＳｉＮ膜２８に発生したクラックは、開口領域３０により素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ２８に延在することを防止できる。これは、スクライブライン領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８と、素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８とは、開口領域３０により連続していないからである。その結果、素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８から水分が侵入し、配線層等が腐食されることを防止できる。

尚、本実施の形態では、配線層の層間絶縁層として、ＴＥＯＳ膜、ＳＯＧ膜及びＴＥＯＳ膜を積層する場合について説明したが、この場合に限定するものではない。例えば、上記層間絶縁層上に、更に、ＳＯＧ膜、ＴＥＯＳ膜を積層することで、層間絶縁層の平坦性を向上させる構造でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の第１の実施の形態における半導体装置を説明するための断面図である。 本発明の第１の実施の形態における半導体装置を説明するための（Ａ）平面図、（Ｂ）平面図である。 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。

符号の説明

１ シリコン基板
５ 第１の配線層
１０ ＴＥＯＳ膜
１４ ＳＯＧ膜
１７ 第２の配線層
１８ ＴＥＯＳ膜
２２ ＳＯＧ膜
２６ 接続用電極
２９ 開口領域
３０ 開口領域
３１ シールリング
３３ 開口領域
３４ メッキ用金属層
３６ Ｃｕメッキ層

Claims (12)

1. スクライブライン領域が周囲に配置される素子形成領域を有する半導体基板と、
   前記半導体基板上に形成され、脱ガス膜を有する第１の絶縁層と、
   前記第１の絶縁層内に形成される少なくとも１層以上の配線層と、
   前記素子形成領域上を囲むように、前記第１の絶縁層に形成されるシールリングと、
   前記第１の絶縁層上に形成され、前記配線層の中の最上層に位置する接続用電極と、
   前記接続用電極及び前記シールリングを被覆する第２の絶縁層と、
   前記接続用電極を露出するように、前記第２の絶縁層に形成される第１の開口領域と、
   前記シールリングを露出するように、前記第２の絶縁層に形成される第２の開口領域と、
   前記第１の開口領域を介して前記接続用電極と接続し、前記第２の絶縁層上に形成される再配線層とを有することを特徴とする半導体装置。
2. 前記脱ガス膜は、ＳＯＧ膜であることを特徴とする請求項１に記載の半導体装置。
3. 前記再配線層は、スパッタリング法により堆積される金属膜を有することを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第２の絶縁層上には、前記再配線層を被覆する樹脂層が形成され、前記樹脂層に形成された第３の開口領域から露出する前記再配線層の一部は、パッド電極として用いられることを特徴とする請求項１または請求項２に記載の半導体装置。
5. 前記接続用電極は、アルミニウム膜またはアルミニウム合金膜を有し、前記再配線層は、銅メッキ膜を有することを特徴とする請求項１に記載の半導体装置。
6. 半導体基板上に、少なくとも１層以上の配線層が配置され、前記配線層上の段差を埋設する脱ガス膜を有する第１の絶縁層を形成し、前記半導体基板の素子形成領域上を囲むように前記第１の絶縁層にシールリングを形成する工程と、
   前記第１の絶縁層上に前記配線層の中の最上層に位置する接続用電極を形成し、前記接続用電極及び前記シールリングを被覆するように第２の絶縁層を形成した後、前記接続用電極が露出するように前記第２の絶縁層に第１の開口領域を形成し、前記シールリングが露出するように前記第２の絶縁層に第２の開口領域を形成する工程と、
   前記第１の開口領域を介して前記接続用電極と接続するように、前記第２の絶縁層上に再配線層を形成する工程と、
   前記脱ガス膜が、前記第２の絶縁層に被覆される前記半導体基板のスクライブライン領域を切断する工程とを有することを特徴とする半導体装置の製造方法。
7. 前記脱ガス膜は、ＳＯＧ膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第１の開口領域を形成する工程では、前記半導体基板のスクライブライン領域上には、前記脱ガス膜を被覆するように前記第２の絶縁層が堆積されることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
9. 前記第２の開口領域は、前記第１の開口領域と同一のエッチング工程により形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記再配線層を被覆する樹脂層を形成した後、前記再配線層の一部が露出するように前記樹脂層に第３の開口領域を形成する工程とを有することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
11. 前記再配線層を形成する工程では、スパッタリング法によりクロム層及び前記クロム層上に銅層を形成した後、前記銅層をメッキ種として銅メッキ層を形成することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
12. 前記接続用電極としてアルミニウム膜またはアルミニウム合金膜を用いることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。

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