[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2009074958A - プローブカード - Google Patents

プローブカード Download PDF

Info

Publication number
JP2009074958A
JP2009074958A JP2007244813A JP2007244813A JP2009074958A JP 2009074958 A JP2009074958 A JP 2009074958A JP 2007244813 A JP2007244813 A JP 2007244813A JP 2007244813 A JP2007244813 A JP 2007244813A JP 2009074958 A JP2009074958 A JP 2009074958A
Authority
JP
Japan
Prior art keywords
probe
contact
layer
substrate
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007244813A
Other languages
English (en)
Other versions
JP4986785B2 (ja
Inventor
Chikaomi Mori
親臣 森
Hitoshi Matsudaira
仁史 松平
Kazuo Yokoyama
和男 横山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Electronic Materials Corp
Original Assignee
Japan Electronic Materials Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Electronic Materials Corp filed Critical Japan Electronic Materials Corp
Priority to JP2007244813A priority Critical patent/JP4986785B2/ja
Publication of JP2009074958A publication Critical patent/JP2009074958A/ja
Application granted granted Critical
Publication of JP4986785B2 publication Critical patent/JP4986785B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Measuring Leads Or Probes (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】 多数のコンタクトプローブをプローブ基板上に配置する際の実装ピッチを狭小化することができるプローブカードを提供する。
【解決手段】 プローブ基板12と、平板状で端面をプローブ基板12上に突き合わせて接合される複数のコンタクトプローブ11とを備えたプローブカード10であって、上記複数のコンタクトプローブ11が、導電層21〜23を積層して構成され、上記端面が凹凸であって、上記端面において突出している層の位置がそれぞれ同一であるように構成される。
【選択図】 図3

Description

本発明は、プローブカードに係り、さらに詳しくは、平板状で端面をプローブ基板上に突き合わせて接合される複数のコンタクトプローブを備えたプローブカードの改良に関する。
一般に、半導体装置の製造工程では、半導体ウエハ上に形成された電子回路に対して電気的特性試験が行われている。この様な検査対象物に対する電気的特性試験には、プローブカードが用いられる。プローブカードは、プローブ基板上に多数のコンタクトプローブを配列させた装置であり、各コンタクトプローブを検査対象物上の多数の電極パッドにそれぞれ接触させることによって、コンタクトプローブ及び電極パッドを導通させて電気的特性試験が行われる。コンタクトプローブは、例えば、複数の導電層を積層することにより形成され、片持ち梁構造を形成するビーム部と、プローブ基板上に接合させる接合部により構成される。
図9は、従来のコンタクトプローブを示した図であり、導電層を積層して形成されたコンタクトプローブ100が示されている。コンタクトプローブ100は、3つの導電層101〜103により構成され、各導電層の端面111により形成された接合部110と、検査対象物上の電極パッドに接触させるための接触部131が先端部に形成されたビーム部120とを有している。接触部131は、検査対象物に向けて、中央の導電層102を外側の導電層101,103よりも突出させることにより形成されている。コンタクトプローブ100は、接合部110を介してプローブ基板に固着される。つまり、プローブカードは、導電層101〜103がプローブ基板と交差するように、各コンタクトプローブ100をプローブ基板上で立てて取り付けることによって形成される。
近年、検査対象物上の端子電極の高密度化により、各コンタクトプローブ100をビーム部120の延伸方向に交差する方向に並べてプローブ基板上に配置する際の実装ピッチをこれまで以上に小さくしたいという要望がある。一般に、コンタクトプローブの実装ピッチをより小さくするためには、コンタクトプローブ間の間隙を小さくするだけでなく、コンタクトプローブ自体も微細化する必要がある。ところが、コンタクトプローブを微細化すると、プローブ自体の電気抵抗が大きくなってしまう。しかも、プローブ基板との接触面が小さくなるので、接触部分の抵抗も大きくなってしまうという問題があった。
また、上述したコンタクトプローブ100では、パターニング用マスクの位置決め精度に限界があるなどの製造工程上の理由から、プローブ基板と接合させる各導電層の端面111を完全に一致させることはできないので、プローブ基板と接合させる接合面には必ずバラツキが発生することとなる。この接合面のバラツキによって、プローブ基板上に固着されたコンタクトプローブ100が斜めに立設している状態となり、隣接するコンタクトプローブ100が接触してショートする可能性があった。このため、従来のプローブカードでは、コンタクトプローブ100の実装ピッチを小さくできないという問題があった。
図10は、従来のプローブカードを示した図であり、プローブ基板200上の電極パッド210に接合部110が半田付けされた複数のコンタクトプローブ100が示されている。このプローブカードでは、プローブ基板200上に一定間隔で設けられた電極パッド210にそれぞれ半田220を用いて接合部110を接合することにより、各コンタクトプローブ100が固着されている。各コンタクトプローブ100は、導電層101〜103をプローブ基板200と交差させるとともに、隣接するコンタクトプローブの導電層を互いに対向させるように、プローブ基板200上に配列されている。各コンタクトプローブ100における接合面のバラツキにより、各コンタクトプローブ100が配列方向に倒れ、隣接するコンタクトプローブ100が接触している。
本発明は、上記事情に鑑みてなされたものであり、多数のコンタクトプローブをプローブ基板上に配置する際の実装ピッチを狭小化することができるプローブカードを提供することを目的としている。また、各コンタクトプローブについてプローブ基板との接触部分の抵抗増大を抑制することができるプローブカードを提供することを目的としている。
第1の本発明によるプローブカードは、プローブ基板と、平板状で端面を上記プローブ基板上に突き合わせて接合される複数のコンタクトプローブとを備えたプローブカードであって、上記複数のコンタクトプローブが、導電層を複数積層して構成され、上記端面が凹凸であって、上記端面において突出している層の位置がそれぞれ同一であるように構成される。
この様な構成によれば、プローブ基板に接合させる接合面の凹凸状態が各コンタクトプローブについて揃うので、コンタクトプローブが倒れる方向をコンタクトプローブ間で一致させることができる。また、導電層を突出させることによって端面に凹凸が形成されているので、プローブ基板との接触面を広げることができ、接触部分の抵抗増大を抑制することができる。
第2の本発明によるプローブカードは、上記構成に加え、上記コンタクトプローブが、検査対象物に向けて、一部の上記導電層を他の導電層よりも突出させることにより形成された接触部を有し、上記接触部を形成する上記導電層が、上記端面内で最も突出している層を形成しているように構成される。この様な構成によれば、接触部を形成する導電層が端面内で最も突出している層を形成しているので、プローブ基板に対する接触部の高さを安定させることができる。
第3の本発明によるプローブカードは、上記構成に加え、上記コンタクトプローブは、3つの導電層を積層することにより形成され、中央の層が上記端面内で最も突出している層を形成しているように構成される。この様な構成によれば、中央の層以外の層を突出させた場合に比べて、各コンタクトプローブの配列方向に関してバランスが良くなるので、コンタクトプローブを倒れにくくすることができる。
本発明によるプローブカードによれば、プローブ基板に接合させる接合面の凹凸状態が各コンタクトプローブについて揃うので、コンタクトプローブが倒れる方向をコンタクトプローブ間で一致させることができる。従って、多数のコンタクトプローブをプローブ基板上に配置する際の実装ピッチを狭小化することができる。また、導電層を突出させることによって端面に凹凸が形成されているので、プローブ基板との接触面を広げることができ、接触部分の抵抗増大を抑制することができる。
実施の形態1.
<プローブカード>
図1(a)及び(b)は、本発明の実施の形態1によるプローブカード10の一例を示した図であり、図中の(a)は、検査対象物側から見た平面図であり、図中の(b)は、側面図である。プローブカード10は、ガラスエポキシなどにより形成されたプローブ基板12と、プローブ基板12上に固着された複数のコンタクトプローブ11により構成される。
各コンタクトプローブ11は、プローブ基板12における一方の主面上に設けられている。なお、検査対象物がシリコン基板からなる半導体装置である場合、コンタクトプローブ11も、プローブ基板12に支持されたシリコンからなるコンタクト基板(図示せず)上に形成し、両者の熱膨張率を一致させておくことが望ましい。プローブ基板12及びコンタクト基板は、いずれも配線パターンなどが形成された配線基板である。
このプローブカード10は、コンタクトプローブ11が直線上に所定のピッチで配置され、その様なコンタクトプローブ11の列が、ビーム先端を対向させて2列に形成されている。通常、プローブカード10は、水平に保持され、コンタクトプローブ11が形成されたプローブ基板12の主面を鉛直方向の下側に向けて配置されている。従って、検査対象物は、プローブ基板12の上記主面と対向するように、プローブカード10の下方に配置されている。
検査対象物の電気的特性試験を行う際には、各コンタクトプローブ11がそれぞれ検査対象物上の電極パッドと対向するように、検査対象物及びプローブカード10のアライメント、すなわち、検査対象物に対するプローブ基板12の位置合わせが行われる。検査対象物及びプローブカード10が適切に位置合わせされた状態で、プローブ基板12及び検査対象物を互いに近づけることにより、コンタクトプローブ11の先端を当該検査対象物上の電極パッドに当接させることができる。
プローブ基板12は、円形形状からなり、テスター装置との間で信号入出力を行うための多数の外部端子13が周縁部に形成されている。このプローブ基板12は、その周辺部がプローブ装置の筐体によって把持され、筐体内において水平となるように支持される。
コンタクトプローブ11は、検査対象物上に形成された微細な電極パッドに対し、弾性的に接触させるプローブ(探針)であり、プローブ基板12上には、多数のコンタクトプローブ11が整列配置されている。各コンタクトプローブ11は、プローブ基板12の各配線を介して外部端子13と導通しており、コンタクトプローブ11を当接させることによって、微小な電極パッドをテスター装置と導通させることができる。
なお、本実施の形態では、外部端子13及びコンタクトプローブ11が同一基板に設けられる場合の例について説明したが、互いに異なる材料からなる2つの基板にそれぞれ外部端子13及びコンタクトプローブ11を設け、周縁部に外部端子13や配線が形成された基板と、中央部にコンタクトプローブ11が接合された基板とを接合したものであっても良い。
<コンタクトプローブ>
図2は、図1のプローブカード10の要部の一構成例を示した図であり、プローブ基板12上に形成されるコンタクトプローブ11が示されている。コンタクトプローブ11は、3つの導電層21〜23を積層することにより形成され、各導電層21〜23の端面21a〜23aにより形成された接合部1と、検査対象物上の電極パッドに接触させるための接触部4が先端部に形成されたビーム部2とを有している。
接触部4は、検査対象物に向けて、中央の導電層22を外側の導電層21,23よりも突出させることにより形成されている。すなわち、接触部4は、導電層21,23の端面3aから突出した構造体となっている。
端面21a〜23a上には、加熱により容易に溶融する低融点層20が形成されている。低融点層20は、接合部1をプローブ基板12上の電極パッドに固着するための半田バンプであり、導電層21〜23よりも融点の低い半田などの導電性材料からなるメッキ層として、接合面全体に形成されている。コンタクトプローブ11は、この低融点層20を加熱溶融させることによって、接合部1を介してプローブ基板12に取り付けられる。
接合部1は、コンタクトプローブ11を構成する導電層21〜23のいずれか1つが形成する端面を他の導電層の端面よりも突出させて形成されている。本実施の形態によるプローブカード10は、この様なコンタクトプローブ11をプローブ基板12上に配列することにより、導電層21〜23の層配列に関し、プローブ基板12に向けて最も突出する端面を形成する導電層の層配列内における位置を各コンタクトプローブ11について一致させている。
この例では、外側の導電層21の端面21aを他の導電層22,23の端面22a及び23aよりも突出させている。ここで、導電層21の端面21aを他の導電層22,23の端面22a及び23aよりも突出させる際の突出量は、コンタクトプローブ11の製造工程において生じると考えられる各導電層の端面に関するバラツキに比べて、十分大きいものとする。すなわち、端面21aを他の端面22a,23aから突出させる量は、製造時に偶発的に生じる接合面における凹凸に比べて十分大きいものとする。
この様に外側の導電層21のみを突出させたことにより、プローブ基板12に接合させる接合面に段差が形成されている。これにより、接合面が平坦である場合に比べて、プローブ基板12との接触面が広くなるので、接触部分の抵抗を小さくすることができ、良好な導通性を得ることができる。
また、コンタクトプローブ11をプローブ基板12上に実装した際に、プローブ基板12に接合させる接合面の凹凸状態が各コンタクトプローブ11について揃うので、コンタクトプローブ11が倒れる方向をコンタクトプローブ11間で一致させることができる。
図3は、図1のプローブカード10の要部を示した側面図であり、プローブ基板12上の電極パッド31に接合部1が半田付けされた複数のコンタクトプローブ11が示されている。各コンタクトプローブ11は、プローブ基板12上に一定間隔で設けられた電極パッド31に半田20aを介して接合部1が接合されている。半田20aは、接合時に加熱溶融した低融点層20が固化したものである。
このプローブカード10では、接合部1における端面21a〜23aの凹凸状態が各コンタクトプローブ11について揃っているので、各コンタクトプローブ11の配列方向(図3の左右方向)に関して、倒れる方向及び量が各コンタクトプローブについて一致している。
この例では、各コンタクトプローブ11が、いずれも左側の導電層21を突出させて形成されており、右側の導電層23の右角と、左側の導電層21の右角とが電極パッド31に当接し、各コンタクトプローブ11が右側に倒れている。
この様に、倒れる方向や量が各コンタクトプローブ11について一致しているので、接触部4の位置が配列方向やプローブ基板12からの高さ方向(図3の上下方向)に関してばらつくのを防止することができる。また、隣接するコンタクトプローブ11が接触してショートするのを防止することができる。
<コンタクトプローブ形成工程>
図4〜図6は、図2のコンタクトプローブ11の接合部1を形成する工程を模式的に示した断面図である。図4(a)には、犠牲層41が形成されたコンタクトプローブ形成用のシリコン基板40が示されている。コンタクトプローブ11の接合部1を形成する際には、まず、コンタクトプローブ形成用のシリコン基板40上に、導電層21〜23とは異なる導電性材料からなる犠牲層41が形成される。
図4(b)には、図4(a)の犠牲層41上にレジスト層42が形成され、このレジスト層42が除去された部分に導電層21が形成されたシリコン基板40が示されている。犠牲層41の形成後、犠牲層41上に感光性有機物質からなるフォトレジストが塗布され、レジスト層42が形成される。そして、このレジスト層42の表面にパターニング用マスク(第1のマスク)を形成し、当該レジスト層42表面を選択的に露光させることにより、レジスト層42が部分的に除去される。
この様にしてレジスト層42が除去された部分には、電気めっきにより1層目の導電層21が形成される。
図4(c)には、図4(b)のレジスト層42が完全に除去されたシリコン基板40が示されている。導電層21の形成後には、レジスト層42が完全に除去される。
図4(d)には、図4(c)の犠牲層41及び導電層21上に犠牲層43を形成し、導電層21が露出するまで犠牲層43表面が研磨されたシリコン基板40が示されている。レジスト層42が除去されることにより露出した犠牲層41及び導電層21上には、電気めっきにより犠牲層43が形成され、余分に形成された犠牲層43を除去するために、導電層21表面が完全に露出するまで犠牲層43の表面が研磨される。この犠牲層43は、接触部4を針先部3に形成するのに用いられる。
図5(a)には、図4(d)の導電層21及び犠牲層43上にレジスト層44が形成され、このレジスト層44が除去された部分に導電層22が形成されたシリコン基板40が示されている。平滑面とされた導電層21及び犠牲層43上には、フォトレジストが塗布され、レジスト層44が形成される。
そして、このレジスト層44の表面にパターニング用マスク(第2のマスク)を形成し、当該レジスト層44表面を選択的に露光させることにより、導電層21に対向する領域のレジスト層44が除去される。レジスト層44が除去された部分には、電気めっきにより2層目の導電層22が形成される。
図5(b)には、図5(a)のレジスト層44が完全に除去され、その後、犠牲層45を形成して研磨されたシリコン基板40が示されている。レジスト層44が除去されることにより露出した犠牲層43及び導電層22上には、電気めっきにより犠牲層45が形成され、余分に形成された犠牲層45を除去するために、導電層22表面が完全に露出するまで犠牲層45の表面が研磨される。この犠牲層45は、3層目の導電層23の端面を他の導電層の端面から突出させるのに用いられる。
図5(c)には、図5(b)の導電層22及び犠牲層45上にレジスト層46が形成され、レジスト層46が除去された部分に導電層23が形成されたシリコン基板40が示されている。平滑面とされた導電層22及び犠牲層45上には、フォトレジストが塗布され、レジスト層46が形成される。
そして、このレジスト層46の表面にパターニング用マスク(第3のマスク)を形成し、当該レジスト層46表面を選択的に露光させることにより、導電層22に対向する領域と、犠牲層45の導電層22側の端部に対向する領域のレジスト層46が除去される。レジスト層46が除去された部分には、電気めっきにより3層目の導電層23が形成される。
第3のマスクにより形成されるレジストパターンは、第1及び第2のマスクにより形成されるレジストパターンよりも端面21aとなる部分を突出させたパターンとなっている。
図5(d)には、図5(c)のレジスト層46が完全に除去されたシリコン基板40が示されている。3層目の導電層23の形成後には、レジスト層46が完全に除去される。
図6(a)には、図5(d)の導電層23及び犠牲層45上にレジスト層47が形成され、このレジスト層47が部分的に除去されたシリコン基板40が示されている。レジスト層46除去後の導電層23及び犠牲層45上には、再びフォトレジストが塗布され、レジスト層47が形成される。
そして、このレジスト層47の表面を選択的に露光させることにより、端面21aに対向する領域のレジスト層47が除去される。
図6(b)には、図6(a)のレジスト層47が除去された部分の犠牲層45,43及び41がエッチングにより除去されたシリコン基板40が示されている。レジスト層47が除去された部分に露出している犠牲層45と、その部分の犠牲層45の下方に対向している犠牲層43及び41がエッチングにより除去される。これにより、端面21a〜23aが露出し、これらの端面の前方に空間48が形成される。
この空間48は、接合部1を構成している全ての導電層の端面に隣接しており、この様にして形成された空間48内に、低融点層20が形成される。ここで、図6(b)に示した状態では、導電性を有しないシリコン基板40の表面が空間48を介して露出している。このため、空間48内に電気めっきによりメッキ層を形成する場合、導電性材料からなる導電層21〜23、犠牲層41,43及び45における空間48に隣接している端面上に、メッキ層が形成されることになる。
図6(c)には、図6(b)の空間48内に融点の低い導電性材料からなるメッキ層49が形成されたシリコン基板40が示されている。空間48内には、導電層21〜23及びこれらの導電層が積層された部分の犠牲層41の各端面に沿った部分と、これらの導電層が積層されていない部分の犠牲層41及びこの犠牲層41上に積層された犠牲層43,45の端面に沿った部分とからなるメッキ層49が電気めっきにより形成される。
図6(d)には、図6(c)のメッキ層49形成後に、3層目の導電層23が完全に露出するまでレジスト層47及びメッキ層49表面が研磨されたシリコン基板40が示されている。余分に形成されたメッキ層49を除去するために、3層目の導電層23が完全に露出するまでレジスト層47及びメッキ層49表面を研磨すると、低融点層20がベース端面上に形成された接合部1が完成する。
この様にして形成された構造物からレジスト層47を完全に除去し、さらに、犠牲層45,43及び41を除去すると、図2に示したようなコンタクトプローブ11が完成する。
本実施の形態によれば、プローブ基板12に接合させる接合面の凹凸状態が各コンタクトプローブ11について揃うので、コンタクトプローブ11が倒れる方向をコンタクトプローブ11間で一致させることができる。従って、多数のコンタクトプローブ11をプローブ基板12上に配置する際の実装ピッチを狭小化することができる。また、導電層の端面をプローブ基板12に向けて突出させることによって接合面に凹凸が形成されるので、プローブ基板12との接触面を広げることができ、接触部分の抵抗増大を抑制することができる。
実施の形態2.
実施の形態1では、外側の導電層21の端面21aを他の導電層22,23の端面よりも突出させて接合部1が形成される場合の例について説明した。これに対して、本実施の形態では、接触部4を形成する導電層の端面を他の導電層の端面よりも突出させる場合について説明する。
図7は、本発明の実施の形態2によるコンタクトプローブ51の一構成例を示した図である。このコンタクトプローブ51は、図2のコンタクトプローブ11と比較すれば、接合部1における端面21a〜23aの凹凸状態が異なっている。
このコンタクトプローブ51では、接合部1が、中央の導電層22が形成する端面22aを他の導電層21及び23の端面21a及び23aよりも突出させて形成されている。つまり、コンタクトプローブ51を構成する3つの導電層のうちの中央の層が、接合部1内で最も突出する端面を形成している。また、接触部4を形成する導電層22が、接合部1内で最も突出する端面を形成している。
図8は、図7のコンタクトプローブ51を用いて形成されたプローブカード10の要部を示した側面図である。このプローブカード10では、接合部1における端面21a〜23aの凹凸状態が各コンタクトプローブ51について揃っているので、倒れる方向や量がコンタクトプローブ51間で一致している。
この例では、各コンタクトプローブ51が、いずれも中央の導電層22を突出させて形成されており、導電層22の端面22a全体が電極パッド31表面に当接し、各コンタクトプローブ51は、殆ど倒れることなく配置されている。
本実施の形態によれば、接触部4を形成する導電層22が接合部1内で最も突出する端面22aを形成しているので、プローブ基板12に対する接触部4の高さを安定させることができる。また、中央の導電層以外の導電層を突出させた場合に比べて、各コンタクトプローブ51の配列方向に関してバランスが良くなるので、コンタクトプローブ51を倒れにくくすることができる。
本発明の実施の形態1によるプローブカード10の一例を示した図である。 図1のプローブカード10の要部の一構成例を示した図であり、プローブ基板12上に形成されるコンタクトプローブ11が示されている。 図1のプローブカード10の要部を示した側面図であり、プローブ基板12上の電極パッド31に半田付けされた複数のコンタクトプローブ11が示されている。 図2のコンタクトプローブ11の接合部1を形成する工程を模式的に示した断面図であり、接触部4形成用の犠牲層43が形成されるまでの工程が示されている。 図2のコンタクトプローブ11の接合部1を形成する工程を模式的に示した断面図であり、3層目の外層21が形成されるまでの工程が示されている。 図2のコンタクトプローブ11の接合部1を形成する工程を模式的に示した断面図であり、低融点層20が形成されるまでの工程が示されている。 本発明の実施の形態2によるコンタクトプローブ51の一構成例を示した図である。 図7のコンタクトプローブ51を用いて形成されたプローブカード10の要部を示した側面図である。 従来のコンタクトプローブを示した図である。 従来のプローブカードを示した図であり、プローブ基板200上の電極パッド210に半田付けされた複数のコンタクトプローブ100が示されている。
符号の説明
1 接合部
2 ビーム部
3a 端面
4 接触部
10 プローブカード
11 コンタクトプローブ
12 プローブ基板
13 外部端子
20 低融点層
21〜23 導電層
21a〜23a 端面
31 電極パッド
51 コンタクトプローブ

Claims (3)

  1. プローブ基板と、平板状で端面を上記プローブ基板上に突き合わせて接合される複数のコンタクトプローブとを備えたプローブカードにおいて、
    上記複数のコンタクトプローブが、導電層を複数積層して構成され、上記端面が凹凸であって、上記端面において突出している層の位置がそれぞれ同一であることを特徴とするプローブカード。
  2. 上記コンタクトプローブは、検査対象物に向けて、一部の上記導電層を他の導電層よりも突出させることにより形成された接触部を有し、
    上記接触部を形成する上記導電層が、上記端面内で最も突出している層を形成していることを特徴とする請求項1に記載のプローブカード。
  3. 上記コンタクトプローブは、3つの導電層を積層することにより形成され、中央の層が上記端面内で最も突出している層を形成していることを特徴とする請求項1又は2に記載のプローブカード。
JP2007244813A 2007-09-21 2007-09-21 プローブカード Expired - Fee Related JP4986785B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007244813A JP4986785B2 (ja) 2007-09-21 2007-09-21 プローブカード

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007244813A JP4986785B2 (ja) 2007-09-21 2007-09-21 プローブカード

Publications (2)

Publication Number Publication Date
JP2009074958A true JP2009074958A (ja) 2009-04-09
JP4986785B2 JP4986785B2 (ja) 2012-07-25

Family

ID=40610065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007244813A Expired - Fee Related JP4986785B2 (ja) 2007-09-21 2007-09-21 プローブカード

Country Status (1)

Country Link
JP (1) JP4986785B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014062902A (ja) * 2012-09-19 2014-04-10 Mjc Probe Inc プローブカード及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0389873U (ja) * 1989-12-28 1991-09-12
JP2004150874A (ja) * 2002-10-29 2004-05-27 Japan Electronic Materials Corp プローブ
WO2007086147A1 (ja) * 2006-01-25 2007-08-02 Kabushiki Kaisha Nihon Micronics 通電試験用プローブ、プローブ組立体およびその製造方法
JP2007240235A (ja) * 2006-03-07 2007-09-20 Micronics Japan Co Ltd 通電試験用プローブおよびプローブ組立体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0389873U (ja) * 1989-12-28 1991-09-12
JP2004150874A (ja) * 2002-10-29 2004-05-27 Japan Electronic Materials Corp プローブ
WO2007086147A1 (ja) * 2006-01-25 2007-08-02 Kabushiki Kaisha Nihon Micronics 通電試験用プローブ、プローブ組立体およびその製造方法
JP2007240235A (ja) * 2006-03-07 2007-09-20 Micronics Japan Co Ltd 通電試験用プローブおよびプローブ組立体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014062902A (ja) * 2012-09-19 2014-04-10 Mjc Probe Inc プローブカード及びその製造方法
US9341648B2 (en) 2012-09-19 2016-05-17 Mpi Corporation Probe card and manufacturing method thereof

Also Published As

Publication number Publication date
JP4986785B2 (ja) 2012-07-25

Similar Documents

Publication Publication Date Title
TWI517326B (zh) 具有引線之基板
TW201030872A (en) Probe card and manufacturing method thereof
JP2012099352A (ja) 接続端子構造及びその製造方法、並びにソケット
JP2008536109A (ja) プローブカード及びその製造方法
TWI482255B (zh) 藉由嵌入跡線界定之導電墊
CN100592487C (zh) 结合探针的方法以及使用该方法制造探针卡的方法
JP2020165774A (ja) 多ピン構造プローブ体及びプローブカード
CN100490107C (zh) 立式电接触元件的制造方法和立式电接触元件
KR101120405B1 (ko) 프로브 블록 조립체
TWI434044B (zh) 探針卡及其製作方法
JP4986785B2 (ja) プローブカード
JP7471778B2 (ja) プローブカード
JP2005061851A (ja) プローブカード用基板
JP6092729B2 (ja) プローブカード及びその製造方法
JP5462732B2 (ja) シート状コネクタ、及びその製造方法
CN110007117A (zh) 探针卡
JP5700761B2 (ja) 電気的接続装置
JP7700495B2 (ja) 半導体装置
WO2022208708A1 (ja) プローブカード
JP2011075532A (ja) プローブカード及びその製造方法
KR100821674B1 (ko) 프로브 어셈블리
TWI678537B (zh) 探針卡
JP2007288075A (ja) 半導体装置
JP2018152148A (ja) 回路付サスペンション基板ユニット、回路付サスペンション基板アセンブリ、および、回路付サスペンション基板アセンブリの製造方法
JPH0511019A (ja) 回路部品の試験法及びその為の可撓性回路基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120424

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120424

R150 Certificate of patent or registration of utility model

Ref document number: 4986785

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150511

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees