JP2008219283A - 差動電流モード伝送回路 - Google Patents

Abstract

【課題】高周波特性が良好で、出力段の耐圧が高い差動電流モード伝送回路を提供する。
【解決手段】Ｓｉ−ＢＪＴ（接合型バイポーラシリコントランジスタ）を用いて構成された第一のバッファ３と、ＳｉＧｅＨＢＴ（シリコン−ゲルマニウムへテロ接合型バイポーラトランジスタ）、またはＳｉＧｅＨＢＴとＳｉ−ＢＪＴ、またはＳｉＧｅＨＢＴ、シリコンＭＯＳＦＥＴおよびＳｉ−ＢＪＴを用いて構成された信号処理回路４と、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴ、またはＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファ５とを備え、第一のバッファ、信号処理回路および第二のバッファが、同一半導体チップに集積される。
【選択図】図１

Description

本発明は、電子機器および半導体集積回路に使用する差動電流モード伝送回路、特にＨＤＭＩ（High-Definition Multimedia Interface）の伝送システムに適した差動電流モード伝送回路に関するものである。

電子機器および半導体集積回路に使用する高周波回路について、例えば特許文献１には、図２１に示す構成が開示されている。図２１において、５１は入力端子、５２は出力端子、５３はＳｉ−ＢＪＴ（接合型バイポーラトシリコントランジスタ、以下Ｓｉ−ＢＪＴと記す）からなるアンプ、５４はＳｉＧｅＨＢＴ（シリコン−ゲルマニウムへテロ接合型バイポーラトランジスタ）からなるアンプである。これらが同一半導体チップ上に形成されている。このように構成することで雑音特性に優れ、低消費電力で、低歪特性の回路を構成することができる。

また、電子機器および半導体集積回路に使用する差動電流モード伝送回路について、例えば特許文献２には図２２に示す回路が開示されている。この回路は、入力端子５５、５６に接続された直流レベル変換回路５７と、直流レベル変換回路５７から出力された差動信号をそれぞれ所定の増幅率で増幅する直列接続された３段のアンプ５８、５９、６０と、最終段のアンプ６０から出力された信号に基づいてハイレベル又はローレベルの論理値を出力する出力回路６１とを含んでいる。

入力端子５５および５６から入力される差動信号をアンプ５８で増幅できるように直流レベル変換回路５７で直流電圧レベルを合わせこみ、３段のアンプ５８、５９、６０で信号を増幅し、出力回路６１で出力端子６２から信号を出力する。このように構成することで、小信号に対する雑音特性を改善している。
特開２０００−３３２５４７号公報 特開２００３−１９８２６５号公報

従来、電子機器および半導体集積回路に使用される差動電流モード伝送回路においては、高周波特性で出力段の耐圧が高い高周波信号処理システムを実現することは困難であった。

例えば、図２１の高周波回路においてアンプ５３を構成するＳｉ−ＢＪＴは、遷移周波数ｆＴが約１０ＧＨｚ程度で、このＳｉ−ＢＪＴでアンプを構成すると、実用的な周波数の上限が約１ＧＨｚ程度の周波数特性となる。図２１に示される高周波回路の周波数特性を図２３に示す。Ｓｉ−ＢＪＴアンプＳ１０の周波数特性は、図２３（ａ）に示される。これでは高周波特性の要求、例えば、ＨＤＭＩ１．３の規格の周波数特性（２．５ＧＨｚ）を満たすことはできない。図２３（ｂ）に示されるように、ＳｉＧｅＨＢＴアンプ５４の周波数特性が１０ＧＨｚまで十分であったとしても、この高周波回路の出力の周波数特性（図２３（ｃ））は、周波数特性の低いＳｉ−ＢＪＴアンプ５３の特性１ＧＨｚに支配されてしまう。

図２４（ａ）にＳｉＧｅＨＢＴの構造の断面図を示す。図２４（ｂ）に比較のために、Ｓｉ−ＢＪＴの構造の断面図を示す。６３、６６がエミッタ端子、６４、６７がベース端子、６５、６８がコレクタ端子である。

ＳｉＧｅＨＢＴでは、トランジスタの高速化とともに、選択エピタキシャル成長技術を採用した自己整合構造により寄生抵抗と寄生容量を同時に低減し、遷移周波数ｆＴが高くなるようにしている。特にトランジスタの遷移周波数ｆＴは、主に電子がベース層を走行する時間の逆数で与えられ、遷移周波数ｆＴの向上にはベース層の薄層化が必要である。しかし、Ｓｉ−ＢＪＴ技術では、遷移周波数ｆＴの向上と同時にベース抵抗を低減することは困難である。

ＳｉＧｅベース採用の利点は、薄層化と高濃度化を両立でき、さらにＧｅ傾斜組成で発生させた内部電界によりベース走行時間を短縮できることにある。これらによって、遷移周波数ｆＴの向上がベース抵抗の低減とともに達成できる。しかし、ベース層を薄層化するため耐圧が低くなるという問題がある。このため３．３Ｖ程度の耐圧を要求される出力バッファにＳｉＧｅＨＢＴを用いることができない。

また、例えば、図２２に示した差動電流モード伝送回路において、各回路はＭＯＳトランジスタで構成されている。出力回路で３．３Ｖ程度の耐圧を維持しようとすると０．３μｍ程度のプロセスが要求される。０．３μｍプロセスのＭＯＳトランジスタの遷移周波数ｆＴは約１０ＧＨｚ程度で、このＳｉ−ＢＪＴでアンプを構成すると約１ＧＨｚ程度の周波数特性となる。これでは高周波特性を満たすことができない。特にＨＤＭＩ１．３の規格の周波数特性（２．５ＧＨｚ）を満たすことはできない。

したがって、本発明は上記従来の課題を解決するものであり、高周波特性が良好で、出力段の耐圧が高い差動電流モード伝送回路を提供することを目的とする。

上記課題を解決するため、本発明の第１の構成の差動電流モード伝送回路は、Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、ＳｉＧｅＨＢＴを用いて構成された信号処理回路と、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された最終段の第二のバッファとを備え、前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積される。

本発明の第２の構成の差動電流モード伝送回路は、Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、ＳｉＧｅＨＢＴを用いて構成された信号処理回路と、ＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファとを備え、前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積される。

本発明の第３の構成の差動電流モード伝送回路は、Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された信号処理回路と、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された最終段の第二のバッファとを備え、前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積される。

本発明の第４の構成の差動電流モード伝送回路は、Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された信号処理回路と、ＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファとを備え、前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積される。

本発明の第５の構成の差動電流モード伝送回路は、Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、ＳｉＧｅＨＢＴ、シリコンＭＯＳＦＥＴ、およびＳｉ−ＢＪＴを用いて構成された信号処理回路と、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された最終段の第二のバッファとを備え、前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積される。

本発明の第６の構成の差動電流モード伝送回路は、Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、ＳｉＧｅＨＢＴ、シリコンＭＯＳＦＥＴ、およびＳｉ−ＢＪＴを用いて構成された信号処理回路と、ＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファとを備え、前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積される。

上記構成の差動電流モード伝送回路によれば、出力段に、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴの組み合わせ、またはＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴの組み合わせにより構成されたバッファを用いることにより、良好な高周波特性と、出力段の高い耐圧を得ることができる。

本発明の上記構成の差動電流モード伝送回路において、前記第一のバッファは、一段以上に構成されたエミッタホロワとすることができる。

また、前記信号処理回路が、入力側から順に配置された差動アンプとイコライザアンプを含む構成とすることができる。

その場合、前記信号処理回路が、前記差動アンプと前記イコライザアンプの間に配置されたゲイン可変アンプ（ＧＣＡ）を含む構成とすることができる。

また、その場合、前記信号処理回路が、前記イコライザアンプの後段に配置された量子化器を含む構成とすることができる。

また、その場合、前記信号処理回路は、前記差動アンプを複数個含み、前記複数の差動アンプと前記ゲイン可変アンプの間にセレクタ回路が配置され、前記セレクタ回路により前記複数の差動アンプのうちの１つが選択的に前記ゲイン可変アンプに接続される構成とすることができる。

また、前記第一のバッファの電源はＳｉ−ＢＪＴの耐圧以下であり、前記信号処理回路の電源はＳｉＧｅＨＢＴの耐圧以上である構成とすることができる。あるいは、前記第一のバッファと前記信号処理回路の電源は同じ電圧源であり、Ｓｉ−ＢＪＴの耐圧以下である構成とすることができる。

その場合、前記第一のバッファは、一段以上に構成されたエミッタホロワであり、その出力にリミッタ回路を備えた構成とすることができる。

前記信号処理回路を構成する前記差動アンプは、ＳｉＧｅＨＢＴであるＮＰＮトランジスタの差動ペアと、出力段に配置されＳｉＧｅＨＢＴまたはＳｉ−ＢＪＴであるＮＰＮトランジスタで構成されたエミッタホロワとを備え、１段以上で構成されることができる。

その場合、前記差動アンプは、前記差動ペアとカスコード接続されたＳｉＧｅＨＢＴまたはＳｉ−ＢＪＴであるＮＰＮトランジスタまたはシリコンＭＯＳＦＥＴを備えた構成とすることができる。

前記差動アンプは、電流源をＳｉ−ＢＪＴまたはシリコンＭＯＳＦＥＴで構成することができる。

前記ゲイン可変アンプは、ＳｉＧｅＨＢＴである第一のＮＰＮトランジスタと第二のＮＰＮトランジスタで構成された差動ペアと、前記差動ペアのエミッタ間に接続されＭＯＳトランジスタのＯＮ抵抗と抵抗により構成された可変抵抗とを備え、１段以上で構成されることができる。

また、前記ゲイン可変アンプにおける負荷抵抗は、ＭＯＳトランジスタのＯＮ抵抗と抵抗で構成することができる。

また、前記ゲイン可変アンプは、電流源をＳｉ−ＢＪＴまたはシリコンＭＯＳＦＥＴで構成することができる。

また、前記イコライザアンプは、ＳｉＧｅＨＢＴである第一のＮＰＮトランジスタと第二のＮＰＮトランジスタで構成された差動ペアと、前記差動ペアのエミッタ間に並列に接続された抵抗と可変容量とを備え、１段以上で構成されることができる。

また、前記イコライザアンプは、前記差動ペアとカスコード接続されたＳｉＧｅＨＢＴまたはＳｉ−ＢＪＴであるＮＰＮトランジスタまたはシリコンＭＯＳＦＥＴを備えた構成とすることができる。

また、前記イコライザアンプは、電流源をＳｉ−ＢＪＴまたはシリコンＭＯＳＦＥＴで構成することができる。

前記第二のバッファは、差動電流出力回路とすることができる。

前記差動電流出力回路は、ＳｉＧｅＨＢＴであるＮＰＮトランジスタの差動ペアと、前記差動ペアとカスコード接続されたＳｉ−ＢＪＴであるＮＰＮトランジスタまたはシリコンＭＯＳＦＥＴとを備えた構成とすることができる。

上記いずれかの構成の差動電流モード伝送回路を備えたＨＤＭＩの伝送システムを構成することができる。

以下、本発明の実施形態における差動電流モード伝送回路について、図面を参照しながら説明する。

（第１の実施形態）
図１は、第１の実施形態における差動電流モード伝送回路を示すブロック図である。１と２は差動の入力端子であり、Ｓｉ−ＢＪＴで構成された入力バッファ３に接続されている。入力バッファ３の出力信号は、ＳｉＧｅＨＢＴで構成された信号処理回路４に供給される。信号処理回路４で処理された信号は、最終段のＳｉＧｅＨＢＴとＳｉ−ＢＪＴで構成された出力バッファ５で処理された後、差動の出力端子６、７から出力される。８は入出力段バッファ３、５の電圧源印加端子、９は信号処理回路４の電圧源印加端子である。

この回路の動作は、以下のとおりである。すなわち、差動の高周波入力信号は入力端子１、２から入力されて、Ｓｉ−ＢＪＴで構成された入力バッファ３に供給される。入力バッファ３では入力信号を増幅しないので、高い周波数まで良好な周波数特性が得られる。入力バッファ３の電圧は、電圧源印加端子８から供給される。

入力バッファ３は、例えば図２に示すような、ＮＰＮトランジスタであるＳｉ−ＢＪＴ（ＮＨ１、ＮＨ２）に電流源１０、１１を接続したエミッタフォロアで構成することが出来る。出力信号は出力端子１２、１３から取り出される。この構成により、Ｓｉ−ＢＪＴの遷移周波数ｆＴまで、信号をほぼ通過させることができる。また、Ｓｉ−ＢＪＴを使用するので、入力の耐圧を維持することができる。

さらに、図１の回路において、入力バッファ３から出力された信号は、ＳｉＧｅＨＢＴで構成された信号処理回路４に入力される。ここでは、信号を増幅するが、ＳｉＧｅＨＢＴの遷移周波数ｆＴが十分高いので、信号が損なわれることなく、増幅できる。信号処理回路４の例として、アンプだけで構成されたものを用いることができる。その具体例としては、図３に示すような差動アンプを、一段以上用いることができる。

この回路は、ＮＰＮトランジスタであるＳｉＧｅＨＢＴ（ＮＬ１〜ＮＬ４）を用い、電流源１４〜１７、抵抗１８〜２０とともに構成される。ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のベースに入力端子２１、２２が接続される、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のエミッタ間に抵抗２０が接続される。また、これらのエミッタはそれぞれ、電流源１４、１５に接続される。ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のコレクタはそれぞれ抵抗１８、１９に接続され、また、ＳｉＧｅＨＢＴ（ＮＬ３、ＮＬ４）で構成されるエミッタホロワの入力に接続される。ＳｉＧｅＨＢＴ（ＮＬ３、ＮＬ４）のエミッタには電流源１６、１７が接続されるとともに、出力端子２３、２４が接続されている。

ここで、ＳｉＧｅＨＢＴの耐圧は低いが電源印加端子９から別途電源供給される。そして、信号処理回路４から出た信号は、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴで構成された出力バッファ５に入力され、出力端子６，７に出力される。出力バッファ５の電圧源は電源印加端子８から供給される。

出力バッファ５の具体例としては、例えば図４に示す構成を用いることができる。この回路は、ＳｉＧｅＨＢＴ（ＮＬ５、ＮＬ６）と、ＮＰＮトランジスタであるＳｉ−ＢＪＴ（ＮＨ３、ＮＨ４）を用いて構成される。入力端子２５、２６はそれぞれＳｉＧｅＨＢＴ（ＮＬ５、ＮＬ６）のベースに接続される。そしてＳｉＧｅＨＢＴ（ＮＬ５、ＮＬ６）のエミッタ間に抵抗２７が接続され、また、これらのエミッタはそれぞれ電流源２８、２９に接続されており、差動回路を構成している。ＳｉＧｅＨＢＴ（ＮＬ５、ＮＬ６）のコレクタは、ベース接地されたＮＰＮトランジスタであるＳｉ−ＢＪＴ（ＮＨ３、ＮＨ４）のエミッタに接続され、Ｓｉ−ＢＪＴ（ＮＨ３、ＮＨ４）のコレクタは、出力端子６、７にそれぞれ接続される。３０はバイアス回路である。

このように耐圧の高いＳｉ−ＢＪＴをベース接地のカスコード接続することにより、周波数特性を保ちながら、耐圧も高く維持できる。特にＨＤＭＩの規格では電圧源は３．３ＶであるのでＳｉ−ＢＪＴの耐圧はそれ以上のものを使用する必要があるが、本発明の構成を用いることで耐圧の問題を解決できる。

以上のように本発明の第１の実施形態によれば、Ｓｉ−ＢＪＴからなる入力バッファと、ＳｉＧｅＨＢＴからなる信号処理回路と、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴで構成された最終段の出力バッファとを備え、同一半導体チップに集積することにより、高周波特性で出力段の耐圧が高い高周波信号処理回路、特に差動電流モード伝送回路を実現できる。

なお、上記実施形態では、入力バッファ３をエミッタフォロアのみで構成した例を図２に示したが、図５に示すように、リミッタ回路３１、３２を設けて、次段の信号処理入力の耐圧保護をしてもよい。図５において、図２と同一の要素には同一の参照番号を付して説明の繰り返しを省略する。

また、上記実施形態では、信号処理回路４をＳｉＧｅＨＢＴで構成した例を図３に示したが、図６に示すように、ＳｉＧｅＨＢＴ（ＮＬ１〜ＮＬ４）と、Ｓｉ−ＢＪＴ（ＮＨ５〜ＮＨ１０）で構成してもよい。この回路は、信号通過するトランジスタをＳｉＧｅＨＢＴで構成し、電流源をＢＪＴで構成した例である。図６において、図３と同一の要素には同一の参照番号を付して説明する。

具体的には、入力端子２１、２２はそれぞれ、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のベースに接続される。そしてＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のエミッタ間に抵抗２０が接続される。また、これらのエミッタはそれぞれ、Ｓｉ−ＢＪＴ（ＮＨ５、ＮＨ６）、電流源３３とともにカレントミラー回路の電流源を構成しているＳｉ−ＢＪＴ（ＮＨ７、ＮＨ８）のコレクタに接続される。

ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のコレクタはそれぞれ抵抗１８、１９に接続され、また、ＳｉＧｅＨＢＴ（ＮＬ３、ＮＬ４）で構成されるエミッタホロワの入力に接続される。ＳｉＧｅＨＢＴ（ＮＬ３、ＮＬ４）のエミッタは、カレントミラー回路の電流源を構成しているＳｉ−ＢＪＴ（ＮＨ９、ＮＨ１０）のコレクタに接続されるとともに、出力端子２３、２４に接続される。

このエミッタホロワを構成するカレントミラー回路の電流源を、Ｓｉ−ＢＪＴ（ＮＨ９、ＮＨ１０）で構成することにより、ＳｉＧｅＨＢＴの耐圧以上の電圧を電圧源９に印加することが可能となる。

また、信号処理回路４の更に他の例として、図７に示すように、ＳｉＧｅＨＢＴとＭＯＳトランジスタＭ１〜Ｍ５で構成してもよい。この回路は、信号通過するトランジスタはＳｉＧｅＨＢＴで構成し、電流源はＭＯＳトランジスタＭ１〜Ｍ５で構成した例である。図７において、図６と同一の要素には同一の参照番号を付して説明の繰り返しを省略する。ＭＯＳトランジスタで構成することにより、バイポーラトランジスタよりも入力Ｄレンジを広くとることができる。

また、本実施形態では出力バッファ５をＳｉＧｅＨＢＴとＳｉ−ＢＪＴで構成した例を図４に示したが、図８に示すように、ＳｉＧｅＨＢＴとＭＯＳトランジスタＭ６、Ｍ７で構成してもよい。図８において、図４と同一の要素には同一の参照番号を付して説明の繰り返しを省略する。図８の回路は、ゲート接地をＭＯＳトランジスタＭ６、Ｍ７で構成した例である。

（第２の実施形態）
図１０は、第２の実施形態における差動電流モード伝送回路を示すブロック図である。図１０において、図１と同一の要素には同一の参照番号を付して、説明の繰り返しを省略する。本実施形態は、入力バッファ３、信号処理回路４および出力バッファ５の全てに、単一の電源印加端子８から電圧を供給する点が、図１に示した実施形態１とは相違する。

次にこの回路の動作について説明する。差動の高周波入力信号は入力端子１、２に入力され、Ｓｉ−ＢＪＴで構成された入力バッファ３に入る。入力バッファ３では増幅しないので、高い周波数まで良好な周波数特性が得られる。入力バッファ３の電圧は、電源印加端子８から供給される。また、Ｓｉ−ＢＪＴを使用するので、入力の耐圧を維持することができる。さらに、入力バッファ３から出た信号は、ＳｉＧｅＨＢＴで構成された信号処理回路４に入力される。ここでは、信号を増幅するが、ＳｉＧｅＨＢＴの遷移周波数ｆＴが十分高いので、信号が損なわれることなく、増幅できる。

信号処理回路４をアンプだけで構成した具体例としては、図１０のようなベース接地を設けた差動アンプを用いることができる。この回路は、図３に示した差動アンプに、ＮＰＮトランジスタであるＳｉＧｅＨＢＴ（ＮＬ７、ＮＬ８）からなるベース接地を設けたものである。図３と同一の要素には同一の参照番号を付して、説明の繰り返しを省略する。３４はバイアス回路である。ベース接地を設けることで、耐圧が上昇でき、信号処理回路４の電圧を電源印加端子８から供給できる。

信号処理回路４から出た信号は、ＳｉＧｅＨＢＴで構成された出力バッファ５に入力され、出力端子６、７に出力される。出力バッファ５の電圧源は電源印加端子８から供給される。出力バッファ５は、例えば、図４に示したようなベース接地を有する差動アンプで実現できる。これにより、周波数特性を保ちながら、耐圧も高く維持できる。特にＨＤＭＩの規格では電圧源は３．３Ｖであるので、Ｓｉ−ＢＪＴの耐圧はそれ以上のものを使用する必要があるが、本実施形態の構成を用いることで耐圧の問題を解決できる。

以上のように、本発明の第２の実施形態によれば、Ｓｉ−ＢＪＴからなる入力バッファと、ＳｉＧｅＨＢＴからなる信号処理回路と、ＳｉＧｅＨＢＴおよびＳｉ−ＢＪＴで構成された最終段の出力バッファとを備え、同一半導体チップに集積することにより、高周波特性で出力段の耐圧が高い高周波信号処理システム、特に差動電流モード伝送回路を実現できる。

なお、本実施形態では信号処理回路４をＳｉＧｅＨＢＴのみで構成した例を図１０に示したが、ベース接地のトランジスタまたはエミッタフォロアのトランジスタを、Ｓｉ−ＢＪＴで構成すことも可能である。

また、信号処理回路４をＳｉＧｅＨＢＴのみで構成した図１０の回路において、図１１に示すように、ベース接地をゲート接地で構成するように変更してもよい。図１１の回路では、ゲート接地がＭＯＳトランジスタＭ８、Ｍ９で構成され、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のコレクタに接続されている。

なお、実施形態１および実施形態２では、信号処理回路４をアンプのみで構成した例を示したが、図１２に示す信号処理回路４ａのように、アンプ３５およびイコライザアンプ３６で構成してもよい。イコライザアンプ３６の具体例を図１３に示す。このイコライザアンプ３６は、基本的な構成は図３に示した作動アンプと同様であり、図３と同一の要素については同一の参照番号を付して、説明の繰り返しを省略する。入力端子３７、３８から入力信号が供給される。図３に示した作動アンプとの相違点は、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のエミッタ間に可変容量３９が接続されたことである。イコライザアンプ３６を複数段設けても良い。

また、イコライザアンプ３６においてベース接地を備えた例を、図１４に示す。ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のコレクタは、ベース接地されたＳｉＧｅＨＢＴ（ＮＬ９、ＮＬ１０）のエミッタに接続されている。４０はバイアス回路である。

また、イコライザアンプ３６においてゲート接地を備えた例を、図１５に示す。図１５の回路では、ゲート接地がＭＯＳトランジスタＭ１０、Ｍ１１で構成され、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のコレクタに接続されている。

また、実施形態１および実施形態２に示した、アンプのみで構成した信号処理回路４に代えて、図１６に示すように信号処理回路４ｂを、アンプ３５、ゲイン可変アンプ４１およびイコライザアンプ３６で構成してもよい。ゲイン可変アンプ４１の具体例を図１７に示す。このゲイン可変アンプ４１は、基本的な構成は図３に示した作動アンプと同様であり、図３と同一の要素については同一の参照番号を付して、説明の繰り返しを省略する。相違点は、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のエミッタ間に接続された抵抗２０に代えて、可変抵抗４２が接続されたことである。４３、４４は入力端子、４５、４６は出力端子である。ゲイン可変アンプ４１を複数段設けても良い。

また、ゲイン可変アンプ４１においてゲート接地を備えた例を図１８に示す。図１８の回路では、ゲート接地がＭＯＳトランジスタＭ１２、Ｍ１３で構成され、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のコレクタに接続されている。また、ＳｉＧｅＨＢＴ（ＮＬ１、ＮＬ２）のエミッタ間には、図１７の可変抵抗４２に代えて、ＭＯＳトランジスタＭ１４と抵抗４７が直列に接続されて、可変抵抗を構成している。ＭＯＳトランジスタＭ１４のゲートにはゲイン調整端子４８が接続されている。負荷抵抗を、ＭＯＳトランジスタのＯＮ抵抗と抵抗で構成することもできる。

また、実施形態１および実施形態２に示した、アンプのみで構成した信号処理回路４に代えて、図１９に示すように信号処理回路４ｃを、アンプ３５、ゲイン可変アンプ４１、イコライザアンプ３６および量子化器４９で構成してもよい。

また、実施形態１および実施形態２に示した、アンプのみで構成した信号処理回路４に代えて、図２０に示すように信号処理回路４ｄを、２つのアンプ３５ａ、３５ｂ、セレクタ回路５０、ゲイン可変アンプ４１、イコライザアンプ３６および量子化器４９で構成してもよい。アンプ３５ａ、３５ｂにはそれぞれ、入力端子２１ａ、２２ａ、および入力端子２１ｂ、２２ｂが設けられる。なお、アンプは２つに限らず、セレクタ回路５０の切り替えを許す限り、２つ以上いくつでも設けることが可能である。

本発明の差動電流モード伝送回路によれば、良好な高周波特性と、出力段の高い耐圧を得ることができ、電子機器、特にＨＤＭＩの伝送システムに有用である。

本発明の第１の実施形態における差動電流モード伝送回路のブロック図 同差動電流モード伝送回路の入力バッファの具体例の回路図 同差動電流モード伝送回路の信号処理回路の具体例である差動アンプの回路図 同差動電流モード伝送回路の出力バッファの具体例の回路図 同差動電流モード伝送回路の入力バッファの他の具体例の回路図 同差動電流モード伝送回路の信号処理回路の具体例である差動アンプの他の構成を示す回路図 同差動アンプの更に他の構成を示す回路図 同差動電流モード伝送回路の出力バッファの他の具体例の回路図 本発明の第２の実施形態における差動電流モード伝送回路のブロック図 同実施形態における信号処理回路の具体例である差動アンプの回路図 同差動アンプの他の具体例の回路図 同実施形態における信号処理回路の他の例を示すブロック図 同信号処理回路に含まれるイコライザアンプの第１の具体例を示す回路図 同イコライザアンプの第２の具体例を示す回路図 同イコライザアンプの第３の具体例を示す回路図 同実施形態における信号処理回路の更に他の例を示すブロック図 同信号処理回路に含まれるゲイン可変アンプの具体例を示す回路図 同信号処理回路に含まれるゲイン可変アンプの他の具体例を示す回路図 同実施形態における信号処理回路の更に他の例を示すブロック図 同実施形態における信号処理回路の更に他の例を示すブロック図 従来例の高周波回路のブロック図 従来例の差動電流モード伝送回路のブロック図 図２１の高周波回路の周波数特性を示す図 ＳｉＧｅＨＢＴおよびＳｉ−ＢＪＴの構造を示す断面図

符号の説明

１、２、２１、２１ａ、２１ｂ、２２、２２ａ、２２ｂ、２５、２６、３７、３８、４３、４４、５１、５５、５６ 入力端子
３ 入力バッファ
４、４ａ、４ｂ、４ｃ、４ｄ 信号処理回路
５ 出力段バッファ
６、７、１２、１３、２３、２４、４５、４６、５２、６２ 出力端子
８、９ 電圧印加端子
１０、１１、１４〜１７、２８、２９、３３ 電流源
１８〜２０、２７、４７ 抵抗
３０、３４、４０ バイアス回路
３１、３２ リミッタ回路
３５、３５ａ、３５ｂ、５３、５４、５８〜６０ アンプ
３６ イコライザアンプ
３９ 可変容量
４１ ゲイン可変アンプ
４２ 可変抵抗
４８ ゲイン調整端子
４９ 量子化器
５０ セレクタ回路
５７ 直流レベル変換回路
６１ 出力回路
６３、６６ エミッタ端子
６４、６７ ベース端子
６５、６８ コレクタ端子
ＮＨ１〜ＮＨ１０ Ｓｉ−ＢＪＴ
ＮＬ１〜ＮＬ１０、 ＳｉＧｅＨＢＴ
Ｍ１〜Ｍ１４ ＭＯＳトランジスタ

Claims (26)

1. Ｓｉ−ＢＪＴ（接合型バイポーラシリコントランジスタ）を用いて構成された第一のバッファと、
   ＳｉＧｅＨＢＴ（シリコン−ゲルマニウムへテロ接合型バイポーラトランジスタ）を用いて構成された信号処理回路と、
   ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された最終段の第二のバッファとを備え、
   前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積された差動電流モード伝送回路。
2. Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、
   ＳｉＧｅＨＢＴを用いて構成された信号処理回路と、
   ＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファとを備え、
   前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積された差動電流モード伝送回路。
3. Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、
   ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された信号処理回路と、
   ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された最終段の第二のバッファとを備え、
   前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積された差動電流モード伝送回路。
4. Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、
   ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された信号処理回路と、
   ＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファとを備え、
   前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積された差動電流モード伝送回路。
5. Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、
   ＳｉＧｅＨＢＴ、シリコンＭＯＳＦＥＴ、およびＳｉ−ＢＪＴを用いて構成された信号処理回路と、
   ＳｉＧｅＨＢＴとＳｉ−ＢＪＴを用いて構成された最終段の第二のバッファとを備え、
   前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積された差動電流モード伝送回路。
6. Ｓｉ−ＢＪＴを用いて構成された第一のバッファと、
   ＳｉＧｅＨＢＴ、シリコンＭＯＳＦＥＴ、およびＳｉ−ＢＪＴを用いて構成された信号処理回路と、
   ＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファとを備え、
   前記第一のバッファ、前記信号処理回路および前記第二のバッファが、同一半導体チップに集積された差動電流モード伝送回路。
7. 前記第一のバッファは、一段以上に構成されたエミッタホロワである請求項１から６のいずれか１項に記載の差動電流モード伝送回路。
8. 前記信号処理回路が、入力側から順に配置された差動アンプとイコライザアンプを含む請求項１から６のいずれか１項に記載の差動電流モード伝送回路。
9. 前記信号処理回路が、前記差動アンプと前記イコライザアンプの間に配置されたゲイン可変アンプ（ＧＣＡ）を含む請求項８に記載の差動電流モード伝送回路。
10. 前記信号処理回路が、前記イコライザアンプの後段に配置された量子化器を含む請求項９に記載の差動電流モード伝送回路。
11. 前記信号処理回路は、前記差動アンプを複数個含み、前記複数の差動アンプと前記ゲイン可変アンプの間にセレクタ回路が配置され、前記セレクタ回路により前記複数の差動アンプのうちの１つが選択的に前記ゲイン可変アンプに接続される請求項１０に記載の差動電流モード伝送回路。
12. 前記第一のバッファの電源はＳｉ−ＢＪＴの耐圧以下であり、前記信号処理回路の電源はＳｉＧｅＨＢＴの耐圧以上である請求項１に記載の差動電流モード伝送回路。
13. 前記第一のバッファと前記信号処理回路の電源は同じ電圧源であり、Ｓｉ−ＢＪＴの耐圧以下である請求項２〜６のいずれか１項に記載の差動電流モード伝送回路。
14. 前記第一のバッファは、一段以上に構成されたエミッタホロワであり、その出力にリミッタ回路を備えた請求項１２または１３に記載の差動電流モード伝送回路。
15. 前記差動アンプは、ＳｉＧｅＨＢＴであるＮＰＮトランジスタの差動ペアと、出力段に配置されＳｉＧｅＨＢＴまたはＳｉ−ＢＪＴであるＮＰＮトランジスタで構成されたエミッタホロワとを備え、１段以上で構成された請求項８から１１のいずれか１項に記載の差動電流モード伝送回路。
16. 前記差動アンプは、前記差動ペアとカスコード接続されたＳｉＧｅＨＢＴまたはＳｉ−ＢＪＴであるＮＰＮトランジスタまたはシリコンＭＯＳＦＥＴを備えた請求項１５に記載の差動電流モード伝送回路。
17. 前記差動アンプは、電流源がＳｉ−ＢＪＴまたはシリコンＭＯＳＦＥＴで構成された請求項１５または１６に記載の差動電流モード伝送回路。
18. 前記ゲイン可変アンプは、ＳｉＧｅＨＢＴである第一のＮＰＮトランジスタと第二のＮＰＮトランジスタで構成された差動ペアと、前記差動ペアのエミッタ間に接続されＭＯＳトランジスタのＯＮ抵抗と抵抗により構成された可変抵抗とを備え、１段以上で構成された請求項９から１１のいずれか１項に記載の差動電流モード伝送回路。
19. 前記ゲイン可変アンプにおける負荷抵抗がＭＯＳトランジスタのＯＮ抵抗と抵抗で構成された請求項１８に記載の差動電流モード伝送回路。
20. 前記ゲイン可変アンプは、電流源がＳｉ−ＢＪＴまたはシリコンＭＯＳＦＥＴで構成された請求項１８または１９に記載の差動電流モード伝送回路。
21. 前記イコライザアンプは、ＳｉＧｅＨＢＴである第一のＮＰＮトランジスタと第二のＮＰＮトランジスタで構成された差動ペアと、前記差動ペアのエミッタ間に並列に接続された抵抗と可変容量とを備え、１段以上で構成された請求項８から１１のいずれか１項に記載の差動電流モード伝送回路。
22. 前記イコライザアンプは、前記差動ペアとカスコード接続されたＳｉＧｅＨＢＴまたはＳｉ−ＢＪＴであるＮＰＮトランジスタまたはシリコンＭＯＳＦＥＴを備えた請求項２１に記載の差動電流モード伝送回路。
23. 前記イコライザアンプは、電流源がＳｉ−ＢＪＴまたはシリコンＭＯＳＦＥＴで構成された請求項２１または２２に記載の差動電流モード伝送回路。
24. 前記第二のバッファは、差動電流出力回路である請求項１〜６のいずれか１項に記載の差動電流モード伝送回路。
25. 前記差動電流出力回路は、ＳｉＧｅＨＢＴであるＮＰＮトランジスタの差動ペアと、前記差動ペアとカスコード接続されたＳｉ−ＢＪＴであるＮＰＮトランジスタまたはシリコンＭＯＳＦＥＴとを備えた請求項２４に記載の差動電流モード伝送回路。
26. 請求項１から２５のいずれか１項に記載の差動電流モード伝送回路を備えたＨＤＭＩの伝送システム。

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