JP2008218661A

JP2008218661A - 電界効果型半導体装置及びその製造方法

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Publication number: JP2008218661A
Application number: JP2007053217A
Authority: JP
Inventors: Yoshihiro Sugita; 義博杉田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-03-02
Filing date: 2007-03-02
Publication date: 2008-09-18

Abstract

【課題】電界効果型半導体装置及びその製造方法に関し、ゲート絶縁膜にダメージを与えることなく、少なくとも窒素を含有するとともにシリコンを主成分とする膜を組成制御性良く構成する。
【解決手段】シリコンと、シリコンに対して５〜３０原子数％の窒素を含有する導電膜をゲート電極３の少なくとも一部として用いる。
【選択図】図１

Description

本発明は電界効果型半導体装置及びその製造方法に関するものであり、特に、ゲート電極の主構成要素となるシリコン膜の結晶化を抑制するための構成に特徴のある電界効果型半導体装置及びその製造方法に関するものである。

近年、半導体集積回路装置の高性能化・高速化の要請に伴って、半導体集積回路装置を構成するＭＯＳＦＥＴの微細化も要請されており、そのためには、ＭＯＳＦＥＴのゲート幅（チャネル長）の微細化が必要になり、昨今では、微細ＭＯＳＦＥＴのゲート幅のバラツキはｎｍオーダーで制御することが必要になっている。

従来よりゲート電極として用いられてきた多結晶シリコンは加工性に優れたゲート電極材料であるが、結晶粒径が影響したゲート幅のバラツキが問題となる。
即ち、低温で成膜した段階ではアモルファス膜であるが、注入イオンの活性化等の熱工程を経るとむしろ大きな結晶粒径の多結晶に変質してしまい、５０ｎｍ以下、例えば、２０〜３０ｎｍの幅のゲート電極のパターニング工程において、結晶粒界の影響が問題になる。

また、大きな結晶粒径に変質した多結晶シリコンに、導電性を付与するための不純物を均一に且つ多量にドープすることは困難であるため、低濃度化しやすく、したがって、空乏化しやすくなるため、ゲート電極／ゲート絶縁膜界面におけるゲート電極の空乏化の増大が問題となる。

このような熱工程に伴う結晶化を抑制するためには、シリコンに窒素を含有することが有効であり、それによりシリコン膜の結晶化の抑制は超微細多結晶（ナノクリスタル）の生成が可能になる。

また、低窒素濃度の窒素含有シリコン膜は、絶縁膜である窒化シリコン膜、即ち、Ｓｉ₃Ｎ₄膜より半導体である多結晶シリコン膜或いはアモルファスシリコン膜に近く、ドーピングが可能であることも知られている（例えば、非特許文献１乃至非特許文献３参照）。

一方、微細化に伴う配線抵抗の増大の問題を解決するために、多結晶シリコンゲート電極に代えて、金属電極を用いるＭＯＳＦＥＴの開発も進められており、この場合の金属電極にはゲート絶縁膜との反応性、耐熱性、或いは、耐バリア性等を考慮して金属シリサイドや、ＴｉＮ等の窒化金属材料、もしくは金属窒化シリコン材料を用いることが検討されている。

金属ゲート電極のＭＯＳＦＥＴの閾値電圧は用いる金属の仕事関数により規定されるが、金属窒化シリコン膜の仕事関数は膜組成に大きく依存することが知られており（例えば、非特許文献４或いは非特許文献５参照）、そのため、膜組成を制御することによって最適な仕事関数を有するゲート電極の形成が可能になる。
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｌ８１１−Ｌ８１３，１９８１Ｊ．Ｃｒｙｓ．Ｇｒｏｔｈ，Ｖｏｌ．９５，ｐ４６４−４６７，１９８９ＴｈｉｎＳｏｌｉｄＦｉｌｍｓ，Ｖｏｌ．１８４，ｐ３７３−３７７，１９９０Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，Ｖｏｌ．Ｂ２１，ｐｐ．１１−１７，２００３ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳ，Ｖｏｌ．２４，ｐ．４２９−４３１，２００３

しかし、シリコンに窒素を含有する際には、ゲート絶縁膜の信頼性を確保するためには化学気相成長（ＣＶＤ）法での成膜が望ましいが、窒素源としてＮＨ₃を用いたＣＶＤ法では、ＮＨ₃とシリコン原料ガス（ＳｉＨ₄，Ｓｉ₂Ｈ₆，ＳｉＨ₂Ｃｌ₂）の強い気相反応によりパーティクルが生成したり、或いは、窒素含有シリコン膜の組成ゆらぎや組成制御困難性の問題が生じる。

また、ＣＶＤ法は一般的に組成制御性に乏しいため、金属窒化シリコン膜を成膜しても、必ずしもトランジスタ特性にとって最適な仕事関数を有する組成の膜が堆積できないという問題がある。

したがって、本発明は、ゲート絶縁膜にダメージを与えることなく、少なくとも窒素を含有するとともにシリコンを主成分とする膜を組成制御性良く構成することを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号１，５，６は、それぞれ半導体基板、ソース領域及びドレイン領域である。
図１参照
上記の課題を解決するために、本発明は、電界効果型半導体装置において、シリコンを主成分とするとともに、シリコンに対して５〜３０原子数％の窒素を含有する導電膜をゲート電極４の少なくとも一部として用いたことを特徴とする。

このように、シリコンに対して５〜３０原子数％の窒素を含有する導電膜をゲート電極４の少なくとも一部として用いることにより、ゲート電極４の多結晶化を抑制することができるとともに、窒素の添加料を５〜３０原子数％とすることによって、ゲート電極４として必要な導電性も保つことができる。
なお、「ゲート電極４の少なくとも一部」は、ゲート電極４の全体、ゲート電極４を構成する材料、或いは、積層構造のゲート電極４を構成する窒素含有シリコン層を意味する。

この場合のゲート電極４の構造としては、ゲート電極４全体を５〜３０原子数％の窒素を含有するシリコン膜３で構成しても良く、従来の多結晶シリコンゲートＭＯＳＦＥＴよりゲートの空乏化が抑制された安定な特性を得ることができる。

或いは、ゲート電極４全体をシリコンに対して３０〜２００原子数％の金属元素を含む金属窒化シリコンで構成しても良く、膜組成を精度良く制御することによって、トランジスタ特性にとって最適な仕事関数を有する組成のゲート電極４を実現することができ、且つ、窒素含有シリコン膜より導電性を高めることができる。

或いは、ゲート電極４を、ゲート絶縁膜２側からシリコンに対して３０〜２００原子数％の金属元素を含む金属窒化シリコン膜と、５〜３０原子数％の窒素を含有するシリコン膜３とを積層した積層構造から構成しても良い。

一般に、金属窒化シリコン膜はエッチング加工性が悪く、矩形状パターンが得にくく、肩部がだれたテーパ状になり、ゲート幅の制御性に劣るが、仕事関数が寄与するゲート絶縁膜２側のみを金属窒化シリコン膜にすることによって、ゲート幅のバラツキを少なくすることができる。

さらには、ゲート電極４を、ゲート絶縁膜２側からシリコンに対して３０〜２００原子数％の金属元素を含む金属窒化シリコン膜と金属膜とを積層した積層構造で構成しても良く、それによって、ゲート電極４の抵抗を小さくすることができるとともに、特に、ＣＭＯＳに適用した場合には、ｐチャネル型ＭＯＳＦＥＴのゲート電極４を積層構造を構成する金属膜によって形成すれば良いので製造工程数の低減に寄与することになる。

なお、この場合の、金属窒化シリコン膜を構成する金属元素としては、ＣＶＤ法を用いる場合には、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｏを用い、また、ＰＶＤ法を用いる場合には、前記の金属に加えてＮｉ、Ｒｕ、及び、Ｐｔの使用も可能になる。

また、本発明は、電界効果型半導体装置の製造方法において、窒素を含有する無機シリコン原料を用いた化学気相堆積法を用いることによりＮＨ₃を用いることなく、５〜３０原子数％の窒素を含有するシリコン膜３を堆積する工程を有するとともに、前記堆積した５〜３０原子数％の窒素を含有するシリコン膜３をゲート電極４として用いる工程を有することを特徴とする。

このように、化学気相堆積法（ＣＶＤ法）により成膜するのに際して、窒素を含有する無機シリコン原料を用いることにより、窒源として反応が過激なＮＨ₃を用いる必要がなく、それによって、５〜３０原子数％の窒素を含有するシリコン膜３をゲート絶縁膜２にダメージを与えることなく且つ多量のパーティクルを発生させることなく、また、組成バラツキを抑制するとともに、組成制御性良く堆積することが可能になる。

また、５〜３０原子数％の窒素を含有するシリコン膜３を堆積する工程において、窒素を含有する無機シリコン原料に対して、ＳｉＨ₄、Ｓｉ₂Ｈ₆、Ｓｉ₃Ｈ₈、或いは、ＳｉＨ₂Ｃｌ₂のいずれを混合することにより、窒素を含有する無機シリコン原料におけるＮ：Ｓｉ比に規定されることなく、５〜３０原子数％の範囲内において任意の組成比の窒素を含有するシリコン膜３を堆積することが可能になる。

また、堆積した５〜３０原子数％の窒素を含有するシリコン膜３をゲート電極４として用いる工程において、前記５〜３０原子数％の窒素を含有するシリコン膜３の堆積工程と、金属膜の堆積工程を交互に繰り返したのち、熱処理によって金属窒化シリコン膜を形成する工程を含むように構成しても良く、それによって、金属窒化シリコン膜を組成制御性良く堆積することができる。

なお、この場合の金属膜の堆積工程において、堆積メカニズムが良く知られているとともに炭素（Ｃ）の混入を抑えることのできるＴｉ、Ｔａ、Ｗ、Ｍｏ或いはＣｏの塩化物またはフッ化物のいずれかを用いることが望ましい。

また、窒素を含有する無機シリコン原料としては、トリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）が典型的である。
なお、窒素を含有する有機シリコン原料、例えば、シラザン結合を有する有機化合物を用いても窒素を含有するシリコン膜３の成膜は可能であるが、炭素が混入するので望ましくない。

本発明によれば、ゲート絶縁膜にダメージを与えることなく、組成が均一な窒素含有シリコン膜或いは金属窒化シリコン膜を成膜することができ、それによって、ゲート電極の多結晶化が抑制されるのでゲート幅のバラツキを小さくすることができるとともに、ゲート電極の空乏化を抑制することができる。

本発明は、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ膜からなるゲート絶縁膜上に５〜３０原子数％の窒素を含むシリコン膜をＣＶＤ法により堆積する際に、窒素を含有する無機シリコン原料、典型的にはトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）を用い、必要に応じてＳｉＨ₄、Ｓｉ₂Ｈ₆、Ｓｉ₃Ｈ₈、或いは、ＳｉＨ₂Ｃｌ₂等のシリコン源と混合して用いることによりＮＨ₃を用いることなく、５〜３０原子数％の窒素を含有するシリコン膜を堆積させ、この堆積させた５〜３０原子数％の窒素を含有するシリコン膜をゲート電極とする、例えば、全体を窒素含有シリコン膜として、或いは、金属窒化シリコン膜を構成する材料として、さらには、積層構造のゲート電極を構成する窒素含有シリコン層とするものである。

なお、金属窒化シリコン膜を成膜する場合には、５〜３０原子数％の窒素を含有するシリコン膜の堆積工程と、ＣＶＤ法を用いる場合にはＴｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｏを、また、ＰＶＤ法を用いる場合には前記金属に加えてＮｉ、Ｒｕ或いはＰｔを用いた金属膜の堆積工程を交互に繰り返したのち、熱処理によって金属窒化シリコン膜を形成するものである。

ここで、図２乃至図４を参照して、本発明の実施例１のＭＩＳＦＥＴの製造工程を説明する。
図２参照
まず、ｐ型シリコン基板１１に素子分離領域１２を形成したのち、全面にゲート絶縁膜となる絶縁膜を形成する。
例えば、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて厚さが、１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのゲート絶縁膜となるＨｆＳｉＯ₂膜１３を堆積させる。
勿論、シリコン酸化膜等、他の材料からなる絶縁膜を形成しても良い。

この堆積工程においては、Ｈｆ源として（ｔ−Ｃ₄Ｈ₉Ｏ）₄Ｈｆを用い、Ｓｉ源としてＳｉ₂Ｈ₆を用い、Ｏ源としてＯ₂またはＯ₃を用い、キャリアガスとしてＮ₂ガスを用いて成膜し、成膜のちに例えば、６５０℃でＮＨ₃による窒化処理或いは４５０℃以下でのＮ₂プラズマ処理によりＮを導入し、ＨｆＳｉＯ₂膜１３の組成比は（ｔ−Ｃ₄Ｈ₉Ｏ）₄Ｈｆの流量で制御する。

次いで、原料ガスとしてトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）を用いたＣＶＤ法により、５００℃〜６５０℃、例えば、５７０℃の基板温度において、ゲート電極となる窒素を含有するシリコン膜であるＳｉ_xＮ膜１４を例えば、１００ｎｍの厚さに堆積させる。
この場合、Ｓｉ_xＮ膜１４の組成比ｘは、後述するように原料のトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）の組成比を反映して、ほぼｘ＝３（窒素の原子数％としては２５原子数％）となる。

次いで、フォトリソグラフィー工程とドライエッチング工程とを用いてＳｉ_xＮ膜１４及びＨｆＳｉＯ₂膜１３を、５０ｎｍ以下、例えば、３０ｎｍの幅に成形することによってゲート絶縁膜１５及びゲート電極１６からなるゲート構造を形成する。

次いで、ゲート構造をマスクとして、Ｐ（リン）イオンを浅く注入することによってｎ型エクステンション領域１７を形成する。

図３参照
次いで、全面にＳｉＯ₂膜を形成したのち、異方性エッチングを施すことによってサイドウォール１８を形成し、次いで、ゲート構造及びサイドウォール１８をマスクとしてＰイオンを注入することによってｎ型ソース・ドレイン領域１９を形成するともに、ゲート電極１６にＰをドープする。

次いで、全面にＣｏ膜を堆積させたのち、熱処理により合金化することによって、ｎ型ソース・ドレイン領域１９の表面にＣｏシリサイド電極２０を形成するとともに、ゲート電極１６の表面に窒化Ｃｏシリサイド電極２１を形成し、未反応のＣｏ膜を除去する。

次いで、全面にＢＰＳＧからなる層間絶縁膜２２を堆積させたのち、Ｃｏシリサイド電極２０及び窒化Ｃｏシリサイド電極２１に対するビアホールを形成し、次いで、このビアホール内をＴｉＮ膜を介してＷで埋め込んでプラグ２３，２４を形成することによって、本発明の実施例１のＭＩＳＦＥＴの基本構造が完成する。

図４参照
図４は、Ｓｉ_xＮ膜における組成比ｘの成膜温度依存性の説明図であり、併せて成膜速度の温度依存性も示している。
図から明らかなように、Ｓｉ_xＮ膜における組成比ｘは温度によらずほぼ一定のｘ＝３を示しており、これは、原料のトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）の原子数比Ｓｉ／Ｎ＝３を反映していると考えられる。
なお、図における多少のバラツキは測定精度に伴う測定誤差である。

したがって、本発明の実施例１においては、組成比が安定し、且つ、組成ムラのないＳｉ_xＮ膜を精度良く成膜することができる。
また、Ｓｉ_xＮ膜の成膜工程において、ＮＨ₃を用いないＣＶＤ法を用いているのでゲート絶縁膜がダメージを受けることがない。

また、Ｓｉ_xＮ膜はソース・ドレイン形成等に伴う熱工程においても多結晶化せず、アモルファス状態に近いナノクリスタル或いはマイクロクリスタル的な状態あるので、不純物を高濃度にドープすることができ、それにより、ゲート絶縁膜との界面におけるゲート電極の空乏化の増大を抑制することができる。

次に、図５を参照して、本発明の実施例２のＭＩＳＦＥＴの製造工程を説明する。
図５参照
まず、上記の実施例１と同様に、ｐ型シリコン基板１１に素子分離領域１２を形成したのち、全面にＬＰＣＶＤ法を用いて厚さが１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのゲート絶縁膜となるＨｆＳｉＯ₂膜１３を堆積させる。

次いで、原料ガスとしてトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）とＳｉ₂Ｈ₆を用いたＣＶＤ法により５００℃〜６５０℃、例えば、５７０℃の基板温度において、ゲート電極となる窒素を含有するシリコン膜であるＳｉ_xＮ膜３１を例えば、１００ｎｍの厚さに堆積させる。
この場合、Ｓｉ_xＮ膜３１の組成比ｘは、原料のトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）とＳｉ₂Ｈ₆の流量比を反映した値となり、ここでは、窒素の原子数％としては５〜２５原子数％、例えば、１５原子数％となるように流量比を設定する。

以降は、再び、上記の実施例１と全く同様に、フォトリソグラフィー工程とドライエッチング工程とを用いてＳｉ_xＮ膜３１及びＨｆＳｉＯ₂膜１３を、５０ｎｍ以下、例えば、３０ｎｍの幅に成形することによってゲート絶縁膜１５及びゲート電極３２からなるゲート構造を形成する。

次いで、ゲート構造をマスクとして、Ｐ（リン）イオンを浅く注入することによってｎ型エクステンション領域１７を形成し、次いで、全面にＳｉＯ₂膜を形成したのち、異方性エッチングを施すことによってサイドウォール１８を形成し、次いで、ゲート構造及びサイドウォール１８をマスクとしてＰイオンを注入することによってｎ型ソース・ドレイン領域１９を形成するともに、ゲート電極３２にＰをドープする。

次いで、全面にＣｏ膜を堆積させたのち、熱処理により合金化することによって、ｎ型ソース・ドレイン領域１９の表面にＣｏシリサイド電極２０を形成するともに、ゲート電極３２の表面に窒化Ｃｏシリサイド電極３３を形成し、未反応のＣｏ膜を除去する。

次いで、全面にＢＰＳＧからなる層間絶縁膜２２を堆積させたのち、Ｃｏシリサイド電極２０及び窒化Ｃｏシリサイド電極３３に対するビアホールを形成し、次いで、このビアホール内をＴｉＮ膜を介してＷで埋め込んでプラグ２３，３４を形成することによって、本発明の実施例２のＭＩＳＦＥＴの基本構造が完成する。

本発明の実施例２においては、ゲート電極となるＳｉ_xＮ膜を成膜する際に、原料ガスとしてトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）だけではなく、Ｓｉ源であるＳｉ₂Ｈ₆も併せて用いているので、Ｓｉ_xＮ膜の組成比ｘを３以上の任意の値に設定することができ、ｘが大きいほど低抵抗となる。
但し、ｘがあまり大きいと多結晶シリコンと変わらなくなり、熱工程に伴う多結晶化の問題が生ずるので、窒素の原子数％としては５原子数％以上、ｘとしては１９以下にすることが望ましい。

次に、図６及び図７を参照して、本発明の実施例３のＭＩＳＦＥＴの製造工程を説明する。
図６参照
まず、上記の実施例１と同様に、ｐ型シリコン基板１１に素子分離領域１２を形成したのち、全面にＬＰＣＶＤ法を用いて厚さが、１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのゲート絶縁膜となるＨｆＳｉＯ₂膜１３を堆積させる。

次いで、原料ガスとしてトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）とＳｉ₂Ｈ₆を用いたＣＶＤ法により５００℃〜６５０℃、例えば、５７０℃の基板温度において、厚さが、例えば、１０ｎｍのＳｉ_wＮ膜４１を堆積させる。
この場合、Ｓｉ_wＮ膜４１の組成比ｗは、窒素の原子数％としては５〜２５原子数％、例えば、１５原子数％となるように流量比を設定する。

次いで、原料ガスとしてＴｉＣｌ₄を用い、キャリアガスとしてＨ₂を用いた熱ＣＶＤ法によって厚さが、例えば、１０ｎｍのＴｉ膜４２を堆積させる。
この工程をゲート絶縁膜として必要な回数だけ交互に繰り返して、全体の厚さを例えば、５０ｎｍとする。

次いで、Ｈ₂雰囲気中において５００℃〜６５０℃、例えば、６５０℃の基板温度でアニールすることによって、（Ｓｉ_wＮ膜／Ｔｉ膜）_nからなる積層膜４３をＴｉ_xＳｉ_yＮ_z膜４４に変換する。

この場合のＴｉ_xＳｉ_yＮ_z膜４４の組成比は、Ｓｉ_wＮ膜４１の組成比ｗと、Ｓｉ_wＮ膜４１とＴｉ膜４２の膜厚比とにより決まる。
なお、この時、Ｈ₂の還元作用によって、（Ｓｉ_wＮ膜／Ｔｉ膜）_nに含まれるＴｉＣｌ₄由来のＣｌを還元除去することができる。

図７参照
以降は、再び、上記の実施例１と全く同様に、フォトリソグラフィー工程とドライエッチング工程とを用いてＴｉ_xＳｉ_yＮ_z膜４４及びＨｆＳｉＯ₂膜１３を、５０ｎｍ以下、例えば、３０ｎｍの幅に成形することによってゲート絶縁膜１５及びゲート電極４５からなるゲート構造を形成する。

次いで、ゲート構造をマスクとして、Ｐ（リン）イオンを浅く注入することによってｎ型エクステンション領域１７を形成し、次いで、全面にＳｉＯ₂膜を形成したのち、異方性エッチングを施すことによってサイドウォール１８を形成し、次いで、ゲート構造及びサイドウォール１８をマスクとしてＰイオンを注入することによってｎ型ソース・ドレイン領域１９を形成するともに、ゲート電極４５にＰをドープする。

次いで、全面にＣｏ膜を堆積させたのち、熱処理により合金化することによって、ｎ型ソース・ドレイン領域１９の表面にＣｏシリサイド電極２０を形成するとともに、ゲート電極４５の表面に窒化Ｃｏシリサイド電極４６を形成し、未反応のＣｏ膜を除去する。

次いで、全面にＢＰＳＧからなる層間絶縁膜２２を堆積させたのち、Ｃｏシリサイド電極２０及び窒化Ｃｏシリサイド電極４６に対するビアホールを形成し、次いで、このビアホール内をＴｉＮ膜を介してＷで埋め込んでプラグ２３，４７を形成することによって、本発明の実施例３のＭＩＳＦＥＴの基本構造が完成する。

本発明の実施例３においては、ゲート電極をＴｉ_xＳｉ_yＮ_z膜、即ち、金属窒化シリコン膜で形成しており、且つ、Ｓｉ_wＮ原料としてトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）を用いているので、組成ムラがなく且つ組成比が安定したＴｉ_xＳｉ_yＮ_z膜を形成することができ、トランジスタ特性にとって最適な仕事関数を有する組成のゲート電極を形成することが可能になる。

次に、図８を参照して、本発明の実施例４のＭＩＳＦＥＴを説明するが、ゲート電極構造が異なるだけで、基本的な製造工程は上記の実施例１乃至実施例３と同様であるので、ゲート電極構造のみを説明する。
図８参照
図８は、本発明の実施例４のＭＩＳＦＥＴの概略的断面図であり、ゲート電極５１をＴｉ_xＳｉ_yＮ_z膜５２からなる下層ゲートと、Ｓｉ_xＮ膜５３からなる上層ゲートとの２層構造によって形成したものである。

この場合のＴｉ_xＳｉ_yＮ_z膜５２は、上記の実施例３と全く同じ方法で成膜するものであり、厚さは、例えば、１０ｎｍとし、一方、Ｓｉ_xＮ膜５３は上記の実施例１或いは実施例２と全く同じ方法で成膜するものであり、厚さは、例えば、１００ｎｍとする。

この実施例４においては、ドライエッチング加工性に劣るＴｉ_xＳｉ_yＮ_z膜５２を薄くして、ドライエッチング加工性が多結晶シリコンと同様なＳｉ_xＮ膜５３を厚くしているので、ゲート構造の加工精度を高く保つことができる。

また、トランジスタ特性に関与する仕事関数は、Ｔｉ_xＳｉ_yＮ_z膜５２の仕事関数が反映されるので、上記の実施例３と同様にトランジスタ特性にとって最適な仕事関数を有する組成のゲート電極を形成することが可能になる。

次に、図９を参照して、本発明の実施例５のＭＩＳＦＥＴを説明するが、この場合もゲート電極構造が異なるだけで、基本的な製造工程は上記の実施例３と同様であるので、ゲート電極構造のみを説明する。
図９参照
図９は、本発明の実施例５のＭＩＳＦＥＴの概略的断面図であり、ゲート電極６１をＴｉ_xＳｉ_yＮ_z膜６２からなる下層ゲートと、Ｒｕ膜６３からなる上層ゲートとの２層構造によって形成したものである。

この場合のＴｉ_xＳｉ_yＮ_z膜６２は、上記の実施例３と全く同じ方法で成膜するものであり、厚さは、例えば、１０ｎｍとし、一方、Ｒｕ膜６３の厚さは、例えば、１００ｎｍとする。

この実施例５においては、上層ゲートとして金属膜の中ではドライエッチング加工性に優れるＲｕを用いているので、ゲート構造の加工精度を高く保つことができる。
また、トランジスタ特性に関与する仕事関数は、Ｔｉ_xＳｉ_yＮ_z膜６２の仕事関数が反映されるので、上記の実施例３と同様にトランジスタ特性にとって最適な仕事関数を有する組成のゲート電極を形成することが可能になる。

また、実施例５においては、上層ゲートとしてｐチャネル型ＭＩＳＦＥＴのゲート電極となるＲｕを用いているので、ＣＭＯＳの製造工程に適用した場合には、この上層ゲートのＲｕの堆積工程においてｐチャネル型ＭＩＳＦＥＴ側にも堆積させることによって、ｎチャネル型ＭＩＳＦＥＴの上層ゲートとｐチャネル型ＭＩＳＦＥＴのゲート電極を同時に形成することが可能になる。

以上、本発明の各実施例を説明したが、本発明は各実施例に示した構成、条件、数値に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においては、ｎチャネル型ＭＩＳＦＥＴとして説明しているが、仕事関数との関係はあるがｐチャネル型ＭＩＳＦＥＴに適用しても良いものである。

また、上記の各実施例においては、窒素を含むシリコン原料として現在入手可能なトリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）を用いているが、原理的には、トリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）に限られるものではなく、Ｃ及びＯを含まず、且つ、Ｎ及びＳｉを主成分とする無機化合物であれば良い。

また、上記の実施例２においては、トリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）に混合するＳｉ源としてＳｉ₂Ｈ₆を用いているが、Ｓｉ₂Ｈ₆に限られるものではなく、ＳｉＨ₄、Ｓｉ₃Ｈ₈、或いは、ＳｉＨ₂Ｃｌ₂等の他のシランを用いても良いものである。

また、上記の実施例３においては、金属源としてＴｉＣｌ₄を用いているが、ＴｉＣｌ₄に限られるものではなく、ＴａＣｌ₅等の他の金属塩化物等を用いても良いものである。
例えば、Ｗ、Ｍｏ、Ｃｏの塩化物、或いは、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｏのフッ化物を用いても良いものである。

また、上記の実施例４においては、金属をＣＶＤ法によって成膜しているが、蒸着法等のＰＶＤ法によって成膜して良いものであり、その場合には、上述の金属に加えてＮｉ、Ｒｕ或いはＰｔを金属膜として堆積しても良いものである。

また、上記の各実施例においては、ゲート絶縁膜としてＨｉｇｈ−ｋ膜であるＨｆＳｉＯＮを用いているが、ＨｆＳｉＯＮに限られるものではなく、例えば、ＨｆＯ₂、ＨｆＳｉＯ、ＨｆＡｌＯ、或いはＨｆＡｌＯＮ等の他のＨｉｇｈ−ｋ膜を用いても良いものである。

さらには、ゲート絶縁膜はＨｉｇｈ−ｋ膜に限られるものではなく、ＳｉＯ₂，ＳｉＯＮ、或いは、Ｓｉ₃Ｎ₄等の絶縁膜を用いても良いものである。

ここで、再び図１を参照して、改めて、本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）シリコンと、前記シリコンに対して５〜３０原子数％の窒素を含有する導電膜をゲート電極４の少なくとも一部として用いたことを特徴とする電界効果型半導体装置。
（付記２）シリコンと、前記シリコンに対して３０〜２００原子数％の金属元素を含む金属窒化シリコン層をゲート電極４として用いたことを特徴とする電界効果型半導体装置。
（付記３）前記ゲート電極４が、ゲート絶縁膜２上に形成された前記金属窒化シリコン膜と、前記金属窒化シリコン膜上に形成された５〜３０原子数％の窒素を含有するシリコン膜３とを積層した積層構造からなることを特徴とする付記２記載の電界効果型半導体装置。
（付記４）前記ゲート電極４が、ゲート絶縁膜２上に形成された前記金属窒化シリコン膜と、前記金属窒化シリコン膜上に形成された金属膜との積層構造からなることを特徴とする付記２記載の電界効果型半導体装置。
（付記５）前記金属窒化シリコン膜を構成する金属元素が、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ｒｕ、或いは、Ｐｔの少なくとも一つからなることを特徴とする付記２乃至４のいずれか１項に記載の電界効果型半導体装置。
（付記６）半導体基板１上に、絶縁膜を形成する工程と、前記絶縁膜上に、窒素を含有する無機シリコン原料を用いた化学気相堆積法を用いて５〜３０原子数％の窒素を含有するシリコン膜３を堆積する工程と、前記シリコン膜３をパターニングする工程と、前記半導体基板１にソース領域５及びドレイン領域６を形成する工程と、を有することを特徴とする電界効果型半導体装置の製造方法。
（付記７）前記シリコン膜３を堆積する工程において、窒素を含有する無機シリコン原料に対して、ＳｉＨ₄、Ｓｉ₂Ｈ₆、Ｓｉ₃Ｈ₈、或いは、ＳｉＨ₂Ｃｌ₂のいずれを混合することを特徴とする付記６記載の電界効果型半導体装置の製造方法。
（付記８）前記シリコン膜３と積層状に金属膜を形成し、熱処理によって前記金属膜と前記シリコン膜を反応させる工程をさらに含むことを特徴とする付記６または７に記載の電界効果型半導体装置の製造方法。
（付記９）前記金属膜の堆積工程は、原料としてＴｉ、Ｔａ、Ｗ、Ｍｏ或いはＣｏの塩化物またはフッ化物のいずれかを用いたＣＶＤ法によって行われることを特徴とする付記９記載の電界効果型半導体装置の製造方法。
（付記１０）前記窒素を含有する無機シリコン原料が、トリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）であることを特徴とする付記６乃至９のいずれか１に記載の電界効果型半導体装置の製造方法。

本発明の活用例としては、絶縁ゲート型トランジスタのゲート電極が典型的なものであるが、ゲート電極に限られるものではなく、内部局所配線としても用いられるものである。

本発明の原理的構成の説明図である。本発明の実施例１のＭＩＳＦＥＴの途中までの製造工程の説明図である。本発明の実施例１のＭＩＳＦＥＴの図２以降の製造工程の説明図である。Ｓｉ_xＮ膜における組成比ｘの成膜温度依存性の説明図である。本発明の実施例２のＭＩＳＦＥＴの製造工程の説明図である。本発明の実施例３のＭＩＳＦＥＴの途中までの製造工程の説明図である。本発明の実施例３のＭＩＳＦＥＴの図６以降の製造工程の説明図である。本発明の実施例４のＭＩＳＦＥＴの概略的断面図である。本発明の実施例５のＭＩＳＦＥＴの概略的断面図である。

符号の説明

１半導体基板
２ゲート絶縁膜
３窒素を含有するシリコン膜
４ゲート電極
５ソース領域
６ドレイン領域
１１ｐ型シリコン基板
１２素子分離領域
１３ＨｆＳｉＯ₂膜
１４Ｓｉ_xＮ膜
１５ゲート絶縁膜
１６，３２，４５ゲート電極
１７ｎ型エクステンション領域
１８サイドウォール
１９ｎ型ソース・ドレイン領域
２０Ｃｏシリサイド電極
２１，３３，４６，５４窒化Ｃｏシリサイド電極
２３，２４，３４，４７，５５，６４プラグ
３１Ｓｉ_xＮ膜
４１Ｓｉ_wＮ膜
４２Ｔｉ膜
４３積層膜
４４Ｔｉ_xＳｉ_yＮ_z膜
５１ゲート電極
５２Ｔｉ_xＳｉ_yＮ_z膜
５３Ｓｉ_xＮ膜
６１ゲート電極
６２Ｔｉ_xＳｉ_yＮ_z膜
６３Ｒｕ膜

Claims

半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、窒素を含有する無機シリコン原料を用いた化学気相堆積法を用いて５〜３０原子数％の窒素を含有するシリコン膜を堆積する工程と、前記シリコン膜をパターニングする工程と、前記半導体基板にソース領域及びドレイン領域を形成する工程と、を有することを特徴とする電界効果型半導体装置の製造方法。
前記シリコン膜を堆積する工程において、窒素を含有する無機シリコン原料に対して、ＳｉＨ₄、Ｓｉ₂Ｈ₆、Ｓｉ₃Ｈ₈、或いは、ＳｉＨ₂Ｃｌ₂のいずれを混合することを特徴とする請求項１記載の電界効果型半導体装置の製造方法。
前記シリコン膜と積層状に金属膜を形成し、熱処理によって前記金属膜と前記シリコン膜を反応させる工程をさらに含むことを特徴とする請求項１または２に記載の電界効果型半導体装置の製造方法。
前記窒素を含有する無機シリコン原料が、トリシリルアミン（Ｎ〔ＳｉＨ₃〕₃）であることを特徴とする請求項１乃至３のいずれか１項に記載の電界効果型半導体装置の製造方法。
シリコンと、前記シリコンに対して５〜３０原子数％の窒素を含有する導電膜をゲート電極の少なくとも一部として用いたことを特徴とする電界効果型半導体装置。