JP2008262146A - 電気光学装置の製造方法、電気光学装置および電子機器 - Google Patents

Abstract

【課題】静電保護回路を設けた場合でも、消費電流の増大が発生しない電気光学装置の製造方法、および電気光学装置および電気光学装置を提供すること。
【解決手段】電気光学装置１００の素子基板３１０において、素子基板３１０の第１面３１０ｅ側にＵＶ光を照射してＵＶ硬化性樹脂組成物４１０ａを硬化させて第１のモールド材４１０を形成する際、静電保護回路１９０を避けてＵＶ光を第１のモールド材４１０にＵＶ光を照射する。このため、静電保護回路１９０に形成したダイオード素子において、ＵＶ光の照射により電流−電圧特性が変化して漏れ電流が発生するのを防止することができ、静電保護回路１９０を設けた場合でも、消費電流の増大が発生しない。
【選択図】図６

Description

本発明は、素子基板の端子にフレキシブル配線基板等の外部回路基板が接続された電気光学装置の製造方法、および電気光学装置の構造に関するものである。

各種の電気光学装置のうち、例えば、液晶装置は、画素電極を備えた画素が複数配列された素子基板と、対向基板とがシール材により貼り合わされており、シール材により囲まれた領域内に電気光学物質としての液晶が保持されている。また、素子基板において画素電極が形成された第１面側には端子が形成されており、かかる端子にはフレキシブル配線基板が接続されている。また、素子基板とフレキシブル配線基板との接続部分を外的ストレスから保護することを目的に、素子基板の第１面側には素子基板とフレキシブル配線基板とに跨るようにＵＶ（Ultra-Violet／紫外線）硬化性のモールド材を形成し、素子基板において第１面に対して反対側の第２面側にも素子基板とフレキシブル配線基板とに跨るようにＵＶ硬化性のモールド材を形成することが多い。

このような液晶装置は、携帯電話機などの携帯用電子機器において表示装置として搭載された場合、消費電力が低いことが求められる。しかしながら、液晶装置では、表示内容に関係なく、１フレーム毎に各画素の状態を書き換えるリフレッシュ動作を行なうので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されてしまう。

そこで、画素毎に１ビットを記憶するスタティック型のメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフさせる技術が提案されており、この技術では、静止画を表示するのであればリフレッシュが不要となるので、駆動回路等を動作させないで済み、その分、低消費電力化を図ることが可能となる（例えば、特許文献１、２、３、４参照）。

ＷＯ００／８６２５号公報 特開平８−２８６１７０号公報 特開２００２−２７８４９８号公報 特開２００３−１２２３３１号公報

液晶装置では、その製造途中あるいは製造後、静電気の侵入によって、第１の基板において画素領域の外側領域に形成した駆動回路に用いた素子などが損傷するおそれがあるそこで、端子の形成領域に隣接する位置に、端子から延びた信号線などに対して静電保護回路を設けることがあり、かかる静電保護回路は、定電位線と信号線とをダイオード素子を介して電気的に接続した構造を有している。このため、静電保護回路を設けた場合でも、定電位線と信号線とはダイオード素子によって絶縁されているので、液晶装置での消費電流が増大するなどの問題は発生しないはずである。

しかしながら、本願発明者は、液晶装置において、静電保護回路を設けた場合には、静電保護回路を設けない場合と比較して消費電流が増大してしまうという結果を得た。

以上の問題点に鑑みて、本発明の課題は、静電保護回路を設けた場合でも、消費電流の増大が発生しない電気光学装置の製造方法、および電気光学装置の構造を提供することにある。

本願発明者は、静電保護回路を設けた場合には、静電保護回路を設けない場合と比較して消費電流が増大する原因を種々、検討したところ、以下の新たな知見を得た。まず、ＵＶ硬化性モールド材によって素子基板とフレキシブル配線基板との接続部分を補強するには、ＵＶ硬化性樹脂組成物を配置した後、ＵＶ硬化性樹脂組成物にＵＶ光を照射して硬化させる必要があり、その際、ＵＶ光が静電保護回路のダイオード素子に入射すると、ダイオードの素子の電流−電圧特性が変化する。その結果、定電位線と信号線との間にはダイオード素子を介して微小な電流が漏れるようになり、消費電流が増大するのである。このような漏れ電流は、複数の画素の各々に記憶素子を設けない液晶装置では、従来、消費電流の増大として顕在化しにくいが、複数の画素の各々に記憶素子を設けた液晶装置ではもともとの消費電流が小さいので、ダイオード素子を介して流れる微小な電流が消費電流の増大として表面化しやすいことになる。

本発明は、かかる新たな知見に基づいて達成されたものであり、画素電極を備える画素が複数配列された素子基板に、配線基板を接続する電気光学装置の製造方法であって、画素電極を備える画素が複数配列されてなる素子基板に、前記素子基板と前記配線基板とに跨ってＵＶ硬化性のモールド材を配置する工程と、前記モールド材にＵＶ光を照射して前記モールド材を固化させる工程と、を含み、前記素子基板には静電保護回路が形成されており、前記モールド材を固化する工程においては、前記静電保護回路を避けて前記ＵＶ光を照射することを特徴とする。素子基板の端部には、フレキシブルな又はリジットな配線基板に接続される端子が並んで配置されている。素子基板には、端子の形成領域に隣接する領域にダイオード素子を備えた静電保護回路が形成されている。

本発明では、モールド材を形成する際、静電保護回路にはＵＶ光を照射しないため、静電保護回路ではダイオード素子の電流−電圧特性が変化しない。それ故、ダイオード素子を介して電流が漏れることを防止することができるので、静電保護回路を設けた場合でも、消費電流の増大が発生しない。

本発明は、前記素子基板において、前記複数の画素の各々には記憶素子が形成されている場合には特に効果的である。ＵＶ光がダイオード素子に照射されることに起因する漏れ電流は、複数の画素の各々に記憶素子を設けない液晶装置では、消費電流の増大としてあまり表面化しないが、複数の画素の各々に記憶素子を設けた液晶装置ではもともとの消費電流が小さいので、ダイオード素子を介して流れる微小な電流が消費電流の増大として表面化するのである。それ故、複数の画素の各々に記憶素子が形成した場合に本発明を適用すると、複数の画素の各々に記憶素子を設けることにより低消費電力化を図るという本来の目的を十分、達成されることになる。

本発明において、前記モールド材としてＵＶ硬化性モールド材を用いる場合、ＵＶ硬化性樹脂組成物を前記素子基板と前記フレキシブル配線基板とに跨るように配置した後、当該ＵＶ硬化性樹脂組成物を硬化させる際、前記静電保護回路を避けるようにＵＶ光を照射する。例えば、前記ＵＶ硬化性樹脂組成物にＵＶ光を照射する際、前記静電保護回路における当該ＵＶ光の入射側を遮光材で覆っておく。このように構成すると、前記モールド材としてＵＶ硬化性モールド材を用いた場合でも、静電保護回路にはＵＶ光が照射されないので、静電保護回路ではダイオード素子の電流−電圧特性が変化しない。

本発明において「遮光材」とは、ＵＶ光を完全に遮断するものの他、ＵＶ光を部分的に遮断し減光させる半透過のものも含む意味である。従って、半透過の遮光材には、偏光板も含まれる。

本発明において、前記ＵＶ硬化性モールド材を、前記素子基板の前記第１面および該第１面とは反対側の第２面のうち、少なくとも一方の面に形成する。例えば、ＵＶ硬化性モールド材を素子基板の第１面に形成する場合には、当該第１面の側で照射されるＵＶ光が静電保護回路に照射されないようにする。また、ＵＶ硬化性モールド材を素子基板の第２面に形成する場合には、当該第２面の側で照射されるＵＶ光が静電保護回路に照射されないようにする。さらに、ＵＶ硬化性モールド材を素子基板の第１面および第２面に形成する場合には、第１面の側で照射されるＵＶ光、および第２面の側で照射されるＵＶ光のいずれについても、ＵＶ光が静電保護回路に照射されないようにする。

また、上記課題を解決する電気光学装置の例（以下第１例という）としては、画素電極を備えた複数の画素が配列されており、前記複数の画素の各々に対応して記憶素子が設けられている素子基板と、前記素子基板の第１面側に接続されてなる配線基板と、前記素子基板の前記第１面側に形成されてなる静電保護回路と、前記素子基板の前記第１面側、および前記第１面とは反対側の第２面側の少なくとも一方の側に前記配線基板と前記素子基板に跨って配置されてなる非ＵＶ硬化性のモールド樹脂と、を具備することを特徴とする。非ＵＶ硬化性のモールド部材としては、常温硬化型モールド材、加熱硬型モールド材、又は常温硬化性のシリコーン樹脂系モールド材等を用いることができる。

また、他の例（以下第２例という）としては、画素電極を備えた複数の画素が配列されており、前記複数の画素の各々に対応して記憶素子が設けられている素子基板と、前記素子基板の第１面側に接続されてなる配線基板と、前記素子基板の前記第１面側に形成されてなる静電保護回路と、前記素子基板の前記第１面側、および前記第１面とは反対側の第２面側のいずれか一方の側のみに前記配線基板と前記素子基板に跨って配置されてなるＵＶ硬化性のモールド材を具備することを特徴とする。

上記第１例および第２例においては、画素電極は素子基板の第１面側に形成されており、素子基板の端部にはフレキシブルな又はリジットな配線基板に接続される端子が並んで配置されている。そして、素子基板には、端子の形成領域に隣接する領域にダイオード素子を備えた静電保護回路が形成される。

上記第１例では、素子基板と配線基板との接続部分をモールド材で補強するにあたって、非ＵＶ硬化性のモールド材を採用している。また、第２例では素子基板において画素電極が形成された第１面側、および反対側の第２面側のうちの一方の側のみに、素子基板と配線基板とに跨るようにＵＶ硬化性モールド材が形成され、素子基板において他方の面側では、ＵＶ硬化性モールド材による補強が施されていない。このため、第１例では非ＵＶ硬化性のモールド材を硬化させるためのＵＶ光の照射を行なう必要がないので、ダイオード素子の電流−電圧特性は変化しない。第２例にあっても素子基板の一方の面側でＵＶ光の照射が行なわれるだけであるから、端子の形成領域に隣接する位置に静電保護回路を設けた場合でも、ＵＶ光が静電保護回路のダイオード素子に入射するのは、素子基板の一方の面側での１回のＵＶ照射時である。それ故、ダイオード素子の電流−電圧特性は変化しないか、わずかに変化するだけである。よって、ダイオード素子を介して電流が漏れることを防止できるので、静電保護回路を設けた場合でも、消費電流の増大が発生しない。

上記第１例はおよび第２例は、素子基板の基材が透光性基板であるか否かにかかわらず、適用可能であるが、第２例において、素子基板の第２面側にＵＶ硬化性のモールド部材を配置し、第２面側からＵＶ光の照射を行なう場合においては、素子基板の基材が非透光性基板だとより効果的である。なぜならば、モールド材を硬化させるためのＵＶ光の照射を素子基板の第２面側で行なっても、ＵＶ光は素子基板を透過できず静電保護回路のダイオード素子に入射することがないからである。また、素子基板の基材が透光性基板である場合でも、ＵＶ光の照射を素子基板の第１面側で行なう場合や、素子基板の第１面側および第２面側の双方で行なう場合と比較して、ダイオード素子に対する入射光量が少ない。

上記第１例、および第２例にあっては、素子基板において、複数の画素の各々には記憶素子が形成されている。ＵＶ光がダイオード素子に照射されることに起因する漏れ電流は、複数の画素の各々に記憶素子を設けないときには、消費電流の増大としてあまり表面化しないが、複数の画素の各々に記憶素子を設けるともともとの消費電流が小さいので、ダイオード素子を介して流れる微小な電流が消費電流の増大として表面化するのである。それ故、複数の画素の各々に記憶素子が形成された本発明においては、低消費電力化を図るという本来の目的を十分、達成されることになる。

上記第２例においては、素子基板の第２面では、モールド材などによる補強が行なわれていない構成を採用してもよいし、第１の面側および第２の面側のうちＵＶ硬化性のモールド材が配置されない面側に、ＵＶ硬化性モールド材以外の手段による補強が行なわれている構成を採用することもできる。

たとえば、ＵＶ硬化性のモールド材が配置されない面側に、配線基板と素子基板に跨って配置されてなる非ＵＶ硬化性のモールド材を配置する構成を採用することができる。なお、非ＵＶ硬化性のモールド部材としては、常温硬化型モールド材、加熱硬型モールド材又は常温硬化性のシリコーン樹脂系モールド材等を用いてとよい。または、ＵＶ硬化性のモールド材が非配置となる面側では、配線基板と素子基板に跨ってシート状の補強材が設けられてなる構成を採用してもよい。シート状補強材は粘着材により素子基板に貼付される。

また、上記課題を解決する電気光学装置の例（以下第３例という）としては、画素電極を備えた複数の画素が配列されてなる素子基板と、前記素子基板の第１面側に接続されてなる配線基板と、前記素子基板の前記第１面側に形成されてなる静電保護回路と、前記素子基板の前記第１面側、および前記第１面とは反対側の第２面側の少なくともいずれか一方の側に前記配線基板と前記素子基板に跨って配置されてなるＵＶ硬化性のモールド材を具備してなり、前記モールド材の配置領域と、前記静電保護回路とは、前記素子基板の面内方向において１ｍｍ以上の距離を隔てて配置されてなることを特徴とする。上記第４例においては、画素電極は素子基板の第１面側に形成されており、素子基板の端部にはフレキシブルな又はリジットな配線基板に接続される端子が並んで配置されている。そして、素子基板には、端子の形成領域に隣接する領域にダイオード素子を備えた静電保護回路が形成される。

上記第３例では、モールド材の配置領域と静電保護回路とは、素子基板の面内方向で１ｍｍ以上の距離を隔てているため、素子基板にＵＶ光を照射してモールド材を硬化させる際、ＵＶ光が直接、ダイオード素子に照射されることがない。従って、静電保護回路を設けた場合でも、ダイオード素子の電流−電圧特性が変化しない。それ故、ダイオード素子を介して電流が漏れることを防止できるので、静電保護回路を設けた場合でも、消費電流の増大が発生しない。

上記第３例は、素子基板の基材が透光性であるか否かにかかわらず、採用されるべき構成であるが、素子基板の第２面側にＵＶ硬化性のモールド材を配置する構成は、素子基板の基材が透光性である場合に特に有効である。なぜならば、モールド材の配置領域と静電保護回路とは、素子基板の面内方向で１ｍｍ以上の距離を隔てているため、素子基板の第２面側にＵＶ光を照射してモールド材を硬化させる際、ＵＶ光が素子基板を透過しても、ダイオード素子に直接ＵＶ光が入射することがないからである。

また、上記第３例において、前記モールド材は、前記素子基板の前記第１面側に配置される第１のモールド材、および前記第２面側に配置される第２のモールド材を含んでなり、前記第１のモールド材および前記第２のモールド材と、前記静電保護回路とは、前記素子基板の面内方向において１ｍｍ以上の距離を隔てて配置されてなることを特徴とする。

上記第３例にあっては、第１のモールド材の配置領域と静電保護回路とは、素子基板の面内方向で１ｍｍ以上の距離を隔てているため、素子基板の一方面側にＵＶ光を照射してモールド材を硬化させる際、ＵＶ光が直接、ダイオード素子に照射されることがない。また、第２のモールド材の配置領域と静電保護回路とは、素子基板の面内方向で１ｍｍ以上の距離を隔てているため、素子基板の他方側にＵＶ光を照射してモールド材を硬化させる際、ＵＶ光が素子基板を透過して直接、ダイオード素子に入射することがない。従って、静電保護回路を設けた場合でも、ダイオード素子の電流−電圧特性が変化しない。それ故、ダイオード素子を介して電流が漏れることを防止できるので、静電保護回路を設けた場合でも、消費電流の増大が発生しない。

上記第３例に係る電気光学装置は、前記複数の画素の各々に対応して記憶素子が形成されている場合には特に効果的である。ＵＶ光がダイオード素子に照射されることに起因する漏れ電流は、複数の画素の各々に記憶素子を設けない液晶装置では、消費電流の増大としてあまり表面化しないが、複数の画素の各々に記憶素子を設けた液晶装置ではもともとの消費電流が小さいので、ダイオード素子を介して流れる微小な電流が消費電流の増大として表面化するのである。それ故、複数の画素の各々に記憶素子が形成した場合に本発明を適用すると、複数の画素の各々に記憶素子を設けることにより低消費電力化を図るという本来の目的を十分、達成されることになる。

上記してきた本発明の製造方法、および構造は、例えば、前記素子基板と、該素子基板の前記第１面側に対して対向配置された対向基板との間に液晶が保持されている液晶装置の製造、構造に適用することができる。

以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明を、代表的な電気光学装置としての液晶装置に適用したものである。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。

［実施の形態１］
（電気光学装置の全体構成）
図１（ａ）、図１（ｂ）、図１（ｃ）は各々、本発明を適用した電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図である。なお、図１（ｂ）では、図１（ａ）との対応が分かりやすいように、左右の位置関係は図１（ａ）に一致させてある。

図１（ａ）、図１（ｂ）、図１（ｃ）に示すように、電気光学装置１００は、所定の隙間を介して素子基板３１０（第１の基板）と対向基板３２０（第２の基板）とが所定の隙間を介して、熱硬化性樹脂やＵＶ硬化性樹脂からなるシール材１０７によって貼り合わされた液晶パネル３００を備えており、シール材１０７により囲まれた領域には、ＴＮ（Twisted Nematic）型の液晶などからなる液晶層５０ａが保持されている。シール材１０７は対向基板３２０の縁に沿うように配置されている。シール材１０７には、その途切れ部分によって液晶注入口１０７ａが形成されており、かかる液晶注入口１０７ａは、液晶の注入後、封止材１０６によって塞がれている。シール材１０７には、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されていることがある。

詳しくは後述するが、素子基板３１０の中央領域は、画素電極１１８を備えた画素１００ｂが複数、マトリクス状に形成された画素領域３１０ａになっている。対向基板３２０には、シール材１０７の内側領域に額縁と称せられる遮光膜３０８が形成され、その内側が画像表示領域１００ａとされている。対向基板３２０には、素子基板３１０の画素電極１１８の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜３２３が形成されており、遮光膜３２３，３０８は、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｃｒ（クロム）などからなる。

本形態において、電気光学装置１００は透過型の液晶装置であるため、画素電極１１８および共通電極１０８はいずれも、ＩＴＯ（Indium Tin Oxide）などの透光性導電膜からなる。また、素子基板３１０および対向基板３２０の基材には、ガラスや石英などの透光性基板３１０ｄ，３２０ｄが用いられている。

本形態において、素子基板３１０は対向基板３２０より大きく、素子基板３１０において、対向基板３２０の端縁から張り出した張り出し領域３２０ｂには、基板縁に沿って複数の端子１０２が形成されている。また、素子基板３１０には端子１０２に対してフレキシブル配線基板４００が異方性導電材などにより接続されている。

本形態においては、素子基板３１０とフレキシブル配線基板４００との接続部分を補強することを目的に、素子基板３１０の両面のうち、画素電極１１８が形成されている第１面３１０ｅ側（対向基板３２０と対向する内面側）では、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第１のモールド材４１０が形成されている。また、素子基板３１０において、画素電極１１８が形成されている側とは反対側の第２面３１０ｆ側（対向基板３２０と対向する側と反対側の外面側）でも、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第２のモールド材４２０が形成されている。

（電気光学装置の電気的な構成）
図２（ａ）、図２（ｂ）は、本形態の電気光学装置１００の電気的な構成を示すブロック図、および画素回路の回路図である。図３（ａ）、図３（ｂ）は、本形態の電気光学装置１００の部分拡大図、およびメモリ回路に対する書込動作を示す説明図である。

本形態の電気光学装置１００では、画素毎に１ビットを記憶するスタティック型のメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフさせる方式技術が提案されている、そのため、電気光学装置１００は以下の構成を備えている。

図２（ａ）に示すように、本形態の電気光学装置１００の画像表示領域１００ａ（画素領域３１０ａ）では、例えば、３２０行のＹ選択線３１１が各々、行（Ｘ）方向に延在する一方、２４０列のＸ選択線２１１が列（Ｙ）方向に延在するように設けられている。画素ブロック１０は、３２０行のＹ選択線３１１と２４０列のＸ選択線２１１との交差に対応して設けられる。このため、本形態において、画素ブロック１０は、縦３２０行×横２４０列で配列することになる。なお、便宜的に、画像表示領域１００ａにおいて、左から数えて１、２、３、…、２４０列目のＸ選択線２１１に対応する画素ブロック１０について、特に列を特定しないで一般的に説明するときには、ｊ列目（ｊは１≦ｊ≦２４０を満たす整数）という表現を用いる場合がある。

本形態において、１つの画素ブロック１０は、さらにＸ方向に沿って配列する４個の画素回路２０（画素１００ｂ）から構成される。このため、本形態において、画素回路２０は、Ｙ選択線３１１とＸ選択線２１１との交差に対応して４個設けられる結果、縦３２０行×横９６０（＝２４０×４）列でマトリクス状に配列することになる。各画素ブロック１０は構成的には互いに同一であり、１つの画素ブロック１０における４つの画素回路２０の構成もまた互いに同一である。そこで、画素ブロック１０については、１行目のＹ選択線３１１と１列目のＸ選択線２１１との交差に対応するもので代表させて説明し、さらに、その画素ブロック１０に含まれる最左端の画素回路２０について、図２（ｂ）を参照して説明する。

図２（ａ）では図示省略したが、マトリクス状に配列する画素回路２０においては、図２（ｂ）に示すように、ビット線２１５および相補ビット線２１６が列（Ｙ）方向に延在するように、画素回路２０の列毎に対応して設けられている。上述したように、画素回路２０は、本形態では横９６０列であるので、ビット線２１５および相補ビット線２１６についても９６０組設けられる。便宜的に、画像表示領域１００ａにおいて、左から数えて１、２、３、…、９６０列目のビット線２１５に供給されるデータビットを、Ｄ１、Ｄ２、Ｄ３、…、Ｄ９６０と各々表記し、１、２、３、…、９６０列目の相補ビット線２１６に供給される反転データビットを、／Ｄ１、／Ｄ２、／Ｄ３、…、／Ｄ９６０と各々表記する。また、ｊ列目の画素ブロック１０については、（４ｊ−３）列目、（４ｊ−２）列目、（４ｊ−１）列目および（４ｊ）列目のビット線２１５および相補ビット線２１６の４組が対応することになる。

本形態において、画素回路２０は、スタティック型のメモリ回路３０、選択回路４０および液晶素子５０を有する。メモリ回路３０は、スイッチング素子として機能するｎチャネル型のＴＦＴ（Thin Film Transistor／薄膜トランジスタ：以下単に「ＴＦＴ」と略称する）２２，２４，２６，２８と、ＮＯＴ（インバータ）回路３２，３４とを備える。ＴＦＴ２２については、そのソースがビット線２１５に接続され、そのドレインがＴＦＴ２４のソースに接続され、そのゲートがＹ選択線３１１に接続されている。ＴＦＴ２４については、そのドレインがＮＯＴ回路３２の入力端に接続され、そのゲートがＸ選択線２１１に接続されている。ＮＯＴ回路３２の出力端は、ＮＯＴ回路３４の入力端に接続され、ＮＯＴ回路３４の出力端は、ＮＯＴ回路３２の入力端に帰還されている。ここで、ＮＯＴ回路３２の入力端（ＮＯＴ回路３４の出力端）をメモリ回路３０の（正転）端子ＱとしＮＯＴ回路３４の入力端（ＮＯＴ回路３２の出力端）をメモリ回路３０の（反転）端子／Ｑとする。なお、メモリ回路３０は相補型であるので、ＴＦＴ２６については、そのソースが相補ビット線２１６に接続され、そのドレインがＴＦＴ２８のソースに接続され、そのゲートがＹ選択線３１１に接続されている。また、ＴＦＴ２８については、そのドレインがＮＯＴ回路３４の入力端に接続され、そのゲートがＸ選択線２１１に接続されている。

このようなメモリ回路３０は、Ｙ選択線３１１の論理レベルがＨレベルになり、かつ、Ｘ選択線２１１の論理レベルがＨレベルになったときに、ＴＦＴ２２，２４，２６，２８が同時にオンして、ビット線２１５に供給されたデータビットを端子Ｑにて保持する一方、相補ビット線２１６に供給された反転データビットを端子／Ｑにて、各々保持する構成となっている。

選択回路４０は、トランスミッションゲート４３，４４を有する。トランスミッションゲート４３の入力端には信号Ｖonが供給される一方、トランスミッションゲート４４の入力端には、信号Ｖoffとは論理反転の関係にある信号Ｖoffが供給されて、トランスミッションゲート４３，４４の出力端は、画素毎に個別に形成された画素電極１１８に共通接続されている。また、トランスミッションゲート４３の正転制御ゲートおよびトランスミッションゲート４４の反転制御ゲートは、メモリ回路３０の端子Ｑに接続され、トランスミッションゲート４３の反転制御ゲートおよびトランスミッションゲート４４の正転制御ゲートは、メモリ回路３０の端子／Ｑに接続されている。信号Ｖon，Ｖoffは各々、液晶素子５０をオン、オフさせる信号であり、図示省略した上位制御回路から各画素回路２０にわたって共通に供給される。トランスミッションゲート４３，４４は、正転制御ゲートがＨレベル（反転制御レベルがＬレベル）であるときに、入力端および出力端の間がオン（導通状態）となる。従って、メモリ回路３０の端子Ｑにおける論理レベルがＨレベルである場合、トランスミッションゲート４３，４４は各々オン、オフとなって、信号Ｖonが画素電極１１８に印加される一方、端子Ｑにおける論理レベルがＬレベルである場合、トランスミッションゲート４３，４４は各々オフ、オンとなって、信号Ｖoffが画素電極１１８に印加される構成となっている。

液晶素子５０は、画素１００ｂ毎に個別の画素電極１１８と、全画素にわたって共通の共通電極１０８との間にＴＮ型の液晶１０５が挟持された構成となっている。本形態において、共通電極１０８には、図３（ｂ）に示すように、１フレーム（１Ｆ：約１６．７ミリ秒）毎に論理反転する信号ＬＣcomが印加されている。信号ＬＣcomは、信号Ｖonおよび信号Ｖoffと同様に、上位制御回路から各画素回路２０に対して共通に供給される。信号ＬＣcomの論理レベルは、信号Ｖonとは反転の関係にあり、信号Ｖoffとは、同一の関係にある。また、信号Ｖon，Ｖoff，ＬＣcomの論理レベルはＨレベルのときに電源電圧Ｖddをとり、Ｌレベルのときに接地電位Ｇndをとる。液晶素子５０は、保持された電圧実効値に応じて、単位時間における透過光量が変化する。詳細には、液晶素子５０は、保持された電圧が低くなるにつれて、透過光量が小さくなるノーマリーブラックモードに設定されている。ただし、本形態では、液晶素子５０には、オンまたはオフに相当する電圧のいずれかのみが保持されるので、明るい状態（白色）または暗い状態（黒色）の２値的な表示のみが可能となっている。

再び図２（ａ）において、タイミング制御回路１１０は、Ｘ制御回路１１２、データビット供給回路１１４およびＹ制御回路１１６の３機能を１ブロックにまとめたものである。このうち、Ｘ制御回路１１２は、図示省略した上位制御回路から、タイミング信号と同期して供給されるアドレスデータのうち、Ｘ方向を指定するものをＸアドレスＡdxとして出力するものであり、Ｙ制御回路１１６は、同じくタイミング信号と同期して供給されるアドレスデータのうち、Ｙ方向を指定するものをＹアドレスＡdyとして出力するものである。データビット供給回路１１４は、上位制御回路から供給されるデータビットの４ビットと、その論理を反転したデータビットの４ビットを各々、ＸアドレスＡdx、ＹアドレスＡdyと同期するように、８本の信号線６０に供給するものである。

Ｘアドレスデコーダ１２０は、ＸアドレスＡdxで指定された列のＸ選択線２１１に対して、当該列の選択を示すＨレベルの論理信号を、その他の列のＸ選択線にはＬレベルの論理信号を、各々列選択信号として供給するものである。なお便宜的に、画像表示領域１００ａにおいて、左から数えて１、２、３、…、２４０列目のＸ選択線２１１に供給される列選択信号を、Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０と各々表記している。

サンプリング回路としてのサンプル・ホールド回路１３０は、信号線６０に供給された４ビットのデータビットを、Ｘアドレスデコーダ１２０によって選択されたＸ選択線２１１に対応する４列のビット線２１５に各々サンプリングして供給するとともに、信号線６０に供給された４ビットの反転データビットを、選択されたＸ選択線２１１に対応する４列の相補ビット線２１６に各々サンプリングして供給するものである。なお、このサンプル・ホールド回路１３０は、サンプリングしたデータビットを保持する機能を併せ持つ場合がある。

Ｙアドレスデコーダ１４０は、ＹアドレスＡdyで指定された行なに対して、当該行の選択を示すＨレベルの論理信号を、その他の列のＹ選択線にはＬレベルの論理信号を、各々行選択信号として出力するものである。

バッファ群１５０は、各行に対応して設けられたバッファ回路の集合体であり、行選択信号の駆動能力を高めて、Ｘ選択線２１１に供給する。なお便宜的に、画像表示領域１００ａにおいて、上から数えて１、２、３、…、３２０行目のＹ選択線３１１に供給される行選択信号を、Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０と各々表記している。

本形態において、タイミング制御回路１１０や、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０、Ｙアドレスデコーダ１４０、バッファ群１５０は、画素ブロック１０における構成素子とともに、すべてポリシリコンプロセスによって素子基板３１０に形成される。

（動作）
本形態に係る電気光学装置１の動作について説明する。まず、電気光学装置１では、各画素回路２０のメモリ回路３０に、データビットが記憶された状態が前提となるので、このメモリ回路３０へのデータビットの記憶動作について説明する。本形態では、メモリ回路３０に対するデータビットの記憶動作は、画素ブロック１０を単位として実行される。ここで例えばｉ行ｊ列の画素ブロック１０における８個の画素回路２０に対してデータビットを記憶させる場合、上位制御回路は、ｉ行目およびｊ列目を指定するアドレスを出力し、さらに、当該画素ブロック１０に属する画素回路２０、すなわち、ｉ行目であって（４ｊ−３）列目から（４ｊ）列目までの画素回路２０に記憶させるべきデータビットの４ビット分、および、それらの反転データビットの４ビット分、計８ビットを出力する。

アドレスの供給を受けたＸ制御回路１１２は、当該アドレスのうちのＸアドレスＡdxをＸアドレスデコーダ１２０に供給する一方、アドレスの供給を受けたＹ制御回路１１６は、当該アドレスのうちのＹアドレスＡdyをＹアドレスデコーダ１４０に供給する。また、データビット供給回路１１４は、供給されたデータビットおよび反転したデータビットの計８ビットを、ＸアドレスＡdx、ＹアドレスＡdyへの供給タイミングに一致させて、配線７６を介して信号線６０に供給する。

ＸアドレスＡdxによってＸアドレスデコーダ１２０は、列選択信号ＸｊをＨレベルとする。これにより、サンプル・ホールド回路１３０は、記憶させるべきデータビットの４ビットを、ｊ列目に対応する４本のビット線２１５にサンプリングする一方、それらの反転データビットの４ビットについても、ｊ列目に対応する４本の相補ビット線２１６にサンプリングする。詳細には、サンプル・ホールド回路１３０は、ｉ行目であって（４ｊ−３）列目から（４ｊ）列目までの画素回路２０に記憶させるべきデータビットの４ビットを、各々（４ｊ−３）列目から（４ｊ）列目までのビット線２１５に、Ｄ（４ｊ−３）、Ｄ（４ｊ−２）、Ｄ（４ｊ−１）、Ｄ４ｊとしてサンプリングし、反転データビットの４ビットを、各々（４ｊ−３）列目から（４ｊ）列目までの相補ビット線２１６に、／Ｄ（４ｊ−３）、／Ｄ（４ｊ−２）、／Ｄ（４ｊ−１）、／Ｄ４ｊとしてサンプリングする。このため、それ以外のビット線２１５および相補ビット線２１６には、なんらデータビットが供給されないことになる。

一方、ｉ行目を指定するＹアドレスＡdyによって、Ｙアドレスデコーダ１４０は、行選択信号ＹｉだけをＨレベルとする。ｉ行ｊ列の画素ブロック１０に属する４個の画素回路２０では、行選択信号ＹｉがＨレベルとなるのでＴＦＴ２２，２６がオン状態となり、さらに、列選択信号ＸｊがＨレベルとなるのでＴＦＴ２４，２８がオン状態となるのでビット線２１５に供給されたビットが端子Ｑに、相補ビット線２１６に供給されたビットが端子／Ｑに、各々書き込まれる。

この状態において、行選択信号Ｙｉまたは列選択信号Ｘｊの一方、もしくは、双方がＬレベルになると、ｉ行ｊ列の画素ブロック１０に属する４個の画素回路２０では、各々ＴＦＴ２２，２６またはＴＦＴ２４，２８がオフ、もしくは、いずれもがオフになる。このため、メモリ回路３０において、端子Ｑはビット線２１５から、端子／Ｑは相補ビット線２１６から、各々電気的に切り離されるが、メモリ回路３０は、書き込んだビットを保持し続けることになる。

なお、列選択信号ＸｊがＨレベルであって、行選択信号ＹｉがＨレベルである場合、ｉ行ｊ列の画素ブロック１０以外の画素回路２０では、行選択信号または列選択信号のいずれかが、もしくは、行選択信号および列選択信号の双方が、Ｌレベルである。したがって、これらの画素回路２０では、ＴＦＴ２２，２４、ＴＦＴ２６，２８の一方または双方がオフになるので、メモリ回路３０の端子Ｑはビット線２１５から電気的に切り離され、同様に、端子／Ｑは相補ビット線２１６から電気的に切り離される。このため、ｉ行ｊ列の画素ブロック１０以外の画素回路２０におけるメモリ回路３０は、ビット線２１５、相補ビット線２１６の電圧変化の影響をなんら受けることはない。すなわち、これらの画素回路２０のメモリ回路３０では、すでにデータビットが書き込まれていれば、ビット線２１５、相補ビット線２１６の電圧状態とは無関係に当該データビットを保持し続けることになる。

電源投入直後にあっては、このような書き込み動作が、すべての画素ブロック１０に対して実行され、これにより、すべての画素回路２０におけるメモリ回路３０において、ＨまたはＬレベルのいずれかのデータビットが保持される。また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットおよびそれら反転データビットの計８ビット分が、アドレスとともに、上位制御回路から供給されて、当該アドレスで指定された画素ブロック１０における４個のメモリ回路３０に保持されたデータビットが各々書き換えられる。

次に、このように各画素回路２０において各々データビットが保持された場合に、液晶素子５０がどうなるか、という観点で説明する。まず、画素回路２０のメモリ回路３０において、端子ＱがＬレベルに保持された場合（すなわち、端子／ＱにＨレベルが保持された場合）、トランスミッションゲート４３，４４は各々オフ、オンするので、当該画素の画素電極１１８には、共通電極１０８と同一論理の関係にある信号Ｖoffが印加される。このため、図３（ｂ）に示すように、液晶素子５０に印加される電圧ＶＬＣ、ここでは、共通電極１０８の電位を基準とした場合の画素電極１１８の電位はゼロとなるので、ノーマリーブラックモードであれば、当該画素は、暗くなるオフ状態となる。

一方、画素回路２０のメモリ回路３０において、端子ＱがＨレベルに保持された場合（すなわち、端子／ＱにＬレベルが保持された場合）、トランスミッションゲート４３，４４は各々オン、オフするので、当該画素の画素電極１１８には、共通電極１０８と論理反転の関係にある信号Ｖonが印加される。このため、図３（ｂ）に示すように、液晶素子５０に印加される電圧ＶＬＣは、＋Ｖddまたは−Ｖddとなるので、ノーマリーブラックモードであれば、当該画素は、明るくなるオン状態となる。

このようなオンまたはオフのいずれかの表示が、メモリ回路３０の保持状態に応じて、各画素回路２０において実行されて、所定の画像が表示されることとなる。また、データを書き換えない期間中は、データビットをメモリ回路３０で記憶しておくため、静止画を表示するであれば、リフレッシュが不要となるので、駆動回路等を動作させないで済み、その分、低消費電力化を図ることができる。

また、Ｘ選択線２１１およびＹ選択線３１１の交差に対応する画素ブロック１０を単位としてメモリ回路３０におけるデータビットが書き換えられる。また、アドレスで指定された画素ブロック１０以外では、メモリ回路３０の端子Ｑ，／Ｑは、各々ビット線２１５、相補ビット線２１６から電気的に切り離されるので、メモリ回路３０の保持内容がビット線２１５、相補ビット線２１６におけるノイズの影響を受けてしまう、ということを防止することもできる。さらに、本形態では、Ｘ制御回路１１２、データビット供給回路１１４およびＹ制御回路１１６を、１つの機能ブロックであるタイミング制御回路１１０としてまとめているので、素子基板３１０におけるＸ方向のサイズを縮小化することが可能である。

なお、本形態においては、画素ブロック１０に含まれる画素回路２０の個数を４個としたが、これ以外の複数個数としても良いし、単数の１個としても良い。タイミング制御回路１１０や、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０、Ｙアドレスデコーダ１４０、バッファ群１５０は、画素ブロック１０における構成素子とともに、すべてポリシリコンプロセスによって素子基板に形成する構成としたが、これらをＩＣチップとして素子基板に実装する場合にも適用可能である。信号ＬＣcomを１フレームの周期でレベル反転したが、信号ＬＣcomをレベル反転する理由は、液晶素子５０を交流駆動するために過ぎない。このため、例えば、信号ＬＣcomを２フレーム以上の周期でレベル反転する構成としても良い。上位制御回路は、データビットとともに、その反転データビットを供給する構成としたが、データビットのみを供給する一方、そのデータビットを論理反転するＮＯＴ回路を別途設ける構成としても良い。液晶素子５０はノーマリーブラックモードとしたが、電圧無印加状態において暗い状態となるノーマリーホワイトモードとしても良い。なお、説明の簡略化のためにオンオフの２値的な表示としたが、各画素回路２０は、例えばＸ方向に向かってＲＧＢ、ＲＧＢ・・の３原色に対応するようにして、各々の色についてオンオフさせる８色のカラー表示する構成としても良い。さらに、メモリ回路についてはダイナミック型を採用してもよい。

（素子基板３１０の構成）
図４は、本形態の電気光学装置１００に用いた素子基板３１０における回路配置を示す平面図である。図１（ａ）、図１（ｂ）、図１（ｃ）および図４に示すように、素子基板３１０の中央領域は、画素電極１１８を備えた画素１００ｂが複数、マトリクス状に形成された画素領域３１０ａになっている。画素領域３１０ａには、額縁としての遮光膜３０８と重なる領域にダミーの画素が構成される場合があり、この場合、画素領域３１０ａのうち、ダミー画素を除いた領域が画像表示領域１００ａとして利用されることになる。

素子基板３１０は、Ｘ方向を長手とする長方形の形状をしており、その長手方向の一辺には複数の接続用の端子１０２がＸ方向に沿って設けられている。この一辺には、端子１０２に近い方向から順番に、静電保護回路１９０および第１の回路領域１０１が各々Ｘ方向に沿って配置され、さらに、画素領域３１０ａを挟んで第１の回路領域１０１とは反対側には検査回路１６０が配置されている。第１の回路領域１０１には、静電保護回路１９０に近い方向から順番にタイミング制御回路１１０、Ｘアドレスデコーダ１２０およびサンプル・ホールド回路１３０が形成されている。

素子基板３１０において、短手方向の一辺には第２の回路領域１０４がＹ方向に沿って配置され、さらに、画素領域３１０ａを挟んで第２の回路領域１０４とは反対側には検査回路１７０が配置されている。第２の回路領域１０４には、外側順番にＹアドレスデコーダ１４０およびバッファ群１５０が形成されている。

このようにして画素領域３１０ａの外側領域には、端子１０２、静電保護回路１９０、第１の回路領域１０１（タイミング制御回路１１０、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０）、第２の回路領域１０４（Ｙアドレスデコーダ１４０、バッファ群１５０）、および検査回路１６０，１７０が形成されている。また、端子１０２、静電保護回路１９０、第１の回路領域１０１（タイミング制御回路１１０、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０）、第２の回路領域１０４（Ｙアドレスデコーダ１４０、バッファ群１５０）、および検査回路１６０，１７０はいずれもシール材１０７の外側領域に形成されている。

素子基板３１０には配線７２，７４，７６，７８，８１，８２，８４が形成されている。配線７２は、フレキシブル配線基板４００を介して上位制御回路から端子１０２に供給されたデータビットや各種のタイミング信号をタイミング制御回路１１０まで伝達する。配線７４は、タイミング制御回路１１０によるＸアドレスＡdxやクロック信号等をＸアドレスデコーダ１２０に伝達する。配線７６は、タイミング制御回路１１０によりタイミングが調整されたデータビットを、Ｘアドレスデコーダ１２０が形成される領域をスルーして、Ｘアドレスデコーダ１２０およびサンプル・ホールド回路１３０の間においてＸ方向に延在する８本の信号線６０に接続される。詳細には、配線７６は、１つの画素ブロック１０を構成する４個の画素回路２０に対応するデータビットの４ビット、および、それらの反転データビットの４ビットに対応して８本であり、これら８本の配線７６の各々に信号線６０が各々一対一に対応して接続される。なお、信号線６０の８本は、図３（ａ）に示すように、各画素ブロック１０において左から数えて１、２、３、４番目の画素回路２０に対するビット線２１５および相補ビット線２１６に、各々対応している。そして、８本の信号線６０に供給されたデータビットおよび反転データビットは、Ｈレベルとなった列選択信号によって、当該列選択信号に対応する画素ブロック１０のビット線２１５および相補ビット線２１６にサンプリングされる。図３（ａ）では、タイミング制御回路１１０、Ｘアドレスデコーダ１２０およびサンプル・ホールド回路１３０の部分的な領域のみを示しているので、配線７６は４本しか示されておらず、４本の信号線６０にのみ接続されているが、実際には、上述したように配線７６は８本であり、８本の信号線６０のすべてに個々に接続されている。配線７８は、端子１０２に供給された電源電圧等をＹアドレスデコーダ１４０に給電し、配線８１は、タイミング制御回路１１０によるＹアドレスＡdyやクロック信号等をＹアドレスデコーダ１４０に伝達する。

検査回路１６０，１７０は、素子基板３１０と対向基板３２０と貼り合わせる前に、タイミング制御回路１１０、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０、Ｙアドレスデコーダ１４０、バッファ群１５０および画像表示領域１００ａにおける画素ブロック１０が、電気的に正常に機能するか否かを検査する回路である。このため、検査回路１６０は、Ｘ選択線２１１、ビット線、相補ビット線に各々接続される一方、検査回路１７０は、Ｙ選択線３１１の他端に各々接続されて、その検査用の出力信号が配線８２を介して端子１０２から出力される構成となっている。

画像表示領域１００ａの外側であって素子基板３１０における対角の位置には、基板間導通用電極１８２が形成されている。基板間導通用電極１８２は、対向基板３２０に形成された共通電極１０８に信号ＬＣcomを印加するためのものである。詳細には、素子基板３１０は、対向基板３２０に対してシール材１０７によって貼り合わせられるが、このときに、基板間導通用電極１８２に相当する領域に設けられた導通材を介して、基板間導通用電極１８２と共通電極１０８との電気的な接続が図られる。この基板間導通用電極１８２は、端子１０２に配線８４を介して接続されているので、素子基板３１０に設けられた端子１０２を介して、共通電極１０８に信号ＬＣcomを印加する構成となっている。

（静電保護回路１９０の構成）
図５（ａ）、図５（ｂ）、図５（ｃ）、図５（ｄ）は各々、本発明を適用した電気光学装置１００に用いた静電保護回路１９０の回路図、その一例を示す回路図、静電保護回路１９０の断面図、および画素１００ｂの断面図である。

本形態では、液晶パネル３００の組み立て時、運搬時などの非動作時、または電源供給が行なわれている動作時に静電気の放電が発生した場合、各回路が破壊、劣化するおそれがある。そこで、素子基板３１０には、端子１０２とタイミング制御回路１１０とを接続する配線７２に対して静電保護回路１９０が形成されている。

図５（ａ）に示すように、静電保護回路１９０には、高電位線６ｓおよび低電位線６ｔが引き回されており、配線７２と高電位線６ｓとの間にはダイオード素子４１が介挿され、配線７２と低電位線６ｔとの間にはダイオード素子４２が介挿されている。２つのダイオード素子４１，４２のうち、ダイオード素子４１は、アノード側が配線７２に電気的に接続され、カソード側が高電位線６ｓに電気的に接続されている。これに対して、ダイオード素子４２は、カソード側が配線７２に電気的に接続され、アノード側が低電位線６ｔに電気的に接続されている。なお、ダイオード素子４１，４２との間に位置する配線部分には、ダイオード素子４１，４２への突入電流値を抑える抵抗（図示せず）が介挿されることが好ましい。

ダイオード素子４１，４２は、ＰＩＮ接合型ダイオード、あるいはＴＦＴをダイオード接続したＭＯＳ型ダイオードにより構成することができ、図５（ｂ）、図５（ｃ）には、Ｎ型のＴＦＴをダイオード接続したＭＯＳ型ダイオードを用いた例を示してある。かかるＭＯＳ型ダイオードは、各画素１００ｂに形成された相補型ＴＦＴと略同一の構造を有しており、ＭＯＳ型ダイオードおよび相補型ＴＦＴは互いの工程を利用して同時形成される。そこで、以下、静電保護回路１９０の構成を説明するとともに、各画素１００ｂに形成された相補型ＴＦＴ（Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０）の構成を説明する。

図５（ｃ）、図５（ｄ）に示すように、素子基板３１０には、透光性基板３１０ｄの表面にシリコン酸化膜などからなる下地保護膜１２が形成され、その表面側には、ダイオード素子４１，４２を構成するための半導体層１ａ，１ｄ、および相補型ＴＦＴ（Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０）を構成するための半導体層１ｈ，１ｍが各々、島状に形成されている。半導体層１ａ，１ｄ，１ｈ，１ｍの表面側にはゲート絶縁膜２が形成されている。ゲート絶縁膜２の表面には、ゲート電極３ａ，３ｂ，３ｅが形成されており、ゲート電極３ａ，３ｂ，３ｅの上層側には層間絶縁膜４，７が形成されている。

半導体層１ａ，１ｄ，１ｈ，１ｍは、例えば、素子基板３１０に対してアモルファスシリコン膜を形成した後、レーザアニールやランプアニールなどにより多結晶化されたポリシリコン膜である。従って、素子基板３１０の基材としてはガラス製の透光性基板３１０ｄを用いることができる。なお、素子基板３１０の基材としては石英基板を用いることができる。また、半導体層１ａ，１ｄ，１ｈ，１ｍとしては、単結晶シリコン層を用いることができ、このような構成は、石英基板と単結晶シリコン基板とが絶縁層を介して貼り合わされたＳＯＩ（Silicon On Insulator）基板を用いることにより実現することができる。このようなＳＯＩ基板は、例えば、単結晶シリコン基板上にシリコン酸化膜を形成した上で石英基板と貼り合わせる方法、あるいは石英基板と単結晶シリコン基板の双方にシリコン酸化膜を形成した上でシリコン酸化膜同士を接触させて貼り合わせる方法を採用できる。このような基板を用いた場合、ゲート絶縁膜２は、半導体層に対する熱酸化膜により形成できる。

半導体層１ａ，１ｄ，１ｈ，１ｍは、ゲート電極３ａ，３ｂ，３ｅとゲート絶縁膜２を介して対向する位置に半導体領域１ａ’，１ｄ’，１ｈ’，１ｍ’を備えており、半導体領域１ａ’，１ｄ’，１ｈ’，１ｍ’はチャネル領域に相当する。半導体層１ａ，１ｄ，１ｍは、半導体領域１ａ’，１ｄ’，１ｍ’の両側にＮ型の不純物導入領域１ｂ，１ｃ，１ｅ，１ｆ，１ｎ，１ｐを備えており、半導体層１ｈは、半導体領域１ｈ’の両側にＰ型の不純物導入領域１ｉ，１ｊを備えている。相補型ＴＦＴ（Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０）をＬＤＤ（Lightly Doped Drain）構造とする場合、半導体層１ｈ，１ｍには、不純物導入領域として、低濃度不純物導入領域と高濃度不純物導入領域とが形成される。

図５（ｃ）に示すように、ダイオード素子４１，４２の形成領域では、層間絶縁膜４の上層に高電位線６ｓ、低電位線６ｔおよび配線７２が形成されており、これらの配線は各々、層間絶縁膜４およびゲート絶縁膜２を貫通するコンタクトホールを介して不純物導入領域１ｃ，１ｅ，１ｂ（１ｆ）に電気的に接続している。また、高電位線６ｓおよび低電位線６ｔは、別領域において、層間絶縁膜４を貫通するコンタクトホールを介してゲート電極３ａ，３ｂにも電気的に接続している。このようにして、ダイオード素子４１，４２（ＭＯＳ型ダイオード）が構成されている。

図５（ｄ）に示すように、相補型ＴＦＴの形成領域では、層間絶縁膜４の上層に高電位線６ｅ、低電位線６ｇおよび出力配線６ｆが形成されており、高電位線６ｅおよび低電位線６ｇは各々、層間絶縁膜４およびゲート絶縁膜２を貫通するコンタクトホールを介して半導体層１ｈ，１ｍのソース領域（不純物導入領域１ｉ，１ｐ）に電気的に接続されている。また、出力配線６ｆは、層間絶縁膜４およびゲート絶縁膜２を貫通するコンタクトホールを介して半導体層１ｈ，１ｍのドレイン領域（不純物導入領域１ｊ，１ｎ）に電気的に接続されている。図示を省略するが、入力配線は、層間絶縁膜４を貫通するコンタクトホールを介して共通のゲート電極３ｅに接続されている。このようにして、相補型ＴＦＴ（Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０）が形成される。また、相補型ＴＦＴ（Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０）の形成工程を利用すると、ＰＩＮ接合型ダイオードによって、ダイオード素子４１，４２を形成することもできる。各画素１００ｂでは層間絶縁膜７の上層に画素電極１１８が形成されており、その表面側には配向膜３１６が形成されている。これに対して、対向基板３２０には、透光性の基板３１０ｂにおいて、素子基板３１０と対向する側の面に、遮光膜３２８（ブラックマトリクス）、カラーフィルタ３２４、平坦化膜３２５（保護膜）、共通電極１０８、および配向膜が形成されている。

（電気光学装置１００の製造方法）
図６（ａ）、図６（ｂ）、図６（ｃ）は各々、本発明を適用した電気光学装置の製造工程のうち、モールド材形成工程を示す工程断面図である。本形態の電気光学装置１００を製造するには、図１（ａ）、図１（ｂ）、図１（ｃ）に示す液晶パネル３００を形成した後、図６（ａ）に示すように、端子１０２に対してフレキシブル配線基板４００を異方性導電材などにより接続する。

次に、図６（ｂ）に示すように、素子基板３１０において第１面３１０ｅ側（対向基板３２０と対向する内面側）では、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性樹脂組成物４１０ａを塗布する。また、素子基板３１０において第２面３１０ｆ側（対向基板３２０と対向する側とは反対側）でも、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性樹脂組成物４２０ａを塗布する。

次に、図６（ｃ）に矢印ＵＶ１で示すように、素子基板３１０の第１面３１０ｅ側からＵＶ光を照射してＵＶ硬化性樹脂組成物４１０ａを硬化させ、第１のモールド材４１０を形成する。その際、第１面３１０ｅの側には、少なくとも静電保護回路１９０と重なる位置にＷ、Ｔｉ、Ｃｒ、Ａｌ（アルミニウム）などの金属材料や、遮光性樹脂などからなる遮光板３６１（遮光材）を被せておく。従って、静電保護回路１９０にＵＶ光を照射せずにＵＶ硬化性樹脂組成物４１０ａを硬化させ、第１のモールド材４１０を形成することができる。

本形態において、遮光板３６１は、静電保護回路１９０に加えて、第１の回路領域１０１にも重なるように配置されている。なお、素子基板３１０と遮光板３６１とが別部材であることを示すために素子基板３１０と遮光板３６１との間に隙間を設けたように示してあるが、遮光板３６１については、隙間を介して素子基板３１０に重ねた構成、および素子基板３１０に密着させた構成のいずれを採用してもよい。

また、矢印ＵＶ２で示すように、素子基板３１０の第２面３１０ｆ側からＵＶ光を照射してＵＶ硬化性樹脂組成物４２０ａを硬化させ、第２のモールド材４２０を形成する。その際、第２面３１０ｆの側には、少なくとも静電保護回路１９０と重なる位置に、Ｗ、Ｔｉ、Ｃｒ、Ａｌなどの金属材料や、遮光性樹脂などからなる遮光材としての遮光板３６２を被せておく。従って、静電保護回路１９０にＵＶ光を照射せずにＵＶ硬化性樹脂組成物４２０ａを硬化させ、第２のモールド材４２０を形成することができる。

本形態において、遮光板３６２は、静電保護回路１９０に加えて、第１の回路領域１０１にも重なるように配置されている。なお、素子基板３１０と遮光板３６２とが別部材であることを示すために素子基板３１０と遮光板３６２との間に隙間を設けたように示してあるが、遮光板３６２については、隙間を介して素子基板３１０に重ねた構成、および素子基板３１０に密着させた構成のいずれを採用してもよい。

（本形態の主な効果）
以上説明したように、本形態では、第１のモールド材４１０、第２のモールド材４２０を形成する際、静電保護回路１９０にＵＶ光を照射せずにＵＶ硬化性樹脂組成物４１０ａ，４２０ａを硬化させるため、静電保護回路１９０に設けたダイオード素子４１，４２の電流−電圧特性が変化しない。それ故、ダイオード素子４１，４２を介して無駄な電流が流れることを防止できるので、静電保護回路１９０を設けた場合でも、消費電流の増大が発生しない。

特に本形態では、複数の画素１００ｂの各々にメモリ回路３０を設けたため、もともとの消費電流が小さい。従って、ＵＶ照射によって、ダイオード素子４１，４２の電流−電圧特性が変化して消費電流がわずかでも増大すると、複数の画素１００ｂの各々にメモリ回路３０を設けた目的が損なわれてしまうが、本形態によれば、複数の画素１００ｂの各々にメモリ回路３０を設けることより低消費電力化を図るという本来の目的を十分、達成することができる。

上記形態では、素子基板３１０の両面に第１のモールド材４１０、第２のモールド材４２０を形成したが、第１面３１０ｅ側のみに第１のモールド材４１０を形成した構成、あるいは、第２面３１０ｆ側のみに第２のモールド材４２０を形成した構成を採用してもよく、この場合でも、図６（ｃ）を参照して説明した遮光板３６１，３６２（遮光材）を用いれば、静電保護回路１９０にＵＶ光が照射されるのを防止することができる。

上記実施の形態１においては、第１のモールド材４１０、第２のモールド材４２０としてＵＶ硬化型モールド材を用いたが、ＵＶ硬化型モールド材に代えて、シリコーン樹脂系などの常温硬化性モールド材、エポキシ樹脂系などの加熱硬化性モールド材、または可視光硬化性モールド材を用いてもよい。このようなモールド材を用いれば、静電保護回路１９０にＵＶ光が照射されずに第１のモールド材４１０、第２のモールド材４２０を形成することができる。このようなモールド材についても、素子基板３１０の両面に形成した構成、第１面３１０ｅ側のみに形成した構成、あるいは、第２面３１０ｆ側のみに形成した構成を採用することができる。

上記形態では、遮光板として、ＵＶ光を完全に遮断するものを用いたが、ＵＶ光を部分的に遮断し減光させる半透過性遮光板を用いてもよく、半透過性遮光板としては偏光板を用いてもよい。

［実施の形態２］
図７（ａ）、図７（ｂ）、図７（ｃ）は各々、実施の形態２に関する電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図である。なお、図７（ｂ）では、図７（ａ）との対応が分かりやすいように、左右の位置関係は図７（ａ）に一致させてある。実施の形態２においては、素子基板３１０において、画素電極１１８が形成されている側とは反対の側の第２面３１０ｆ側（対向基板３２０と対向する側反対側の外面側）ではモールド材による補強が施されていない。（電気光学装置の全体構成）に係るの他の構成については、図１（ａ）〜図１（ｃ）を用いて説明した実施の形態１と同様であるのでここでは、説明は省略する。

図２、図３の（電気光学装置の電気的な構成）、（動作）および図４の（素子基板の構成）および図５の（静電保護回路１９０の構成）についても実施の形態１と同様であるのでその説明は省略する。

（電気光学装置１００の製造方法および本形態の主な効果）
このような構成の電気光学装置１００を製造するには、図７（ａ）、図７（ｂ）、図７（ｃ）に示す液晶パネル３００を形成した後、端子１０２に対してフレキシブル配線基板４００を異方性導電材などにより接続する。

次に、素子基板３１０において、画素電極１１８が形成されている第１面３１０ｅ側（対向基板３２０と対向する内面側）では、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第１のモールド材４１０を塗布した後、矢印ＵＶ１で示すように、素子基板３１０の第１面３１０ｅ側からＵＶ光を照射してＵＶ硬化性の第１のモールド材４１０を硬化させる。これに対して、素子基板３１０の第２面３１０ｆ側では、ＵＶ硬化性モールド材による補強を行なわない。

このように本形態では、素子基板３１０とフレキシブル配線基板４００との接続部分を補強するにあたって、素子基板３１０において画素電極１１８が形成された第１面３１０ｅ側のみにおいて、素子基板３１０とフレキシブル配線基板４００とに跨るようにＵＶ硬化性の第１のモールド材４１０を形成し、素子基板３１０の第２面３１０ｆ側では、ＵＶ硬化性モールド材による補強が施されていない。このため、モールド材を硬化させるためのＵＶ光の照射は、素子基板３１０の第１面３１０ｅ側で行なわれるだけであり、素子基板３１０の第２面３１０ｆ側では行なわれない。従って、端子１０２の形成領域に隣接する位置に静電保護回路１９０を設けた場合でも、ＵＶ光が静電保護回路１９０のダイオード素子４１，４２に入射するのは、素子基板３１０の第１面３１０ｅ側での１回のＵＶ照射時である。それ故、ダイオード素子４１，４２の電流−電圧特性は変化しないか、わずかに変化するだけである。よって、ダイオード素子４１，４２を介して電流が漏れることを防止できるので、静電保護回路１９０を設けた場合でも、消費電流の増大が発生しない。

特に本形態では、複数の画素１００ｂの各々にメモリ回路３０を設けたため、もともとの消費電流が小さい。従って、ＵＶ照射によって、ダイオード素子４１，４２の電流−電圧特性が変化して消費電流がわずかでも増大すると、複数の画素１００ｂの各々にメモリ回路３０を設けた目的が損なわれてしまうが、本形態によれば、複数の画素１００ｂの各々にメモリ回路３０を設けることより低消費電力化を図るという本来の目的を十分、達成することができる。

なお、ＵＶ硬化性の第１のモールド材４１０の形成領域と静電保護回路１９０とは、素子基板３１０の面内方向で１ｍｍ以上の距離ｄ１を隔てていることが好ましい。このように構成すると、素子基板３１０の第１面３１０ｅ側でＵＶ光を照射してＵＶ硬化性の第１のモールド材４１０を硬化させる際、ＵＶ光が静電保護回路１９０のダイオード素子４１，４２に直接、照射されることがない。

実施の形態２においては、素子基板３１０の第２面３１０ｆ側では、素子基板３１０とフレキシブル配線基板４００との接続部分に対する補強を行なわない構成であったが、図８および図９に示すように、素子基板３１０の第２面３１０ｆではＵＶ硬化性モールド材以外の手段による補強を行なってもよい。すなわち、図８（ａ）、図８（ｂ）、図８（ｃ）に示す形態では、素子基板３１０とフレキシブル配線基板４００との接続部分を補強することを目的に、素子基板３１０の第１面３１０ｅ側では、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第１のモールド材４１０が形成されている。また、素子基板３１０の第２面３１０ｆ側でも、素子基板３１０とフレキシブル配線基板４００とに跨るように第２のモールド材４２０が形成されている。

ここで、第２のモールド材４２０は、ＵＶ硬化性樹脂ではなく、常温硬化性のシリコーン樹脂系モールド材である。このため、モールド材を硬化させるためのＵＶ光の照射は、素子基板３１０の第１面３１０ｅ側で行なわれるだけであり、素子基板３１０の第２面３１０ｆ側では行なわれない。従って、端子１０２の形成領域に隣接する位置に静電保護回路１９０を設けた場合でも、ＵＶ光が静電保護回路１９０のダイオード素子４１，４２に入射するのは、素子基板３１０の第１面３１０ｅ側での１回のＵＶ照射時である。なお、素子基板３１０の第２面３１０ｆに用いる第２のモールド材４２０については、常温硬化性のシリコーン樹脂系モールド材に代えて、エポキシ樹脂などといった加熱硬化性樹脂を用いてもよい。

また、素子基板３１０の第２面３１０ｆ側で素子基板３１０とフレキシブル配線基板４００との接続部分を補強するにあたっては、図８（ａ）、図８（ｂ）、図８（ｃ）に示す第２のモールド材４２０に代えて、図９（ａ）、図９（ｂ）、図９（ｃ）に示すように、プラスチック製フィルム、金属箔、金属箔にプラスチック層を積層したラミネートフィルムなどといったシート状補強部材４３０を粘着材４３５により素子基板３１０とフレキシブル配線基板４００とに跨るように貼付した構成を採用してもよい。

［実施の形態３］
図１０（ａ）、図１０（ｂ）、図１０（ｃ）は各々、実施の形態３に関する電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図である。なお、図１０（ｂ）では、図１０（ａ）との対応が分かりやすいように、左右の位置関係は図１０（ａ）に一致させてある。実施の形態３においては、素子基板３１０において、画素電極１１８が形成されている第１面３１０ｅ側（対向基板３２０と対向する内面側）ではモールド材による補強が施されていない。（電気光学装置の全体構成）の他の構成については、図１（ａ）〜図１（ｃ）を用いて説明した実施の形態１と同様であるのでここでは、説明は省略する。

また、図２、図３の（電気光学装置の電気的な構成）、（動作）および図４の（素子基板の構成）および図５の（静電保護回路１９０の構成）についても実施の形態１と同様であるのでその説明は省略する。

（電気光学装置１００の製造方法および本形態の主な効果）
このような構成の電気光学装置１００を製造するには、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示す液晶パネル３００を形成した後、端子１０２に対してフレキシブル配線基板４００を異方性導電材などにより接続する。

次に、素子基板３１０において、画素電極１１８が形成されている第１面３１０ｅ側（対向基板３２０と対向する内面側）では、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第１のモールド材４１０を塗布した後、矢印ＵＶ１で示すように、素子基板３１０の第１面３１０ｅ側からＵＶ光を照射してＵＶ硬化性の第１のモールド材４１０を硬化させる。これに対して、素子基板３１０の第２面３１０ｆ側では、ＵＶ硬化性モールド材による補強を行なわない。

このように本形態では、素子基板３１０とフレキシブル配線基板４００との接続部分を補強するにあたって、素子基板３１０において画素電極１１８が形成された第１面３１０ｅ側のみにおいて、素子基板３１０とフレキシブル配線基板４００とに跨るようにＵＶ硬化性の第１のモールド材４１０を形成し、素子基板３１０の第２面３１０ｆ側では、ＵＶ硬化性モールド材による補強が施されていない。このため、モールド材を硬化させるためのＵＶ光の照射は、素子基板３１０の第１面３１０ｅ側で行なわれるだけであり、素子基板３１０の第２面３１０ｆ側では行なわれない。従って、端子１０２の形成領域に隣接する位置に静電保護回路１９０を設けた場合でも、ＵＶ光が静電保護回路１９０のダイオード素子４１，４２に入射するのは、素子基板３１０の第１面３１０ｅ側での１回のＵＶ照射時である。それ故、ダイオード素子４１，４２の電流−電圧特性は変化しないか、わずかに変化するだけである。よって、ダイオード素子４１，４２を介して電流が漏れることを防止できるので、静電保護回路１９０を設けた場合でも、消費電流の増大が発生しない。

特に本形態では、複数の画素１００ｂの各々にメモリ回路３０を設けたため、もともとの消費電流が小さい。従って、ＵＶ照射によって、ダイオード素子４１，４２の電流−電圧特性が変化して消費電流がわずかでも増大すると、複数の画素１００ｂの各々にメモリ回路３０を設けた目的が損なわれてしまうが、本形態によれば、複数の画素１００ｂの各々にメモリ回路３０を設けることより低消費電力化を図るという本来の目的を十分、達成することができる。

なお、ＵＶ硬化性の第１のモールド材４１０の形成領域と静電保護回路１９０とは、素子基板３１０の面内方向で１ｍｍ以上の距離ｄ１を隔てていることが好ましい。このように構成すると、素子基板３１０の第１面３１０ｅ側でＵＶ光を照射してＵＶ硬化性の第１のモールド材４１０を硬化させる際、ＵＶ光が静電保護回路１９０のダイオード素子４１，４２に直接、照射されることがない。

上記実施の形態３においては、素子基板３１０の第２面３１０ｆ側では、素子基板３１０とフレキシブル配線基板４００との接続部分に対する補強を行なわない構成であったが、図１１および図１２に示すように、素子基板３１０の第２面３１０ｆではＵＶ硬化性モールド材以外の手段による補強を行なってもよい。すなわち、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示す形態では、素子基板３１０とフレキシブル配線基板４００との接続部分を補強することを目的に、素子基板３１０の第１面３１０ｅ側では、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第１のモールド材４１０が形成されている。また、素子基板３１０の第２面３１０ｆ側でも、素子基板３１０とフレキシブル配線基板４００とに跨るように第２のモールド材４２０が形成されている。

ここで、第２のモールド材４２０は、ＵＶ硬化性樹脂ではなく、常温硬化性のシリコーン樹脂系モールド材である。このため、モールド材を硬化させるためのＵＶ光の照射は、素子基板３１０の第１面３１０ｅ側で行なわれるだけであり、素子基板３１０の第２面３１０ｆ側では行なわれない。従って、端子１０２の形成領域に隣接する位置に静電保護回路１９０を設けた場合でも、ＵＶ光が静電保護回路１９０のダイオード素子４１，４２に入射するのは、素子基板３１０の第１面３１０ｅ側での１回のＵＶ照射時である。なお、素子基板３１０の第２面３１０ｆに用いる第２のモールド材４２０については、常温硬化性のシリコーン樹脂系モールド材に代えて、エポキシ樹脂などといった加熱硬化性樹脂を用いてもよい。

また、素子基板３１０の第２面３１０ｆ側で素子基板３１０とフレキシブル配線基板４００との接続部分を補強するにあたっては、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示す第２のモールド材４２０に代えて、図１２（ａ）、図１２（ｂ）、図１２（ｃ）に示すように、プラスチック製フィルム、金属箔、金属箔にプラスチック層を積層したラミネートフィルムなどといったシート状補強部材４３０を粘着材４３５により素子基板３１０とフレキシブル配線基板４００とに跨るように貼付した構成を採用してもよい。

［実施の形態４］
図１３（ａ）、図１３（ｂ）、図１３（ｃ）は各々、実施の形態４に関する電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図である。なお、図１３（ｂ）では、図１３（ａ）との対応が分かりやすいように、左右の位置関係は図７（ａ）に一致させてある。実施の形態４においては、（電気光学装置の全体構成）に係る構成については、図１（ａ）〜図１（ｃ）を用いて説明した実施の形態１と同様であるのでここでは、説明は省略する。

図２、図３の（電気光学装置の電気的な構成）、（動作）および図４の（素子基板の構成）および図５の（静電保護回路１９０の構成）についても実施の形態１と同様であるのでその説明は省略する。

（電気光学装置１００の製造方法および本形態の主な効果）
このような構成の電気光学装置１００を製造するには、図１３（ａ）、図１３（ｂ）、図１３（ｃ）に示す液晶パネル３００を形成した後、端子１０２に対してフレキシブル配線基板４００を異方性導電材などにより接続する。

次に、素子基板３１０において、画素電極１１８が形成されている一方面側（対向基板３２０と対向する内面側）では、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第１のモールド材４１０を塗布した後、矢印ＵＶ１で示すように、素子基板３１０の一方面側からＵＶ光を照射して第１のモールド材４１０を硬化させる。

また、素子基板３１０において、画素電極１１８が形成されている側とは反対側の一方面側（対向基板３２０と対向する側と反対側の外面側）でも、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などからなるＵＶ硬化性の第２のモールド材４２０を塗布した後、矢印ＵＶ２で示すように、素子基板３１０の他方面側からＵＶ光を照射して第２のモールド材４２０を硬化させる。

ここで、素子基板３１０では、端子１０２が形成されている領域に隣接する位置に静電保護回路１９０が形成されているが、第１のモールド材４１０の形成領域と静電保護回路１９０とは、素子基板３１０の面内方向で１ｍｍ以上の距離ｄ１を隔てている。このため、矢印ＵＶ１で示すように、素子基板３１０の一方面側からＵＶ光を照射して第１のモールド材４１０を硬化させる際、ＵＶ光が直接、静電保護回路１９０のダイオード素子４１、４２に照射されることがない。

また、第２のモールド材４２０の形成領域と静電保護回路１９０とは、素子基板３１０の面内方向で１ｍｍ以上の距離ｄ２を隔てている。このため、矢印ＵＶ２で示すように、素子基板３１０の他方面側からＵＶ光を照射して第２のモールド材４２０を硬化させる際、ＵＶ光が素子基板３１０４を透過して、直接、静電保護回路１９０のダイオード素子４１，４２に照射されることがない。

それ故、第１のモールド材４１０および第２のモールド材４２０を硬化させる際、静電保護回路１９０に強いＵＶ光が入射しないので、静電保護回路１９０のダイオード素子４１，４２の電流−電圧特性が変化しない。それ故、ダイオード素子４１，４２を介して無駄な電流が流れることを防止できるので、静電保護回路１９０を設けた場合でも、消費電流の増大が発生しない。

特に本形態では、複数の画素１００ｂの各々にメモリ回路を設けたため、もともとの消費電流が小さい。従って、ＵＶ照射によって、ダイオード素子４１，４２の電流−電圧特性が変化して消費電流がわずかでも増大すると、複数の画素１００ｂの各々にメモリ回路３０を設けた目的が損なわれてしまうが、本形態によれば、複数の画素１００ｂの各々にメモリ回路３０を設けることより低消費電力化を図るという本来の目的を十分、達成することができる。

図１４（ａ）、図１４（ｂ）、図１４（ｃ）に示すように、素子基板３１０の一方面側および他方面側のうち、画素電極１１８が形成されている一方面側のみで、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第１のモールド材４１０が形成されている場合でも、第１のモールド材４１０の形成領域と静電保護回路１９０とを、素子基板３１０の面内方向で１ｍｍ以上の距離ｄ１を隔てていることが好ましい。

このような構成によれば、素子基板３１０の基材が透光性であるか否かにかかわらず、矢印ＵＶ１で示すように、素子基板３１０の一方面側からＵＶ光を照射して第１のモールド材４１０を硬化させる際、ＵＶ光が直接、静電保護回路１９０のダイオード素子４１，４２に照射されることがない。なお、素子基板３１０の基材が透光性でない場合において、素子基板３１０の他方面側において素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第２のモールド材４２０を形成する場合、第２のモールド材４２０の形成領域と静電保護回路１９０との離間された距離ｄ２は、素子基板３１０の面内方向で１ｍｍ未満であってもよい。

また、図１５（ａ）、図１５（ｂ）、図１５（ｃ）に示すように、素子基板３１０の一方面側および他方面側のうち、画素電極１１８が形成されている側とは反対側の他方面側のみで、素子基板３１０とフレキシブル配線基板４００とに跨るように、アクリル樹脂などのＵＶ硬化性の第２のモールド材４２０が形成されている場合でも、第２のモールド材４２０の形成領域と静電保護回路１９０とを、素子基板３１０の面内方向で１ｍｍ以上の距離ｄ２を隔てていることが好ましい。このような構成は、素子基板３１０の基材が透光性である場合に採用される。この場合も、矢印ＵＶ２で示すように、素子基板３１０の他方面側からＵＶ光を照射して第２のモールド材４２０を硬化させる際、ＵＶ光が直接、静電保護回路１９０のダイオード素子４１，４２に照射されることがない。

〔変形例〕
上記した実施の形態１〜４では、図２〜図４を参照して説明した回路構成を備えた電気光学装置１００に本発明を適用した例であったが、その他のメモリ回路を各画素１００ｂに備えた電気光学装置１００に本発明を適用してもよい。また、メモリ回路を各画素１００ｂに備えていない電気光学装置１００であっても、本発明を適用すれば、低消費電力化を図ることができる。

上記した実施の形態１〜４では、透過型の電気光学装置１００を例に説明したが、反射型や半透過半反射型の電気光学装置１００に本発明を適用してもよい。このような構成を採用する場合、素子基板３１０あるいは対向基板３２０に光反射層を形成する。従って、光反射層を静電保護回路１９０と重なる領域に形成することにより、シール材１０７を形成する際に静電保護回路１９０にＵＶ光が照射されるのを防止してもよい。また、反射型の液晶装置の場合には、素子基板３１０の基材として単結晶シリコン基板を用いてもよい。さらには、素子基板３１０あるいは対向基板３２０の基材としては、ガラス基板、石英基板、単結晶シリコン基板などの剛性基板の他、それらを薄くして可撓性を付与した基板や、プラスチック基板などの可撓性基板を用いてもよい。

上記した実施の形態１〜４では、ＴＮ型の液晶を用いたが、ＳＴＮ型など、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成を採用してもよい。また、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードの液晶装置（電気光学装置）に本発明を適用してもよく、この場合、共通電極１０８は、画素電極１１８と同様、素子基板３１０に形成される。

上記した実施の形態１〜４では、電気光学装置１００として液晶装置を説明したが、有機ＥＬ（エレクトロルミネッセンス）素子、電気泳動型素子、電子放出素子、プラズマ表示素子などを用いた電気光学装置に本発明を適用してもよい。

［電子機器への搭載例］
次に、上述した実施の形態１〜４に係る電気光学装置１００を適用した電子機器について説明する。図１６（ａ）に、電気光学装置１００を備えたモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ２０００は、表示ユニットとしての電気光学装置１００と本体部２０１０を備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。図１６（ｂ）に、電気光学装置１００を備えた携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、並びに表示ユニットとしての電気光学装置１００を備える。スクロールボタン３００２を操作することによって、電気光学装置１００に表示される画面がスクロールされる。図１６（ｃ）に、電気光学装置１００を適用した情報携帯端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、並びに表示ユニットとしての電気光学装置１００を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１００に表示される。

なお、電気光学装置１００が適用される電子機器としては、図１６に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置１００が適用可能である。また、投射型表示装置において、電気光学装置１００（液晶装置）をライトバルブとして用いてもよい。

（ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態１に係る電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）は、図１に示す電気光学装置の電気的な構成を示すブロック図、および画素回路の回路図。 （ａ）、（ｂ）は、図１に示す電気光学装置の部分拡大図、およびメモリ回路に対する書込動作を示す説明図。 図１に示す素子基板における回路配置を示す平面図。 （ａ）、（ｂ）、（ｂ）、（ｄ）は各々、図１に示す電気光学装置に用いた静電保護回路の回路図、その一例を示す回路図、静電保護回路の断面図、および画素の断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態１に係る電気光学装置の製造工程のうち、モールド材形成工程を示す工程断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態２に係る電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態２に係る他の電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態２に係る他の電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態３に係る電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態３に係る他の電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態３に係る他の電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態４に係る電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態４に係る他の電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態４に係る他の電気光学装置を各構成要素と共に対向基板の側から見た平面図、素子基板側からみた底面図、およびそのＨ−Ｈ’断面図。 本発明に係る電気光学装置を用いた電子機器の説明図。

符号の説明

１０…画素ブロック、２０…画素回路、３０…メモリ回路、４１，４２…静電保護用のダイオード素子、５０…液晶素子、１００…電気光学装置、１００ａ…画像表示領域、１００ｂ…画素、１０２…端子、１９０…静電保護回路、３００…液晶パネル、３１０…素子基板、３１０ａ…画素領域、３１０ｅ…素子基板の第１面、３１０ｆ…素子基板の第２面、３２０…対向基板、４１０…第１のモールド材、４２０…第２のモールド材、４１０ａ，４２０ａ…ＵＶ硬化性樹脂組成物、４３０…シート状補強部材、３６１，３６２…遮光材としての遮光板。

Claims (16)

1. 画素電極を備える画素が複数配列された素子基板に、配線基板を接続する電気光学装置の製造方法であって、
   画素電極を備える画素が複数配列されてなる素子基板に、前記素子基板と前記配線基板とに跨ってＵＶ硬化性のモールド材を配置する工程と、
   前記モールド材にＵＶ光を照射して前記モールド材を固化させる工程と、を含み、
   前記素子基板には静電保護回路が形成されており、前記モールド材を固化する工程においては、前記静電保護回路を避けて前記ＵＶ光を照射することを特徴とする電気光学装置の製造方法。
2. 前記複数の画素の各々に対応して記憶素子が形成されていることを特徴とする請求項１に記載の電気光学装置の製造方法。
3. 前記モールド材を配置する工程において、前記モールド材を前記静電保護回路から１ｍｍ以上離間させて配置することを特徴とする請求項１に記載の電気光学装置の製造方法。
4. 前記モールド材を固化させる工程において、前記静電保護回路を遮光材で覆って前記ＵＶ光を前記モールド材に照射することを特徴とする請求項１に記載の電気光学装置の製造方法。
5. 前記素子基板と前記外部回路基板とを接続する工程においては、前記素子基板の面のうち前記画素電極が形成された第１面側に前記配線基板を接続し、
   前記ＵＶ硬化性のモールド材を配置する工程においては、前記第１面側および前記第１の面とは反対側の第２面のうち少なくとも一方の面に前記モールド材を配置することを特徴とする請求項１に記載の電気光学装置の製造方法。
6. 前記ＵＶ硬化性のモールド材を配置する工程においては、前記第１面および前記第２面の双方に前記モールド材を配置し、
   前記モールド材を固化する工程においては、前記ＵＶ光を前記第１の面の側および前記第２の面側から照射するとともに、前記第１の面の側から照射するＵＶ光、および前記第２の面の側から照射するＵＶ光のいずれについても、前記静電保護回路への照射を避けることを特徴とする請求項５に記載の電気光学装置の製造方法。
7. 画素電極を備えた複数の画素が配列されており、前記複数の画素の各々に対応して記憶素子が設けられている素子基板と、
   前記素子基板の第１面側に接続されてなる配線基板と、
   前記素子基板の前記第１面側に形成されてなる静電保護回路と、
   前記素子基板の前記第１面側、および前記第１面とは反対側の第２面側の少なくとも一方の側に前記配線基板と前記素子基板に跨って配置されてなる非ＵＶ硬化性のモールド樹脂と、を具備することを特徴とする電気光学装置。
8. 前記非ＵＶ硬化性のモールド部材が、常温硬化型モールド材、加熱硬性モールド材および常温硬化性のシリコーン樹脂系モールド材から選ばれることを特徴とする請求項７に記載の電気光学装置。
9. 画素電極を備えた複数の画素が配列されており、前記複数の画素の各々に対応して記憶素子が設けられている素子基板と、
   前記素子基板の第１面側に接続されてなる配線基板と、
   前記素子基板の前記第１面側に形成されてなる静電保護回路と、
   前記素子基板の前記第１面側、および前記第１面とは反対側の第２面側のいずれか一方の側のみに前記配線基板と前記素子基板に跨って配置されてなるＵＶ硬化性のモールド材を具備することを特徴とする電気光学装置。
10. 前記第１の面側および前記第２の面側のうち前記ＵＶ硬化性のモールド材が配置されない面側に、前記配線基板と前記素子基板に跨って配置されてなる非ＵＶ硬化性のモールド材が配置されてなることを特徴とする請求項９に記載の電気光学装置。
11. 前記非ＵＶ硬化性のモールド部材が、常温硬化型モールド材、加熱硬性のモールド材および常温硬化性のシリコーン樹脂系モールド材から選ばれることを特徴とする請求項１０に記載の電気光学装置。
12. 前記ＵＶ硬化性のモールド材が非配置の面側では、前記配線基板と前記素子基板に跨ってシート状の補強材が設けられてなることを特徴とする請求項９に記載の電気光学装置。
13. 画素電極を備えた複数の画素が配列されてなる素子基板と、
    前記素子基板の第１面側に接続されてなる配線基板と、
    前記素子基板の前記第１面側に形成されてなる静電保護回路と、
    前記素子基板の前記第１面側、および前記第１面とは反対側の第２面側の少なくともいずれか一方の側に前記配線基板と前記素子基板に跨って配置されてなるＵＶ硬化性のモールド材を具備してなり、
    前記モールド材の配置領域と、前記静電保護回路とは、前記素子基板の面内方向において１ｍｍ以上の距離を隔てて配置されてなることを特徴とする電気光学装置。
14. 前記モールド材は、前記素子基板の前記第１面側に配置される第１のモールド材、および前記第２面側に配置される第２のモールド材を含んでなり、
    前記第１のモールド材および前記第２のモールド材と、前記静電保護回路とは、前記素子基板の面内方向において１ｍｍ以上の距離を隔てて配置されてなることを特徴とする請求項１３に記載の電気光学装置。
15. 前記複数の画素の各々に対応して記憶素子が形成されていることを特徴とする請求項１３に記載の電気光学装置。
16. 請求項７乃至請求項１５のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。

Images