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JP2008244045A - Semiconductor device and its manufacturing method - Google Patents

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JP2008244045A JP2007080837A JP2007080837A JP2008244045A JP 2008244045 A JP2008244045 A JP 2008244045A JP 2007080837 A JP2007080837 A JP 2007080837A JP 2007080837 A JP2007080837 A JP 2007080837A JP 2008244045 A JP2008244045 A JP 2008244045A
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent a plated electrode from peeling from a semiconductor substrate surface by stress concentrated on an outer rim of the plated electrode by a bond in a semiconductor device having the plated electrode formed on the semiconductor substrate surface and a heat sink provided on the electrode via the bond. <P>SOLUTION: A contact of an inner surface 13a of a protective film 13 with the bond 50 is defined as A, and a distance from the contact A to a side face 32 opposite to the inner surface 13a of the film 13 in a protrusion 31 is defined as (a). In addition, where a position farthest from the surface of the plated electrode 12 in a region where the protrusion 31 is in contact with the bond 50 is defined as B and a distance from the surface of the electrode 12 to the position B is defined as b, positions of a semiconductor chip 10 and the protrusion 31 of an upper heat sink 30 are specified so that the distances (a) and b satisfy 0.4<(b/a)<1.8. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体チップの両面に一対の放熱部材が設けられた半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device in which a pair of heat dissipating members are provided on both surfaces of a semiconductor chip and a method for manufacturing the same.

従来より、半導体デバイスが形成された半導体チップの両面にそれぞれヒートシンクを設けると共に、装置のほぼ全体が樹脂でモールドされてなる半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、半導体チップの両面に接合材を介してヒートシンクがそれぞれ設けられており、ヒートシンクブロックが半導体チップと上側ヒートシンクとの間に半導体チップと上側ヒートシンクとを熱的および電気的に接続するように接合材を介して設けられている半導体装置が提案されている。   Conventionally, for example, Patent Document 1 proposes a semiconductor device in which heat sinks are provided on both sides of a semiconductor chip on which a semiconductor device is formed, and almost the entire device is molded with resin. Specifically, in Patent Document 1, heat sinks are respectively provided on both surfaces of a semiconductor chip via a bonding material, and the heat sink block thermally and electrically connects the semiconductor chip and the upper heat sink between the semiconductor chip and the upper heat sink. There has been proposed a semiconductor device provided through a bonding material so as to be connected to each other.

このような半導体装置では、ヒートシンクブロックの厚さを０．５ｍｍ以上１．５ｍｍ以下と規定することで、半導体チップとヒートシンクブロックとの間に介在する接合材の歪みを適切な範囲に低く抑え、ヒートシンクブロックと接合材との接合強度を確保している。
特開２００５−１１６８７５号公報 In such a semiconductor device, by defining the thickness of the heat sink block as 0.5 mm or more and 1.5 mm or less, the distortion of the bonding material interposed between the semiconductor chip and the heat sink block is suppressed to an appropriate range, The bonding strength between the heat sink block and the bonding material is ensured.
JP-A-2005-116875

しかしながら、上記従来の技術では、ヒートシンクブロックの厚さを規定することでヒートシンクブロックと接合材との接合強度を確保しているものの、接合材と半導体チップとの接合強度については考慮されていない。特に、半導体チップを構成する半導体基板上の表面構造上にめっき電極が形成されている場合、冷熱ストレスによって接合材に応力が集中し、当該応力がめっき電極を半導体基板上の表面構造から剥離させるように働くことが発明者らの検討により明らかとなった。   However, although the conventional technology secures the bonding strength between the heat sink block and the bonding material by defining the thickness of the heat sink block, the bonding strength between the bonding material and the semiconductor chip is not considered. In particular, when the plating electrode is formed on the surface structure on the semiconductor substrate constituting the semiconductor chip, the stress concentrates on the bonding material due to the thermal stress, and the stress peels the plating electrode from the surface structure on the semiconductor substrate. It was clarified by the inventors that this works.

具体的には、半導体基板上の表面構造上のめっき電極の端部とヒートシンクブロックとの間の接合材の側面の傾きが一定の傾きを超える場合、めっき電極の外縁部が起点となって冷熱ストレスによって半導体基板上の表面構造からめっき電極が剥離する確率が高くなる。すなわち、接合材の端部の傾きは、半導体チップにおける半導体デバイス端部からヒートシンクブロックへの電流経路や放熱経路に影響するため、半導体デバイスの電気特性と半導体チップの冷熱ストレスにおける信頼性との両立を図ることができる傾きであることが望ましい。   Specifically, when the inclination of the side surface of the bonding material between the end portion of the plating electrode on the surface structure on the semiconductor substrate and the heat sink block exceeds a certain inclination, the outer edge of the plating electrode serves as a starting point for cooling. The probability that the plating electrode peels from the surface structure on the semiconductor substrate due to the stress increases. In other words, the inclination of the end of the bonding material affects the current path and heat dissipation path from the end of the semiconductor device to the heat sink block in the semiconductor chip, so that both the electrical characteristics of the semiconductor device and the reliability of the semiconductor chip in terms of thermal stress are compatible. It is desirable that the inclination be able to achieve the above.

本発明は、上記点に鑑み、半導体基板上の表面構造上にめっき電極が形成され、接合材を介してめっき電極上にヒートシンクを設けた半導体装置において、接合材によってめっき電極に応力が集中することで半導体基板上の表面構造からめっき電極が剥離してしまうことを防止することを目的とする。   In view of the above points, in the semiconductor device in which a plating electrode is formed on a surface structure on a semiconductor substrate and a heat sink is provided on the plating electrode via a bonding material, stress is concentrated on the plating electrode by the bonding material. It aims at preventing that a plating electrode will peel from the surface structure on a semiconductor substrate by this.

上記目的を達成するため、本発明の第１の特徴では、半導体基板（１５）の表面側に形成された第１電極（１１）、めっき電極（１２）と裏面に形成された第２電極（１４）とを有し、第１電極（１１）と第２電極（１４）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体チップ（１０）と、板状であって、当該板の一面側に突起部（３１）を有し、当該突起部（３１）が半導体チップ（１０）のめっき電極（１２）と対向するように配置され、突起部（３１）が接合材（５０）を介してめっき電極（１２）に接合された上側ヒートシンク（３０）と、板状であって、当該板の一面側が半導体チップ（１０）の第２電極（１４）に対向するように配置され、接合材（５０）を介して第２電極（１４）に接合された下側ヒートシンク（２０）と、上側ヒートシンク（３０）および下側ヒートシンク（２０）の一部と半導体チップ（１０）とを封止するモールド樹脂（４０）とを有して構成される半導体装置であって、半導体基板（１５）の表面に保護膜（１３）が形成され、保護膜（１３）のうち半導体素子が形成された部分に対応する部分が開口しており、当該開口した部分にめっき電極（１２）が形成されており、開口した保護膜（１３）の内側面（１３ａ）と接合材（５０）との接点をＡとし、当該接点Ａから突起部（３１）のうち保護膜（１３）の内側面（１３ａ）に対向する側面（３２）までの距離をａとすると共に、突起部（３１）と接合材（５０）とが接する部分のうち、めっき電極（１２）の表面からもっとも離れた場所をＢとし、めっき電極（１２）の表面から場所Ｂまでの距離をｂとしたとき、距離ａおよび距離ｂが０．４＜（ｂ／ａ）＜１．８の関係を満たすように半導体チップ（１０）と上側ヒートシンク（３０）の突起部（３１）との位置が規定されている。   In order to achieve the above object, according to the first feature of the present invention, a first electrode (11) formed on the front surface side of the semiconductor substrate (15), a plating electrode (12) and a second electrode ( 14), and a semiconductor chip (10) provided with a vertical semiconductor element configured to pass a current between the first electrode (11) and the second electrode (14), and And it has a projection part (31) on the one surface side of the said board, and the said projection part (31) is arrange | positioned so as to oppose the plating electrode (12) of a semiconductor chip (10), and a projection part (31) Is an upper heat sink (30) bonded to the plating electrode (12) through the bonding material (50), and is plate-shaped, and one surface of the plate faces the second electrode (14) of the semiconductor chip (10). And bonded to the second electrode (14) through the bonding material (50). The semiconductor device includes a side heat sink (20), a mold resin (40) for sealing a part of the upper heat sink (30) and the lower heat sink (20) and the semiconductor chip (10). Then, a protective film (13) is formed on the surface of the semiconductor substrate (15), and a portion of the protective film (13) corresponding to the portion where the semiconductor element is formed is opened, and a plating electrode is formed in the opened portion. (12) is formed, and the contact point between the inner surface (13a) of the opened protective film (13) and the bonding material (50) is A, and the protective film (13 ) Is the distance from the surface of the plating electrode (12) to the side surface (32a) facing the inner surface (13a) of the plating electrode (12). Let B be the remote location When the distance from the surface of the electrode (12) to the location B is b, the distance a and the distance b satisfy the relationship of 0.4 <(b / a) <1.8. The position of the heat sink (30) with the protrusion (31) is defined.

これにより、めっき電極（１２）のうち保護膜（１３）の内側面（１３ａ）と接する部位に集中する応力を緩和することができ、ひいてはめっき電極（１２）が第１電極（１１）から剥離してしまうことを防止することができる（図４参照）。   Thereby, the stress concentrated on the portion of the plating electrode (12) in contact with the inner surface (13a) of the protective film (13) can be relaxed, and the plating electrode (12) is peeled off from the first electrode (11). This can be prevented (see FIG. 4).

この場合、上側ヒートシンク（３０）の突起部（３１）の側面（３２）に溝部（３４）を設け、溝部（３４）内に接合材（５０）が配置されるようにすることで、場所Ｂが溝部（３４）内に位置するようにすることができる。これにより、溝部（３４）内に接合材（５０）を流し込んで接合材（５０）が溝部（３４）を越えないようにすることができ、接合材（５０）の濡れ広がりを防止することができる。   In this case, the groove portion (34) is provided on the side surface (32) of the protrusion (31) of the upper heat sink (30), and the bonding material (50) is disposed in the groove portion (34). Can be located in the groove (34). Accordingly, the bonding material (50) can be poured into the groove (34) so that the bonding material (50) does not exceed the groove (34), and the wetting and spreading of the bonding material (50) can be prevented. it can.

また、上側ヒートシンク（３０）の突起部（３１）の側面（３２）に突出部（３６）を設け、当該突出部（３６）によって、接合材（５０）をせき止めることで、場所Ｂが突出部（３６）のうち半導体チップ（１０）側の面に位置するようにすることもできる。これにより、接合材（５０）が突出部（３６）を越えないようにすることができ、接合材（５０）の濡れ広がりを抑制することができる。   Further, the protrusion (36) is provided on the side surface (32) of the protrusion (31) of the upper heat sink (30), and the bonding material (50) is blocked by the protrusion (36), so that the place B becomes the protrusion. It can also be positioned on the surface of the semiconductor chip (10) side in (36). Thereby, it can prevent that a joining material (50) does not exceed a protrusion part (36), and can suppress the wetting spread of a joining material (50).

あるいは、突起部（３１）のうち半導体チップ（１０）のめっき電極（１２）と対向する面と側面（３２）とが交わる角部に凹み部（３７）を設け、凹み部（３７）内に接合材（５０）が配置されるようにすることで、場所Ｂが凹み部（３７）内に位置するようにすることもできる。これにより、接合材（５０）の濡れ広がりが抑制することができる。   Alternatively, a recess (37) is provided at the corner of the protrusion (31) where the surface facing the plating electrode (12) of the semiconductor chip (10) and the side surface (32) intersect, and the recess (37) is provided. By arranging the bonding material (50), the location B can be positioned in the recess (37). Thereby, the wetting and spreading of the bonding material (50) can be suppressed.

そして、突起部（３１）の側面（３２）に突起部（３１）よりも濡れ性が低いコーティング材（７０）を塗布することができる。これにより、接合材（５０）が側面（３２）に濡れ広がらないようにすることができ、コーティング材（７０）によって接合材（５０）をせき止めることができる。   And the coating material (70) with lower wettability than a projection part (31) can be apply | coated to the side surface (32) of a projection part (31). As a result, the bonding material (50) can be prevented from getting wet and spread on the side surface (32), and the bonding material (50) can be blocked by the coating material (70).

本発明の第２の特徴では、下側ヒートシンク（２０）、接合材（５０）、半導体チップ（１０）、接合材（５０）、上側ヒートシンク（３０）の順に積層して加熱しつつ、上側ヒートシンク（３０）と下側ヒートシンク（２０）とが相対的に近づくように加圧することで、下側ヒートシンク（２０）および上側ヒートシンク（３０）と半導体チップ（１０）とを一体化させる工程が含まれており、当該一体化させる工程では、上記第１の特徴で規定した距離ａおよび距離ｂが０．４＜（ｂ／ａ）＜１．８の関係を満たすように、接合材（５０）を介して半導体チップ（１０）のめっき電極（１２）と上側ヒートシンク（３０）の突起部（３１）とを接合する。このような製造方法により、めっき電極（１２）が第１電極（１１）から剥離してしまうことを防止することができる（図４参照）。   In the second feature of the present invention, the lower heat sink (20), the bonding material (50), the semiconductor chip (10), the bonding material (50), and the upper heat sink (30) are laminated and heated in this order, A step of integrating the lower heat sink (20) and the upper heat sink (30) with the semiconductor chip (10) by applying pressure so that the (30) and the lower heat sink (20) are relatively close to each other; In the integration step, the bonding material (50) is so arranged that the distance a and the distance b defined in the first feature satisfy a relationship of 0.4 <(b / a) <1.8. The plating electrode (12) of the semiconductor chip (10) and the protrusion (31) of the upper heat sink (30) are joined together. By such a manufacturing method, it can prevent that a plating electrode (12) peels from a 1st electrode (11) (refer FIG. 4).

このように半導体装置を製造するに際し、上側ヒートシンク（３０）として、当該上側ヒートシンク（３０）の突起部（３１）の側面（３２）に溝部（３４）が設けたもの、または突起部（３１）の側面（３２）に突出部（３６）が設けられたもの、または突起部（３１）のうち半導体チップ（１０）のめっき電極（１２）と対向する面と側面（３２）とが交わる角部に凹み部（３７）が設けられたものを用いることができる。   When manufacturing the semiconductor device in this manner, as the upper heat sink (30), a groove (34) is provided on the side surface (32) of the protrusion (31) of the upper heat sink (30), or the protrusion (31). The side surface (32) of the semiconductor chip (10) of the side surface (32) provided with the projecting portion (36) or the corner portion where the surface facing the plating electrode (12) of the semiconductor chip (10) and the side surface (32) intersect. The thing provided with the dent part (37) can be used.

突出部（３６）に溝部（３４）、突出部（３６）、凹み部（３７）のいずれかが設けられ上側ヒートシンク（３０）を用いることで、接合材（５０）の濡れ広がりを抑制することができる。   The protrusion (36) is provided with any one of the groove (34), the protrusion (36), and the recess (37), and the upper heat sink (30) is used to suppress the wetting and spreading of the bonding material (50). Can do.

また、上側ヒートシンク（３０）として、上側ヒートシンク（３０）の突起部（３１）の側面（３２）に突起部（３１）よりも濡れ性が低いコーティング材（７０）を塗布したものを用いることもできる。これにより、接合材（５０）の濡れ広がりを阻止することができる。   Moreover, what applied the coating material (70) with lower wettability than a projection part (31) to the side surface (32) of the projection part (31) of an upper heat sink (30) may be used as an upper heat sink (30). it can. Thereby, wetting spreading of the bonding material (50) can be prevented.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えば自動車等の車両に搭載され、車両用電子装置を駆動するための装置として用いられる。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device shown in the present embodiment is mounted on a vehicle such as an automobile, and is used as a device for driving an electronic device for a vehicle.

図１は、本発明の第１実施形態に係る半導体装置の概略断面図であり、（ａ）は半導体装置の内部を示す平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。図１に示されるように、半導体装置１は、半導体チップ１０と、板状の下側ヒートシンク２０と、板状の上側ヒートシンク３０と、これらを封止するモールド樹脂４０とを備えて構成されている。これら下側および上側ヒートシンク２０、３０のそれぞれの片面と下側および上側ヒートシンク２０、３０の一端側がモールド樹脂４０から露出した状態となっている。   1A and 1B are schematic cross-sectional views of a semiconductor device according to a first embodiment of the present invention, in which FIG. 1A is a plan view showing the inside of the semiconductor device, and FIG. . As shown in FIG. 1, the semiconductor device 1 includes a semiconductor chip 10, a plate-like lower heat sink 20, a plate-like upper heat sink 30, and a mold resin 40 for sealing them. Yes. One side of each of the lower and upper heat sinks 20 and 30 and one end side of the lower and upper heat sinks 20 and 30 are exposed from the mold resin 40.

半導体チップ１０は、半導体デバイスとして例えばＩＧＢＴやＤＭＯＳトランジスタ等が形成されたものであり、上面に例えばＡｌＳｉで形成されたエミッタ電極１１、例えばＮｉやＡｕで形成されためっき電極１２が順に形成され、上面のうち外縁部にエミッタ電極１１を囲うように保護膜１３が形成されている。すなわち、保護膜１３のうち半導体デバイスが形成された部分が開口しており、当該開口した部分にめっき電極１２が形成されている。また、半導体チップ１０の下面にコレクタ電極１４が形成されている。なお、エミッタ電極１１は本発明の第１電極に相当し、コレクタ電極１４は本発明の第２電極に相当する。   The semiconductor chip 10 is formed with, for example, an IGBT or a DMOS transistor as a semiconductor device, and an emitter electrode 11 made of AlSi, for example, a plating electrode 12 made of Ni or Au, for example, is formed on the upper surface in order. A protective film 13 is formed on the outer edge of the upper surface so as to surround the emitter electrode 11. That is, a portion of the protective film 13 where the semiconductor device is formed is opened, and the plating electrode 12 is formed in the opened portion. A collector electrode 14 is formed on the lower surface of the semiconductor chip 10. The emitter electrode 11 corresponds to the first electrode of the present invention, and the collector electrode 14 corresponds to the second electrode of the present invention.

上側ヒートシンク３０のうち半導体チップ１０と対向する面には、当該半導体チップ１０側に突出した突起部３１が設けられている。そして、下側ヒートシンク２０の上面と半導体チップ１０のコレクタ電極１４との間、半導体チップ１０のエミッタ電極１１と上側ヒートシンク３０の突起部３１との間には接合材５０が設置されている。これにより、半導体チップ１０のコレクタ電極１４は下側ヒートシンク２０を介して、また、半導体チップ１０のエミッタ電極１１は上側ヒートシンク３０を介して外部と電気的に接続できるようになっている。接合材５０として、例えばはんだが用いられる。   A protrusion 31 that protrudes toward the semiconductor chip 10 is provided on the surface of the upper heat sink 30 that faces the semiconductor chip 10. A bonding material 50 is provided between the upper surface of the lower heat sink 20 and the collector electrode 14 of the semiconductor chip 10, and between the emitter electrode 11 of the semiconductor chip 10 and the protrusion 31 of the upper heat sink 30. As a result, the collector electrode 14 of the semiconductor chip 10 can be electrically connected to the outside via the lower heat sink 20, and the emitter electrode 11 of the semiconductor chip 10 can be electrically connected to the outside via the upper heat sink 30. For example, solder is used as the bonding material 50.

上記下側および上側ヒートシンク２０、３０は、半導体チップ１０から発せられる熱を放出するための放熱板としても機能するため、熱伝導性が良く、電気抵抗が低いＣｕなどで構成される。また、モールド樹脂４０は例えばエポキシ系樹脂などからなり、型成形によって形成されている。   The lower and upper heat sinks 20 and 30 also function as a heat radiating plate for releasing heat generated from the semiconductor chip 10, and thus are made of Cu or the like having good thermal conductivity and low electrical resistance. The mold resin 40 is made of, for example, an epoxy resin, and is formed by molding.

図２は、図１のＡ部拡大図である。この図に示されるように、半導体チップ１０においては、Ｎ型基板１５の表層部にＰ型ベース層１６が形成され、Ｐ型ベース層１６の表層部にＮ型ソース領域１７が形成されている。これら、Ｎ型ソース領域１７とＰ型ベース層１６とを貫通してＮ型基板１５に達するようにトレンチ１８ａが形成され、このトレンチ１８ａの内壁表面にゲート絶縁膜１８ｂとゲート電極１８ｃとが順に形成され、これらトレンチ１８ａ、ゲート絶縁膜１８ｂ、ゲート電極１８ｃからなるトレンチゲート構造が構成されている。また、Ｎ型ソース領域１７の一部とトレンチゲート構造とが絶縁膜１９にて覆われている。これにより、ＩＧＢＴが構成されている。なお、Ｎ型基板１５の裏面には、当該裏面と接するように図１に示されるコレクタ電極１４が形成されている。また、Ｎ型基板１５は本発明の半導体基板に相当する。   FIG. 2 is an enlarged view of part A in FIG. As shown in this figure, in the semiconductor chip 10, a P-type base layer 16 is formed on the surface layer portion of the N-type substrate 15, and an N-type source region 17 is formed on the surface layer portion of the P-type base layer 16. . A trench 18a is formed so as to penetrate the N-type source region 17 and the P-type base layer 16 and reach the N-type substrate 15, and a gate insulating film 18b and a gate electrode 18c are sequentially formed on the inner wall surface of the trench 18a. Thus, a trench gate structure is formed which includes the trench 18a, the gate insulating film 18b, and the gate electrode 18c. Further, a part of the N-type source region 17 and the trench gate structure are covered with an insulating film 19. Thereby, IGBT is comprised. A collector electrode 14 shown in FIG. 1 is formed on the back surface of the N-type substrate 15 so as to be in contact with the back surface. The N-type substrate 15 corresponds to the semiconductor substrate of the present invention.

上記ゲート電極１８ｃは、図１（ａ）に示されるように、半導体チップ１０のうちエミッタ電極１１等が形成された面に設けられた複数の電極１８ｄに接続されている。そして、各電極１８ｄは制御信号端子２５にそれぞれワイヤボンドされている。なお、各電極１８ｄにはゲート電極１８ｃに接続されるものの他に、半導体デバイスを制御する信号を取り扱うものも含まれている。   As shown in FIG. 1A, the gate electrode 18c is connected to a plurality of electrodes 18d provided on the surface of the semiconductor chip 10 on which the emitter electrode 11 and the like are formed. Each electrode 18d is wire-bonded to the control signal terminal 25. Each electrode 18d includes not only one connected to the gate electrode 18c but also one that handles a signal for controlling the semiconductor device.

また、半導体チップ１０の表面上にＮ型ソース領域１７にコンタクトするエミッタ電極１１が形成されている。Ｎ型基板１５のうちトレンチゲート構造が形成されたデバイス部を除いた外縁部に保護膜１３が形成されており、保護膜１３を除いた領域にエミッタ電極１１とコンタクトするめっき電極１２が形成されている。そして、めっき電極１２上に接合材５０を介して上側ヒートシンク３０の突起部３１が配置されている。   An emitter electrode 11 that contacts the N-type source region 17 is formed on the surface of the semiconductor chip 10. A protective film 13 is formed on the outer edge portion of the N-type substrate 15 excluding the device portion where the trench gate structure is formed, and a plating electrode 12 that is in contact with the emitter electrode 11 is formed in a region excluding the protective film 13. ing. And the protrusion part 31 of the upper side heat sink 30 is arrange | positioned through the joining material 50 on the plating electrode 12. As shown in FIG.

上側ヒートシンク３０の突起部３１と半導体チップ１０との位置関係について、具体的に説明する。まず、突起部３１は、半導体チップ１０の表面の外縁部に形成された保護膜１３よりも内側に位置する平面サイズになっている。したがって、突起部３１は、半導体チップ１０表面上の保護膜１３およびめっき電極１２のうち、めっき電極１２にのみ対向する。   The positional relationship between the protrusion 31 of the upper heat sink 30 and the semiconductor chip 10 will be specifically described. First, the protrusion 31 has a planar size located on the inner side of the protective film 13 formed on the outer edge portion of the surface of the semiconductor chip 10. Therefore, the protrusion 31 faces only the plating electrode 12 among the protective film 13 and the plating electrode 12 on the surface of the semiconductor chip 10.

そして、保護膜１３の内側面１３ａと接合材５０との接点をＡとし、当該接点Ａから突起部３１のうち保護膜１３の内側面１３ａに対向する側面３２までの距離をａとする。また、突起部３１と接合材５０とが接する部分のうち、めっき電極１２の表面からもっとも離れた場所をＢとし、めっき電極１２の表面から場所Ｂまでの距離をｂとする。このように距離ａ、ｂを定義した場合、これら距離ａ、ｂが０．４＜（ｂ／ａ）＜１．８を満たすように半導体チップ１０と上側ヒートシンク３０の突起部３１との位置が規定されている。   A contact point between the inner side surface 13a of the protective film 13 and the bonding material 50 is A, and a distance from the contact point A to the side surface 32 of the protrusion 31 that faces the inner side surface 13a of the protective film 13 is a. Further, in a portion where the protrusion 31 and the bonding material 50 are in contact, a place farthest from the surface of the plating electrode 12 is B, and a distance from the surface of the plating electrode 12 to the place B is b. When the distances a and b are defined in this way, the positions of the semiconductor chip 10 and the protrusion 31 of the upper heat sink 30 are such that the distances a and b satisfy 0.4 <(b / a) <1.8. It is prescribed.

このｂ／ａというパラメータは、保護膜１３の内側面１３ａと当該内側面１３ａに対向する突起部３１の側面３２との間に位置する接合材５０の端面の傾きに相当する。すなわち、当該傾きが上記の条件を満たすように半導体チップ１０のめっき電極１２と上側ヒートシンク３０の突起部３１との間に接合材５０が配置されている。   This parameter b / a corresponds to the inclination of the end surface of the bonding material 50 located between the inner side surface 13a of the protective film 13 and the side surface 32 of the protrusion 31 facing the inner side surface 13a. That is, the bonding material 50 is disposed between the plating electrode 12 of the semiconductor chip 10 and the protrusion 31 of the upper heat sink 30 so that the inclination satisfies the above-described condition.

図２では、保護膜１３の開口部分の一部分のみを示したものになっている。実際には、保護膜１３の開口形状は多角形になっており、突起部３１の平面形状も保護膜１３と同じ多角形になっている。そして、多角形の各辺において、上記の条件が満たされるようになっている。以上が、本実施形態に係る半導体装置１の全体構成である。   In FIG. 2, only a part of the opening of the protective film 13 is shown. Actually, the opening shape of the protective film 13 is a polygon, and the planar shape of the protrusion 31 is also the same polygon as the protective film 13. The above conditions are satisfied at each side of the polygon. The above is the overall configuration of the semiconductor device 1 according to the present embodiment.

次に、図１および図２に示される半導体装置１の製造工程を、図３を用いて説明する。まず、下側および上側ヒートシンク２０、３０と、半導体デバイス、保護膜１３、めっき電極１２等が形成された半導体チップ１０と、第１スペーサ６０と、第２スペーサ６１とをそれぞれ用意する。下側および上側ヒートシンク２０、３０については、リードフレームを形成することで用意する。また、下側および上側ヒートシンク２０、３０、第１および第２スペーサ５０、５１には、後述する位置決めピン６２が差し込まれる貫通した穴２１、３３、６０ａ、６１ａをそれぞれ設けておく。なお、半導体チップ１０の表面には、図示しないゲート電極用パッドも設けておく。   Next, the manufacturing process of the semiconductor device 1 shown in FIGS. 1 and 2 will be described with reference to FIG. First, the lower and upper heat sinks 20 and 30, the semiconductor chip 10 on which the semiconductor device, the protective film 13, the plating electrode 12, and the like are formed, the first spacer 60, and the second spacer 61 are prepared. The lower and upper heat sinks 20 and 30 are prepared by forming a lead frame. Further, the lower and upper heat sinks 20 and 30 and the first and second spacers 50 and 51 are respectively provided with through holes 21, 33, 60a, and 61a into which positioning pins 62 described later are inserted. A gate electrode pad (not shown) is also provided on the surface of the semiconductor chip 10.

そして、位置決めピン６２が立てられたステージ６３を用意し、下側ヒートシンク２０の穴２１に位置決めピン６２を通して下側ヒートシンク２０をステージ６３上に配置する。続いて、第１スペーサ６０の穴６０ａに位置決めピン６２を通して第１スペーサ６０を下側ヒートシンク２０上に配置する。   Then, a stage 63 on which positioning pins 62 are erected is prepared, and the lower heat sink 20 is disposed on the stage 63 through the positioning pins 62 in the holes 21 of the lower heat sink 20. Subsequently, the first spacer 60 is disposed on the lower heat sink 20 through the positioning pin 62 in the hole 60 a of the first spacer 60.

続いて、下側ヒートシンク２０上に接合材５０として適量のはんだ箔を配置し、当該はんだ箔にコレクタ電極１４が対向するように半導体チップ１０を第１スペーサ６０に設けられた開口部６０ｂにはめ込んで設置する。当該開口部６０ｂは第１スペーサ６０のうち半導体チップ１０が下側ヒートシンク２０の配置される場所に設けられている。   Subsequently, an appropriate amount of solder foil is disposed on the lower heat sink 20 as the bonding material 50, and the semiconductor chip 10 is fitted into the opening 60b provided in the first spacer 60 so that the collector electrode 14 faces the solder foil. Install in. The opening 60 b is provided in the first spacer 60 where the semiconductor chip 10 is disposed on the lower heat sink 20.

この後、１回目のリフローを行って半導体チップ１０を下側ヒートシンク２０に固定する。このように、ステージ６３上の位置決めピン６２を用いることで下側ヒートシンク２０と半導体チップ１０との位置を決めることができる。この段階での下側ヒートシンク２０から半導体チップ１０の表面までの高さは、完成品の場合よりも高い位置にある。   Thereafter, the first reflow is performed to fix the semiconductor chip 10 to the lower heat sink 20. As described above, the positions of the lower heat sink 20 and the semiconductor chip 10 can be determined by using the positioning pins 62 on the stage 63. At this stage, the height from the lower heat sink 20 to the surface of the semiconductor chip 10 is higher than that of the finished product.

上記第１スペーサ６０の厚さは、１回目のリフローの後に半導体チップ１０の表面側が第１スペーサ６０の開口部６０ｂから突出する厚さになっている。すなわち、１回目のリフローを行った後にこのような半導体チップ１０の配置状況となるような厚さの第１スペーサ６０を用いる。このような第１スペーサ６０としては金属板が加工されたものが採用される。   The thickness of the first spacer 60 is such that the surface side of the semiconductor chip 10 protrudes from the opening 60b of the first spacer 60 after the first reflow. That is, the first spacer 60 having such a thickness that the semiconductor chip 10 is arranged after the first reflow is used. As such a first spacer 60, a metal plate processed is employed.

上記のようにして下側ヒートシンク２０に半導体チップ１０を固定した後、半導体チップ１０に設けられた図示しないゲート電極パッドと図示しない外部端子とをワイヤボンディングする。   After fixing the semiconductor chip 10 to the lower heat sink 20 as described above, a gate electrode pad (not shown) provided on the semiconductor chip 10 and an external terminal (not shown) are wire-bonded.

その後、第２スペーサ６１の穴６１ａに位置決めピン６２を通して第１スペーサ６０上に第２スペーサ６１を配置し、適量のはんだ箔を半導体チップ１０のめっき電極１２上に配置する。そして、上側ヒートシンク３０の穴３３に位置決めピン６２を通し、当該はんだ箔に突起部３１が対向するように上側ヒートシンク３０を第２スペーサ６１に設けられた開口部６１ｂにはめ込んで設置する。   Thereafter, the second spacer 61 is disposed on the first spacer 60 through the positioning pin 62 in the hole 61 a of the second spacer 61, and an appropriate amount of solder foil is disposed on the plating electrode 12 of the semiconductor chip 10. Then, the positioning pin 62 is passed through the hole 33 of the upper heat sink 30, and the upper heat sink 30 is fitted into the opening 61 b provided in the second spacer 61 so that the protruding portion 31 faces the solder foil.

上述のように、半導体チップ１０の位置が完成品における位置よりも高い位置にあるため、この段階で第１スペーサ６０と第２スペーサ６１との間には隙間がある。また、第２スペーサ６１と上側ヒートシンク３０との間にも隙間がある。これは、はんだ箔の歪み等が原因である。   As described above, since the position of the semiconductor chip 10 is higher than the position in the finished product, there is a gap between the first spacer 60 and the second spacer 61 at this stage. There is also a gap between the second spacer 61 and the upper heat sink 30. This is due to solder foil distortion and the like.

続いて、上側ヒートシンク３０上におもり等を載せて上側ヒートシンク３０と下側ヒートシンク２０とが相対的に近づくように加圧しながら２回目のリフローを行う。これにより、第１スペーサ６０と第２スペーサ６１との間の隙間および第２スペーサ６１と上側ヒートシンク３０との間の隙間が無くなる。また、下側ヒートシンク２０と上側ヒートシンク３０との間の距離は第１スペーサ６０および第２スペーサ６１の厚さの合計で決まる。   Subsequently, a second reflow is performed while placing a weight or the like on the upper heat sink 30 and applying pressure so that the upper heat sink 30 and the lower heat sink 20 are relatively close to each other. This eliminates the gap between the first spacer 60 and the second spacer 61 and the gap between the second spacer 61 and the upper heat sink 30. Further, the distance between the lower heat sink 20 and the upper heat sink 30 is determined by the total thickness of the first spacer 60 and the second spacer 61.

このようにして２回目のリフローが終了すると、上側ヒートシンク３０の突起部３１と半導体チップ１０との位置については、図２に示される距離ａ、ｂが０．４＜（ｂ／ａ）＜１．８の条件を満たすように規定される。   When the second reflow is completed in this manner, the distances a and b shown in FIG. 2 are 0.4 <(b / a) <1 with respect to the positions of the protrusion 31 of the upper heat sink 30 and the semiconductor chip 10. .8 is satisfied.

すなわち、第１スペーサ６０の開口部６０ｂ、および第２スペーサ６１の開口部６１ｂは、２回目のリフローの後、上側ヒートシンク３０の突起部３１と半導体チップ１０とが０．４＜（ｂ／ａ）＜１．８の条件を満たす位置関係となるように、第１スペーサ６０、および第２スペーサ６１にそれぞれ設けられている。上記製造工程においては、このような開口部６０ｂ、６１ｂを有する第１および第２スペーサ５０、５１を用いて、上記のようにして半導体装置１を製造することとなる。   That is, the opening 60b of the first spacer 60 and the opening 61b of the second spacer 61 are such that the protrusion 31 of the upper heat sink 30 and the semiconductor chip 10 have 0.4 <(b / a) after the second reflow. ) The first spacer 60 and the second spacer 61 are provided so as to satisfy the positional relationship satisfying the condition <1.8. In the manufacturing process, the semiconductor device 1 is manufactured as described above using the first and second spacers 50 and 51 having the openings 60b and 61b.

この後、下側および上側ヒートシンク２０、３０、半導体チップ１０が一体化されたものをステージ６３から取り外し、さらに下側および上側ヒートシンク２０、３０の間から第１および第２スペーサ５０、５１を取り外す。なお、第１および第２スペーサ５０、５１は、例えば二分割でき、半導体チップ１０の側面を挟む構造のもの等が採用される。   Thereafter, the lower and upper heat sinks 20 and 30 and the integrated semiconductor chip 10 are removed from the stage 63, and the first and second spacers 50 and 51 are removed from between the lower and upper heat sinks 20 and 30, respectively. . The first and second spacers 50 and 51 can be divided into, for example, two parts, and those having a structure sandwiching the side surface of the semiconductor chip 10 are employed.

そして、モールド樹脂４０にて半導体チップ１０等を樹脂封止することで図１に示される半導体装置１が完成する。   Then, the semiconductor device 10 shown in FIG. 1 is completed by resin-sealing the semiconductor chip 10 and the like with the mold resin 40.

上記のようにして半導体装置１を製造するに際し、発明者らはｂ／ａの値を変化させて、すなわち接合材５０の端部の傾きを変化させて半導体装置１の実使用時の冷熱ストレスを想定した耐久試験を実施し、剥離不良率および濡れ不良率を調べた。   When the semiconductor device 1 is manufactured as described above, the inventors change the value of b / a, that is, change the inclination of the end of the bonding material 50 to change the thermal stress during actual use of the semiconductor device 1. An endurance test was conducted assuming that the peeling failure rate and the wetting failure rate were examined.

剥離不良率とは、半導体チップ１０のめっき電極１２が保護膜１３の内側面１３ａと接する場所を起点としてエミッタ電極１１から剥離する割合であり、濡れ不良率とは、異常サージおよびブレークダウンでのめっき電極１２の端部破壊による歩留まり低下の割合である。剥離不良率については、超音波試験によって調べた。   The peeling defect rate is a rate at which the plating electrode 12 of the semiconductor chip 10 peels from the emitter electrode 11 starting from the place where the plating electrode 12 contacts the inner side surface 13a of the protective film 13, and the wetting defect rate is an abnormal surge and breakdown. This is the rate of yield reduction due to the end portion destruction of the plating electrode 12. The peeling failure rate was examined by an ultrasonic test.

図４は、ｂ／ａの値に対する剥離不良率、濡れ不良率を示した図である。ｂ／ａの値が０．４を下回ると、異常サージおよびブレークダウンでの接合材５０の端部の破壊による歩留まり低下がおき、濡れ不良率が上昇することを確認した。この理由は、ｂ／ａの値が小さいと電流ブレークダウン時にめっき電極１２のうち保護膜１３と接する部分における電流が、半導体チップ１０から上側ヒートシンク３０の突起部３１に向かって流れず、半導体チップの面方向に沿って流れる電流成分が大きくなるため、めっき電極１２のうち保護膜１３と接する端部に電流集中およびそれに伴う熱集中が起き、破壊に至ると考えられる。   FIG. 4 is a graph showing the peeling failure rate and the wetting failure rate with respect to the value of b / a. It was confirmed that when the value of b / a was less than 0.4, the yield decreased due to the abnormal surge and breakdown of the end portion of the bonding material 50 due to breakdown, and the wetting defect rate increased. This is because if the value of b / a is small, the current in the portion of the plating electrode 12 in contact with the protective film 13 at the time of current breakdown does not flow from the semiconductor chip 10 toward the protrusion 31 of the upper heat sink 30, and the semiconductor chip. Since the current component flowing along the surface direction increases, current concentration and accompanying heat concentration occur at the end of the plating electrode 12 in contact with the protective film 13, which is considered to cause destruction.

しかしながら、ｂ／ａの値が０．４以上であると、剥離不良率および濡れ不良率ともほぼ０であり、めっき電極１２の破壊も起こらないことから、半導体デバイスのうちもっとも保護膜１３側の素子から上側ヒートシンク３０の突起部３１までの放熱経路、導電経路も十分に確保できる。   However, if the value of b / a is 0.4 or more, both the peeling failure rate and the wetting failure rate are almost 0, and the plating electrode 12 is not destroyed. A sufficient heat radiation path and conductive path from the element to the protrusion 31 of the upper heat sink 30 can be secured.

また、ｂ／ａの値が１．８を超えたところで剥離不良率が急激に上昇する。これは、ｂ／ａの値が大きい、つまり接合材５０の側面の傾きが大きいと、めっき電極１２のうち保護膜１３と接する部分での応力集中が高くなり、当該めっき電極１２の部分がエミッタ電極１１からの剥れのきっかけとなりやすいことから剥離すると考えられる。   Moreover, when the value of b / a exceeds 1.8, the peeling failure rate increases rapidly. This is because, when the value of b / a is large, that is, when the inclination of the side surface of the bonding material 50 is large, the stress concentration in the portion of the plating electrode 12 in contact with the protective film 13 increases, and the portion of the plating electrode 12 becomes the emitter. It is considered that peeling occurs because it tends to cause peeling from the electrode 11.

すなわち、めっき電極１２と接合材５０との接着端部、つまり接点Ａ近傍のめっき電極１２には接合材５０の形状によって特に応力がかかりやすく、冷熱サイクルストレスにより、この接点Ａ近傍を起点にめっき電極１２とエミッタ電極１１との界面での剥離が起きやすい。したがって、この接合材５０の側面の形状としてｂ／ａが１．８を下回る値とすることで、めっき電極１２のうち接点Ａ近傍での応力を緩和し、エミッタ電極１１からめっき電極１２が剥離することを防止することができる。   In other words, the adhesion end portion between the plating electrode 12 and the bonding material 50, that is, the plating electrode 12 in the vicinity of the contact A, is particularly susceptible to stress depending on the shape of the bonding material 50. Peeling easily occurs at the interface between the electrode 12 and the emitter electrode 11. Therefore, by setting the side surface shape of the bonding material 50 to a value where b / a is less than 1.8, the stress in the vicinity of the contact A in the plating electrode 12 is relieved, and the plating electrode 12 peels from the emitter electrode 11. Can be prevented.

以上説明したように、本実施形態では、半導体チップ１０の表面に形成されるめっき電極１２を取り囲む保護膜１３と、半導体チップ１０の表面側に配置される上側ヒートシンク３０の突起部３１との位置関係において、図２に規定される接合材５０の側面の傾きのパラメータとなる距離ａ、ｂが０．４＜（ｂ／ａ）＜１．８の関係を満たすようにすることを特徴としている。   As described above, in the present embodiment, the positions of the protective film 13 surrounding the plating electrode 12 formed on the surface of the semiconductor chip 10 and the protrusions 31 of the upper heat sink 30 disposed on the surface side of the semiconductor chip 10. In the relationship, the distances a and b which are parameters of the inclination of the side surface of the bonding material 50 defined in FIG. 2 are characterized by satisfying the relationship of 0.4 <(b / a) <1.8. .

これにより、めっき電極１２のうち保護膜１３の内側面１３ａと接する部位に集中する応力を緩和することができ、ひいてはめっき電極１２がエミッタ電極１１から剥離してしまうことを防止することができる。   Thereby, the stress concentrated on the portion of the plating electrode 12 that contacts the inner side surface 13a of the protective film 13 can be relaxed, and as a result, the plating electrode 12 can be prevented from peeling off from the emitter electrode 11.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、半導体チップ１０の表面側のエミッタ電極１１上にめっき電極１２が形成された場合について説明したが、半導体チップ１０の裏面電極であるコレクタ電極１４上に図示しないめっき電極が形成された場合、当該めっき電極がコレクタ電極１４から剥離する可能性がある。このような場合についても、上記第１実施形態と同様のパラメータの規定を行うことで、半導体チップ１０裏面においてコレクタ電極１４の剥がれを防止することができる。 (Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. In the first embodiment, the case where the plating electrode 12 is formed on the emitter electrode 11 on the front surface side of the semiconductor chip 10 has been described. However, a plating electrode (not shown) is formed on the collector electrode 14 that is the back electrode of the semiconductor chip 10. When formed, the plating electrode may peel from the collector electrode 14. Even in such a case, by performing the same parameter definition as in the first embodiment, it is possible to prevent the collector electrode 14 from peeling off on the back surface of the semiconductor chip 10.

図５は、第２実施形態に係る半導体装置の製造工程を示した図である。この図に示されるように、下側ヒートシンク２０として、上側ヒートシンク３０と同様に突起部２２が設けられたものを用意し、第１スペーサ６０を下側ヒートシンク２０上に配置する。そして、下側ヒートシンク２０の突起部２２上にはんだ箔を配置して半導体チップ１０の裏面のめっき電極が対向するように第１スペーサ６０の開口部６０ｂに半導体チップ１０をはめ込んで１回目のリフローを行う。   FIG. 5 is a diagram illustrating a manufacturing process of the semiconductor device according to the second embodiment. As shown in this figure, as the lower heat sink 20, the lower heat sink 20 having the protrusions 22 is prepared in the same manner as the upper heat sink 30, and the first spacer 60 is disposed on the lower heat sink 20. Then, a solder foil is placed on the protrusion 22 of the lower heat sink 20 and the semiconductor chip 10 is fitted into the opening 60b of the first spacer 60 so that the plating electrodes on the back surface of the semiconductor chip 10 face each other. I do.

続いて、第１実施形態と同様に、第１スペーサ６０上に第２スペーサ６１を配置し、エミッタ電極１１上にはんだ箔を設置し、第２スペーサ６１上に上側ヒートシンク３０を設置して２回目のリフローと共に下側および上側ヒートシンク２０、３０を加圧して下側および上側ヒートシンク２０、３０と半導体チップ１０とを一体化させる。   Subsequently, as in the first embodiment, the second spacer 61 is disposed on the first spacer 60, the solder foil is disposed on the emitter electrode 11, and the upper heat sink 30 is disposed on the second spacer 61. The lower and upper heat sinks 20 and 30 are pressed together with the second reflow to integrate the lower and upper heat sinks 20 and 30 with the semiconductor chip 10.

すなわち、下側ヒートシンク２０の突起部２２の側面から半導体チップ１０の側面までの距離をａとし、突起部２２の表面から半導体チップ１０の裏面までの距離をｂとしたとき、第１スペーサ６０として、２回目のリフローの後にこれら距離ａ、ｂが０．４＜（ｂ／ａ）＜１．８の関係を満たすように第１スペーサ６０の厚さおよび開口部６０ｂの位置が規定されたものを用いる。   That is, when the distance from the side surface of the protrusion 22 of the lower heat sink 20 to the side surface of the semiconductor chip 10 is a and the distance from the surface of the protrusion 22 to the back surface of the semiconductor chip 10 is b, the first spacer 60 is formed. After the second reflow, the thickness of the first spacer 60 and the position of the opening 60b are defined so that the distances a and b satisfy the relationship of 0.4 <(b / a) <1.8. Is used.

なお、半導体チップ１０の表面側においては第１実施形態と同様に半導体チップ１０と上側ヒートシンク３０との位置が規定される。   Note that the positions of the semiconductor chip 10 and the upper heat sink 30 are defined on the front surface side of the semiconductor chip 10 as in the first embodiment.

以上説明したように、半導体チップ１０の裏面側にめっき電極が形成された場合であっても、下側ヒートシンク２０と半導体チップ１０の裏面との間に配置される接合材５０の側面の傾きを制御することで、めっき電極の剥離を防止することができる。   As described above, even when the plating electrode is formed on the back surface side of the semiconductor chip 10, the inclination of the side surface of the bonding material 50 disposed between the lower heat sink 20 and the back surface of the semiconductor chip 10 is increased. By controlling, peeling of the plating electrode can be prevented.

（他の実施形態）
上記各実施形態では、上側ヒートシンク３０に突起部３１、下側ヒートシンク２０に突起部２２が設けられたものが用いられているが、板状の下側ヒートシンク２０や上側ヒートシンク３０を用意し、突起部２２、３１に相当するブロック状のヒートシンクを用いるようにしても構わない。 (Other embodiments)
In each of the above embodiments, the upper heat sink 30 is provided with the protrusion 31 and the lower heat sink 20 is provided with the protrusion 22. However, the plate-like lower heat sink 20 and the upper heat sink 30 are prepared, and the protrusion A block-shaped heat sink corresponding to the portions 22 and 31 may be used.

半導体チップ１０にワイヤボンドが不必要なダイオード等を形成したものを下側および上側ヒートシンク２０、３０に組み付ける場合、第１スペーサ６０と第２スペーサ６１とを一体化させ、図３に示される製造工程を逆にして組み付けることにより、１回のリフローで半導体チップ１０と下側および上側ヒートシンク２０、３０を一体化させることもできる。   When the semiconductor chip 10 formed with a diode or the like that does not require wire bonding is assembled to the lower and upper heat sinks 20 and 30, the first spacer 60 and the second spacer 61 are integrated to produce the structure shown in FIG. By assembling the processes in reverse, the semiconductor chip 10 and the lower and upper heat sinks 20 and 30 can be integrated by a single reflow.

上側ヒートシンク３０の突起部３１の側面３２に対する接合材５０の濡れ広がりを抑制するため、突起部３１の側面３２に接合材５０の濡れ広がりを抑える部分を設けることができる。図６は、上側ヒートシンク３０の突起部３１の側面３２に接合される接合材５０を示した図であり、図２に相当する拡大図である。   In order to suppress the wetting and spreading of the bonding material 50 with respect to the side surface 32 of the protruding portion 31 of the upper heat sink 30, a portion for suppressing the wetting and spreading of the bonding material 50 can be provided on the side surface 32 of the protruding portion 31. FIG. 6 is a view showing the bonding material 50 bonded to the side surface 32 of the protrusion 31 of the upper heat sink 30, and is an enlarged view corresponding to FIG.

図６（ａ）に示されるように、突起部３１の側面３２に溝部３４が設けられている。そして、当該溝部３４によって、突起部３１と接合材５０とが接する部分のうち、めっき電極１２の表面からもっとも離れた場所Ｂが当該溝部３４内に配置されることとなる。すなわち、この場所Ｂは溝部３４よりも上側ヒートシンク３０の板部側に位置することはなく、接合材５０の濡れ広がりを防止することができる。この場合、図６（ｂ）に示されるように、突起部３１の側面３２のうち溝部３４よりも半導体チップ１０側の側面３５が側面３２よりも溝部３４の底側に位置するようにしても構わない。   As shown in FIG. 6A, a groove 34 is provided on the side surface 32 of the protrusion 31. Then, a portion B farthest from the surface of the plating electrode 12 among the portions where the protrusion 31 and the bonding material 50 are in contact with each other by the groove 34 is disposed in the groove 34. That is, the location B is not positioned on the plate portion side of the upper heat sink 30 with respect to the groove portion 34, and the wetting and spreading of the bonding material 50 can be prevented. In this case, as shown in FIG. 6B, the side surface 35 on the semiconductor chip 10 side of the side surface 32 of the protruding portion 31 is located on the bottom side of the groove portion 34 with respect to the side surface 32. I do not care.

また、図６（ｃ）に示されるように、突起部３１の側面３２のうち半導体チップ１０側に突出部３６が設けられている。これにより、接合材５０が突出部３６を越えないようにすることができる。したがって、場所Ｂを突出部３６の先端に配置することができ、接合材５０の濡れ広がりを抑制することができる。さらに、図６（ｄ）に示されるように、突起部３１のうち半導体チップ１０の表面と対向する面と突起部３１の側面３２とが交わる角部に凹み部３７が設けられている。これにより、場所Ｂを凹み部３７内に配置することができ、接合材５０の濡れ広がりが抑制することができる。   Further, as shown in FIG. 6C, a protrusion 36 is provided on the side of the semiconductor chip 10 in the side surface 32 of the protrusion 31. Thereby, it is possible to prevent the bonding material 50 from exceeding the protruding portion 36. Therefore, the place B can be disposed at the tip of the protruding portion 36, and the wetting and spreading of the bonding material 50 can be suppressed. Furthermore, as shown in FIG. 6D, a recess 37 is provided at a corner where the surface of the protrusion 31 facing the surface of the semiconductor chip 10 and the side surface 32 of the protrusion 31 intersect. Thereby, the place B can be arrange | positioned in the recessed part 37, and the wetting spread of the joining material 50 can be suppressed.

接合材５０の濡れ広がりを抑制する手段として、図６に示される突起部３１に加工を施すことの他に、濡れ広がりを抑制するためのコーティング材を採用することもできる。当該コーティング材は濡れ性の悪い材質で構成され、例えば＊＊＊が採用される。   As a means for suppressing the wetting and spreading of the bonding material 50, a coating material for suppressing the wetting and spreading can be employed in addition to processing the protrusion 31 shown in FIG. The coating material is made of a material having poor wettability, and, for example, *** is adopted.

図７は、上側ヒートシンク３０の突起部３１に少なくとも突起部３１よりも濡れ性が低いコーティング材７０を塗布した様子を示した図である。図７（ａ）に示されるように、上側ヒートシンク３０の突起部３１の側面３２にコーティング材７０が塗布されているため、接合材５０は側面３２に濡れ広がらず、コーティング材７０によって接合材５０をせき止めることができる。すなわち、場所Ｂをコーティング材７０のうち半導体チップ１０側の端部の位置によって決めることができる。   FIG. 7 is a diagram illustrating a state in which the coating material 70 having at least lower wettability than the protrusion 31 is applied to the protrusion 31 of the upper heat sink 30. As shown in FIG. 7A, since the coating material 70 is applied to the side surface 32 of the protrusion 31 of the upper heat sink 30, the bonding material 50 does not wet and spread on the side surface 32. Can be stopped. That is, the location B can be determined by the position of the end of the coating material 70 on the semiconductor chip 10 side.

また、図７（ｂ）に示されるように、突起部３１の側面３２から突起部３１のうち半導体チップ１０の表面に対向する面にわたってコーティング材７０を塗布することもできる。この場合、場所Ｂを突起部３１のうち半導体チップ１０の表面に対向する面に設定することができる。さらに、図７（ｃ）に示されるように、突起部３１のうち半導体チップ１０の表面と対向する面の中央側までコーティング材７０を塗布することもできる。   Further, as shown in FIG. 7B, the coating material 70 can be applied from the side surface 32 of the protrusion 31 to the surface of the protrusion 31 that faces the surface of the semiconductor chip 10. In this case, the location B can be set to the surface of the protrusion 31 that faces the surface of the semiconductor chip 10. Further, as shown in FIG. 7C, the coating material 70 can be applied to the center side of the surface of the protrusion 31 that faces the surface of the semiconductor chip 10.

なお、図６、図７に示される手法は、上側ヒートシンク３０だけでなく、下側ヒートシンク２０に対しても施すことができる。また、図６に示される突起部３１への加工と図７に示されるコーティング材７０とを組み合わせることもできる。   The method shown in FIGS. 6 and 7 can be applied not only to the upper heat sink 30 but also to the lower heat sink 20. Moreover, the process to the projection part 31 shown by FIG. 6 and the coating material 70 shown by FIG. 7 can also be combined.

上記各実施形態では、半導体装置１にＩＧＢＴ等の半導体デバイスが形成された半導体チップ１０のみが実装されたものが示されているが、半導体装置１に他の半導体デバイス、例えばＦＷＤ（フリーホイールダイオード）等が形成された半導体チップも実装することもできる。図８は、２つの半導体チップを実装した半導体装置の内部を示す平面図であり、例えばインバータとして用いられるものである。この図に示されるように、半導体装置には、半導体チップ１０と共に、半導体デバイスとしてＦＷＤが形成された半導体チップ８０が実装されている。   In each of the above embodiments, the semiconductor device 1 on which only the semiconductor chip 10 on which a semiconductor device such as IGBT is formed is mounted is shown. However, another semiconductor device such as an FWD (freewheel diode) is mounted on the semiconductor device 1. ) Etc. can also be mounted. FIG. 8 is a plan view showing the inside of a semiconductor device on which two semiconductor chips are mounted. For example, the semiconductor device is used as an inverter. As shown in this figure, a semiconductor chip 80 in which an FWD is formed as a semiconductor device is mounted together with the semiconductor chip 10 in the semiconductor device.

このように、半導体装置に２つの半導体チップ１０、８０を実装した場合、上側ヒートシンク３０に各半導体チップ１０、８０に対応した突起部３１がそれぞれ設けられている。半導体チップ８０において突起部３１と対向する面には、半導体チップ１０と同様にめっき電極が形成されている。   Thus, when the two semiconductor chips 10 and 80 are mounted on the semiconductor device, the upper heat sink 30 is provided with the protrusions 31 corresponding to the semiconductor chips 10 and 80, respectively. A plating electrode is formed on the surface of the semiconductor chip 80 that faces the protruding portion 31, similarly to the semiconductor chip 10.

そして、接合材５０を介して各突起部３１と各半導体チップ１０、８０の電極等とを接合するに際し、上述した配置関係を満たすようにすることで、上側ヒートシンク３０の各突起部３１と各半導体チップ１０、８０のめっき電極との剥離を防止することができる。このように、複数の半導体チップ１０、８０を実装した場合でも、上記各実施形態を適用することができる。   And when joining each projection part 31 and the electrode of each semiconductor chip 10 and 80 etc. via the joining material 50, by satisfy | filling the arrangement | positioning relationship mentioned above, each projection part 31 of each upper heat sink 30 and each each Separation of the semiconductor chips 10 and 80 from the plating electrodes can be prevented. Thus, even when a plurality of semiconductor chips 10 and 80 are mounted, the above-described embodiments can be applied.

本発明の第１実施形態に係る半導体装置の概略断面図であり、（ａ）は半導体装置の内部を示す平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a schematic sectional drawing of the semiconductor device which concerns on 1st Embodiment of this invention, (a) is a top view which shows the inside of a semiconductor device, (b) is AA sectional drawing of (a). 図１のＡ部拡大図である。It is the A section enlarged view of FIG. 図１および図２に示される半導体装置の製造工程を示した図である。FIG. 3 is a diagram showing a manufacturing process of the semiconductor device shown in FIGS. 1 and 2. ｂ／ａの値に対する剥離不良率、濡れ不良率を示した図である。It is the figure which showed the peeling defect rate and the wetting defect rate with respect to the value of b / a. 第２実施形態に係る半導体装置の製造工程を示した図である。It is the figure which showed the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 他の実施形態において、半導体装置における上側ヒートシンクの突起部の側面に接合される接合材を示した図である。In other embodiment, it is the figure which showed the bonding | jointing material joined to the side surface of the protrusion part of the upper side heat sink in a semiconductor device. 他の実施形態において、上側ヒートシンクの突起部にコーティング材を塗布した様子を示した図である。In other embodiment, it is the figure which showed a mode that the coating material was apply | coated to the projection part of the upper side heat sink. 他の実施形態において、２つの半導体チップを実装した半導体装置の内部を示す平面図である。In other embodiment, it is a top view which shows the inside of the semiconductor device which mounted two semiconductor chips.

符号の説明Explanation of symbols

１０、８０…半導体チップ、１１…エミッタ電極、１２…めっき電極、１３…保護膜、１３ａ内側面、１４…コレクタ電極、１５…Ｎ型基板、２０…下側ヒートシンク、３０…上側ヒートシンク、３１…突起部、３２…側面、３４…溝部、３６…突出部、３７…凹み部、４０…モールド樹脂、５０…接合材、７０…コーティング材。   DESCRIPTION OF SYMBOLS 10, 80 ... Semiconductor chip, 11 ... Emitter electrode, 12 ... Plating electrode, 13 ... Protective film, 13a inner surface, 14 ... Collector electrode, 15 ... N type substrate, 20 ... Lower heat sink, 30 ... Upper heat sink, 31 ... Projection, 32 ... side, 34 ... groove, 36 ... projection, 37 ... dent, 40 ... mold resin, 50 ... bonding material, 70 ... coating material.

Claims (10)

半導体基板（１５）の表面側に形成された第１電極（１１）、めっき電極（１２）と裏面に形成された第２電極（１４）とを有し、前記第１電極（１１）と前記第２電極（１４）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体チップ（１０）と、
板状であって、当該板の一面側に突起部（３１）を有し、当該突起部（３１）が前記半導体チップ（１０）の前記めっき電極（１２）と対向するように配置され、前記突起部（３１）が接合材（５０）を介して前記めっき電極（１２）に接合された上側ヒートシンク（３０）と、
板状であって、当該板の一面側が前記半導体チップ（１０）の第２電極（１４）に対向するように配置され、前記接合材（５０）を介して前記第２電極（１４）に接合された下側ヒートシンク（２０）と、
前記上側ヒートシンク（３０）および前記下側ヒートシンク（２０）の一部と前記半導体チップ（１０）とを封止するモールド樹脂（４０）とを有して構成される半導体装置であって、
前記半導体基板（１５）の表面に保護膜（１３）が形成され、前記保護膜（１３）のうち前記半導体素子が形成された部分に対応する部分が開口しており、当該開口した部分に前記めっき電極（１２）が形成されており、
前記開口した保護膜（１３）の内側面（１３ａ）と前記接合材（５０）との接点をＡとし、当該接点Ａから前記突起部（３１）のうち前記保護膜（１３）の前記内側面（１３ａ）に対向する側面（３２）までの距離をａとすると共に、前記突起部（３１）と前記接合材（５０）とが接する部分のうち、前記めっき電極（１２）の表面からもっとも離れた場所をＢとし、前記めっき電極（１２）の表面から前記場所Ｂまでの距離をｂとしたとき、前記距離ａおよび前記距離ｂが０．４＜（ｂ／ａ）＜１．８の関係を満たすように前記半導体チップ（１０）と前記上側ヒートシンク（３０）の突起部（３１）との位置が規定されていることを特徴とする半導体装置。 A first electrode (11) formed on the front surface side of the semiconductor substrate (15), a plating electrode (12), and a second electrode (14) formed on the back surface, the first electrode (11) and the A semiconductor chip (10) provided with a vertical semiconductor element configured to pass a current between the second electrodes (14);
It is plate-shaped, has a projection (31) on one side of the plate, and is arranged so that the projection (31) faces the plating electrode (12) of the semiconductor chip (10), An upper heat sink (30) in which the protrusion (31) is bonded to the plating electrode (12) via a bonding material (50);
It is plate-shaped and is arranged so that one surface side of the plate faces the second electrode (14) of the semiconductor chip (10), and is bonded to the second electrode (14) via the bonding material (50). A lower heat sink (20),
A semiconductor device comprising a mold resin (40) for sealing the upper heat sink (30) and a part of the lower heat sink (20) and the semiconductor chip (10),
A protective film (13) is formed on the surface of the semiconductor substrate (15), and a portion of the protective film (13) corresponding to the portion where the semiconductor element is formed is opened, A plating electrode (12) is formed,
A contact point between the inner side surface (13a) of the opened protective film (13) and the bonding material (50) is A, and the inner side surface of the protective film (13) from the contact point A to the protrusion (31). The distance to the side surface (32) opposite to (13a) is set to a, and the most distant from the surface of the plating electrode (12) in the portion where the protrusion (31) and the bonding material (50) are in contact with each other. Where the distance a and the distance b are 0.4 <(b / a) <1.8, where B is the distance and the distance from the surface of the plating electrode (12) to the position B is b. A position of the semiconductor chip (10) and the protrusion (31) of the upper heat sink (30) is defined so as to satisfy the above. 前記上側ヒートシンク（３０）の突起部（３１）の側面（３２）に溝部（３４）が設けられており、前記溝部（３４）内に前記接合材（５０）が配置されることで、前記場所Ｂが前記溝部（３４）内に位置するようになっていることを特徴とする請求項１に記載の半導体装置。 A groove (34) is provided on a side surface (32) of the protrusion (31) of the upper heat sink (30), and the bonding material (50) is disposed in the groove (34), so that the place 2. The semiconductor device according to claim 1, wherein B is located in the groove (34). 前記上側ヒートシンク（３０）の突起部（３１）の側面（３２）に突出部（３６）が設けられており、当該突出部（３６）によって、前記接合材（５０）がせき止められることで、前記場所Ｂが前記突出部（３６）のうち前記半導体チップ（１０）側の面に位置するようになっていることを特徴とする請求項１に記載の半導体装置。 A protrusion (36) is provided on a side surface (32) of the protrusion (31) of the upper heat sink (30), and the bonding material (50) is blocked by the protrusion (36). 2. The semiconductor device according to claim 1, wherein the location B is located on a surface of the protruding portion (36) on the semiconductor chip (10) side. 前記突起部（３１）のうち前記半導体チップ（１０）のめっき電極（１２）と対向する面と前記側面（３２）とが交わる角部に凹み部（３７）が設けられており、前記凹み部（３７）内に前記接合材（５０）が配置されることで、前記場所Ｂが前記凹み部（３７）内に位置するようになっていることを特徴とする請求項１に記載の半導体装置。 A recess (37) is provided at a corner where the surface of the protrusion (31) facing the plating electrode (12) of the semiconductor chip (10) and the side surface (32) intersect, and the recess 2. The semiconductor device according to claim 1, wherein the location B is positioned in the recess (37) by disposing the bonding material (50) in the (37). 3. . 前記突起部（３１）の側面（３２）に前記突起部（３１）よりも濡れ性が低いコーティング材（７０）が塗布されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 5. The coating material according to claim 1, wherein a coating material (70) having a lower wettability than the protrusion (31) is applied to the side surface (32) of the protrusion (31). The semiconductor device described. 半導体基板（１５）の表面側に形成された第１電極（１１）、めっき電極（１２）と裏面に形成された第２電極（１４）とを有し、前記第１電極（１１）と前記第２電極（１４）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体チップ（１０）と、
板状であって、当該板の一面側に突起部（３１）を有し、当該突起部（３１）が前記半導体チップ（１０）の前記めっき電極（１２）と対向するように配置され、前記突起部（３１）が接合材（５０）を介して前記めっき電極（１２）に接合された上側ヒートシンク（３０）と、
板状であって、当該板の一面側が前記半導体チップ（１０）の第２電極（１４）に対向するように配置され、前記接合材（５０）を介して前記第２電極（１４）に接合された下側ヒートシンク（２０）と、
前記上側ヒートシンク（３０）および前記下側ヒートシンク（２０）の一部と前記半導体チップ（１０）とを封止するモールド樹脂（４０）とを有して構成され、
前記半導体基板（１５）の表面に保護膜（１３）が形成され、前記保護膜（１３）のうち前記半導体素子が形成された部分に対応する部分が開口しており、当該開口した部分に前記めっき電極（１２）が形成されてなる半導体装置の製造方法であって、
前記下側ヒートシンク（２０）、前記接合材（５０）、前記半導体チップ（１０）、前記接合材（５０）、前記上側ヒートシンク（３０）の順に積層して加熱しつつ、前記上側ヒートシンク（３０）と前記下側ヒートシンク（２０）とが相対的に近づくように加圧することで、前記下側ヒートシンク（２０）および前記上側ヒートシンク（３０）と半導体チップ（１０）とを一体化させる工程が含まれており、
前記一体化させる工程では、前記開口した保護膜（１３）の内側面（１３ａ）と前記接合材（５０）との接点をＡとし、当該接点Ａから前記突起部（３１）のうち前記保護膜（１３）の前記内側面（１３ａ）に対向する側面（３２）までの距離をａとすると共に、前記突起部（３１）と前記接合材（５０）とが接する部分のうち、前記めっき電極（１２）の表面からもっとも離れた場所をＢとし、前記めっき電極（１２）の表面から前記場所Ｂまでの距離をｂとしたとき、前記距離ａおよび前記距離ｂが０．４＜（ｂ／ａ）＜１．８の関係を満たすように、前記接合材（５０）を介して前記半導体チップ（１０）のめっき電極（１２）と前記上側ヒートシンク（３０）の突起部（３１）とを接合することを特徴とする半導体装置。 A first electrode (11) formed on the front surface side of the semiconductor substrate (15), a plating electrode (12), and a second electrode (14) formed on the back surface, the first electrode (11) and the A semiconductor chip (10) provided with a vertical semiconductor element configured to pass a current between the second electrodes (14);
It is plate-shaped, has a projection (31) on one side of the plate, and is arranged so that the projection (31) faces the plating electrode (12) of the semiconductor chip (10), An upper heat sink (30) in which the protrusion (31) is bonded to the plating electrode (12) via a bonding material (50);
It is plate-shaped and is arranged so that one surface side of the plate faces the second electrode (14) of the semiconductor chip (10), and is bonded to the second electrode (14) via the bonding material (50). A lower heat sink (20),
The upper heat sink (30) and a part of the lower heat sink (20) and the mold resin (40) for sealing the semiconductor chip (10);
A protective film (13) is formed on the surface of the semiconductor substrate (15), and a portion of the protective film (13) corresponding to the portion where the semiconductor element is formed is opened, A method of manufacturing a semiconductor device in which a plating electrode (12) is formed,
The lower heat sink (20), the bonding material (50), the semiconductor chip (10), the bonding material (50), and the upper heat sink (30) are stacked and heated in this order, and the upper heat sink (30). And a step of integrating the lower heat sink (20) and the upper heat sink (30) with the semiconductor chip (10) by applying pressure so that the lower heat sink (20) is relatively close to each other. And
In the step of integrating, the contact point between the inner surface (13a) of the opened protective film (13) and the bonding material (50) is A, and the protective film from the contact point A to the protrusion (31). The distance to the side surface (32) facing the inner side surface (13a) of (13) is a, and the plating electrode (of the portion where the projection (31) and the bonding material (50) are in contact) 12) where B is the farthest location from the surface and b is the distance from the surface of the plating electrode 12 to the location B, the distance a and the distance b are 0.4 <(b / a ) The plating electrode (12) of the semiconductor chip (10) and the protrusion (31) of the upper heat sink (30) are bonded via the bonding material (50) so as to satisfy the relationship of <1.8. A semiconductor device. 前記一体化させる工程では、前記上側ヒートシンク（３０）として当該上側ヒートシンク（３０）の突起部（３１）の側面（３２）に溝部（３４）が設けたものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。 In the step of integrating, as the upper heat sink (30), a groove (34) provided on a side surface (32) of a projection (31) of the upper heat sink (30) is used. The manufacturing method of the semiconductor device as described in 2. above. 前記一体化させる工程では、前記上側ヒートシンク（３０）として当該上側ヒートシンク（３０）の突起部（３１）の側面（３２）に突出部（３６）が設けられたものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。 In the step of integrating, the upper heat sink (30) having a protrusion (36) on the side surface (32) of the protrusion (31) of the upper heat sink (30) is used. Item 7. A method for manufacturing a semiconductor device according to Item 6. 前記一体化させる工程では、前記上側ヒートシンク（３０）として当該上側ヒートシンク（３０）の突起部（３１）のうち前記半導体チップ（１０）のめっき電極（１２）と対向する面と前記側面（３２）とが交わる角部に凹み部（３７）が設けられたものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。 In the integration step, as the upper heat sink (30), a surface of the protrusion (31) of the upper heat sink (30) facing the plating electrode (12) of the semiconductor chip (10) and the side surface (32). The method of manufacturing a semiconductor device according to claim 6, wherein a semiconductor device having a recess portion (37) provided at a corner portion intersecting with is used. 前記一体化させる工程では、前記上側ヒートシンク（３０）として当該上側ヒートシンク（３０）の突起部（３１）の側面（３２）に前記突起部（３１）よりも濡れ性が低いコーティング材（７０）が塗布されているものを用いることを特徴とする請求項６ないし１０のいずれか１つに記載の半導体装置の製造方法。 In the step of integrating, a coating material (70) having lower wettability than the protrusion (31) is formed on the side surface (32) of the protrusion (31) of the upper heat sink (30) as the upper heat sink (30). The method of manufacturing a semiconductor device according to claim 6, wherein a coated material is used.
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