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JP2008130655A - 半導体素子 - Google Patents

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泰伸 斉藤
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Yorito Kakiuchi
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Abstract

【課題】安定してオン抵抗が低く、耐圧が高い半導体素子を提供する。
【解決手段】ＧａＮ−ＨＦＥＴ２１において、支持基板上にｐ型のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなるｐ−ＧａＮ層１と、ｎ型のＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）からなるｎ−ＡｌＧａＮ層２とを、結晶成長面を（１−１０１）面又は（１１−２０）面とするエピタキシャル成長により形成し、その上にソース電極３、ドレイン電極４及びゲート電極５を設ける。これにより、ｐ−ＧａＮ層１とｎ−ＡｌＧａＮ層２とのヘテロ界面１９の面方位は、（１−１０１）又は（１１−２０）となる。
【選択図】図１

Description

本発明は、半導体素子に関し、特に、半導体として窒化物を用いた半導体素子に関する。
半導体として窒化ガリウム（ＧａＮ）を用いた窒化物半導体素子は、シリコン（Ｓｉ）を用いた素子に比べて大きいバンドギャップを有するため、臨界電界が高く、小型で高耐圧な素子を実現し易い。このような素子を電力制御用半導体素子に適用すれば、オン抵抗が低く、損失が小さい素子を実現できる。窒化物半導体素子の中でも、チャネル層としてＧａＮ層を設け、バリア層（電子供給層）として窒化アルミニウムガリウム（ＡｌＧａＮ）層を設けたＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field-Effect Transistor）は、単純な素子構造で良好な特性が期待できる。
従来のＧａＮ系ＨＦＥＴは、ＧａＮ層とＡｌＧａＮ層とのヘテロ接合面の結晶面を（０００１）面としている。これにより、ＡｌＧａＮ／ＧａＮへテロ界面には、ピエゾ分極により１×１０１３ｃｍ−２程度の二次元電子ガス（２ＤＥＧ）が発生する。この分極による２ＤＥＧは、ヘテロ界面に存在する２ＤＥＧの大部分を占める。このようなピエゾ分極により２ＤＥＧが発生する半導体素子は、不純物を注入しなくてもキャリアが発生するという利点はあるものの、その反面、ピエゾ分極により２ＤＥＧのシート濃度が決まってしまうため、パッシベーション材料及びプロセスなどによりＡｌＧａＮ層の表面電位が変化すると、２ＤＥＧのシート濃度が変化してしまい、その結果、オン抵抗が変化してしまうという問題がある。
そこで、ヘテロ界面に、分極による２ＤＥＧを発生させないようにすることが考えられる。分極による２ＤＥＧ発生の抑制は、ＡｌＧａＮ／ＧａＮへテロ構造を形成する結晶面の面方位を、（１−１０１）又は（１１−２０）とすることで実現可能である（例えば、非特許文献１及び特許文献１参照。）。この場合、キャリアとなる２ＤＥＧを発生させるために、チャネル層としてのＧａＮ層又はバリア層としてのＡｌＧａＮ層に対して、ｎ型不純物をドープする必要がある。分極が発生した場合と同程度の２ＤＥＧシート濃度を得るためには、ｎ型不純物のシート濃度を１×１０１３ｃｍ−２程度とする必要がある。ところが、このように、チャネル層又はバリア層の不純物シート濃度を高くすると、不純物イオンにより電界分布が変化し、ゲート電極の端部に電界が集中してしまい、高耐圧が得られないとい問題がある。
Masayuki Kuroda et.al., "Normally-off Operation of Non-polar AlGaN/GaN Heterojunction FETs Grown on R-plane Sapphire", Extended Abstracts of the 2005 International Conference on Solid State Devices and MaterialsKobe,2005,pp.470-471 特開２００３−３４７３１５号公報
本発明の目的は、安定してオン抵抗が低く、耐圧が高い半導体素子を提供することである。
本発明の一態様によれば、ｐ型のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、前記第１の半導体層上に形成され、ｎ型のＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）からなる第２の半導体層と、前記第２の半導体層上に形成された制御電極と、前記第１の半導体層及び前記第２の半導体層に接続された第１の主電極と、前記第２の半導体層に接続された第２の主電極と、を備え、前記第１の半導体層と前記第２の半導体層との界面の面方位が（１−１０１）又は（１１−２０）であることを特徴とする半導体素子が提供される。
本発明の他の一態様によれば、ｐ型のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、前記第１の半導体層上に形成され、ｎ型のＡｌｚＧａ１−ｚＮ（０≦ｚ＜１、ｚ≦ｘ）からなる第３の半導体層と、前記第３の半導体層上に形成され、ｎ型又はアンドープのＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｚ＜ｙ）からなる第４の半導体層と、前記第４の半導体層上に形成された制御電極と、前記第１の半導体層、前記第３の半導体層及び前記第４の半導体層に接続された第１の主電極と、前記第４の半導体層に接続された第２の主電極と、を備え、前記第３の半導体層と前記第４の半導体層との界面の面方位が（１−１０１）又は（１１−２０）であることを特徴とする半導体素子が提供される。
本発明によれば、安定してオン抵抗が低く、耐圧が高い半導体素子を実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付している。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
図１に示すように、本実施形態に係るＧａＮ−ＨＦＥＴ２１においては、支持基板（図示せず）上に、第１の半導体層としてのｐ−ＧａＮチャネル層１が形成されている。ｐ−ＧａＮチャネル層１は、ｐ型の不純物がドープされた窒化ガリウム（ＧａＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）からなり、その組成は、（０≦ｘ＜１）とすると、ＡｌｘＧａ１−ｘＮと表記することができる。以下、導電型がｐ型である層を「ｐ−」、ｎ型である層を「ｎ−」、不純物が実質的にドープされていない層を「アンドープ」と表記する。
また、ｐ−ＧａＮチャネル層１上には、第２の半導体層としてのｎ−ＡｌＧａＮバリア層２が形成されている。ｎ−ＡｌＧａＮバリア層２は、ｎ型の窒化アルミニウムガリウムからなり、その組成は、（０＜ｙ＜１）且つ（ｘ＜ｙ）とすると、ＡｌｙＧａ１−ｙＮと表記することができる。
ｐ−ＧａＮチャネル層１及びｎ−ＡｌＧａＮバリア層２はエピタキシャル成長により形成されており、その結晶成長面は（１−１０１）面又は（１１−２０）面である。このため、ｐ−ＧａＮチャネル層１とｎ−ＡｌＧａＮバリア層２とはヘテロ界面１９を形成しており、このヘテロ界面１９の面方位は（１−１０１）又は（１１−２０）である。そして、ｐ−ＧａＮキャリア層１の不純物シート濃度は、ｎ−ＡｌＧａＮバリア層２の不純物シート濃度以上であることが好ましく、ｎ−ＡｌＧａＮバリア層２の不純物シート濃度の２倍以下であることがより好ましい。
そして、ｎ−ＡｌＧａＮバリア層２上には、ソース電極３（第１の主電極）、ドレイン電極４（第２の主電極）及びゲート電極５（制御電極）が、相互に離隔して設けられている。すなわち、本実施形態に係るＧａＮ−ＨＦＥＴ２１は、横型のパワー素子である。ソース電極３の一部は、ｎ−ＡｌＧａＮバリア層２を貫通して、ｐ−ＧａＮキャリア層１に接触している。ｐ−ＧａＮチャネル層１におけるソース電極３と接触する領域には、ｐ＋コンタクト層６が形成されている。ｐ＋コンタクト層６のｐ型不純物濃度は、ｐ−ＧａＮチャネル層１のｐ型不純物濃度よりも高い。これにより、ソース電極３は、ｐ−ＧａＮキャリア層１及びｎ−ＡｌＧａＮバリア層２の双方に接続されており、ｐ−ＧａＮチャネル層１における界面１９付近に発生している二次元電子ガス（２ＤＥＧ）とオーミックコンタクトされている。また、ドレイン電極４は、ｎ−ＡｌＧａＮバリア層２に接続されており、ｎ−ＡｌＧａＮバリア層２を介して、２ＤＥＧとオーミックコンタクトされている。更に、ゲート電極５は、ソース電極３とドレイン電極４との間に配置されており、ｎ−ＡｌＧａＮバリア層２に対して、ショットキー接合を形成している。
次に、本実施形態の動作について説明する。
図２は、本実施形態に係るＧａＮ−ＨＦＥＴのゲート−ドレイン間を例示する断面図、及び横軸にこのＧａＮ−ＨＦＥＴの各部の位置をとり、縦軸にその位置の電界の強度をとって、ＧａＮ−ＨＦＥＴ内の電界分布を例示するグラフ図である。
本実施形態においては、ＡｌＧａＮ／ＧａＮへテロ界面１９の結晶面の面方位は（１−１０１）又は（１１−２０）であるため、ｐ−ＧａＮチャネル層１における界面１９の近傍には、ピエゾ分極又は自然分極による２ＤＥＧは発生しない。その替わり、ｎ−ＡｌＧａＮバリア層２に注入されたｎ型不純物により、２ＤＥＧが発生する。２ＤＥＧのシート濃度は、ｎ−ＡｌＧａＮバリア層２の不純物シート濃度により決定される。このため、ピエゾ分極によって２ＤＥＧを発生させる場合と比較して、ｎ−ＡｌＧａＮバリア層２の表面電位の変動に起因して２ＤＥＧのシート濃度が変動することがなく、オン抵抗が安定する。
また、このとき、ｎ−ＡｌＧａＮバリア層２内にはドナーイオンが存在するため、ｎ−ＡｌＧａＮバリア層２は正に帯電し、これにより電界が発生する。しかしながら、本実施形態においては、ｐ−ＧａＮチャネル層１内にｐ型不純物がドープされており、アクセプタイオンが存在するため、ｐ−ＧａＮチャネル層１は負に帯電する。これにより、ｎ−ＡｌＧａＮバリア層２のドナーイオンによって発生した電界を、ｐ−ＧａＮチャネル層１のアクセプタイオンによって打ち消すことができ、高耐圧を実現することができる。更に、ゲート電極５に負の電位が印加されると、ゲート電極５からドレイン電極４に向かって空乏層が伸びるが、このとき、ｐ−ＧａＮチャネル層１とｎ−ＡｌＧａＮバリア層２とのヘテロ界面１９からも空乏層が広がることで、チャネルリーク電流が低減するため、より一層の高電圧を保持することができる。
そして、高電圧印加時の電界分布の傾きは、空乏層中の不純物イオンの電荷の大きさによって決まる。すなわち、ｎ−ＡｌＧａＮバリア層２のドナーイオン濃度がｐ−ＧａＮチャネル層１のアクセプタイオン濃度よりも高いと、図２の線Ｌｄ＞ａに示すように、ゲート電極５側の電界が高くなる。一方、ｐ−ＧａＮチャネル層１のアクセプタイオン濃度がｎ−ＡｌＧａＮバリア層２のドナーイオン濃度よりも高いと、図２の線Ｌａ＞ｄに示すように、ドレイン電極４側の電界が高くなる。また、アクセプタイオン濃度とドナーイオン濃度とが等しいと、図２の線Ｌａ＝ｄに示すように、平坦な電界分布を得ることができる。
ゲート電極５は、ｎ−ＡｌＧａＮバリア層２に対してショットキー接合しているため、高電界が加わると、トンネル効果によりｎ−ＡｌＧａＮバリア層２を介してリーク電流が流れる。このため、ドレイン側で発生するアバランシェ降伏よりも低い電圧でブレークダウンが起きてしまう。また、ゲート電極５からはキャリアが抜けないため、電流がより増幅されやすい。従って、安定した高耐圧を得るためには、半導体中でのアバランシェ降伏により耐圧が決まるように設計することが望ましい。つまり、ゲート電極５側よりもドレイン電極４側の電界が高くなるように、ｐ−ＧａＮチャネル層１のアクセプタイオン濃度をｎ−ＡｌＧａＮバリア層２のドナーイオン濃度よりも高くする（線Ｌａ＞ｄ）ことが望ましい。従って、本実施形態に係るＧａＮ−ＨＥＭＴ２１においては、ｐ−ＧａＮチャネル層１の不純物シート濃度を、ｎ−ＡｌＧａＮバリア層２の不純物シート濃度よりも高くすることが好ましい。なお、ここでいう「不純物シート濃度」とは、活性化している不純物のシート濃度を示している。
一方、ｐ−ＧａＮキャリア層１の不純物シート濃度（アクセプタイオン濃度）を高くし過ぎると、ドレイン電極４の端部において電界が大きくなり過ぎ、却って耐圧が低下してしまう。ゲート電極５とドレイン電極４との間の電界分布は、ｎ−ＡｌＧａＮバリア層２の不純物シート濃度とｐ−ＧａＮキャリア層１の不純物シート濃度との差で決まり、ｐ−ＧａＮキャリア層１の不純物シート濃度をｎ−ＡｌＧａＮバリア層２の不純物シート濃度の２倍以上とすると、ｐ−ＧａＮキャリア層１を挿入しない場合よりも、耐圧が低くなってしまう。このため、ｐ−ＧａＮキャリア層１の不純物シート濃度は、ｎ−ＡｌＧａＮバリア層２の不純物シート濃度の２倍以下であることがより望ましい。よって、ｐ−ＧａＮキャリア層１の不純物シート濃度は、ｎ−ＡｌＧａＮバリア層２の不純物シート濃度の１乃至２倍であることが好ましい。
また、本実施形態においては、ｐ−ＧａＮキャリア層１がｐ＋コンタクト層６を介して、ソース電極３に接続されているため、ｐ−ＧａＮキャリア層１内のホールを速やかに充放電することができる。これにより、スイッチング速度を向上させることができる。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、ｐ−ＧａＮキャリア層１とｎ−ＡｌＧａＮバリア層２とのヘテロ界面１９の面方位を（１−１０１）又は（１１−２０）とすることにより、分極による２ＤＥＧの発生を抑え、ｎ−ＡｌＧａＮバリア層２にドープされたｎ型不純物（ドナー）によって２ＤＥＧを発生させることにより、オン抵抗を安定化させることができる。また、このとき、ｐ−ＧａＮキャリア層１にｐ型不純物（アクセプタ）をドープすることにより、ドナーイオンによって発生した電界をアクセプタイオンによって打ち消すと共に空乏化を促進し、耐圧を向上させることができる。更に、ｐ−ＧａＮキャリア層１をソース電極３に接続することにより、スイッチング速度を向上させることができる。
次に、本第１の実施形態の変形例について説明する。
図３は、本変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
図３に示すように、本変形例に係るＧａＮ−ＨＥＭＴ２２においては、ｎ−ＡｌＧａＮバリア層２とゲート電極５との間に、ゲート絶縁膜７が設けられている。これにより、ゲート電極５からｎ−ＡｌＧａＮバリア層２に流れるトンネルリーク電流を抑制することができる。また、このとき、ｐ−ＧａＮキャリア層１の不純物シート濃度を高くすることにより、ゲート電極５近傍の電界強度を低減し、ゲート絶縁膜７中の電界強度も低減することができる。これにより、ゲート絶縁膜７の信頼性を向上させることが可能である。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第２の実施形態）
図４は、本発明の第２の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。なお、図４において、図１と同一の部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ詳細に説明する。
図４に示すように、本実施形態に係るＧａＮ−ＨＦＥＴ２３においては、前述の第１の実施形態に係るＧａＮ−ＨＦＥＴ２１の構成に加えて、ｎ−ＡｌＧａＮバリア層２上にフィールド絶縁膜８が設けられている。フィールド絶縁膜８は、ｎ−ＡｌＧａＮバリア層２の表面を覆い、ソース電極３、ドレイン電極４及びゲート電極５も覆っている。また、フィールド絶縁膜８上には、ドレイン電極４に接続されたフィールドプレート電極９が設けられている。フィールドプレート電極９は、フィールド絶縁膜８上において、ドレイン電極４の直上域からゲート電極５に向かう方向に延出している。
第１の実施形態において説明したように、本実施形態においても、ｐ−ＧａＮチャネル層１の不純物シート濃度をｎ−ＡｌＧａＮバリア層２の不純物シート濃度よりも高くすることにより、ゲート電極５の近傍でアバランシェ降伏が発生することを防止している。しかしながら、その一方、ドレイン電極４の端部には電界が集中し易くなり、耐圧が低下する可能性がある。そこで、本実施形態においては、フィールドプレート電極９を形成することで、ドレイン電極４の端部における電界集中も抑制している。これにより、より安定して高耐圧を得ることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、本第２の実施形態の第１の変形例について説明する。
図５は、本変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
図５に示すように、本変形例に係るＧａＮ−ＨＦＥＴ２４においては、前述の第２の実施形態に係るＧａＮ−ＨＦＥＴ２３の構成に加えて、フィールド絶縁膜８上に、ソース電極３に接続された第２のフィールドプレート電極１０が設けられている。フィールドプレート電極１０は、フィールドプレート電極９と同層に形成されており、フィールド絶縁膜８上において、ソース電極３の直上域からゲート電極５の直上域を覆うように延出している。
本変形例によれば、第２のフィールドプレート電極１０を設けることにより、ゲート電極５の端部における電界集中がより効果的に抑制されて、より高い耐圧を実現することができる。なお、第２のフィールドプレート電極１０は、ゲート電極５に接続されていてもよい。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
次に、本第２の実施形態の第２の変形例について説明する。
図６は、本変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
図６に示すように、本変形例に係るＧａＮ−ＨＦＥＴ２５においては、第１の変形例に係るＧａＮ−ＨＦＥＴ２４（図５参照）の構成に加えて、フィールド絶縁膜８内に、ゲート電極５に接続された第３のフィールドプレート電極１１が設けられている。フィールドプレート電極１１は、ゲート電極５の直上域から、ドレイン電極４に向かう方向に延出している。これにより、ゲート電極５の端部における電界集中をより効果的に緩和することができる。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態の第１の変形例と同様である。
（第３の実施形態）
図７は、本発明の第３の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。なお、図７において、図１と同一の部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ詳細に説明する。
図７に示すように、本実施形態に係るＧａＮ−ＨＦＥＴ２６においては、前述の第１の実施形態に係るＧａＮ−ＨＦＥＴ２１（図１参照）の構成に加えて、ｐ−ＧａＮ層１とｎ−ＡｌＧａＮバリア層２との間にアンドープＧａＮ層１２が形成されている。アンドープＧａＮ層１２の組成は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）と表記することができる。アンドープＧａＮ層１２は、ｐ−ＧａＮ層１上でエピタキシャル成長しており、不純物はドープされておらず、その結晶成長面は（１−１０１）面又は（１１−２０）面である。従って、ｐ−ＧａＮ層１とアンドープＧａＮ層１２との界面、及びアンドープＧａＮ層１２とｎ−ＡｌＧａＮバリア層２とのヘテロ界面の面方位は、いずれも（１−１０１）又は（１１−２０）である。また、アンドープＧａＮ層１２の厚さは、例えば０．５〜１μｍ程度とすることが好ましい。
本実施形態によれば、アンドープＧａＮ層１２を形成することにより、アンドープＧａＮ層１２におけるｎ−ＡｌＧａＮバリア層２とのヘテロ界面１９の近傍に、チャネルとしての２ＤＥＧが発生する。これにより、２ＤＥＧの移動領域がアンドープＧａＮ層１２となるため、不純物散乱を抑制し、チャネル移動度を向上させ、オン抵抗を低減することができる。また、ヘテロ界面１９のポテンシャルを下げることができるため、２ＤＥＧが空乏化されにくくなり、オン抵抗をより一層低減することができる。
更に、アンドープＧａＮ層１２を形成することで、ｐ−ＧａＮ層１中のアクセプタイオンがｎ−ＡｌＧａＮバリア層２中へ染み出すことを抑制できる。すなわち、ｐ層とｎ層との分離が容易になる。これにより、ドーパントの染み出しによる２ＤＥＧシート濃度の変動を抑制することができる。特に、アンドープＧａＮ層１２の厚さを０．５〜１μｍ程度とすることにより、ドーパントの拡散をより確実に防止することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、ｐ−ＧａＮ層１をｐ型のＡｌＧａＮによって形成することで、ｐ−ＧａＮ層１のバンドギャップを広げ、アンドープＧａＮ層１２へのキャリアの閉じ込めを強くし、チャネルリーク電流を低減することができる。これにより、より高耐圧が得られ易くなる。また、アンドープＧａＮ層１２をアンドープのＩｎＧａＮにより形成しても、同様な効果が得られる。（ｐ−ＧａＮ層１／アンドープＧａＮ層１２）の組成の組合せは、上述の（ＡｌＧａＮ／ＧａＮ）及び（ＧａＮ／ＩｎＧａＮ）などの単純な組合せに限定されるものではなく、チャネルとなるアンドープＧａＮ層１２のバンドギャップがｐ−ＧａＮ層１のバンドギャップよりも狭ければよい。
（第４の実施形態）
図８は、本発明の第４の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。なお、図８において、図１と同一の部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ詳細に説明する。
図８に示すように、本実施形態に係るＧａＮ−ＨＦＥＴ２７においては、ｐ−ＧａＮ層１上に第３の半導体層としてのｎ−ＧａＮ層１３が形成され、その上に第４の半導体層としてのアンドープＡｌＧａＮバリア層１４が形成されている。ｐ−ＧａＮ層１、ｎ−ＧａＮ層１３及びアンドープＡｌＧａＮバリア層１４は、結晶成長面を（１−１０１）面又は（１１−２０）面としたエピタキシャル成長により形成されている。従って、各層間の界面の面方位も、（１−１０１）又は（１１−２０）である。
ｐ−ＧａＮ層１は、前述の第１の実施形態と同様に、ｐ型不純物がドープされたＧａＮ又はＡｌＧａＮからなり、その組成は、（０≦ｘ＜１）とすると、ＡｌｘＧａ１−ｘＮと表記することができる。また、ｎ−ＧａＮ層１３は、ｎ型不純物がドープされたＧａＮ又はＡｌＧａＮからなり、その組成は、（０≦ｚ＜１）且つ（ｚ≦ｘ）とすると、ＡｌｚＧａ１−ｚＮと表記することができる。すなわち、ｐ−ＧａＮ層１及びｎ−ＧａＮ層１３における不純物以外の組成は、相互に同一であるか、又は、ｎ−ＧａＮ層１３の方がｐ−ＧａＮ層１よりもＡｌの含有量が少ない組成となっている。更に、アンドープＡｌＧａＮバリア層１４は、アンドープのＡｌＧａＮからなり、その組成は、（０＜ｙ＜１）且つ（ｚ＜ｙ）とすると、ＡｌｙＧａ１−ｙＮと表記することができる。ｐ−ＧａＮ層１の不純物シート濃度は、ｎ−ＧａＮ層１３の不純物シート濃度の例えば１乃至２倍である。
そして、アンドープＡｌＧａＮバリア層１４上に、ソース電極３、ドレイン電極４及びゲート電極５が形成されている。また、ソース電極３の一部はアンドープＡｌＧａＮバリア層１４及びｎ−ＧａＮ層１３を貫通して、ｐ−ＧａＮ層１の表面に局所的に形成されたｐ＋コンタクト層６に接続されている。これにより、ソース電極３は、ｐ−ＧａＮ層１、ｎ−ＧａＮ層１３及びアンドープＡｌＧａＮバリア層１４に接続されている。
本実施形態においては、ｎ−ＧａＮ層１３とアンドープＡｌＧａＮ層１４とのヘテロ界面に２ＤＥＧが形成される。この２ＤＥＧのシート濃度は、ｎ−ＧａＮ層１３の不純物シート濃度で決まる。ｐ−ＧａＮ層１の不純物シート濃度をｎ−ＧａＮ層１３の不純物シート濃度よりも高くすることで、ドレイン電極４側でのアバランシェ降伏により耐圧が決まるようになって、安定した耐圧を得ることができる。一方、ｐ−ＧａＮ層１の不純物シート濃度を高くし過ぎると、ドレイン電極４の端部における電界が大きくなり過ぎ、却って耐圧が低下してしまう。ゲート電極５とドレイン電極４との間の電界分布はｎ−ＧａＮ層１３のシート濃度とｐ−ＧａＮ層１のシート濃度との差で決まり、ｐ−ＧａＮ層１の不純物シート濃度をｎ−ＧａＮ層１３の不純物シート濃度の２倍以上とすると、ｐ−ＧａＮ層１を挿入しない場合よりも低い耐圧となってしまう。よって、ｐ−ＧａＮ層１の不純物シート濃度は、ｎ−ＧａＮ層１３のシート濃度の１乃至２倍であることが望ましい。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、本実施形態においては、ｎ−ＧａＮ層１３上にアンドープＡｌＧａＮ層１４を設ける例を示したが、このＡｌＧａＮ層１４はｎ型にドープしても実施可能である。この場合、ｐ−ＧａＮ層１の不純物シート濃度を、ｎ−ＧａＮ層１３の不純物シート濃度とＡｌＧａＮ層の不純物シート濃度との和よりも高くすれば、ドレイン電極４側でのアバランシェ降伏により素子の耐圧が決まるようになり、安定した耐圧を得ることができる。
また、前述の第３の実施形態と同様に、ｐ−ＧａＮ層１をｐ型のＡｌＧａＮにより形成することで、ｐ−ＧａＮ層１のバンドギャップを広げ、ｎ−ＧａＮ層１３へのキャリアの閉じ込めを強くすることができる。これにより、チャネルリーク電流を低減し、耐圧を向上させることが容易になる。また、ｎ−ＧａＮ層１３をｎ型のＩｎＧａＮによって形成しても、同様な効果が得られる。（ｐ−ＧａＮ層１／ｎ−ＧａＮ層１３）の組成の組合せは、上述の（ＡｌＧａＮ／ＧａＮ）又は（ＧａＮ／ＩｎＧａＮ）などの単純な組合せに限定されるものではなく、チャネルとなるｎ−ＧａＮ層１３のバンドギャップがｐ−ＧａＮ層１のバンドギャップよりも狭ければよい。例えば、ｐ−ＧａＮ層１及びｎ−ＧａＮ層１３を共にＡｌＧａＮにより形成する場合でも、ｎ−ＧａＮ層１３のＡｌ含有量をｐ−ＧａＮ層１のＡｌ含有量よりも少なくすることにより、すなわち、ｚ≦ｘとすることにより、同様な効果を得ることができる。
次に、本第４の実施形態の第１の変形例について説明する。
図９は、本変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
図９に示すように、本変形例に係るＧａＮ−ＨＦＥＴ２８においては、前述の第４の実施形態に係るＧａＮ−ＨＦＥＴ２７（図８参照）の構成に加えて、フィールド絶縁膜８及びフィールドプレート電極９が設けられている。フィールド絶縁膜８は、アンドープＡｌＧａＮ層１４の表面並びにソース電極３、ドレイン電極４及びゲート電極５を覆っている。フィールドプレート電極９は、ドレイン電極４に接続されており、フィールド絶縁膜８上において、ドレイン電極４の直上域からゲート電極５の直上域に向かって張り出している。本変形例によれば、フィールドプレート電極９を設けることにより、ドレイン電極４の端部における電界集中を抑制し、高耐圧を得ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
次に、本第４の実施形態の第２の変形例について説明する。
図１０は、本変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
図１０に示すように、本変形例に係るＧａＮ−ＨＦＥＴ２９においては、第１の変形例に係るＧａＮ−ＨＦＥＴ２８（図９参照）の構成に加えて、フィールド絶縁膜８上に、ソース電極３に接続された第２のフィールドプレート電極１０が設けられている。フィールドプレート電極１０は、ソース電極３の直上域からゲート電極５の直上域を覆うように延出している。
本変形例によれば、第２のフィールドプレート電極１０を設けることにより、ゲート電極５の端部の電界集中がより効果的に抑制されて、より高い耐圧を実現することができる。なお、第２のフィールドプレート電極１０は、ゲート電極５に接続されていてもよい。本変形例における上記以外の構成、動作及び効果は、第４の実施形態の第１の変形例と同様である。
次に、本第４の実施形態の第３の変形例について説明する。
図１１は、本変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
図１１に示すように、本変形例に係るＧａＮ−ＨＦＥＴ３０においては、前述の第４の実施形態に係るＧａＮ−ＨＦＥＴ２７（図８参照）の構成に加えて、ｐ−ＧａＮ層１とｎ−ＧａＮ層１３との間にアンドープＧａＮ層１２が形成されている。すなわち、ＧａＮ−ＨＦＥＴ３０においては、支持基板（図示せず）側から順に、ｐ−ＧａＮ層１、アンドープＧａＮ層１２、ｎ−ＧａＮ層１３及びアンドープＡｌＧａＮ層１４がこの順に積層されており、その上に、ソース電極３、ドレイン電極４及びゲート電極５が設けられている。アンドープＧａＮ層１２の構成は、前述の第３の実施形態のアンドープＧａＮ層１２の構成と同様である。
本変形例によれば、アンドープＧａＮ層１２を形成することにより、ｐ−ＧａＮ層１中のドーパントが染み出すことによるｎ−ＧａＮ層１３の実効的な電子シート濃度の低下を抑制することができる。本変形例における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
以上、本発明を第１乃至第４の実施形態及びそれらの変形例により説明したが、本発明はこれらの実施形態及び変形例に限定されるものではなく、これら以外にも、当業者が容易に考え得る変形はすべて本発明の範囲に含まれる。例えば、本発明においては、ＧａＮ層及びＡｌＧａＮ層を形成する上で用いる支持基板の材料が限定されることはなく、例えば、ＳｉＣ基板、サファイア基板、Ｓｉ基板又はＧａＮ基板などを用いることができる。
また、前述の各実施形態及び変形例において、支持基板上にバッファー層を形成し、その上にＧａＮ層１を形成してもよい。このとき、バッファー層の材料及び構造は特に限定されないが、例えば、ＡｌＮ又はＡｌＧａＮにより形成することができる。
更に、前述の各実施形態及び変形例において説明したＨＦＥＴのゲート・ドレイン間の構造は、ヘテロ構造ショットキーバリアダイオード（ＨＳＢＤ：Heterostructure Schottky Barrier Diode）の構造と同様であるから、ＨＳＢＤに本発明の構造を適用することにより、リーク電流が小さく、オン抵抗が低く、耐圧が高いＨＳＢＤを実現することが可能である。
更にまた、前述の各実施形態及び変形例においては、素子のゲート部分がプレナーショットキーゲート構造である例を示したが、本発明はこれに限定されず、リセスゲート構造、又はＧａＮキャップ層若しくはｐ層が形成された構造など、プレナーショットキーゲート構造以外のゲート構造でも実施可能である。
更にまた、前述の各実施形態及び変形例においては、各層の結晶成長面及びヘテロ界面の面方位が（１−１０１）又は（１１−２０）である例を説明したが、これらの面と同様に、分極が発生しない等位面を用いて素子を形成してもよい。
本発明の第１の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 第１の実施形態に係るＧａＮ−ＨＦＥＴのゲート−ドレイン間を例示する断面図、及び横軸にこのＧａＮ−ＨＦＥＴの各部の位置をとり、縦軸にその位置の電界の強度をとって、ＧａＮ−ＨＦＥＴ内の電界分布を例示するグラフ図である。 第１の実施形態の変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 本発明の第２の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 第２の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 第２の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 本発明の第３の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 本発明の第４の実施形態に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 第４の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 第４の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。 第４の実施形態の第３の変形例に係るＧａＮ−ＨＦＥＴを模式的に例示する断面図である。
符号の説明
１ ｐ−ＧａＮチャネル層（第１の半導体層）、２ ｎ−ＡｌＧａＮバリア層（第２の半導体層）、３ ソース電極（第１の主電極）、４ ドレイン電極（第２の主電極）、５ ゲート電極（制御電極）、６ ｐ＋コンタクト層、７ ゲート絶縁膜、８ フィールド絶縁膜、９、１０、１１ フィールドプレート電極、１２ アンドープＧａＮ層、１３ ｎ−ＧａＮ層（第３の半導体層）、１４ アンドープＡｌＧａＮ層（第４の半導体層）、１９ ヘテロ界面、２１〜３０ ＧａＮ−ＨＦＥＴ、Ｌｄ＞ａ ドナーイオン濃度がアクセプタイオン濃度よりも高い場合を表す線、Ｌａ＞ｄ アクセプタイオン濃度がドナーイオン濃度よりも高い場合を表す線、Ｌａ＝ｄ アクセプタイオン濃度とドナーイオン濃度とが等しい場合を表す線

Claims (5)

  1. ｐ型のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
    前記第１の半導体層上に形成され、ｎ型のＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）からなる第２の半導体層と、
    前記第２の半導体層上に形成された制御電極と、
    前記第１の半導体層及び前記第２の半導体層に接続された第１の主電極と、
    前記第２の半導体層に接続された第２の主電極と、
    を備え、
    前記第１の半導体層と前記第２の半導体層との界面の面方位が（１−１０１）又は（１１−２０）であることを特徴とする半導体素子。
  2. 前記第１の半導体層の不純物シート濃度は、前記第２の半導体層の不純物シート濃度よりも高いことを特徴とする請求項１記載の半導体素子。
  3. 前記第１の半導体層の不純物シート濃度は、前記第２の半導体層の不純物シート濃度の２倍以下であることを特徴とする請求項２記載の半導体素子。
  4. 前記第２の半導体層の表面を覆うフィールド絶縁膜と、
    前記フィールド絶縁膜上に設けられ、前記第２の主電極又は前記制御電極に接続されたフィールドプレート電極と、
    をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体素子。
  5. ｐ型のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
    前記第１の半導体層上に形成され、ｎ型のＡｌｚＧａ１−ｚＮ（０≦ｚ＜１、ｚ≦ｘ）からなる第３の半導体層と、
    前記第３の半導体層上に形成され、ｎ型又はアンドープのＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｚ＜ｙ）からなる第４の半導体層と、
    前記第４の半導体層上に形成された制御電極と、
    前記第１の半導体層、前記第３の半導体層及び前記第４の半導体層に接続された第１の主電極と、
    前記第４の半導体層に接続された第２の主電極と、
    を備え、
    前記第３の半導体層と前記第４の半導体層との界面の面方位が（１−１０１）又は（１１−２０）であることを特徴とする半導体素子。
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