JP2008198243A - 半導体記憶装置 - Google Patents

Abstract

【課題】センスアンプを活性化するタイミングを最適化する。
【解決手段】半導体記憶装置は、メモリセルを含む複数のメモリセルアレイ１１と、複数のメモリセルアレイ１１にそれぞれ設けられ、かつメモリセルアレイ１１の列を選択する複数のローカルビット線と、メモリセルからローカルビット線を介して転送されるデータを検知する複数のローカルセンスアンプ回路１３と、複数のメモリセルアレイ１１に共有され、かつ複数のローカルセンスアンプ回路１３からデータが転送されるグローバルビット線と、グローバルビット線のデータを検知するグローバルセンスアンプ回路１５と、複数のローカルセンスアンプ回路１３に対応して設けられた複数のダミーセル群１４とを具備する。そして、ダミーセル群１４を用いてグローバルビット線の活性化タイミングを制御する。
【選択図】 図２

Description

本発明は、半導体記憶装置に係り、例えばスタティック型のメモリセルを備えた半導体記憶装置に関する。

近年、ＳＲＡＭ（Static Random Access Memory）の微細化及び高速化に伴い、階層ビット線方式を用いたＳＲＡＭが採用されるようになってきている。この階層ビット線方式を用いたＳＲＡＭは、複数のメモリセルアレイと、各メモリセルアレイからデータの読み出しを行うローカルセンスアンプと、各ローカルセンスアンプに対してデータの入出力を行うグローバルセンスアンプとを備えて構成されている。

すなわち、ビット線を細かく分割してビット線容量を減少させた複数のローカルビット線がそれぞれ複数のローカルセンスアンプに接続されており、このローカルセンスアンプがデータを増幅してグローバルビット線にデータを送る。そして、グローバルビット線に接続されているグローバルセンスアンプによってデータを確定するという、２段階のビット線／センスアンプによってセルのデータを読み出す方式である。このようにビット線を階層化することで、各ビット線の容量が削減できるため、セル電流を低減することができる。下記非特許文献１及び２には、この階層ビット線方式を用いたＳＲＡＭの一例が開示されている。

非特許文献１によれば、グローバルセンスアンプを活性化するためにグローバルＳＡＥ信号は、ローカルＳＡＥ信号に一定の遅延を加えた信号となっている。グローバルＳＡＥ信号を遅延素子を用いて生成する場合、トランジスタの閾値や電源電圧の変動の影響を大きく受ける。このため、最速条件にて十分なマージンが得られるようにグローバルセンスアンプの活性化タイミングを決定した場合、最遅条件では活性化タイミングが必要以上に遅くなり、ＳＲＡＭのスピードスペックを満たせなくなる。これにより、歩留まりが悪化してしまう。

また、逆に最速条件でのグローバルセンスアンプの活性化タイミングのマージンを減らすことで歩留まりを確保しても、トランジスタの閾値や電源電圧の変動によりＳＲＡＭが不良を起こしてしまう。
Cangsang Zhao et al., "An 18-Mb,12.3-GB/s CMOS Pipeline-Burst Cache SRAM with 1.54Gb/s/pin", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.34, No.11, November 1999, pp.1564-1570 Byung-Do et al., "A Low-Power SRAM Using Hierarchical Bit Line and Local Sense Amplifiers", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.40, No.6, June 2005, pp.1366-1376

本発明は、センスアンプを活性化するタイミングを最適化することが可能な半導体記憶装置を提供する。

本発明の一視点に係る半導体記憶装置は、それぞれが複数のメモリセルを含む複数のメモリセルアレイと、前記複数のメモリセルアレイにそれぞれ設けられ、かつメモリセルアレイの列を選択する複数のローカルビット線と、メモリセルからローカルビット線を介して転送されるデータを検知する複数のローカルセンスアンプ回路と、前記複数のメモリセルアレイに共有され、かつ前記複数のローカルセンスアンプ回路からデータが転送されるグローバルビット線と、前記グローバルビット線のデータを検知するグローバルセンスアンプ回路と、前記複数のローカルセンスアンプ回路に対応して設けられた複数のダミーセル群とを具備し、前記ダミーセル群を用いて前記グローバルビット線の活性化タイミングを制御する。

本発明によれば、センスアンプを活性化するタイミングを最適化することが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの概略図である。ＳＲＡＭは、複数の基本単位１１（本実施形態では、４つの基本単位１１−１〜１１−４）を備えている。これら４つの基本単位１１−１〜１１−４はそれぞれ、同じ構成からなる。

１つの基本単位１１−１は、２つのメモリセルアレイ１２（１２−１、１２−２）、ローカルセンスアンプ回路１３−１、及びダミーセル群１４−１を備えている。２つのメモリセルアレイ１２−１、１２−２は、ローカルセンスアンプ回路１３−１を挟んでＹ方向に隣接するように配置されており、またローカルセンスアンプ回路１３−１を共有している。各メモリセルアレイは、スタティック型の複数のメモリセルＭＣがマトリックス状に配置されて構成されている。

本実施形態のＳＲＡＭは、階層ビット線構造を有している。なお、本実施形態のＳＲＡＭは、１つのメモリセルアレイ内において、１本のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬとが「１：１」の場合のＳＲＡＭの構成例である。しかしこれに限定されず、１つのメモリセルアレイ内において、１本のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬとが「１：ｎ（ｎは２以上の整数）」の関係を有するＳＲＡＭであってもよい。

Ｙ方向に隣接する２つの基本単位１１−１、１１−２には、これらに共有されるように、Ｙ方向に延在する複数のグローバルビット線対ＧＢＬ，ＢＧＢＬが配設されている。各メモリセルアレイ１２には、複数のグローバルビット線対ＧＢＬ，ＢＧＢＬに対応しかつＹ方向に延在する複数のローカルビット線対ＬＢＬ，ＢＬＢＬが配設されている。メモリセルアレイ１２−１及び１２−２に配設された複数のローカルビット線対ＬＢＬ，ＢＬＢＬは、ローカルセンスアンプ回路１３−１を介して複数のグローバルビット線対ＧＢＬ，ＢＧＢＬにそれぞれ接続されている。メモリセルアレイ１２−３及び１２−４に配設された複数のローカルビット線対ＬＢＬ，ＢＬＢＬは、ローカルセンスアンプ回路１３−２を介して複数のグローバルビット線対ＧＢＬ，ＢＧＢＬにそれぞれ接続されている。ローカルセンスアンプ回路１３−１、１３−２は、メモリセルＭＣからローカルビット線対ＬＢＬ，ＢＬＢＬに転送されたデータの検知及び増幅を行う。

複数のグローバルビット線対ＧＢＬ，ＢＧＢＬの一端には、グローバルセンスアンプ回路１５−１が接続されている。グローバルセンスアンプ回路１５−１は、各グローバルビット線対ＧＢＬ，ＢＧＢＬのデータを検知及び増幅する。

４つのメモリセルアレイ１２−１〜１２−４には、Ｘ方向に延在する複数のワード線ＷＬが配設されている。これら複数のワード線ＷＬには、ロウデコーダ１６が接続されている。ロウデコーダ１６は、制御回路１８から供給されるデコード信号をデコードして、複数のワード線ＷＬの１本を選択する。

ワード線ＷＬの中間部には、ドライバ１７が接続されている。ドライバ１７は、ロウデコーダ１６により一度駆動されたワード線ＷＬを、ワード線ＷＬの中間部で再度駆動する。これにより、ワード線ＷＬの端に接続されたメモリセルＭＣを確実に選択することができる。

メモリセルアレイ１２−１には、ダミーセル群１４−１が配置されている。ダミーセル群１４−１は、ローカルセンスアンプ回路１３−１及びグローバルセンスアンプ回路１５−１を活性化するタイミングを制御するために設けられている。ＳＲＡＭの高速動作のためにはローカルセンスアンプ及びグローバルセンスアンプの活性化タイミングをできるだけ速くすることが望ましいが、この活性化タイミングが速すぎるとローカルビット線対及びグローバルビット線対の電位差が不十分となり、ＳＲＡＭが誤動作してしまう。よって、高速動作のためにはローカルセンスアンプ及びグローバルセンスアンプの最適な活性化タイミングの制御が重要である。

ダミーセル群１４−１は、ロウデコーダ１６内の配線遅延も考慮して、グローバルセンスアンプ回路１５−１から最も遠いメモリセルアレイ１２−１に配置される。これにより、データ読み出し時に、グローバルセンスアンプ回路１５−１から最も遠いメモリセルＭＣの遅延を再現することが可能となる。

メモリセルアレイ１２−１とグローバルセンスアンプ回路１５−１との間には、Ｙ方向に延在するダミーグローバルビット線ＤＧＢＬが配設されている。ダミーセル群１４−１には、Ｙ方向に延在するダミーローカルビット線ＤＬＢＬが配設されている。また、ダミーセル群１４−１には、Ｘ方向に延在するダミーワード線ＤＷＬが配設されている。

メモリセルアレイ１２−３には、ダミーセル群１４−２が配置されている。ダミーセル群１４−２は、ローカルセンスアンプ回路１３−２を活性化するタイミングを制御するために設けられている。ダミーセル群１４−２は、ロウデコーダ１６内の配線遅延も考慮して、基本単位１１−２内でグローバルセンスアンプ回路１５−１から最も遠いメモリセルアレイ１２−３に配置される。ダミーセル群１４−２には、Ｙ方向に延在するダミーローカルビット線ＤＬＢＬが配設されている。また、ダミーセル群１４−２には、Ｘ方向に延在するダミーワード線ＤＷＬが配設されている。

ダミーローカルビット線ＤＬＢＬは、ローカルビット線ＬＢＬと同じ長さ及び同じ配線幅に設定される。同様に、ダミーグローバルビット線ＤＧＢＬは、グローバルビット線ＧＢＬと同じ長さ及び同じ配線幅に設定される。

基本単位１１−３は、基本単位１１−１のＸ方向にロウデコーダ１６を挟んで配置されている。また、基本単位１１−４は、基本単位１１−２のＸ方向にロウデコーダ１６を挟んで配置されている。基本単位１１−３及び１１−４は、複数のグローバルビット線対ＧＢＬ，ＢＧＢＬを共有し、これら複数のグローバルビット線対ＧＢＬ，ＢＧＢＬは、グローバルセンスアンプ回路１５−２に接続されている。基本単位１１−３及び１１−４のその他の構成は、基本単位１１−１及び１１−２と同じである。

制御回路１８は、ＳＲＡＭ内の各回路を制御する。制御回路１８には、外部回路からアドレス信号及び制御信号などが入力されている。制御回路１８は、アドレス信号をデコードして、ロウデコーダ１６にデコード信号を供給する。また、制御回路１８は、制御信号に基づいて、書き込み動作、及び読み出し動作等を制御する。

図２は、メモリセルアレイ、ローカルセンスアンプ回路及びグローバルセンスアンプ回路の構成を示す回路ブロック図である。なお、図２では、一例として、メモリセルアレイ１２−１、ローカルセンスアンプ回路１３−１及びグローバルセンスアンプ回路１５−１を例示している。基本単位１１−３及び１１−４についても、図２と同じ構成である。

メモリセルアレイ１２−１は、（Ｍ＋１）行×（Ｎ＋１）列に配置された複数のメモリセルＭＣを備えている。なお、図２には、１列分のメモリセルＭＣ（０，Ｐ）〜（Ｎ，Ｐ）を一例として示している。

図３は、図２に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、６個のＭＯＳトランジスタから構成される６Ｔｒ．型ＳＲＡＭセルである。

メモリセルＭＣは、第１のインバータ回路ＩＮＶ１及び第２のインバータ回路ＩＮＶ２を備えている。第１のインバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１及びＮＭＯＳトランジスタＤＶ１は、電源電圧ＶＤＤが供給される電源端子と、接地電圧ＶＳＳが供給される接地端子との間に直列に接続されている。

第２のインバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２及びＮＭＯＳトランジスタＤＶ２は、電源端子と接地端子との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地されている。

ＰＭＯＳトランジスタＬＤ２のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地されている。

ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路ＩＮＶ１の出力端子は第２のインバータ回路ＩＮＶ２の入力端子に接続され、第２のインバータ回路ＩＮＶ２の出力端子は第１のインバータ回路ＩＮＶ１の入力端子に接続されている。

記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してローカルビット線ＬＢＬに接続されている。記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してローカルビット線ＢＬＢＬに接続されている。トランスファーゲートＸＦ２，ＸＦ２のゲート端子は、ワード線ＷＬに接続されている。

ダミーセル群１４−１は、複数のダミーセルＤＣから構成されている。具体的には、ダミーセル群１４−１は、ダミーワード線ＤＷＬに接続されかつＸ方向に配置されたダミーセルＤＣ（Ｄ，０）〜ＤＣ（Ｄ，Ｌ）と、Ｙ方向に配置されたダミーセルＤＣ（０，０）〜ＤＣ（Ｎ，０）とから構成されている。

ダミーワード線ＤＷＬは、ワード線ＷＬの半分の長さで折り返されている。そして、ダミーワード線ＤＷＬが選択されると、ダミーローカルビット線ＤＬＢＬは、複数のダミーセルＤＣによりローレベル電圧に引き抜かれる。この引き抜き動作に複数のダミーセルＤＣを用いるのは、ローカルビット線ＬＢＬと違い、ダミーローカルビット線ＤＬＢＬをフル振幅させるためである。

図４は、図２に示したＸ方向に配置されたダミーセルＤＣ（Ｄ，０）〜ＤＣ（Ｄ，Ｌ）のうち１つの構成を示す回路図である。これらのダミーセルＤＣは、基本的には、メモリセルＭＣと同じ構成である。以下に、メモリセルＭＣと異なる構成を中心に説明する。

駆動用ＮＭＯＳトランジスタＤＶ１及び負荷用ＰＭＯＳトランジスタＬＤ１のゲート端子は、電源端子（ＶＤＤ）に接続されている。よって、ＰＭＯＳトランジスタＬＤ１は常にオフ状態であり、ＮＭＯＳトランジスタＤＶ１は常にオン状態である。すなわち、ダミーセルＤＣは、フリップフロップ動作が固定されている。ダミーセルＤＣの記憶ノードＮ１にはデータ０が記憶され、記憶ノードＮ２にはデータ１が記憶される。

記憶ノードＮ１は、トランスファーゲートＸＦ１を介してダミーローカルビット線ＤＬＢＬに接続されている。トランスファーゲートＸＦ１のゲート端子は、ダミーワード線ＤＷＬに接続されている。トランスファーゲートＸＦ２のゲート端子及びソース端子は、接地されている。従って、トランスファーゲートＸＦ２は、常にオフ状態である。

図５は、図２に示したＹ方向に配置されたダミーセルＤＣ（０，０）〜ＤＣ（Ｎ，０）のうち１つの構成を示す回路図である。以下、図４に示したダミーセルと異なる構成を中心に説明する。トランスファーゲートＸＦ１のゲート端子は、接地されている。負荷用ＰＭＯＳトランジスタＬＤ１、ＶＤ２のゲート端子はそれぞれ、電源端子（ＶＤＤ）に接続されている。駆動用ＮＭＯＳトランジスタＤＶ１、ＤＶ２のゲート端子はそれぞれ、接地されている。

図５に示すように、Ｙ方向に配置されたダミーセルＤＣ（０，０）〜ＤＣ（Ｎ，０）は、ワード線ＷＬには接続されない。これらダミーセルＤＣ（０，０）〜ＤＣ（Ｎ，０）は、ダミーローカルビット線ＤＬＢＬの容量をローカルビット線ＬＢＬのそれに揃えるために設けられている。これにより、ダミーローカルビット線ＤＬＢＬは、ローカルビット線ＬＢＬの動きをモニタすることができるようになる。

メモリセルアレイ１２−１に配置されたワード線ＷＬ０〜ＷＬＮには、ロウデコーダ１６−０〜１６−Ｎが接続されている。ダミーワード線ＤＷＬには、ダミーロウデコーダ１６−Ｄが接続されている。ダミーロウデコーダ１６−Ｄは、制御回路１８の制御により、ダミーワード線ＤＷＬを選択する。

ローカルビット線対ＬＢＬ，ＢＬＢＬは、ローカルセンスアンプＬＳＡに接続されている。ローカルセンスアンプ回路１３−１領域内には、ローカルセンスアンプＬＳＡごとにＮＭＯＳトランジスタ２３、２４が設けられている。ＮＭＯＳトランジスタ２３のドレイン端子は、グローバルビット線ＧＢＬに接続されている。ＮＭＯＳトランジスタ２３のゲート端子は、ローカルセンスアンプＬＳＡに接続されている。ＮＭＯＳトランジスタ２３のソース端子は、接地されている。

ＮＭＯＳトランジスタ２４のドレイン端子は、グローバルビット線ＢＧＢＬに接続されている。ＮＭＯＳトランジスタ２４のゲート端子は、ローカルセンスアンプＬＳＡに接続されている。ＮＭＯＳトランジスタ２４のソース端子は、接地されている。ローカルセンスアンプ回路１３−２についても同様に、ローカルセンスアンプＬＳＡごとにＮＭＯＳトランジスタ２３、２４が設けられ、これらＮＭＯＳトランジスタ２３、２４は、グローバルビット線ＧＢＬに接続されている。

ローカルセンスアンプＬＳＡは、メモリセルＭＣからローカルビット線対ＬＢＬ，ＢＬＢＬに転送されたデータを検知及び増幅すると共に、これらデータに基づいてＮＭＯＳトランジスタ２３及び２４のゲート端子にゲート電圧を供給する。具体的には、ローカルセンスアンプＬＳＡは、ローカルビット線ＬＢＬのデータを反転した電圧をＮＭＯＳトランジスタ２３のゲート端子に供給する。また、ローカルセンスアンプＬＳＡは、ローカルビット線ＢＬＢＬのデータを反転した電圧をＮＭＯＳトランジスタ２４のゲート端子に供給する。これにより、データ０が転送されたローカルビット線に対応するグローバルビット線がローレベル電圧に設定される。

グローバルビット線対ＧＢＬ，ＢＧＢＬは、グローバルセンスアンプＧＳＡに接続されている。グローバルセンスアンプＧＳＡは、グローバルビット線対ＧＢＬ，ＢＧＢＬに転送されたデータを検知及び増幅する。

ダミーローカルビット線ＤＬＢＬは、インバータ回路２１を介してローカルセンスアンプ（ＬＳＡ）活性回路２２に接続されている。これらインバータ回路２１及びＬＳＡ活性回路２２は、ローカルセンスアンプ回路１３−１領域内に配置されている。ＬＳＡ活性回路２２は、ダミーローカルビット線ＤＬＢＬの電位に基づいて、ローカルセンスアンプＬＳＡを活性化するための活性化信号ＬＥを生成する。

ローカルセンスアンプ回路１３−１領域内には、ＮＭＯＳトランジスタ２５が設けられている。ＮＭＯＳトランジスタ２５のドレイン端子は、ダミーグローバルビット線ＤＧＢＬに接続されている。ＮＭＯＳトランジスタ２５のゲート端子は、インバータ回路２１の出力端子に接続されている。ＮＭＯＳトランジスタ２５のソース端子は、接地されている。

ダミーグローバルビット線ＤＧＢＬは、グローバルセンスアンプ（ＧＳＡ）活性回路２６に接続されている。ＧＳＡ活性回路２６は、グローバルセンスアンプ回路１５−１領域内に配置されている。ＧＳＡ活性回路２６は、ダミーグローバルビット線ＤＧＢＬの電位に基づいて、グローバルセンスアンプＧＳＡを活性化するための活性化信号ＧＥを生成する。

このように構成されたＳＲＡＭの動作について説明する。任意のメモリセルＭＣからデータを読み出すために、このメモリセルＭＣに接続されたワード線ＷＬがロウデコーダ１６によって選択される。これと同時に、ダミーワード線ＤＷＬがダミーロウデコーダ１６−Ｄによって選択される。

すると、ダミーセルＤＣ（Ｄ，０）〜ＤＣ（Ｄ，Ｌ）は、ダミーローカルビット線ＤＬＢＬをローレベル電圧に設定する。これにより、ＬＳＡ活性回路２２にハイレベル電圧が供給され、ＬＳＡ活性回路２２は、活性化信号ＬＥを活性化する。この活性化信号ＬＥを受けて、ローカルセンスアンプＬＳＡは、ローカルビット線対ＬＢＬ，ＢＬＢＬのデータの検知動作を開始する。さらに、ローカルセンスアンプＬＳＡは、ＮＭＯＳトランジスタ２３及び２４にゲート電圧を供給する。

一方、ダミーグローバルビット線ＤＧＢＬは、ＮＭＯＳトランジスタ２５によりローレベル電圧に設定される。すると、ＧＳＡ活性回路２６は、活性化信号ＧＥを活性化する。この活性化信号ＧＥを受けて、グローバルセンスアンプＧＳＡは、グローバルビット線対ＧＢＬ，ＢＧＢＬのデータの検知動作を開始する。

なお、ＮＭＯＳトランジスタ２３及び２４は、同じサイズ（ゲート幅）に設定される。一方、ＮＭＯＳトランジスタ２５のサイズは、ＮＭＯＳトランジスタ２３のそれより大きく設定される。例えばＮＭＯＳトランジスタ２５のサイズは、ＮＭＯＳトランジスタ２３のＮ倍（１≦Ｎ≦１００）に設定される。これにより、ダミーグローバルビット線ＤＧＢＬをローレベル電圧に設定する速度を速くすることができる。

これは、ローカルセンスアンプ及びグローバルセンスアンプの活性化タイミングをグローバルセンスアンプから最も遠いメモリセルＭＣに合わせているために必要な条件であり、ダミーグローバルビット線ＤＧＢＬがローレベル電圧に遷移する速度が遅くなると、グローバルセンスアンプＧＳＡを活性化するタイミングが遅くなってしまうからである。ＮＭＯＳトランジスタ２５のサイズをＮＭＯＳトランジスタ２３より大きくすることで、グローバルセンスアンプＧＳＡの活性化タイミングをより最適に設定することができる。

図６は、ＳＲＡＭの動作波形を示す図である。まず、ワード線ＷＬとダミーワード線ＤＷＬとが同時に選択される。すると、選択されたメモリセルからローカルビット線対ＬＢＬ，ＢＬＢＬにデータが転送され、このローカルビット線対ＬＢＬ，ＢＬＢＬの電位が変化する。同様に、ダミーセルＤＣのデータがダミーローカルビット線ＤＬＢＬに転送され、ダミーローカルビット線ＤＬＢＬの電位が低くなる。

ローカルビット線対ＬＢＬ，ＢＬＢＬに十分な電位差が現れたところで、ローカルセンスアンプＬＳＡを活性化するための活性化信号ＬＥがハイレベルになる。このタイミングでローカルセンスアンプＬＳＡがデータ読み出し動作を開始する。

また、ダミーローカルビット線ＤＬＢＬがローレベルになると、ＮＭＯＳトランジスタ２５によりダミーグローバルビット線ＤＧＢＬをローレベル電圧に引き抜く動作が開始される。そして、グローバルビット線対ＧＢＬ，ＢＧＢＬに十分な電位差が現れたところで、グローバルセンスアンプＧＳＡを活性化するための活性化信号ＧＥがハイレベルになる。このタイミングでグローバルセンスアンプＧＳＡがデータ読み出し動作を開始する。

以上詳述したように本実施形態によれば、ダミーグローバルビット線ＤＧＢＬがグローバルビット線ＧＢＬと同様の構成を有することで、グローバルビット線ＧＢＬがトランジスタの閾値及び電源電圧の影響を受けた動作変動も、ダミーグローバルビット線ＤＧＢＬが同様に再現することができる。これにより、グローバルセンスアンプの活性化タイミングを最適に設定することができる。

また、本実施形態の構成によれば、グローバルセンスアンプの活性化タイミングがダミーグローバルビット線の時定数（ＣＲ）で決まることになるので、トランジスタの閾値及び電源電圧の変動による影響を最小限に抑えることができる。これにより、歩留まりを向上させることができる。

（第２の実施形態）
第２の実施形態は、１本のダミーグローバルビット線を用いて２つのグローバルセンスアンプ回路１５−１、１５−２の活性化タイミングを制御するようにしている。

図７は、本発明の第２の実施形態に係るＳＲＡＭの概略図である。基本単位１１−１、１１−２、グローバルセンスアンプ回路１５−１の構成は、第１の実施形態と同じである。一方、基本単位１１−３、１１−４には、ダミーグローバルビット線が配設されていない。よって、ダミーグローバルビット線に接続されるべきＮＭＯＳトランジスタ２５及びＧＳＡ活性回路２６も、基本単位１１−３及びグローバルセンスアンプ回路１５−２には設けられていない。

図８は、メモリセルアレイ、ローカルセンスアンプ回路及びグローバルセンスアンプ回路の構成を示す回路ブロック図である。ダミーグローバルビット線ＤＧＢＬには、ＧＳＡ活性回路２６が接続されている。ＧＳＡ活性回路２６は、制御回路１８内に配置されている。ＧＳＡ活性回路２６により生成された活性化信号ＧＥは、グローバルセンスアンプ回路１５−１、１５−２にそれぞれ供給されている。

グローバルセンスアンプ回路１５−１に含まれる複数のグローバルセンスアンプＧＳＡは、ＧＳＡ活性回路２６から供給される活性化信号ＧＥに基づいて、検知動作を開始する。同様に、グローバルセンスアンプ回路１５−２に含まれる複数のグローバルセンスアンプＧＳＡは、ＧＳＡ活性回路２６から供給される活性化信号ＧＥに基づいて、検知動作を開始する。

本実施形態のように、１本のダミーグローバルビット線を用いて２つのグローバルセンスアンプ回路１５−１、１５−２の活性化タイミングを制御するようにしてもよい。このようにしてＳＲＡＭを構成することで、第１の実施形態と比べて、回路面積を縮小することが可能となる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＲＡＭの概略図。 第１の実施形態に係るメモリセルアレイ、ローカルセンスアンプ回路及びグローバルセンスアンプ回路の構成を示す回路ブロック図。 図２に示したメモリセルＭＣの構成を示す回路図。 図２に示したＸ方向に配置されたダミーセルＤＣ（Ｄ，０）〜ＤＣ（Ｄ，Ｌ）のうち１つの構成を示す回路図。 図２に示したＹ方向に配置されたダミーセルＤＣ（０，０）〜ＤＣ（Ｎ，０）のうち１つの構成を示す回路図。 ＳＲＡＭの動作波形を示す図。 本発明の第２の実施形態に係るＳＲＡＭの概略図。 第２の実施形態に係るメモリセルアレイ、ローカルセンスアンプ回路及びグローバルセンスアンプ回路の構成を示す回路ブロック図。

符号の説明

ＭＣ…メモリセル、ＤＣ…ダミーセル、ＬＢＬ…ローカルビット線、ＧＢＬ…グローバルビット線、ＷＬ…ワード線、ＤＬＢＬ…ダミーローカルビット線、ＤＧＢＬ…ダミーグローバルビット線、ＤＷＬ…ダミーワード線、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、Ｎ１，Ｎ２…記憶ノード、ＸＦ１，ＸＦ２…トランスファーゲート、１１…基本単位、１２…メモリセルアレイ、１３…ローカルセンスアンプ回路、１３…グローバルセンスアンプ回路、１４…ダミーセル群、１５…グローバルセンスアンプ回路、１６…ロウデコーダ、１７…ドライバ、１８…制御回路、２１…インバータ回路、２２…ＬＳＡ活性回路、２３〜２５…ＮＭＯＳトランジスタ、２６…ＧＳＡ活性回路。

Claims (5)

1. それぞれが複数のメモリセルを含む複数のメモリセルアレイと、
   前記複数のメモリセルアレイにそれぞれ設けられ、かつメモリセルアレイの列を選択する複数のローカルビット線と、
   メモリセルからローカルビット線を介して転送されるデータを検知する複数のローカルセンスアンプ回路と、
   前記複数のメモリセルアレイに共有され、かつ前記複数のローカルセンスアンプ回路からデータが転送されるグローバルビット線と、
   前記グローバルビット線のデータを検知するグローバルセンスアンプ回路と、
   前記複数のローカルセンスアンプ回路に対応して設けられた複数のダミーセル群と
   を具備し、
   前記ダミーセル群を用いて前記グローバルビット線の活性化タイミングを制御することを特徴とする半導体記憶装置。
2. 前記複数のダミーセル群にそれぞれ接続された複数のダミーローカルビット線と、
   前記複数のダミーローカルビット線にそれぞれ接続され、かつ前記ダミーローカルビット線の電位に基づいて前記ローカルセンスアンプ回路を活性化する複数のローカル活性回路と、
   前記複数のダミーローカルビット線のうち特定のダミーローカルビット線に対応して設けられたダミーグローバルビット線と、
   前記特定のダミーローカルビット線の電位に基づいて前記ダミーグローバルビット線を接地電圧に設定する第１のＭＯＳトランジスタと、
   前記ダミーグローバルビット線に接続され、かつ前記ダミーグローバルビット線の電位に基づいて前記グローバルセンスアンプ回路を活性化するグローバル活性回路と
   をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記特定のダミーローカルビット線に接続されたダミーセル群は、前記グローバルセンスアンプ回路から最も遠いメモリセルアレイ内に配置されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記複数のローカルセンスアンプに対応してそれぞれ設けられ、かつ前記複数のローカルビット線の電位に基づいて前記グローバルビット線を接地電圧に設定する複数の第２のＭＯＳトランジスタをさらに具備し、
   前記第１のＭＯＳトランジスタは、前記最も遠いメモリセルアレイに隣接して配置されることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記ローカルセンスアンプ回路は、２つのメモリセルアレイごとに１つ設けられることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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