JP2008176829A - メモリマクロ - Google Patents
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Abstract
【課題】保持状態に在るメモリセルのリーク電流をより低減させることが可能なメモリマクロを提供する。
【解決手段】ワード線WLがＯＮの時(高レベルHの時)、メモリセル100を構成する各ＣＭＯＳインバータの電源端子間(負荷用ＰチャネルＦＥＴ TP1及びTP2並びに駆動用ＮチャネルＦＥＴ TN1及びTN2のソース電極S同士間)に電源電位VDDと基準電位VSSとの間の電源電圧を供給し、ワード線WL1がＯＦＦになった時(低レベルLの時)、該電源端子間に該電源電圧より低く且つデータを保持可能な下限電圧以上の保持可能電圧(電位“VDD-Vth”と電位VSSとの間の電圧)を供給すると共に、常時、各ＣＭＯＳインバータ内の一方のＦＥＴTP1及びTP2のバックゲート電極BGに該電源電圧を供給する。
【選択図】図2
【解決手段】ワード線WLがＯＮの時(高レベルHの時)、メモリセル100を構成する各ＣＭＯＳインバータの電源端子間(負荷用ＰチャネルＦＥＴ TP1及びTP2並びに駆動用ＮチャネルＦＥＴ TN1及びTN2のソース電極S同士間)に電源電位VDDと基準電位VSSとの間の電源電圧を供給し、ワード線WL1がＯＦＦになった時(低レベルLの時)、該電源端子間に該電源電圧より低く且つデータを保持可能な下限電圧以上の保持可能電圧(電位“VDD-Vth”と電位VSSとの間の電圧)を供給すると共に、常時、各ＣＭＯＳインバータ内の一方のＦＥＴTP1及びTP2のバックゲート電極BGに該電源電圧を供給する。
【選択図】図2
Description
本発明は、メモリマクロに関し、特にSRAM等のように複数のメモリセルから構成されるメモリマクロに関するものである。
図11は、従来より一般的に知られているメモリマクロの構成を示したものである。このメモリマクロ10は、図示の如く半導体集積回路1等に複数搭載され、論理回路20からのアクセスデータを記憶する。また、メモリマクロ10は、外部の電源制御回路30から電源電位(電源電圧の高電位側)VDDと基準電位(電源電圧の低電位側)VSSとの電位差に相当する電圧(以下、電源電圧)が供給されて動作する。
また、メモリマクロ10は、ｍ行ｎ列に配置されたメモリセル100_11〜100_mn(以下、符号100で総称することがある。)と、同一行のメモリセル100にワード線WLで接続されたワード線ドライバ200_1〜200_m(以下、符号200で総称することがある。)と、同一列のメモリセル100にビット線BLで接続されたSense／Writeアンプ300_1〜300_n(以下、符号300で総称することがある。)と、論理回路20から入力されたアドレス(図示せず)に応じてワード線ドライバ200を制御するアドレスデコーダ400とで構成されている。
ここで、図12に示すように、メモリセル100_11〜100_mnは、それぞれ、負荷用ＰチャネルＦＥＴ TP1及び駆動用ＮチャネルＦＥＴTN1のドレイン電極D同士間並びにゲート電極G同士間を接続したＣＭＯＳインバータINV1と、負荷用ＰチャネルＦＥＴ TP2及び駆動用ＮチャネルＦＥＴ TN2のドレイン電極D同士間並びにゲート電極G同士間を接続したＣＭＯＳインバータINV2とでフリップフロップ回路を構成しており、負荷用ＰチャネルＦＥＴTP1及びTP2の両ソース電極S並びに両バックゲート電極BGが電源線VL1を介して電源電位VDDに接続され、駆動用ＮチャネルＦＥＴ TN1及びTN2の両ソース電極S並びに両バックゲート電極BGが電源線VL3を介して基準電位VSSに接続されている。
また、各ＣＭＯＳインバータINV1及びINV2の共通ドレイン電極Dは、転送用ＮチャネルＦＥＴ TN3及びTN4のソース電極S及びドレイン電極Dを介してワード線WLと一対のビット線BLとに接続されており、転送用ＮチャネルＦＥＴTN3及びTN4の両ゲート電極G並びに両バックゲート電極BGはそれぞれワード線WL及び基準電位VSSに接続されている。
動作において、今、図11に示したアドレスデコーダ400から制御を受けたワード線ドライバ200_1〜200_mが、各々に接続されたワード線WL1〜WLmの内の一本だけを選択した状態とする。すなわち、図示のように、ワード線ドライバ200_1がワード線WL1を高レベルHにし、他のワード線ドライバ200_2〜200_mが、ワード線WL2〜WLmを低レベルLにするものとする。
この時、ワード線WL1にゲート電極Gが接続されたメモリセル100_11〜100_1n内の転送用ＮチャネルＦＥＴ TN3及びTN4がＯＮとなり、各々のソース電極Sとドレイン電極Dとの間にチャネルが形成される。そして、図11に示したSense／Writeアンプ300からビット線BLを介して供給される論理レベルに応じてメモリセル100_11〜100_1nが保持するデータが読出されるか又は更新(書込)されることになる(以下、この状態を「アクセス状態」と称する。)。
一方、ワード線WL2〜WLmにゲート電極Gが接続されたメモリセル100_21〜100_mn内の転送用ＮチャネルＦＥＴ TN3及びTN4はＯＦＦであるため、メモリセル100_21〜100_mnに対してはデータの読出及び書込のいずれも行われずデータが保持される(以下、この状態を「保持状態」と称する。)。
近年、半導体集積回路に搭載されるメモリマクロ数、及び各メモリマクロに含まれるメモリセル数の増加に伴い、メモリマクロのリーク電流による消費電力が回路全体の消費電力の内で大きな割合を占めるに至っている。
これに対処する技術を示した従来例[1]及び[2]を以下に説明する。
従来例[1]
これは、上記の電源制御回路30において、メモリマクロ10全体が保持状態に在る時、電源電位VDDを降下させるか又は基準電位VSSを上昇させることにより、各メモリセル100_11〜100_mnがデータを保持可能な下限電圧以上の電圧(以下、保持可能電圧)を供給し、以てリーク電流を低減させるものである。
これは、上記の電源制御回路30において、メモリマクロ10全体が保持状態に在る時、電源電位VDDを降下させるか又は基準電位VSSを上昇させることにより、各メモリセル100_11〜100_mnがデータを保持可能な下限電圧以上の電圧(以下、保持可能電圧)を供給し、以てリーク電流を低減させるものである。
しかしながら、メモリマクロ内のいずれかのメモリセルがアクセス状態に在る時には、保持状態に在るメモリセルに対しても電源電圧が供給されてしまうため、リーク電流を実質的に低減させることができず消費電力の削減効果がほとんど得られないという問題があった。
この問題に対処するため、以下に説明する従来例[2]が既に提案されている。
従来例[2]
ワード線WLが高レベルHの時、メモリセル100に電源電圧をそのまま供給し、ワード線WLが低レベルLの時には、メモリセル100に保持可能電圧が供給されるよう切り替える電圧制御回路をワード線WL毎に設けたもの(例えば、特許文献１参照。)。
特開2006-73165号公報
ワード線WLが高レベルHの時、メモリセル100に電源電圧をそのまま供給し、ワード線WLが低レベルLの時には、メモリセル100に保持可能電圧が供給されるよう切り替える電圧制御回路をワード線WL毎に設けたもの(例えば、特許文献１参照。)。
上記の従来例[2]では、保持状態に在るメモリセルに対して保持可能電圧を供給することによりリーク電流を低減させている。しかしながら、これによって得られるリーク電流の低減効果は不十分であるという課題があった。
従って、本発明は、保持状態に在るメモリセルのリーク電流をより低減させることが可能なメモリマクロを提供することを目的とする。
[1]上記の目的を達成するため、本発明の一態様に係るメモリマクロは、ワード線と一対のビット線とに接続された一対のＣＭＯＳインバータによってフリップフロップ回路を構成するメモリセルと、該ワード線がＯＮの時、各ＣＭＯＳインバータの電源端子間に所定の電源電圧を供給し、該ワード線がＯＦＦになった時、該電源端子間に該電源電圧より低く且つデータを保持可能な下限電圧以上の保持可能電圧を供給すると共に、常時、各ＣＭＯＳインバータ内の一方のＦＥＴのバックゲート電極に該電源電圧を供給する電圧制御回路とを備えたことを特徴とする。
すなわち、本発明では、上記の従来例[2]と同様、ワード線の論理レベルがL(ワード線がＯＦＦ)になった保持状態の時は各ＣＭＯＳインバータの電源端子間に供給する電圧を低くして保持状態に在るメモリセルのリーク電流を低減させる(以下、低バイアス効果)が、この時、上記の従来例[2]とは異なり、各ＣＭＯＳインバータ内の一方のＦＥＴのバックゲート電極に該電源電圧を供給することにより該一方のＦＥＴを基板バイアス状態にしてさらにリーク電流を低減させる(以下、基板バイアス効果)ことが可能である。
[2]また、上記[1]において、該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位より降下した電位と該電源電圧の低電位側である基準電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続されるようにしても良い。
[3]また、上記[1]において、該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位と該電源電圧の低電位側である基準電位より上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該基準電位に接続されるようにしても良い。
[4]また、上記[1]において、該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位及び該電源電圧の高電位側である基準電位よりそれぞれ降下及び上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続され、且つ他方のＦＥＴのバックゲート電極が、該基準電位に接続されるようにしても良い。
すなわち、この場合、各ＣＭＯＳインバータ内の両ＦＥＴを基板バイアス状態にすることができ、以てリーク電流を大幅に低減させることが可能である。
[5]また、上記[2]において、該電圧制御回路が、該ワード線の論理レベルを反転するインバータと、ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする素子とを含むようにしても良い。
このように、該電圧制御回路は簡易な構成とすることができ、以てメモリマクロの規模増大を抑えることが可能である。
[6]また、上記[5]において、該素子が、ドレイン電極及びゲート電極が共に該電源電位に接続され且つソース電極が該電源端子の一方に接続されているＮチャネルＦＥＴであっても良い。
[7]また、上記[5]において、該素子が、ソース電極が該電源電位に接続され且つドレイン電極及びゲート電極が共に該電源端子の一方に接続されているＰチャネルＦＥＴであっても良い。
[8]また、上記[5]において、該素子が、該電源電位と該電源端子の一方とに接続されている抵抗器であっても良い。
[9]また、上記[3]において、該電圧制御回路が、ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の一方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該基準電位とするＮチャネルＦＥＴと、該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の一方の電位を該電源電位より上昇した電位とする素子とを含むようにしても良い。
[10]また、上記[9]において、該素子が、ドレイン電極及びゲート電極が共に該電源端子の一方に接続され且つソース電極が該基準電位に接続されているＮチャネルＦＥＴであっても良い。
[11]また、上記[9]において、該素子が、ドレイン電極及びゲート電極が共に該基準電位に接続され且つソース電極が該電源端子の一方に接続されているＰチャネルＦＥＴであっても良い。
[12]また、上記[9]において、該素子が、該基準電位と該電源端子の一方とに接続されている抵抗器であっても良い。
[13]また、上記[4]において、該電圧制御回路が、該ワード線の論理レベルを反転するインバータと、ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする第１の素子と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の他方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の他方の電位を該基準電位とするＮチャネルＦＥＴと、該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の他方の電位を該基準電位より上昇した電位とする第２の素子とを含むようにしても良い。
[14]また、上記[13]において、該第１の素子が、ドレイン電極及びゲート電極が共に該電源電位に接続され且つソース電極が該電源端子の一方に接続されているＮチャネルＦＥＴであっても良い。
[15]また、上記[13]において、該第１の素子が、ソース電極が該電源電位に接続され且つドレイン電極及びゲート電極が共に該電源端子の一方に接続されているＰチャネルＦＥＴであっても良い。
[16]また、上記[13]において、該第１の素子が、該電源電位と該電源端子の一方とに接続されている抵抗器であっても良い。
[17]また、上記[13]において、該第２の素子が、ドレイン電極及びゲート電極が共に該電源端子の他方に接続され且つソース電極が該基準電位に接続されているＮチャネルＦＥＴであっても良い。
[18]また、上記[13]において、該第２の素子が、ドレイン電極及びゲート電極が共に該基準電位に接続され且つソース電極が該電源端子の他方に接続されているＰチャネルＦＥＴであっても良い。
[19]また、上記[13]において、該第２の素子が、該基準電位と該電源端子の他方とに接続されている抵抗器であっても良い。
[20]また、上記[1]において、該メモリセルに対する該ワード線の論理レベルの伝達を、該電圧制御回路に対する伝達より遅延させるディレイゲートをさらに備えても良い。
すなわち、この場合、メモリセルに対するデータの読出又は書込の実行に先立って確実に供給電源を切り替えることができる。
[21]また、上記[1]において、該メモリセルに対してデータの書込が行われる時、該ワード線の論理レベルを強制的にＯＦＦにして該電圧制御回路に伝達する回路をさらに備えても良い。
すなわち、この場合、データの書込時にもメモリセルに供給する電圧を低くでき、以て高速に動作させることができる。
[22]また、上記[1]において、該電源電圧自体が該保持可能電圧に切り替えられた時、該ワード線の論理レベルを強制的にＯＮにして該電圧制御回路に伝達する回路をさらに備えも良い。
すなわち、上記の従来例[1]のように外部から電源電圧が変更され得る場合であっても、メモリセルに供給する電圧が該保持可能電圧を下回らないようにでき、以て正常に動作させることができる。
[23]また、上記[1]において、該ワード線と該一対のビット線とを格子状に構成し、該電圧制御回路を各ワード線毎に設けるようにしても良い。
すなわち、メモリセルが行列状に配置される場合であっても該電圧制御回路は各ワード線毎に設ければ良く、メモリマクロの規模増大を抑えることができる。
本発明によれば、保持状態に在るメモリセルのリーク電流をより低減させることができ、以てこれを搭載する半導体集積回路等の消費電力を削減することができる。
また、電圧制御回路を簡易な構成としたので、メモリマクロ及び半導体集積回路の高密度実装化を図ることができる。
本発明に係るメモリマクロの実施例[1]〜[6]を、図1〜10を参照して説明する。
実施例[1]：図1〜3
図1に示す本発明の実施例[1]に係るメモリマクロ10は、同一行のメモリセル100_11〜100_1n内の負荷用ＰチャネルＦＥＴTP1及びTP2の各ソース電極Sを新たに設けた電源線VL2に接続し、ワード線WL1並びに電源線VL1及びVL2に接続された電圧制御回路210_1を設けた点が図12に示した従来例と異なっている。
図1に示す本発明の実施例[1]に係るメモリマクロ10は、同一行のメモリセル100_11〜100_1n内の負荷用ＰチャネルＦＥＴTP1及びTP2の各ソース電極Sを新たに設けた電源線VL2に接続し、ワード線WL1並びに電源線VL1及びVL2に接続された電圧制御回路210_1を設けた点が図12に示した従来例と異なっている。
また、電圧制御回路210_1は、ワード線WL1の論理レベルを反転するインバータINV3と、このインバータINV3の出力にゲート電極Gが接続され且つソース電極S及びドレイン電極Dがそれぞれ電源線VL1及びVL2に接続されたＰチャネルＦＥＴTP3と、ドレイン電極D及びゲート電極Gが共に電源線VL1に接続され且つソース電極Sが電源線VL2に接続されたＮチャネルＦＥＴ TN5とを備えている。
なお、図を簡略化するため図12に示したワード線WL2〜WLm及びこれらに接続されるメモリセル100_21〜100_mnの記載を省略するが、電圧制御回路210_1は各ワード線WL毎に上記と同様に設けられている。
次に、本実施例の動作を説明するが、まず保持状態時の動作例(1)を、図2を参照して説明する。そして、アクセス状態時の動作例(2)を、図3を参照して説明する。
動作例(1)(保持状態時)：図2
図2に示すように、ワード線WL1が低レベルLの時、電圧制御回路210_1を構成するインバータINV3は、このレベルLを反転して高レベルHをＰチャネルＦＥＴTP3のゲート電極Gに与える。
図2に示すように、ワード線WL1が低レベルLの時、電圧制御回路210_1を構成するインバータINV3は、このレベルLを反転して高レベルHをＰチャネルＦＥＴTP3のゲート電極Gに与える。
この時、ＰチャネルＦＥＴ TP3はＯＦＦとなるため、常時ＯＮであるＮチャネルＦＥＴ TN5のD-S電極間電圧降下によって電源線VL2の電位は、図示の如く電源電位VDDより電位Vthだけ降下する。
ここで、電位Vthは、ＮチャネルＦＥＴ TN5の閾値電位であり、ＮチャネルＦＥＴ TN5には、電源線VL2と電源線VL3との電位差が保持可能電圧を下回らないように閾値(チャネル長やチャネル幅等)が設計されたものを用いる。
これにより、メモリセル100_11〜100_1nに供給される電圧はそれぞれ保持可能電圧となるが、負荷用ＰチャネルＦＥＴTP1及びTP2のバックゲート電極BGの電位は電源電位VDDのままであるため、各ＣＭＯＳインバータINV1及びINV2に対する低バイアス効果並びに負荷用ＰチャネルＦＥＴTP1及びTP2に対する基板バイアス効果が得られることとなる。
なお、ＮチャネルＦＥＴ TN5は、ソース電極が電源線VL1に接続され且つドレイン電極及びゲート電極が共に電源線VL2に接続されたＰチャネルＦＥＴ、又は電源線VL1及びVL2同士間を接続する抵抗器に置き換えることができる。この場合も、上記の説明は同様に適用される。
動作例(2)(アクセス状態時)：図3
図3に示すように、ワード線WL1が高レベルHの時、インバータINV3は、このレベルHを反転して低レベルLをＰチャネルＦＥＴTP3のゲート電極Gに与える。
図3に示すように、ワード線WL1が高レベルHの時、インバータINV3は、このレベルHを反転して低レベルLをＰチャネルＦＥＴTP3のゲート電極Gに与える。
この時、ＰチャネルＦＥＴ TP3はＯＮとなり、且つS-D電極間には実質的な電圧降下が発生しないように設計されているため、電源線VL1とVL2は短絡されることとなり、電源線VL1及びVL2の電位は共に実質的に電源電位VDDとなる。この場合、電源線VL1及びVL2の電位が等しいため、ＮチャネルＦＥＴTN5は実質的にＯＦＦ状態となり何ら影響を及ぼさない。
これにより、メモリセル100_11〜100_1nには通常の電源電圧が供給されるため、正常に読出又は書込動作を行うことができる。
実施例[2]：図4〜6
図4に示す本発明の実施例[2]に係るメモリマクロ10は、同一行のメモリセル100_11〜100_1n内の駆動用ＮチャネルＦＥＴTN1及びTN2の各ソース電極Sを新たに設けた電源線VL4に接続し、ワード線WL1並びに電源線VL3及びVL4に接続された電圧制御回路210_2を設けた点が図12に示した従来例と異なっている。
図4に示す本発明の実施例[2]に係るメモリマクロ10は、同一行のメモリセル100_11〜100_1n内の駆動用ＮチャネルＦＥＴTN1及びTN2の各ソース電極Sを新たに設けた電源線VL4に接続し、ワード線WL1並びに電源線VL3及びVL4に接続された電圧制御回路210_2を設けた点が図12に示した従来例と異なっている。
また、電圧制御回路210_2は、ソース電極S、ドレイン電極D、及びゲート電極Gがそれぞれ電源線VL3、VL4、及びワード線WL1に接続されたＮチャネルＦＥＴTN6と、ドレイン電極D及びゲート電極Gが共に電源線VL4に接続され且つソース電極Sが電源線VL3に接続されたＮチャネルＦＥＴ TN7とを備えている。
次に、本実施例の動作を説明するが、まず保持状態時の動作例(1)を、図5を参照して説明する。そして、アクセス状態時の動作例(2)を、図6を参照して説明する。
動作例(1)(保持状態時)：図5
図5に示すように、ワード線WL1が低レベルLの時、電圧制御回路210_2を構成するＮチャネルＦＥＴTN6はＯＦＦとなるため、常時ＯＮであるＮチャネルＦＥＴ TN7のD-S電極間電位上昇によって電源線VL4の電位は、図示の如く基準電位VSSより電位Vthだけ上昇する。
図5に示すように、ワード線WL1が低レベルLの時、電圧制御回路210_2を構成するＮチャネルＦＥＴTN6はＯＦＦとなるため、常時ＯＮであるＮチャネルＦＥＴ TN7のD-S電極間電位上昇によって電源線VL4の電位は、図示の如く基準電位VSSより電位Vthだけ上昇する。
ここで、電位Vthは、ＮチャネルＦＥＴ TN7の閾値電位であり、ＮチャネルＦＥＴ TN7には、電源線VL1と電源線VL4との電位差が保持可能電圧を下回らないように閾値が設計されたものを用いる。
これにより、メモリセル100_11〜100_1nに供給される電圧はそれぞれ保持可能電圧となるが、駆動用ＮチャネルＦＥＴTN1及びTN2のバックゲート電極BGの電位は基準電位VSSのままであるため、上記の実施例[1]と同様に低バイアス効果及び基板バイアス効果が得られることとなる。
なお、ＮチャネルＦＥＴ TN7は、ドレイン電極及びゲート電極が共に電源線VL4に接続され且つソース電極が電源線VL3に接続されたＰチャネルＦＥＴ、又は電源線VL3及びVL4同士間を接続する抵抗器に置き換えることができる。この場合も、上記の説明は同様に適用される。
動作例(2)(アクセス状態時)：図6
図6に示すように、ワード線WL1が高レベルHの時、ＮチャネルＦＥＴ TN6はＯＮとなり、且つD-S電極間には実質的な電位上昇が発生しないように設計されているため、電源線VL3及びVL4の電位は共に実質的に基準電位VSSとなる。この場合、電源線VL3及びVL4の電位が等しいため、ＮチャネルＦＥＴTN7は実質的にＯＦＦ状態となり何ら影響を及ぼさない。
図6に示すように、ワード線WL1が高レベルHの時、ＮチャネルＦＥＴ TN6はＯＮとなり、且つD-S電極間には実質的な電位上昇が発生しないように設計されているため、電源線VL3及びVL4の電位は共に実質的に基準電位VSSとなる。この場合、電源線VL3及びVL4の電位が等しいため、ＮチャネルＦＥＴTN7は実質的にＯＦＦ状態となり何ら影響を及ぼさない。
これにより、メモリセル100_11〜100_1nには通常の電源電圧が供給されるため、上記の実施例[1]と同様に正常に読出又は書込動作を行うことができる。
実施例[3]：図7
図7に示す本発明の実施例[3]に係るメモリマクロ10は、上記の実施例[1]及び[2]と同様、メモリセル100_11〜100_1n内の負荷用ＰチャネルＦＥＴTP1及びTP2のソース電極Sを電源線VL2に接続すると共に駆動用ＮチャネルＦＥＴ TN1及びTN2のソース電極Sを電源線VL4に接続するが、上記の実施例[1]及び[2]とは異なり、ワード線WL1及び電源線VL1〜VL4に接続された電圧制御回路210_3を設けている。
図7に示す本発明の実施例[3]に係るメモリマクロ10は、上記の実施例[1]及び[2]と同様、メモリセル100_11〜100_1n内の負荷用ＰチャネルＦＥＴTP1及びTP2のソース電極Sを電源線VL2に接続すると共に駆動用ＮチャネルＦＥＴ TN1及びTN2のソース電極Sを電源線VL4に接続するが、上記の実施例[1]及び[2]とは異なり、ワード線WL1及び電源線VL1〜VL4に接続された電圧制御回路210_3を設けている。
動作においては、保持状態時、電圧制御回路210_3を構成するＰチャネルＦＥＴ TP3及びＮチャネルＦＥＴTN6は、それぞれ図2及び5に示したように共にＯＦＦとなる。このため、ＮチャネルＦＥＴ TN5の電圧降下により電源線VL2の電位が電源電位VDDより降下し、ＮチャネルＦＥＴTN7の電位上昇により電源線VL4の電位が基準電位VSSより上昇する。
ここで、ＮチャネルＦＥＴ TN5及びTN7には、電源線VL2と電源線VL4との電位差が保持可能電圧を下回らないように各々の閾値が設計されたものを用いる。
これにより、メモリセル100_11〜100_1nには保持可能電圧が供給され、以て上記の実施例[1]及び[2]と同様に低バイアス効果が得られる。また、負荷用ＰチャネルＦＥＴTP1及びTP2のバックゲート電極BGの電位並びに駆動用ＮチャネルＦＥＴ TN1及びTN2のバックゲート電極BGの電位はそれぞれ電源電位VDD及び基準電位VSSのままであるため、負荷用ＰチャネルＦＥＴ及び駆動用ＮチャネルＦＥＴの両者に基板バイアス効果が得られる。
一方、アクセス状態時には、電源線VL1及びVL2の電位並びに電源線VL3及びVL4の電位がそれぞれ図3及び6に示したように電源電位VDD及び基準電位VSSとなるため、メモリセル100_11〜100_1nには通常の電源電圧が供給され、以て上記の実施例[1]及び[2]と同様に正常に読出又は書込動作を行うことができる。
なお、上記の実施例[1]及び[2]で説明した通り、ＮチャネルＦＥＴ TN5及びTN7の代わりにそれぞれＰチャネルＦＥＴ又は抵抗器を用いることができる。
実施例[4]：図8
図8に示す本発明の実施例[4]に係るメモリマクロ10は、上記の実施例[3]の構成に加えて、ワード線WL1中に電圧制御回路210_3と並列に設けたディレイゲート220を備えている。
図8に示す本発明の実施例[4]に係るメモリマクロ10は、上記の実施例[3]の構成に加えて、ワード線WL1中に電圧制御回路210_3と並列に設けたディレイゲート220を備えている。
なお、このディレイゲート220は、上記の実施例[1]及び[2]の構成に対しても設けることができる。この場合も、以下の説明は同様に適用される。
動作においては、ディレイゲート220でワード線WL1の論理レベルの伝達が遅らされるため、メモリセル100_11〜100_1n内の転送用ＮチャネルＦＥＴTN3及びTN4がＯＮ又はＯＦＦに切り替わるより前に、電圧制御回路210_3において上記の実施例[3]で示した供給電圧の切替が行われる。
これにより、メモリセル100_11〜100_1nには保持状態及びアクセス状態にそれぞれ適した電圧が確実に供給されるため、正常に動作することができる。
実施例[5]：図9
図9に示す本発明の実施例[5]に係るメモリマクロ10は、上記の実施例[3]の構成に加えて、一方の入力端子がワード線WL1に接続され、他方の入力端子に制御信号CSが入力され、出力端子が電圧制御回路210_3に接続されたＡＮＤ回路230を備えている。
図9に示す本発明の実施例[5]に係るメモリマクロ10は、上記の実施例[3]の構成に加えて、一方の入力端子がワード線WL1に接続され、他方の入力端子に制御信号CSが入力され、出力端子が電圧制御回路210_3に接続されたＡＮＤ回路230を備えている。
ここで、制御信号CSは、メモリセル100_11〜100_1nに対してデータの読出が行なわれる時に高レベルHを呈し、書込が行なわれる時には低レベルLを呈するものであり、例えばメモリマクロ外部からの入力信号で発生される。
すなわち、メモリセル100_11〜100_1nに対して読出が行なわれる時、ＡＮＤ回路230の両入力端子には共に高レベルHが入力されるためその出力はレベルHとなる。この場合、電圧制御回路210_3の動作は上記の実施例[3]で説明したアクセス状態時の動作と同様であり、以てメモリセル100_11〜100_1nに供給される電圧は通常の電源電圧となるため、正常にデータ読出を行なうことができる。
一方、メモリセル100_11〜100_1nに対して書込が行なわれる時には、ＡＮＤ回路230の両入力端子の論理レベルが互いに異なるためその出力は低レベルLとなる。この場合、電圧制御回路210_3の動作は保持状態時の動作と同様となり、以てメモリセル100_11〜100_1nに供給される電圧は保持可能電圧となるため、高速にデータ書込を行うことができる。
実施例[6]：図10
図10に示す本発明の実施例[6]に係るメモリマクロ10は、上記の実施例[3]の構成に加えて、一方の入力端子がワード線WL1に接続され、他方の入力端子にモード切替信号MSが入力され、出力端子が電圧制御回路210_3に接続されたＯＲ回路240を備えている。
図10に示す本発明の実施例[6]に係るメモリマクロ10は、上記の実施例[3]の構成に加えて、一方の入力端子がワード線WL1に接続され、他方の入力端子にモード切替信号MSが入力され、出力端子が電圧制御回路210_3に接続されたＯＲ回路240を備えている。
ここで、モード切替信号MSは、いずれのメモリセル100もアクセス状態に無くメモリマクロ10全体が保持状態に在る時(以下、省電力モード時)、高レベルHを呈し、それ以外の時(通常モード時)には低レベルLを呈する。また、このモード切替信号MSは、メモリマクロ10内に設けた検知部(図示せず)により発生されるものであり、この検知部は、図11に示した電圧制御回路30等により電源電圧自体が保持可能電圧に切り替えられたことを検知した時、省電力モードに遷移して高レベルHを出力し、電源電圧が元の電圧値に戻ったことを検知した時、通常モードに遷移して低レベルLを出力する。
すなわち、省電力モード時にはワード線WL1の論理レベルに関わらず、ＯＲ回路240の一方の入力が常に高レベルHとなるためその出力は常にレベルHとなる。
この場合、電圧制御回路230_3は上記の実施例[3]におけるアクセス状態時と同様に電源線VL1及びVL2の電位並びに電源線VL3及びVL4の電位をそれぞれ等しくするが、実際には保持状態時と同様に電源線VL2及びVL4同士間の電位差が保持可能電圧となり、以て省電力モード時であってもメモリセル100_11〜100_1nに対する供給電圧が保持可能電圧を下回らないようにしている。
なお、上記実施例によって本発明は限定されるものではなく、特許請求の範囲の記載に基づき、当業者によって種々の変更が可能なことは明らかである。
（付記１）
ワード線と一対のビット線とに接続された一対のＣＭＯＳインバータによってフリップフロップ回路を構成するメモリセルと、
該ワード線がＯＮの時、各ＣＭＯＳインバータの電源端子間に所定の電源電圧を供給し、該ワード線がＯＦＦになった時、該電源端子間に該電源電圧より低く且つデータを保持可能な下限電圧以上の保持可能電圧を供給すると共に、常時、各ＣＭＯＳインバータ内の一方のＦＥＴのバックゲート電極に該電源電圧を供給する電圧制御回路と、
を備えたことを特徴とするメモリマクロ。
（付記２）付記１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位より降下した電位と該電源電圧の低電位側である基準電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続されていることを特徴としたメモリマクロ。
（付記３）付記１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位と該電源電圧の低電位側である基準電位より上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該基準電位に接続されていることを特徴としたメモリマクロ。
（付記４）付記１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位及び該電源電圧の低電位側である基準電位よりそれぞれ降下及び上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続され、且つ他方のＦＥＴのバックゲート電極が、該基準電位に接続されていることを特徴としたメモリマクロ。
（付記５）付記２において、
該電圧制御回路が、
該ワード線の論理レベルを反転するインバータと、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、
該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする素子と、
を含むことを特徴としたメモリマクロ。
（付記６）付記５において、
該素子が、ドレイン電極及びゲート電極が共に該電源電位に接続され且つソース電極が該電源端子の一方に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記７）付記５において、
該素子が、ソース電極が該電源電位に接続され且つドレイン電極及びゲート電極が共に該電源端子の一方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記８）付記５において、
該素子が、該電源電位と該電源端子の一方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記９）付記３において、
該電圧制御回路が、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の一方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該基準電位とするＮチャネルＦＥＴと、
該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の一方の電位を該電源電位より上昇した電位とする素子と、
を含むことを特徴としたメモリマクロ。
（付記１０）付記９において、
該素子が、ドレイン電極及びゲート電極が共に該電源端子の一方に接続され且つソース電極が該基準電位に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１１）付記９において、
該素子が、ドレイン電極及びゲート電極が共に該基準電位に接続され且つソース電極が該電源端子の一方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１２）付記９において、
該素子が、該基準電位と該電源端子の一方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記１３）付記４において、
該電圧制御回路が、
該ワード線の論理レベルを反転するインバータと、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、
該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする第１の素子と、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の他方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の他方の電位を該基準電位とするＮチャネルＦＥＴと、
該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の他方の電位を該基準電位より上昇した電位とする第２の素子と、
を含むことを特徴としたメモリマクロ。
（付記１４）付記１３において、
該第１の素子が、ドレイン電極及びゲート電極が共に該電源電位に接続され且つソース電極が該電源端子の一方に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１５）付記１３において、
該第１の素子が、ソース電極が該電源電位に接続され且つドレイン電極及びゲート電極が共に該電源端子の一方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１６）付記１３において、
該第１の素子が、該電源電位と該電源端子の一方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記１７）付記１３において、
該第２の素子が、ドレイン電極及びゲート電極が共に該電源端子の他方に接続され且つソース電極が該基準電位に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１８）付記１３において、
該第２の素子が、ドレイン電極及びゲート電極が共に該基準電位に接続され且つソース電極が該電源端子の他方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１９）付記１３において、
該第２の素子が、該基準電位と該電源端子の他方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記２０）付記１において、
該メモリセルに対する該ワード線の論理レベルの伝達を、該電圧制御回路に対する伝達より遅延させるディレイゲートをさらに備えたことを特徴とするメモリマクロ。
（付記２１）付記１において、
該メモリセルに対してデータの書込が行われる時、該ワード線の論理レベルを強制的にＯＦＦにして該電圧制御回路に伝達する回路をさらに備えたことを特徴とするメモリマクロ。
（付記２２）付記１において、
該電源電圧自体が該保持可能電圧に切り替えられた時、該ワード線の論理レベルを強制的にＯＮにして該電圧制御回路に伝達する回路をさらに備えたことを特徴とするメモリマクロ。
（付記２３）付記１において、
該ワード線と該一対のビット線とを格子状に構成し、該電圧制御回路を各ワード線毎に設けたことを特徴としたメモリマクロ。
ワード線と一対のビット線とに接続された一対のＣＭＯＳインバータによってフリップフロップ回路を構成するメモリセルと、
該ワード線がＯＮの時、各ＣＭＯＳインバータの電源端子間に所定の電源電圧を供給し、該ワード線がＯＦＦになった時、該電源端子間に該電源電圧より低く且つデータを保持可能な下限電圧以上の保持可能電圧を供給すると共に、常時、各ＣＭＯＳインバータ内の一方のＦＥＴのバックゲート電極に該電源電圧を供給する電圧制御回路と、
を備えたことを特徴とするメモリマクロ。
（付記２）付記１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位より降下した電位と該電源電圧の低電位側である基準電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続されていることを特徴としたメモリマクロ。
（付記３）付記１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位と該電源電圧の低電位側である基準電位より上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該基準電位に接続されていることを特徴としたメモリマクロ。
（付記４）付記１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位及び該電源電圧の低電位側である基準電位よりそれぞれ降下及び上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続され、且つ他方のＦＥＴのバックゲート電極が、該基準電位に接続されていることを特徴としたメモリマクロ。
（付記５）付記２において、
該電圧制御回路が、
該ワード線の論理レベルを反転するインバータと、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、
該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする素子と、
を含むことを特徴としたメモリマクロ。
（付記６）付記５において、
該素子が、ドレイン電極及びゲート電極が共に該電源電位に接続され且つソース電極が該電源端子の一方に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記７）付記５において、
該素子が、ソース電極が該電源電位に接続され且つドレイン電極及びゲート電極が共に該電源端子の一方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記８）付記５において、
該素子が、該電源電位と該電源端子の一方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記９）付記３において、
該電圧制御回路が、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の一方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該基準電位とするＮチャネルＦＥＴと、
該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の一方の電位を該電源電位より上昇した電位とする素子と、
を含むことを特徴としたメモリマクロ。
（付記１０）付記９において、
該素子が、ドレイン電極及びゲート電極が共に該電源端子の一方に接続され且つソース電極が該基準電位に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１１）付記９において、
該素子が、ドレイン電極及びゲート電極が共に該基準電位に接続され且つソース電極が該電源端子の一方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１２）付記９において、
該素子が、該基準電位と該電源端子の一方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記１３）付記４において、
該電圧制御回路が、
該ワード線の論理レベルを反転するインバータと、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、
該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする第１の素子と、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の他方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の他方の電位を該基準電位とするＮチャネルＦＥＴと、
該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の他方の電位を該基準電位より上昇した電位とする第２の素子と、
を含むことを特徴としたメモリマクロ。
（付記１４）付記１３において、
該第１の素子が、ドレイン電極及びゲート電極が共に該電源電位に接続され且つソース電極が該電源端子の一方に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１５）付記１３において、
該第１の素子が、ソース電極が該電源電位に接続され且つドレイン電極及びゲート電極が共に該電源端子の一方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１６）付記１３において、
該第１の素子が、該電源電位と該電源端子の一方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記１７）付記１３において、
該第２の素子が、ドレイン電極及びゲート電極が共に該電源端子の他方に接続され且つソース電極が該基準電位に接続されているＮチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１８）付記１３において、
該第２の素子が、ドレイン電極及びゲート電極が共に該基準電位に接続され且つソース電極が該電源端子の他方に接続されているＰチャネルＦＥＴであることを特徴としたメモリマクロ。
（付記１９）付記１３において、
該第２の素子が、該基準電位と該電源端子の他方とに接続されている抵抗器であることを特徴としたメモリマクロ。
（付記２０）付記１において、
該メモリセルに対する該ワード線の論理レベルの伝達を、該電圧制御回路に対する伝達より遅延させるディレイゲートをさらに備えたことを特徴とするメモリマクロ。
（付記２１）付記１において、
該メモリセルに対してデータの書込が行われる時、該ワード線の論理レベルを強制的にＯＦＦにして該電圧制御回路に伝達する回路をさらに備えたことを特徴とするメモリマクロ。
（付記２２）付記１において、
該電源電圧自体が該保持可能電圧に切り替えられた時、該ワード線の論理レベルを強制的にＯＮにして該電圧制御回路に伝達する回路をさらに備えたことを特徴とするメモリマクロ。
（付記２３）付記１において、
該ワード線と該一対のビット線とを格子状に構成し、該電圧制御回路を各ワード線毎に設けたことを特徴としたメモリマクロ。
1 半導体集積回路
10 メモリマクロ
20 論理回路
30 電源制御回路
100, 100_11〜100_mn メモリセル
200, 200_1〜200_m ワード線ドライバ
210_1〜210_3 電圧制御回路
220 ディレイゲート
230 ＡＮＤ回路
240 ＯＲ回路
300, 300_1〜300_n Sense／Writeアンプ
400 アドレスデコーダ
WL, WL1〜WLm ワード線
BL ビット線
VL1〜VL4 電源線
VDD 電源電位
VSS 基準電位
H 高レベル
L 低レベル
TP1, TP2 負荷用ＰチャネルＦＥＴ
TN1, TN2 駆動用ＮチャネルＦＥＴ
TN3, TN4 転送用ＮチャネルＦＥＴ
TP3 ＰチャネルＦＥＴ
TP5〜TN7 ＮチャネルＦＥＴ
INV1, INV2 ＣＭＯＳインバータ
INV3 インバータ
S ソース電極
D ドレイン電極
G ゲート電極
BG バックゲート電極
CS 制御信号
MS モード切替信号
図中、同一符号は同一又は相当部分を示す。
10 メモリマクロ
20 論理回路
30 電源制御回路
100, 100_11〜100_mn メモリセル
200, 200_1〜200_m ワード線ドライバ
210_1〜210_3 電圧制御回路
220 ディレイゲート
230 ＡＮＤ回路
240 ＯＲ回路
300, 300_1〜300_n Sense／Writeアンプ
400 アドレスデコーダ
WL, WL1〜WLm ワード線
BL ビット線
VL1〜VL4 電源線
VDD 電源電位
VSS 基準電位
H 高レベル
L 低レベル
TP1, TP2 負荷用ＰチャネルＦＥＴ
TN1, TN2 駆動用ＮチャネルＦＥＴ
TN3, TN4 転送用ＮチャネルＦＥＴ
TP3 ＰチャネルＦＥＴ
TP5〜TN7 ＮチャネルＦＥＴ
INV1, INV2 ＣＭＯＳインバータ
INV3 インバータ
S ソース電極
D ドレイン電極
G ゲート電極
BG バックゲート電極
CS 制御信号
MS モード切替信号
図中、同一符号は同一又は相当部分を示す。
Claims (10)
- ワード線と一対のビット線とに接続された一対のＣＭＯＳインバータによってフリップフロップ回路を構成するメモリセルと、
該ワード線がＯＮの時、各ＣＭＯＳインバータの電源端子間に所定の電源電圧を供給し、該ワード線がＯＦＦになった時、該電源端子間に該電源電圧より低く且つデータを保持可能な下限電圧以上の保持可能電圧を供給すると共に、常時、各ＣＭＯＳインバータ内の一方のＦＥＴのバックゲート電極に該電源電圧を供給する電圧制御回路と、
を備えたことを特徴とするメモリマクロ。 - 請求項１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位より降下した電位と該電源電圧の低電位側である基準電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続されていることを特徴としたメモリマクロ。 - 請求項１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位と該電源電圧の低電位側である基準電位より上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該基準電位に接続されていることを特徴としたメモリマクロ。 - 請求項１において、
該電圧制御回路が、該保持可能電圧として該電源電圧の高電位側である電源電位及び該電源電圧の低電位側である基準電位よりそれぞれ降下及び上昇した電位を与え、該一方のＦＥＴのバックゲート電極が、該電源電位に接続され、且つ他方のＦＥＴのバックゲート電極が、該基準電位に接続されていることを特徴としたメモリマクロ。 - 請求項２において、
該電圧制御回路が、
該ワード線の論理レベルを反転するインバータと、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、
該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする素子と、
を含むことを特徴としたメモリマクロ。 - 請求項３において、
該電圧制御回路が、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の一方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該基準電位とするＮチャネルＦＥＴと、
該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の一方の電位を該電源電位より上昇した電位とする素子と、
を含むことを特徴としたメモリマクロ。 - 請求項４において、
該電圧制御回路が、
該ワード線の論理レベルを反転するインバータと、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該電源電位、該電源端子の一方、及び該インバータの出力に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の一方の電位を該電源電位とするＰチャネルＦＥＴと、
該ＰチャネルＦＥＴがＯＦＦの時、自分自身の電圧降下によって該電源端子の一方の電位を該電源電位より降下した電位とする第１の素子と、
ソース電極、ドレイン電極、及びゲート電極がそれぞれ該基準電位、該電源端子の他方、及び該ワード線に接続され、以て該ワード線がＯＮの時のみＯＮとなって該電源端子の他方の電位を該基準電位とするＮチャネルＦＥＴと、
該ＮチャネルＦＥＴがＯＦＦの時、自分自身の電位上昇によって該電源端子の他方の電位を該基準電位より上昇した電位とする第２の素子と、
を含むことを特徴としたメモリマクロ。 - 請求項１において、
該メモリセルに対する該ワード線の論理レベルの伝達を、該電圧制御回路に対する伝達より遅延させるディレイゲートをさらに備えたことを特徴とするメモリマクロ。 - 請求項１において、
該メモリセルに対してデータの書込が行われる時、該ワード線の論理レベルを強制的にＯＦＦにして該電圧制御回路に伝達する回路をさらに備えたことを特徴とするメモリマクロ。 - 請求項１において、
該電源電圧自体が該保持可能電圧に切り替えられた時、該ワード線の論理レベルを強制的にＯＮにして該電圧制御回路に伝達する回路をさらに備えたことを特徴とするメモリマクロ。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8385134B2 (en) | 2010-09-30 | 2013-02-26 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4844619B2 (ja) * | 2008-03-27 | 2011-12-28 | 株式会社デンソー | 半導体メモリ装置 |
| US9159402B2 (en) * | 2012-07-02 | 2015-10-13 | Stmicroelectronics International N.V. | SRAM bitcell implemented in double gate technology |
| US9583178B2 (en) * | 2012-08-03 | 2017-02-28 | Qualcomm Incorporated | SRAM read preferred bit cell with write assist circuit |
| US9583180B2 (en) * | 2015-06-05 | 2017-02-28 | Cisco Technology, Inc. | Low-power row-oriented memory write assist circuit |
| US9646681B1 (en) | 2016-04-25 | 2017-05-09 | Qualcomm Incorporated | Memory cell with improved write margin |
| US11550733B2 (en) * | 2020-07-01 | 2023-01-10 | Arm Limited | Method, system and circuit for managing a secure memory partition |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0973784A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置及びその制御回路 |
| JPH1074394A (ja) * | 1996-08-30 | 1998-03-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPH10112188A (ja) * | 1996-10-03 | 1998-04-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPH1116363A (ja) * | 1997-06-25 | 1999-01-22 | Nec Corp | スタティックｒａｍ |
| JPH11202955A (ja) * | 1997-12-27 | 1999-07-30 | Lg Semicon Co Ltd | 半導体素子の内部電圧発生回路 |
| JP2001338993A (ja) * | 2000-03-24 | 2001-12-07 | Toshiba Corp | 半導体装置 |
| JP2002288984A (ja) * | 2001-03-22 | 2002-10-04 | Tadayoshi Enomoto | 低電力半導体集積回路 |
| JP2003123479A (ja) * | 2001-10-12 | 2003-04-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006073165A (ja) * | 2004-08-04 | 2006-03-16 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006294127A (ja) * | 2005-04-11 | 2006-10-26 | Sanyo Electric Co Ltd | 降圧回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292388B1 (en) * | 2000-06-28 | 2001-09-18 | Adaptive Silicon, Inc. | Efficient and robust random access memory cell suitable for programmable logic configuration control |
| JP2002032990A (ja) * | 2000-07-17 | 2002-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4388274B2 (ja) * | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6934181B2 (en) * | 2003-02-06 | 2005-08-23 | International Business Machines Corporation | Reducing sub-threshold leakage in a memory array |
| US6925025B2 (en) * | 2003-11-05 | 2005-08-02 | Texas Instruments Incorporated | SRAM device and a method of powering-down the same |
| US7095255B2 (en) * | 2004-06-29 | 2006-08-22 | Intel Corporation | Ultra-drowsy circuit |
| KR100604876B1 (ko) * | 2004-07-02 | 2006-07-31 | 삼성전자주식회사 | 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 |
| JP2007150761A (ja) * | 2005-11-28 | 2007-06-14 | Oki Electric Ind Co Ltd | 半導体集積回路及びリーク電流低減方法 |
-
2007
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0973784A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置及びその制御回路 |
| JPH1074394A (ja) * | 1996-08-30 | 1998-03-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPH10112188A (ja) * | 1996-10-03 | 1998-04-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPH1116363A (ja) * | 1997-06-25 | 1999-01-22 | Nec Corp | スタティックｒａｍ |
| JPH11202955A (ja) * | 1997-12-27 | 1999-07-30 | Lg Semicon Co Ltd | 半導体素子の内部電圧発生回路 |
| JP2001338993A (ja) * | 2000-03-24 | 2001-12-07 | Toshiba Corp | 半導体装置 |
| JP2002288984A (ja) * | 2001-03-22 | 2002-10-04 | Tadayoshi Enomoto | 低電力半導体集積回路 |
| JP2003123479A (ja) * | 2001-10-12 | 2003-04-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006073165A (ja) * | 2004-08-04 | 2006-03-16 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006294127A (ja) * | 2005-04-11 | 2006-10-26 | Sanyo Electric Co Ltd | 降圧回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8385134B2 (en) | 2010-09-30 | 2013-02-26 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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