JP2008159842A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】耐圧特性を向上させる。
【解決手段】半導体装置１０は、第１主表面２０ａに素子形成領域１１が設けられている半絶縁性の単結晶基板２０と、第１主表面上に設けられているバッファ層３０と、バッファ層上に設けられている絶縁性マスクパターン４０と、第１領域５０ａ及び第２領域５０ｂを有している電子キャリア走行層５０と、電子キャリア走行層上に設けられているバリア層６０と、第１及び第２領域外であるバリア層上に設けられているゲート電極７２と、第２領域上から境界面５２上を越えて第１領域上にまたがって設けられているドレイン電極７６と、ドレイン電極と対向させて設けられているソース電極７４とを具えている。
【選択図】図１

Description

この発明は、半導体装置及びその製造方法に関し、特により高い耐圧特性又は逆耐圧特性を実現できる構成を有する電界効果型半導体トランジスタ及びその製造方法に関する。

従来、ＧａＮ−ＨＥＭＴといったＧａＮ系電界効果型半導体トランジスタの製造工程において、大口径のＧａＮ単結晶基板の入手が困難であるといった種々の制約から、ＧａＡｓ基板といったＧａＮとは異なる材料の単結晶基板表面上にバッファ層として例えばＧａＮ単結晶層を形成し、このバッファ層上に、さらにＧａＮ層をエピタキシャル成長させて積層している。

しかしながら、このようなバッファ層には、格子不整合に起因する欠陥である、いわゆる貫通転位が発生してしまう。

バッファ層に生じる貫通転位は、その直上に形成される例えばＧａＮ層に不可避的に伝播してしまう。

この貫通転位に起因する電界効果型半導体トランジスタの耐圧特性の低下を防止するために、ＧａＮ層を選択横方向成長（ＥＬＯ：Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒ−ｇｒｏｗｔｈ）法により形成するＧａＮ系電界効果型半導体トランジスタの製造方法が知られている（例えば特許文献１参照。）。

また、保護膜形成に際してＣａｔ−ＣＶＤ（Ｃａｔａｌｙｔｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を適用することにより、半導体／保護膜界面のトラップを減少させて電流コラプスを抑制し高耐圧化を実現したいわゆるＧａＮ−ＨＥＭＴ（高電子移動度トランジスタ）が知られている（例えば非特許文献１参照。）。

さらに、フィールドモジュレーティングプレート（ＦＰ）を具えるＧａＡｓ ＭＥＳＦＥＴが知られている（例えば非特許文献２参照。）。この非特許文献２には、ゲート電極とドレイン電極との間の電界集中分布は、よりドレイン側で密となり、ゲート電極直下にはさほど電界集中がみられないことが記載されている。

さらにまた、選択横方向成長法により、転位密度がより低減されたＧａＮ膜を形成する成膜方法が知られている（例えば非特許文献３参照。）。この非特許文献３には、選択横方向成長により、異なる２方向から成長した膜が合わさって形成される境界面に、結晶のｃ軸が１°程度の傾きを持った小傾角粒界が形成されることが記載されている。
特開２００１−２３０４１０号公報 応用電子物性分科会会誌、第１２巻、第１号、４〜８頁 Y. Hori, M. Kuzuhara and M. Mizuta: Extended Abstracts of 1998 Int. Conf. on SSDM pp. 394-395 応用物理、第６８巻、第７号、７７４〜７７９頁（１９９８）

例えば、上述した特許文献１が開示する半導体装置の構成によれば、シリコン酸化膜からなるマスクの直上にトランジスタのゲート電極が設けられている。

このようなマスク上にＧａＮ層を選択横方向成長法により形成すれば、非特許文献３が開示するように異なる２方向から成長した膜が合わさって形成される境界面に、結晶のｃ軸が１°程度の傾きを持った小傾角粒界が形成されるため、この小傾角粒界を挟んでソース電極とドレイン電極が存在していると、これらの間のシートキャリアが存在している領域が小傾角領域に分断されて電子キャリアの走行が妨げられてしまう。

また、この場合に、特に小傾角粒界上にゲート電極が設けられている場合には、リーク電流が増大してトランジスタの制御性が損なわれるおそれがある。

ここで、非特許文献２の開示によれば、電界集中分布はよりドレイン側で密になることが明らかであることからゲート電極の直下にマスクを存在させる必要はないことがわかる。

上述した問題点を解決するために、この発明の半導体装置は、下記のような構成上の特徴を有している。

すなわち、この発明の半導体装置は、第１主表面及びこの第１主表面と対向する第２主表面を有しており、第１主表面に素子形成領域が設けられている半絶縁性の単結晶基板と、第１主表面上に設けられているバッファ層と、バッファ層上に設けられている絶縁性マスクパターンと、絶縁性マスクパターン及びこの絶縁性マスクパターンから露出するバッファ層上を一体的に覆っている電子キャリア走行層であって、絶縁性マスクパターン上の領域内で境界面により区画される第１領域及びこの第１領域に隣接している第２領域を有している電子キャリア走行層と、電子キャリア走行層上に設けられているバリア層と、第１及び第２領域外であるバリア層上であって、ゲート幅の延在方向が第１領域の端縁に沿うように設けられているゲート電極と、ゲート電極と離間してバリア層上に設けられているドレイン電極であって、電子キャリア走行層の第２領域上から境界面上を越えて第１領域上にまたがって設けられているドレイン電極と、ゲート電極を挟んでドレイン電極と離間して設けられているソース電極とを具えている。

ドレイン電極及びソース電極は、好ましくはバリア層を貫通して電子キャリア走行層の厚み内に至る溝部に設けるのがよい。

このようにすれば、ソース電極及びドレイン電極が、シートキャリアに直接的に接触することになるため、接触抵抗をより低減することができる。結果として、最高動作周波数をより大きくすることができる。

単結晶基板は、好ましくは例えばシリコンカーバイド基板とするのがよい。

バッファ層は、好ましくは例えば窒化アルミニウム膜とするのがよい。

絶縁性マスクパターンは、好ましくは例えばシリコン酸化膜又はシリコン窒化膜のいずれかとするのがよい。

電子キャリア走行層は、好ましくは例えばガリウム窒化膜であり、かつバリア層は好ましくは例えばＡｌＧａＮ膜とするのがよい。

絶縁性マスクパターン直上の前記電子キャリア走行層の膜厚は、最大でも２μｍとするのがよい。

このようにすれば、抵抗値をより上げることができるため、半導体装置の耐圧をより向上させることができる。

また、この発明の半導体装置の製造方法の主要工程は下記の通りである。

すなわち製造方法は、第１主表面及び当該第１主表面と対向する第２主表面を有しており、第１主表面に複数の素子形成領域が設定されている半絶縁性の単結晶基板を準備する工程と、単結晶基板の前記第１主面上に、バッファ層を形成する工程と、バッファ層上に、絶縁性マスク層を形成する工程と、絶縁性マスク層をパターニングして、絶縁性マスクパターンを形成する工程と、絶縁性マスクパターン及びこの絶縁性マスクパターンから露出するバッファ層上を一体的に覆う電子キャリア走行層であって、選択横方向成長法により互いに異なる方向から成長させて、絶縁性マスクパターン上の領域内で境界面により区画される第１領域及びこの第１領域に隣接している第２領域を有する電子キャリア走行層を形成する工程と、電子キャリア走行層上に、バリア層を形成する工程と、素子分離領域を形成して、複数の素子形成領域同士を電気的に分離する工程と、第１及び第２領域外であるバリア層上であって、ゲート幅の延在方向が第１領域の端縁に沿うように、ゲート電極を形成する工程と、ゲート電極と離間してバリア層上に設けられているドレイン電極であって、電子キャリア走行層の第２領域上から境界面上を越えて第１領域上にまたがって設けられているドレイン電極、及びゲート電極を挟んでドレイン電極と離間して設けられているソース電極を形成する工程とを含んでいる。

ドレイン電極及びソース電極を形成する工程は、バリア層を貫通して電子キャリア走行層の厚み内に至る溝部を形成し、この溝部内に形成する工程とするのがよい。

バッファ層は、好ましくは例えば窒化アルミニウム膜として形成するのがよい。

絶縁性マスクパターンは、好ましくは例えばシリコン酸化膜又はシリコン窒化膜のいずれかとして形成するのがよい。

電子キャリア走行層は好ましくは例えばガリウム窒化膜とし、かつバリア層は好ましくは例えばＡｌＧａＮ膜として形成するのがよい。

絶縁性マスクパターン直上の電子キャリア走行層の膜厚は、最大でも２μｍとして形成するのがよい。

この発明の半導体装置の構成によれば、ゲート電極の配置を絶縁性マスクパターンの直上領域外としている、すなわちゲート電極が小傾角粒界上に存在しないため、リーク電流の増大といったトランジスタの電気的特性の低下を効果的に防止することができる。

また、この発明の半導体装置の構成によれば、ドレイン電極が小傾角粒界をまたいでゲート電極と対向しているため、シートキャリアの存在領域が小傾角粒界により分断されない。従って、電気的特性をより向上させることができる。

この発明の半導体装置は、これらの構成が相俟って、極めて高い耐圧特性を実現することができる。

また、この発明の半導体装置の製造方法によれば、上述した構成を有し、及び上述した作用効果を奏する半導体装置をより効率的に製造することができる。

以下、図面を参照して、この発明の実施形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の一つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。

（第１の実施の形態）
１．半導体装置の構成例
図１を参照して、この例の半導体装置の実施形態につき説明する。

図１（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図１（Ｂ）は図１（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。

この発明の半導体装置、すなわちトランジスタは、ゲート電極が絶縁性マスクパターンの直上を避けて配置されている構成、及びドレイン電極がドレイン電極とソース電極との間に小傾角粒界が非存在となるよう配置されている点に特徴を有している。

以下に、この発明のトランジスタとして高電子移動度トランジスタの構成例を説明する。本発明はこれに限定されず、例えばＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）、及びゲート電極がｐｎ接合を有するＪＦＥＴ（Junction Field Effect Transistor）といったトランジスタに適用することもできる。

図１（Ａ）及び（Ｂ）に示すように、この発明の半導体装置１０は、単結晶基板２０を含んでいる。この単結晶基板２０としては、好ましくは例えば半絶縁性のシリコンカーバイド（ＳｉＣ）基板を用いるのがよい。

単結晶基板２０は、平行平板状であって、第１主表面２０ａ及びこの第１主表面２０ａと対向する第２主表面２０ｂを有している。

この第１主表面２０ａ側には、この例では、トランジスタである機能素子が作り込まれる長方形状の素子形成領域１１が設定されている。

この素子形成領域１１を含む第１主表面全面上には、バッファ層３０が設けられている。この例ではバッファ層３０を窒化アルミニウム（ＡｌＮ）膜としてある。

窒化アルミニウム膜は、例えば窒化ガリウム（ＧａＮ）のバンドギャップ（約３．４ｅＶ程度）と比較して、より大きなバンドギャップ（約６．２ｅＶ程度）を有している。

従って、バッファ層３０として窒化アルミニウム膜を用いれば、リーク電流の発生をより効果的に防止することができる。

このバッファ層３０上には、絶縁性マスクパターン４０が設けられている。絶縁性マスクパターン４０は、素子形成領域１１内に設けられている。この例では絶縁性マスクパターンは、長方形状のパターンとして設けられている。

この絶縁性マスクパターン４０としては、好ましくは例えばシリコン酸化膜又はシリコン窒化膜のいずれかとするのがよい。

絶縁性マスクパターン４０及びこの絶縁性マスクパターン４０から露出するバッファ層３０上には、これらを一体的に覆っている電子キャリア走行層５０が設けられている。

電子キャリア走行層５０は、好ましくは例えば窒化ガリウム膜として構成するのがよい。

この電子キャリア走行層５０は、絶縁性マスクパターン４０直上の膜厚を、最大でも２μｍとして設けるのがよい。

このように電子キャリア走行層５０の膜厚をより薄く構成すれば、抵抗値をより上げることができるため、トランジスタの耐圧をより向上させることができる。

詳細は後述するが、電子キャリア走行層５０は、電子キャリア走行層５０の製造方法に起因して、絶縁性マスクパターン４０直上の領域内で少なくとも２つの領域、すなわち第１領域５０ａ及びこの第１領域５０ａに隣接している第２領域５０ｂに境界面５２により不可避的に区画されることとなる。

この境界面５２は、電子キャリア走行層５０の製造方法に起因して、ＧａＮの単位格子のｃ軸が１°程度の小さい角度で傾いた、いわゆる小傾角粒界が生じている部分である。

すなわち、小傾角粒界は、絶縁性マスクパターン４０上に線状に生じて境界面５２を構成している。

電子キャリア走行層５０上には、露出面全面を覆っているバリア層６０が設けられている。

このバリア層６０は、従来公知の任意好適な構成とすることができるが、好ましく例えばＡｌＧａＮ膜として構成するのがよい。

このとき、ＡｌＧａＮ膜は、好ましくは例えばＡｌ_0.25Ｇａ_0.75Ｎ膜とすればよいが、Ａｌ組成は０．３以上とすることもできる。

また、このバリア層６０は、例えばシリコン（Ｓｉ）をドープしたドープ層とすることもできる。

この場合には、好ましくは例えばシリコンを１×１０¹⁸ions／ｃｍ³程度の濃度でドーピングするのがよい。

さらに、バリア層６０は、このようなドープ層とアンドープ層との積層構造としてもよい。

なお、既に説明した電子キャリア走行層５０の境界面５２は、バリア層６０にも至っている。

この発明の半導体装置１０は、複数の素子形成領域１１を含んでいる。複数の隣接する素子形成領域１１同士は、素子形成領域１１内に至ってこれを囲む素子分離領域８０により、互いに電気的に分離されている。

バリア層６０上には、ゲート電極７２が設けられている。ゲート電極７２は、この例では直線状に延在する棒状の形状を有していて、図面の紙面上下方向にゲート幅方向が延在している。

ゲート電極７２は、電子キャリア走行層５０の第１領域５０ａ及び第２領域５０ｂの直上外に設けられている。

ゲート電極７２は、従来公知の任意好適な形状及び構成とすることができるが、好ましくは例えば、ニッケル（Ｎｉ）及び金（Ａｕ）をこの順に積層する積層構造とするのがよい。

ゲート電極７２は、例えば窒化アルミニウム（ＡｌＮ）といった絶縁膜を挟んで構成されるいわゆるＭＩＳ（Metal Insulator Semiconductor）とすることもできる。

この例では、ゲート電極７２は、ゲート幅の延在方向が第１領域５０ａの端縁に沿った方向となるように、設けられている。

ゲート電極７２は、絶縁性マスクパターン４０と、上面側から見たときに全部はもとより部分的にも重ならない位置に、すなわちゲート電極７２の真下の領域外に絶縁性マスクパターン４０が存在するように設けられている。

よって、ゲート電極７２の直下には、境界面５２が存在していないため、境界面５２に起因するリーク電流の増大を効果的に防止することができる。

バリア層６０上には、このゲート電極７２と離間して対向させて、ドレイン電極７６が設けられている。

このドレイン電極７６は、絶縁性マスクパターン４０が存在する側、すなわち境界面５２が存在する側に設けられている。

ドレイン電極７６は、電子キャリア走行層５０の第２領域５０ｂ上から境界面５２上を越えて第１領域５０ａ上に至って、すなわちこれら第１領域５０ａ上及び第２領域５０ｂ上にまたがって設けられている。

ソース電極７４は、ゲート電極７２を挟んでドレイン電極７６と離間させて設けられている。すなわち、ソース電極７４はゲート電極７２のドレイン電極７６が対向するゲート幅を形成する側面とは反対側の側面に対向させて設けられている。

この発明のトランジスタは、同一基板上に複数が集積されている。これら複数のトランジスタは、素子分離領域８０により、互いに電気的に分離されている。

素子分離領域８０は、従来公知の任意好適な構成とすることができるが、好ましくは例えば図示例のように、複数のトランジスタ同士を、例えばアルゴン（Ａｒ）が注入されているイオン注入領域として互いに電気的に分離するのがよい。

この例では、素子分離領域８０は、バリア層６０の表面から電子キャリア走行層５０の厚みの途中にまで至る深さで設けられている。

素子分離領域８０は、例えばメサ構造により、構造的に分離する構成といった図示例とは異なる構成とすることもできる。

この発明の構成を適用して好適なトランジスタのサイズは、所期の電気的特性、適用されるテクノロジーノードに応じて任意好適なものとすることができる。

ここで、図１（Ａ）を参照して、上述したこの発明のトランジスタのサイズを現時点での一般的な技術水準として例示すると、ゲート電極長Ｌｇは１μｍ程度である。ゲート電極−ドレイン電極間距離Ｌｇｄは５μｍ程度である。ソース電極−ゲート電極間距離Ｌｓｇは５μｍ程度である。ソース電極長Ｌｓ及びドレイン電極長Ｌｄはいずれも５μｍ程度である。これら各電極の幅（図面の上下方向の長さ）は１００μｍ程度である。

なお、ゲート電極長Ｌｇは１μｍ以下としてもよい。また、各電極の幅、すなわち図面の上下方向に延在する長さの全長は２００μｍ程度とすることもできる。

上述した構成を具えるこの発明のトランジスタは、特に高い逆耐圧特性を有している。よって、この発明の半導体装置は、高耐圧特性が要求される、例えば電力用の高出力スイッチング素子又は大電力高周波素子といった用途に適用して好適である。

２．製造方法例
次に図２、図３、図４、図５、図６及び図７を参照して、この例の半導体装置の製造方法につき説明する。

図２は、既に説明した図１（Ａ）及び（Ｂ）に対応する構成成分に着目した部分を概略的に示す製造工程図である。

図３から図７は、図２に続く、一連の製造工程を概略的に示す工程図である。

以下に説明する各工程は、ウエハレベルで進行するが、特徴部分の理解を容易にするためにその一部分のみに注目して説明する。

図２（Ａ）及び（Ｂ）に示すように、まず、半絶縁性の単結晶基板２０を準備する。単結晶基板２０は、好ましくは例えばシリコンカーバイド基板とするのがよい。

この単結晶基板２０は、第１主表面２０ａ及びこの第１主表面２０ａと対向する第２主表面２０ｂを有している。

この第１主表面２０ａには、所望の半導体装置のレイアウト設計に応じて複数の素子形成領域１１を予め設定しておく。図には１つの素子形成領域１１のみを代表として示してある。

次に、単結晶基板２０の第１主面上２０ａ上に、バッファ層３０を形成する。

バッファ層３０は、好ましくは例えば窒化アルミニウム膜を、従来公知のＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢＥ（Molecular Beam Epitaxy）法により膜厚を１００ｎｍ程度として成膜すればよい。

具体的には、ＭＯＣＶＤ法を適用する場合には、成膜温度を１２００℃程度とし、圧力を約６６６６パスカル（５０Ｔｏｒｒ）程度とし、成長レートを２００ｎｍ／時間（ｈ）程度とする成膜条件で成膜を行うのがよい。

図３（Ａ）及び（Ｂ）に示すように、次いで、成膜されたバッファ層３０上に、絶縁性マスク層４０Ｘを形成する。

絶縁性マスク層４０Ｘとしては、好ましくは例えばシリコン酸化膜（ＳｉＯ₂）を、従来公知のプラズマＣＶＤ法により膜厚を１００ｎｍ程度として形成すればよい。

図４（Ａ）及び（Ｂ）に示すように、次に、常法に従うフォトリソグラフィ工程及びエッチング工程により、絶縁性マスク層４０Ｘをパターニングして、絶縁性マスクパターン４０を形成する。この絶縁性マスクパターン４０は、素子形成領域１１内に長方形状のパターンとして形成される。

図５（Ａ）及び（Ｂ）に示すように、電子キャリア走行層５０を形成する。

電子キャリア走行層５０は、絶縁性マスクパターン４０及びこの絶縁性マスクパターン４０から露出するバッファ層３０上を一体的に覆うように形成する。

電子キャリア走行層５０は、エピタキシャルな選択横方向成長法により形成される。すなわち電子キャリア走行層５０は、互いに異なる複数の方向から成長させ、これが合体することにより一体的に形成される。

このとき電子キャリア走行層５０は、まずバッファ層３０上で成長する。電子キャリア走行層５０は、絶縁性マスクパターン４０外のバッファ層３０上にあっては、図５（Ａ）の縦方向、すなわち白抜き矢印Ａ方向又はＢ方向に成長する。

絶縁性マスクパターン４０とほぼ同じ厚みにまで成長した電子キャリア走行層５０は、絶縁性マスクパターン４０上を横方向、すなわち第１領域５０ａは図面の白抜き矢印Ｃ方向から及び第２領域５０ｂは白抜き矢印Ｄ方向から、絶縁性マスクパターン４０を図面の縦方向に２分する中央線に向かって成長していく。

このようにして、電子キャリア走行層５０は、絶縁性マスクパターン４０上の領域内で、境界面５２により図示例ではほぼ２分されて区画される第１領域５０ａ及びこの第１領域５０ａに隣接している第２領域５０ｂを有することになる。

電子キャリア走行層５０は、好ましくは例えばガリウム源としてトリメチルガリウムを用いて、成膜条件をトリメチルガリウム量を８８μｍｏｌ／分程度、濃度比率（V／III比率）を２５００程度とし、圧力を約６６６６パスカル（５０Ｔｏｒｒ）程度とし、かつ成長温度を１０７０℃程度として形成するのがよい。

このような成膜条件で電子キャリア走行層５０を形成すると、基板に垂直な方向と水平方向との再成長速度比を５．７倍程度とすることができるので好適である。

上述したように絶縁性マスクパターン４０上の第１領域５０ａは、絶縁性マスクパターン４０より外側、すなわちバッファ層３０上から成長が始まったガリウム窒化膜（ＧａＮ）が、図中の絶縁性マスクパターン４０の左側端縁から白抜き矢印Ｃ方向に成長して絶縁性マスクパターン４０上を覆う。

絶縁性マスクパターン４０上の第２領域５０ｂは、図示された絶縁性マスクパターン４０の右側端縁から白抜き矢印Ｄ方向に成長する膜により覆われる。

これら第１領域５０ａ及び第２領域５０ｂは、絶縁性マスクパターン４０の表面積をほぼ等分する線に沿って互いに合わさって、小傾角粒界、すなわち境界面５２を形成しつつ一体化する。

電子キャリア走行層５０の絶縁性マスクパターン４０の外側の第１領域５０ａ及び第２領域５０ｂ外の領域にはいわゆる貫通転位が不可避的に生じてしまう。

また、電子キャリア走行層５０の第１領域５０ａ及び第２領域５０ｂ内の領域では、この境界面５２に沿って不可避的に貫通転位が集中してしまう。しかしながら、電子キャリア走行層５０は横方向選択成長法により形成されるため、この境界面５２を除く領域には貫通転位は極めて少ない。

このとき、絶縁性マスクパターン４０直上の電子キャリア走行層５０、すなわち第１領域５０ａ及び第２領域５０ｂの膜厚は、上述したように最大でも２μｍとして形成するのがよい。

次に、電子キャリア走行層５０上に、バリア層６０を形成する。このバリア層６０は、好ましく例えばＡｌＧａＮ膜を常法に従って形成すればよい。

電子キャリア走行層５０に生じた境界面５２を構成する貫通転位は、バリア層６０の形成時に同一の成長方位を維持してしまうため、その直上のバリア層６０にも不可避的に伝播してしまう。

図６（Ａ）及び（Ｂ）に示すように、素子分離領域８０を形成して、複数の素子形成領域１１同士を電気的に分離する。

この素子分離領域８０の形成工程は、常法に従って、素子分離領域８０の被形成領域を露出するパターンを有するシリコン酸化膜等でマスクして、例えばアルゴン（Ａｒ）をイオン注入して形成すればよい。

図７（Ａ）及び（Ｂ）に示すように、次に、ゲート電極７２を形成する。ゲート電極７２は、電子キャリア走行層５０の第１領域５０ａの上側外及び第２領域５０ｂの上側外であるバリア層６０上、すなわち上側から見たときにゲート電極７２が絶縁性マスクパターン４０の形成位置と重ならない位置であって、ゲート幅Ｗｇの延在方向が第１領域５０ａの端縁に沿うように形成する。

ゲート電極７２の形成は、常法に従って、好ましくは例えば、フォトリソグラフィ工程によるゲート電極形成領域を開口するマスクパターン形成工程、電子ビーム蒸着工程による金属膜形成工程、マスクパターンを除去するリフトオフ工程、及び約４００℃程度での加熱処理、すなわちアニール工程により形成することができる。

次いで、ソース電極７４及びドレイン電極７６を常法に従って形成する。ソース電極７４及びドレイン電極７６は同時に形成するのがよい。具体的には既に説明したゲート電極７２と同様にして、好ましくは例えばフォトリソグラフィ工程による電極形成領域を開口するマスクパターン形成工程、電子ビーム蒸着工程による金属膜形成工程、及びマスクパターンを除去するリフトオフ工程を行う。次いで、約６００℃程度の加熱処理、すなわちシンター工程によりオーミック特性を有する電極とする。

ドレイン電極７６は、ゲート電極７２と離間して、バリア層６０上に形成する。このとき、ドレイン電極７６は、電子キャリア走行層５０の第２領域５０ｂ上側から境界面５２の真上を越えて第１領域５０ａの上側にまでまたがるように形成する。

ソース電極７４は、ゲート電極７２とは離間させ、ゲート電極７２を挟んでドレイン電極７６と対向するように形成する。

（第２の実施の形態）
１．半導体装置の構成例
図８を参照して、この例の半導体装置の実施形態につき説明する。

図８（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図８（Ｂ）は図８（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。

図８（Ａ）及び（Ｂ）に示すように、この例の半導体装置１０は、ソース電極７４及びドレイン電極７６がいわゆるリセス構造を有している点に特徴を有している。

これ以外の構成要素については、既に説明した第１の実施の形態の構成例と何ら変わるところがないので同一番号を付して、詳細な説明は省略する。

すなわち、この例の半導体装置１０は、既に説明した第１の実施の形態の構成例において、ソース電極７４及びドレイン電極７６が、バリア層６０を貫通して電子キャリア走行層５０の厚み内に至る溝部７８内、すなわちリセス溝を埋め込んで設けられている。ソース電極７４及びドレイン電極７６は、コンタクト抵抗を考慮するとキャリア走行層５０に接触するように形成するのが好ましいが、ソース電極７４及びドレイン電極７６の直下のバリア層６０がより薄くなることによってもコンタクト抵抗をより低下させることができるため、ソース電極７４及びドレイン電極７６は、バリア層６０の厚み内に収まる溝部７８を埋め込んで設ける構成としてもよい。

この例では、ソース電極７４及びドレイン電極７６は、これらソース電極７４及びドレイン電極７６それぞれの厚みよりも浅い深さの溝部７８内に、その厚みの一部がバリア層６０から突出するように設けられている。

ソース電極７４及びドレイン電極７６は、これに限定されず、バリア層６０から突出させることなく溝部７８内に埋め込む構成とすることもできる。

このようにソース電極７４及びドレイン電極７６をリセス構造として形成すれば、ソース電極７４及びドレイン電極７６が、シートキャリアに直接接触することになるため、接触抵抗をより低減することができる。結果として、最高動作周波数をより大きくすることができる。

２．製造方法例
次に図９を参照して、この例の半導体装置の製造方法につき説明する。

図９（Ａ）及び（Ｂ）は、既に説明した各図と同様の位置で切断した切断面を示す部分概略製造工程図である。

第１の実施の形態において既に説明した図２から図６及び図７のゲート電極形成工程までの工程は同一であるのでこれらの詳細な説明は省略する。

図９（Ａ）及び（Ｂ）に示すように、素子分離領域８０の形成後に、リセス溝である溝部７８を、従来公知のフォトリソグラフィ工程及びエッチング工程、好ましくは例えばＩＣＰ−ＲＩＥエッチングにより形成する。

次に、既に説明したように、フォトリソグラフィ工程による電極形成領域を開口するマスクパターン形成工程、電子ビーム蒸着工程による金属膜形成工程、マスクパターンを除去するリフトオフ工程、及び加熱処理（シンター）工程により溝部７８を埋め込むソース電極７４及びドレイン電極７６を形成する。

図１（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図１（Ｂ）は図１（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。 図２は、既に説明した図１（Ａ）及び（Ｂ）それぞれと同様の位置で示す部分概略製造工程図である。 図３は、図２に続く、製造工程図である。 図４は、図３に続く、製造工程図である。 図５は、図４に続く、製造工程図である。 図６は、図５に続く、製造工程図である。 図７は、図６に続く、製造工程図である。 図８（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図８（Ｂ）は図８（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。 図９（Ａ）及び（Ｂ）は、既に説明した各図と同様の位置で切断した切断面を示す部分概略製造工程図である。

符号の説明

１０：半導体装置
１１：素子形成領域
２０：単結晶基板
２０ａ：第１主表面
２０ｂ：第２主表面
３０：バッファ層
４０：絶縁性マスクパターン
４０Ｘ：絶縁性マスク層
５０：電子キャリア走行層
５０ａ：第１領域
５０ｂ：第２領域
５２：境界面
６０：バリア層
７２：ゲート電極
７４：ソース電極
７６：ドレイン電極
７８：溝部
８０：素子分離領域

Claims (13)

1. 第１主表面及び当該第１主表面と対向する第２主表面を有しており、前記第１主表面に素子形成領域が設けられている半絶縁性の単結晶基板と、
   前記第１主表面上に設けられているバッファ層と、
   前記バッファ層上に設けられている絶縁性マスクパターンと、
   前記絶縁性マスクパターン及び当該絶縁性マスクパターンから露出するバッファ層上を一体的に覆っている電子キャリア走行層であって、前記絶縁性マスクパターン上の領域内で境界面により区画される第１領域及び当該第１領域に隣接している第２領域を有している前記電子キャリア走行層と、
   前記電子キャリア走行層上に設けられているバリア層と、
   前記第１及び第２領域外である前記バリア層上であって、ゲート幅の延在方向が前記第１領域の端縁に沿うように設けられているゲート電極と、
   前記ゲート電極と離間して前記バリア層上に設けられているドレイン電極であって、前記電子キャリア走行層の前記第２領域上から前記境界面上を越えて前記第１領域上にまたがって設けられている前記ドレイン電極と、
   前記ゲート電極を挟んで前記ドレイン電極と離間して設けられているソース電極と
   を具えていることを特徴とする半導体装置。
2. 前記ドレイン電極及び前記ソース電極は、前記バリア層を貫通して前記電子キャリア走行層の厚み内に至る溝部に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記単結晶基板は、シリコンカーバイド基板であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記バッファ層は、窒化アルミニウム膜であることを特徴とする請求項３に記載の半導体装置。
5. 前記絶縁性マスクパターンは、シリコン酸化膜又はシリコン窒化膜のいずれかであることを特徴とする請求項４に記載の半導体装置。
6. 前記電子キャリア走行層はガリウム窒化膜であり、かつ前記バリア層はＡｌＧａＮ膜であることを特徴とする請求項５に記載の半導体装置。
7. 前記絶縁性マスクパターン直上の前記電子キャリア走行層の膜厚を、最大でも２μｍとすることを特徴とする請求項６に記載の半導体装置。
8. 第１主表面及び当該第１主表面と対向する第２主表面を有しており、前記第１主表面に複数の素子形成領域が設定されている半絶縁性の単結晶基板を準備する工程と、
   前記単結晶基板の前記第１主面上に、バッファ層を形成する工程と、
   前記バッファ層上に、絶縁性マスク層を形成する工程と、
   前記絶縁性マスク層をパターニングして、絶縁性マスクパターンを形成する工程と、
   前記絶縁性マスクパターン及び当該絶縁性マスクパターンから露出するバッファ層上を一体的に覆う電子キャリア走行層であって、選択横方向成長法により互いに異なる方向から成長させて、前記絶縁性マスクパターン上の領域内で境界面により区画される第１領域及び当該第１領域に隣接している第２領域を有する前記電子キャリア走行層を形成する工程と、
   前記電子キャリア走行層上に、バリア層を形成する工程と、
   素子分離領域を形成して、複数の前記素子形成領域同士を電気的に分離する工程と、
   前記第１及び第２領域外である前記バリア層上であって、ゲート幅の延在方向が前記第１領域の端縁に沿うように、ゲート電極を形成する工程と、
   前記ゲート電極と離間して前記バリア層上に設けられているドレイン電極であって、前記電子キャリア走行層の前記第２領域上から前記境界面上を越えて前記第１領域上にまたがって設けられている前記ドレイン電極、及び前記ゲート電極を挟んで前記ドレイン電極と離間して設けられているソース電極を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
9. 前記ドレイン電極及び前記ソース電極を形成する工程は、前記バリア層を貫通して前記電子キャリア走行層の厚み内に至る溝部を形成し、当該溝部内に形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記バッファ層を、窒化アルミニウム膜として形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
11. 前記絶縁性マスクパターンを、シリコン酸化膜又はシリコン窒化膜のいずれかとして形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記電子キャリア走行層をガリウム窒化膜とし、かつ前記バリア層をＡｌＧａＮ膜として形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記絶縁性マスクパターン直上の前記電子キャリア走行層の膜厚を、最大でも２μｍとして形成することを特徴とする請求項１２に記載の半導体装置の製造方法。

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