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JP2010225979A - ＧａＮ系電界効果トランジスタ - Google Patents

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Abstract

【課題】低オン抵抗・高耐圧で動作可能なＧａＮ系化合物半導体デバイスを提供する。
【解決手段】基板上に形成されたバッファ層、チャネル層と、前記チャネル層上に形成され、ドリフト層と、前記ドリフト層上に配置されたソース電極およびドレイン電極と、ドリフト層に形成されたリセス部の内表面および前記ドリフト層の表面に形成された絶縁膜と、前記絶縁膜上に形成されたフィールドプレート部を有するゲート電極とを備えたＧａＮ系電界効果トランジスタにおいて、前記ドリフト層は、前記リセス部と前記ドレイン電極との間に、シートキャリア密度が５×１０１３ｃｍ−２以上、１×１０１４ｃｍ−２以下のｎ型ＧａＮ系化合物半導体からなる電界緩和領域を有し、前記ドリフト層の前記電界緩和領域上に形成された前記絶縁膜の厚さが３００ｎｍ以上であることを特徴とする。
【選択図】図１

Description

本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられるＧａＮ系電界効果トランジスタに関する。
ＩＩＩ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つため、高温環境用、大パワー用、あるいは高周波用の半導体デバイスの材料として非常に魅力的である。
特許文献１には、高周波、大出力用のショットキーゲート電界効果トランジスタにおいて、所定の庇状のフィールドプレート部を有するゲート電極を、所定の膜厚の誘電体膜上に形成することによって、寄生容量の削減、リターンロス値の低減、耐圧の向上、および過大入力に対する歪みレベルを低減することができることが記載されている。
また、通常電力の制御に使われている、インバータやコンバータにおいては、ゲートに制御信号（電圧）が印加されていない時、素子に電流が流れない、いわゆるノーマリオフ型のＦＥＴが使われる。特許文献２には、ノーマリオフ型の構造であるＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（ＭＯＳＦＥＴ）において、コンタクト層およびリサーフ（電界緩和）層を選択再成長によって形成するものが記載されている。
特開２０００−１１８１２２号公報 特開２００８−１５９６３１号公報
しかしながら、特許文献２に記載された電界効果トランジスタでは、素子のオン抵抗を低減するために、リサーフ層のキャリア濃度を高くすると、耐圧が急激に低下するという問題があった。これは、リサーフ層のキャリア濃度が高い場合、ゲート電極のドレイン側端部とリサーフ層との間で電界集中が発生し、絶縁破壊を起こしてしまうためと考えられる。
本発明は、上記に鑑みてなされたものであって、低オン抵抗・高耐圧で動作可能なＧａＮ系化合物半導体デバイスを提供することを目的とする。
上記課題を解決するために、本発明の一実施形態に係るＧａＮ系電界効果トランジスタは、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成されたｐ型のＧａＮ系化合物半導体からなるチャネル層と、前記チャネル層上に形成され、その一部に前記チャネル層に達する凹状のリセス部を有するｎ型ＧａＮ系化合物半導体からなるドリフト層と、前記ドリフト層上に、前記ドリフト層に電気的に接続され、前記リセス部を挟むように配置されたソース電極およびドレイン電極と、前記リセス部の内表面および前記ドリフト層の表面に形成された絶縁膜と、前記絶縁膜上に形成されたフィールドプレート部を有するゲート電極とを備え、前記ドリフト層は、前記リセス部と前記ドレイン電極との間に、シートキャリア密度が５×１０１３ｃｍ−２以上、１×１０１４ｃｍ−２以下のｎ型ＧａＮ系化合物半導体からなる電界緩和領域を有し、前記ドリフト層の前記電界緩和領域上に形成された前記絶縁膜の厚さが３００ｎｍ以上であることを特徴とする。
また、本発明の別の実施形態に係るＧａＮ系電界効果トランジスタは、前記絶縁膜が、リセス部の内表面に形成された第１の絶縁膜と、前記ドリフト層の表面に形成された第２の絶縁膜とからなることを特徴とする。
また、本発明の別の実施形態に係るＧａＮ系電界効果トランジスタは、前記第１の絶縁膜が、ＳｉＯ２、ＳｉＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＴａＯx、またはＳｉＯＮからなることを特徴とする。
また、本発明の別の実施形態に係るＧａＮ系電界効果トランジスタは、前記第２の絶縁膜が、ＳｉＮ、Ａｌ２Ｏ３、Ｓｃ２Ｏ３、またはＭｇＯからなることを特徴とする。
また、本発明の別の実施形態に係るＧａＮ系電界効果トランジスタは、前記電界緩和層上に形成された前記絶縁膜が、前記リセス部のドレイン電極側端部から前記ドレイン電極へ向って厚さが連続、または不連続に増加し、最も厚い部分の厚さが３００ｎｍ以上であることを特徴とする。
また、本発明の別の実施形態に係るＧａＮ系電界効果トランジスタは、前記ゲート電極の前記電界緩和層上に形成された部分の長さが、０.５μｍ以上、１０μｍ以下であることを特徴とする。
本発明によれば、ゲートフィールドプレート構造の電界効果トランジスタにおいて、フィールドプレート部の絶縁膜を厚くすることで、オン抵抗を低くするためにリサーフ領域のキャリア密度を高くしても、高い絶縁破壊電圧を得ることができるという顕著な効果を奏する。
本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの断面模式図である。 本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの、リサーフ領域のシートキャリア濃度と、絶縁破壊電圧の関係を示すグラフである。 本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの製造方法の一例を示す断面模式図である。 本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの製造方法の一例を示す断面模式図である。 本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの製造方法の一例を示す断面模式図である。 本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの製造方法の一例を示す断面模式図である。 本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの製造方法の一例を示す断面模式図である。 本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの製造方法の一例を示す断面模式図である。 本発明の第二の実施形態に係るＧａＮ系電界効果トランジスタの断面模式図である。 本発明の第三の実施形態に係るＧａＮ系電界効果トランジスタの断面模式図である。
以下に、図面を参照して本発明に係るＧａＮ系化合物半導体デバイスの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
（第一の実施形態）
図１は、本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という）の断面模式図である。図１に示すように、ＭＯＳＦＥＴ１００は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、サファイア等からなる基板１０上に、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１２と、ｐ型ＧａＮからなるチャネル層１４と、ｎ型ＧａＮからなるドリフト層１６が順次積層されている。
ドリフト層１６の一部には、底部１８ａがチャネル層１４に達する、断面が略逆台形状のリセス部１８が設けられている。リセス部の内側面１８ｂは、底部１８ａに対して傾斜して立ち上がっている。
ドリフト層１６の表面、リセス部１８の底部１８ａ、および内側面１８ｂには、ＳｉＯ２等の絶縁膜２１が形成され、リセス部１８における絶縁膜２１上には、ゲート電極３１が形成されている。また、リセス部１８を挟んだドリフト層１６上には、ソース電極３３、ドレイン電極３５が、それぞれドリフト層１６とオーミック接触するように形成されている。
ドリフト層１６内には、ドリフト層１６の他の部分よりもシートキャリア密度が低いリサーフ領域１６ａが設けられている。リサーフ領域（電界緩和領域）１６ａは、ゲート電極３１とドレイン電極３５の間に発生する電界集中を緩和する機能を備えている。
また、ゲート電極３１は、リサーフ領域１６ａ上に絶縁膜２１を介してフィールドプレート（ＦＰ）部３１ａを備えている。ＦＰ部３１ａは、ゲート電極３１のドレイン側端部での電界集中を緩和する機能を備えている。
良好な絶縁破壊電圧を得るために、リサーフ領域１６ａのシートキャリア濃度は、５×１０１３ｃｍ−２以上、１×１０１４ｃｍ−２以下であることが必要である。シートキャリア密度が５×１０１３ｃｍ−２よりも低いと、ＦＥＴのオン抵抗が高くなってしまうため、好ましくない。また、シートキャリア密度が、１×１０１４ｃｍ−２よりも高いと、後述するように絶縁破壊電圧が低下してしまうため、好ましくない。
更に、リサーフ領域１６ａ上に形成された絶縁膜２１の厚さは、３００ｎｍ以上であることが好ましく、この場合、ＦＥＴの絶縁破壊電圧として１５００Ｖ以上の値を得ることができる。リサーフ領域１６ａ上に形成された絶縁膜２１の厚さの上限については、特に限定されないが、製造時間等を考慮すると、１５００ｎｍ程度であることが好ましい。
図２は、本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタにおいて、リサーフ領域１６ａのシートキャリア濃度と、ＭＯＳＦＥＴの絶縁破壊電圧の関係を示すグラフである。図中のｔは、リサーフ領域１６ａ上の絶縁膜２１の厚さを示している。図２に示すように、素子の絶縁破壊電圧は、リサーフ領域１６ａのシートキャリア濃度に対して極大値（以下、最大絶縁破壊電圧という）を有しており、ｔの値が増えるにつれ、最大絶縁破壊電圧も増加する。
しかし、リサーフ領域１６ａ上の絶縁膜２１の厚さが６０ｎｍの場合、素子の絶縁破壊電圧（耐圧）はリサーフ領域１６ａのシートキャリア濃度が４．０×１０１３ｃｍ−２程度で極大となり、それ以上のシートキャリア濃度では、急激に耐圧が低下してしまう。これは、ゲート電極３１のドレイン電極３５側端部とリサーフ領域１６ａとの間で電界集中が発生し、絶縁破壊を起こしてしまうためと考えられる。
ドリフト層１６のシートキャリア密度が５．０×１０１３ｃｍ−２よりも低い場合、オン抵抗を十分に低減することができず、また、リサーフ領域１６ａ上の絶縁膜２１を厚くしても、素子の絶縁破壊電圧（耐圧）は１０００Ｖ以下となってしまう。また、ドリフト層１６のキャリア密度が１．０×１０１４ｃｍ−２よりも高い場合、オン抵抗は低くなるが、耐圧が低下してしまう。
以上から、ドリフト層１６のシートキャリア密度は、５．０×１０１３ｃｍ−２以上、１．０×１０１４ｃｍ−２以下、かつリサーフ領域１６ａ上の絶縁膜２１の厚さは３００ｎｍ以上が好ましい。この様な構成とすることで、低オン抵抗、かつ高耐圧の電界効果トランジスタを得ることができる。
次に、本発明の第一の実施形態に係るＧａＮ系電界効果トランジスタの製造方法について説明する。図３ないし８は、図１に示すＭＯＳＦＥＴ１００の製造方法を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法等を用いて製造した場合について説明するが、製法は特に限定されるものではない。
はじめに、（１１１）面を主表面とするＳｉからなる基板１０をＭＯＣＶＤ装置にセットし、水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）およびＮＨ３を原料ガスとし、成長温度１０５０℃で、基板１０上に、バッファ層１２、ｐ−ＧａＮからなるチャネル層１４を順次エピタキシャル成長させる。なお、チャネル層１４に対するｐ型のドーピング源としてビスシクロペンタジエニルマグネシウム（ＣＰ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１６ｃｍ−３程度になるようにＣＰ２Ｍｇの流量を調整する。
つぎに、ＴＭＧａとＮＨ３とをＭＯＣＶＤ装置に導入し、成長温度１０５０℃で、チャネル層１４上にｎ-型ＧａＮ層１６をエピタキシャル成長させる。ｎ-型ＧａＮからなるドリフト層１６のシートキャリア密度は、１．０×１０１４ｃｍ−２程度である。
なお、上記において、バッファ層１２は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層積層したものとする。また、バッファ層１２、チャネル層１４、ドリフト層１６の厚さは、それぞれ１８００ｎｍ、６００ｎｍ、１００ｎｍとする。
さらに、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、ドリフト層１６上に、厚さ５００ｎｍのアモルファスシリコン（ａ−Ｓｉ）からなる第１のマスク層２３を形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部２３ａを形成する。（図３）さらに、第１のマスク層２３をマスクとして、Ｃｌ２ガスを用いてドリフト層１６をエッチングし、底面がチャネル層１４に達するリセス部１８を形成する（図４）。リセス部１８の断面は、少なくともドレイン電極が形成される側の側面が底面に対して傾斜して立ち上がっている略逆台形状であることが好ましい。このような構成とすることで、リセス部の底面のドレイン電極側端部に電界が集中することを抑制することができ、さらに高い絶縁破壊電圧を得ることができる。
なお、第１のマスク層２３は、上面からエッチングされるため、第１のマスク層２３の厚さは、チャネル層１４が表出するまでドリフト層１６のエッチングを行なった場合に、開口部２３ａ以外の位置のドリフト層１６が露出してしまわないように、十分に厚くする。
次に、第１のマスク層２３を除去した後、リセス部１８およびドリフト層１６の一部を覆う第２のマスク層２４を形成し、ドリフト層１６のソース電極およびドレイン電極を形成する部分にｎ型の不純物をイオン注入することによってｎ＋型のＧａＮからなるコンタクト領域１６ｂを形成する。このとき、イオン注入されないドリフト層１６の残りの部分は、リサーフ領域１６ａとなる（図５）。ここで、コンタクト層１６ｂのシートキャリア密度は、オーミック電極（ソース電極３３、ドレイン電極３５）とのコンタクト抵抗を低減するため、１×１０１８ｃｍ−３以上であることが望ましい。
次に、第２のマスク層２４を除去した後、リフトオフ法を用いてコンタクト層１６ｂ上にソース電極３３、ドレイン電極３５を形成する（図６）。なお、ソース電極３３、ドレイン電極３５は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ積層構造からなる。また、電極を構成する金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。
次に、ＳｉＨ４とＮ２Ｏを原料として、ＰＣＶＤ法を用いて、ＳｉＯ２からなる厚さ６０ｎｍの絶縁膜２６´を、リセス部１８の内表面上、ドリフト層１６上、ソース電極３３およびドレイン電極３５上に成膜する（図７）。
さらに、リサーフ領域１６ａ上のみにＳｉＯ２を堆積し、絶縁膜２６を形成する。このとき、リサーフ領域１６ａ上の絶縁膜は、あわせて３００ｎｍ以上となるように形成する。
次に、リフトオフ法を用いて、リセス部１８における絶縁膜２６上にＴｉ／Ａｌ積層構造からなるゲート電極３１を形成し、ソース電極３３およびドレイン電極３５上の絶縁膜２６を除去することによって、図１に示すＭＯＳＦＥＴ１００が完成する。
ここで、ゲート電極３１のドレイン電極３５側端部は、リサーフ領域１６ａ上に絶縁膜を介した状態でフィールドプレート部３１ａを備えており、さらに耐圧を向上することができる。フィールドプレート部３１ａの長さＷは、ゲート電極３１とドレイン電極３５との間隔によって適宜定めることができるが、ゲート電極３１とドレイン電極３５との間隔をＬとした場合、Ｌ／３程度が望ましい。例えば、Ｌが１２μｍの場合、Ｗは４μｍ程度が望ましい（図１参照）。
また、フィールドプレート部３１ａの長さＷは、０.５μｍ以上、１０μｍ以下であることが好ましい。Ｗが０．５μｍよりも短いと、フィールドプレート効果を得ることが難しくなり、１０μｍよりも長いと、ゲート−ドレイン間の距離が長くなって、結果的に素子の大型化につながってしまう。
なお、ＭＯＳＦＥＴ１００の製造方法として図２〜８に示したプロセスを例にとって説明したが、製造方法としてはこれに限定されるものではない。例えば、絶縁膜２６は、２層の膜によって形成したが、単一の絶縁膜で形成してもよい。この場合、全体に、３００ｎｍ以上の絶縁膜を形成した後、ゲート電極を形成する部分をエッチングによって６０ｎｍの厚さまで除去してもよい。
また、上述した製造方法では、絶縁膜２６として、ＰＣＶＤ法によって成膜したＳｉＯ２を例にとって説明したが、成膜方法としては、ＰＣＶＤ以外にもＡＰＣＶＤ法、ＥＣＲスパッタ法などの成膜方法を利用することができる。また、絶縁膜２６の材料として、ＳｉＯ２以外にも、チャネル層１４と間の界面準位密度を低く保つことができ、かつ絶縁破壊耐圧の高い絶縁材料、例えばＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＴａＯx、またはＳｉＯＮを用いることができる。
また、上述した製造方法では、コンタクト領域１６ｂの形成方法として、イオン注入法を例にとって説明したが、この方法に限らず、コンタクト領域を形成する部分をエッチングにより除去した後、ｎ＋型ＧａＮを選択再成長することによって形成してもよい。
（第二の実施形態）
図９は、本発明の第二の実施形態に係るＧａＮ系電界効果トランジスタの断面模式図である。図９に示すように、ＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様の構成であるが、絶縁膜が第一の実施形態における２６に代わり、第１の絶縁膜４６と、第２の絶縁膜４７で形成されている点で異なる。
すなわち、ＭＯＳＦＥＴ２００における絶縁膜は、リセス部１８の内側面に形成された第１の絶縁膜４６と、ドリフト層１６上に形成された第２の絶縁膜４７からなる。第１の絶縁膜４６と、第２の絶縁膜４７の厚さはそれぞれ、６０ｎｍ、３００ｎｍである。
第１の絶縁膜４６に使用される材料としては、絶縁破壊電圧の高い絶縁膜であればよく、ＳｉＯ２、ＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＴａＯx、またはＳｉＯＮを用いることができる。また、第２の絶縁膜４７に使用される材料としては、絶縁破壊電圧が高く、かつ、ドリフト層１６との間の界面準位密度を低減できる絶縁膜であればよく、ＳｉＮ、Ａｌ２Ｏ３、Ｓｃ２Ｏ３、ＭｇＯを用いることができる。
第１の絶縁膜４６、および第２の絶縁膜４７の成膜方法としては、ＰＣＶＤ法、Ｃａｔ−ＣＶＤ法、ＥＣＲスパッタ法等、様々な方法を利用することができる。
このように、絶縁膜を第１の絶縁膜４６、第２の絶縁膜４７という２種類の絶縁膜で構成することで、リサーフ領域１６ａ上のみを厚膜化する工程を単純化することができる。また、例えば、第１の絶縁膜４６は絶縁破壊電圧が高い材料で形成し、第２の絶縁膜４７は絶縁破壊電圧が高く、かつドリフト層１６（リサーフ領域１６ａ）との間の界面準位密度を低減できる材料・条件で形成することができる。
（第三の実施形態）
図１０は、本発明の第三の実施形態に係るＧａＮ系電界効果トランジスタの断面模式図である。図１０に示すように、ＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ１００と同様の構成であるが、リサーフ領域１６ａ上の絶縁膜５６の厚さがゲート電極３１側から段階的に増加している点で異なる。
すなわち、ＭＯＳＦＥＴ３００における絶縁膜５６は、リサーフ領域１６ａ上で厚さが比較的薄い第１の部分５６ａと、比較的厚い第２の部分５６ｂを備えており、更にその上にはゲート電極３１の第１のＦＰ部３１ｂ、および第２のＦＰ部３１ｃが形成されている。ここで、絶縁層５６の厚さは、最も厚い第２の部分５６ｂの厚さｔ２が３００ｎｍ以上であればよく、その他の部分の厚さは特に限定されないが、製造プロセスを考慮すると、薄い第１の部分５６ａの厚さｔ１は、リセス部１８に形成される部分の厚さと同じことが望ましく、例えば５０〜１００ｎｍ程度が望ましい。
本実施形態によれば、ゲート電極３１とドレイン電極３５の間で電界が集中する部分を、第１のＦＰ部３１ｂ、および第２のＦＰ部３１ｃによって分散させることができるため、ＭＯＳＦＥＴの耐圧を更に向上させることができる。
リサーフ領域１６ａ上の絶縁膜５６の厚さは、上記説明のように段階的に増加させてもよく、連続的に増加させてもよい。また、段階的に増加させる場合、段数は問わないが、製造時間やコストを考慮すると、２段、または３段であることが好ましい。
１００、２００、３００ ＭＯＳＦＥＴ
１０ 基板
１２ バッファ層
１４ チャネル層
１６ ドリフト層
１６ａ リサーフ領域（電界緩和領域）
１６ｂ コンタクト領域
１８ リセス部
１８ａ 底部
１８ｂ 内側面
２１ 絶縁膜
２３ 第１のマスク層
２３ａ 開口部
２４ 第２のマスク層
２６、２６´ 絶縁膜
３１ ゲート電極
３１ａ フィールドプレート（ＦＰ）部
３１ｂ 第１のＦＰ部
３１ｃ 第２のＦＰ部
３３ ソース電極
３５ ドレイン電極
４６ 第１の絶縁膜
４７ 第２の絶縁膜
５６ 絶縁膜
５６ａ 第１の部分
５６ｂ 第２の部分

Claims (6)

  1. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成されたｐ型のＧａＮ系化合物半導体からなるチャネル層と、
    前記チャネル層上に形成され、その一部に前記チャネル層に達する凹状のリセス部を有するｎ型ＧａＮ系化合物半導体からなるドリフト層と、
    前記ドリフト層上に、前記ドリフト層に電気的に接続され、前記リセス部を挟むように配置されたソース電極およびドレイン電極と、
    前記リセス部の内表面および前記ドリフト層の表面に形成された絶縁膜と、
    前記絶縁膜上に形成されたフィールドプレート部を有するゲート電極とを備え、
    前記ドリフト層は、前記リセス部と前記ドレイン電極との間に、シートキャリア密度が５×１０１３ｃｍ−２以上、１×１０１４ｃｍ−２以下のｎ型ＧａＮ系化合物半導体からなる電界緩和領域を有し、前記ドリフト層の前記電界緩和領域上に形成された前記絶縁膜の厚さが３００ｎｍ以上であることを特徴とするＧａＮ系電界効果トランジスタ。
  2. 前記絶縁膜は、リセス部の内表面に形成された第１の絶縁膜と、
    前記ドリフト層の表面に形成された第２の絶縁膜とからなることを特徴とする請求項１に記載のＧａＮ系電界効果トランジスタ。
  3. 前記第１の絶縁膜は、ＳｉＯ２、ＳｉＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＴａＯx、またはＳｉＯＮからなることを特徴とする請求項１または２に記載のＧａＮ系電界効果トランジスタ。
  4. 前記第２の絶縁膜は、ＳｉＮ、Ａｌ２Ｏ３、Ｓｃ２Ｏ３、またはＭｇＯからなることを特徴とする請求項１ないし請求項３のいずれか１項に記載のＧａＮ系電界効果トランジスタ。
  5. 前記電界緩和層上に形成された前記絶縁膜は、前記リセス部のドレイン電極側端部から前記ドレイン電極へ向って厚さが連続、または不連続に増加し、最も厚い部分の厚さが３００ｎｍ以上であることを特徴とする請求項１ないし請求項４のいずれか１項に記載のＧａＮ系電界効果トランジスタ。
  6. 前記ゲート電極は、前記電界緩和層上に形成された部分の長さが、０.５μｍ以上、１０μｍ以下であることを特徴とする請求項１ないし請求項５のいずれか１項に記載のＧａＮ系電界効果トランジスタ。
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