JP2008147245A - 劣化診断回路及び半導体集積回路 - Google Patents

Abstract

【課題】単純な回路で構成される劣化診断回路及びＩＰコア化された劣化診断回路が組み込まれた半導体集積回路を提供する。
【解決手段】半導体集積回路１０ａ内に設けられた実回路１２の経年劣化による故障時期を予測する劣化診断回路１３ａであって、一定の周波数でパルス信号を出力する信号発生回路１４と、実回路１２と同時期に設けられ、信号発生回路１４により出力されたパルス信号を通過させて出力する劣化診断対象回路１６ａと、信号発生回路１４により出力されたパルス信号の立ち上がりから所定時間だけ遅れて立ち上がりかつ信号発生回路１４により出力されたパルス信号と同じ周波数を有するクロック信号を生成するとともに、劣化診断対象回路１６により出力されたパルス信号のタイミングとクロック信号のタイミングとを比較して劣化診断対象回路１６ａの劣化が発生したか否かを判定し、判定結果を実回路と外部との少なくとも一方に出力する劣化判定回路１８とを備える。
【選択図】図１

Description

本発明は、半導体集積回路に設けられた実回路の経年劣化による故障時期を予測する劣化診断回路に関する。

一般的な半導体集積回路の時間経過に対する故障発生率は、図９に示す故障率曲線（いわゆる「バスタブカーブ」）のような傾向を持つ。このバスタブカーブは、故障発生率に応じて３つの期間に分けられ、それぞれ初期故障期、偶発故障期、摩擦故障期と呼ばれている。

従来、半導体集積回路の故障発生率低減の策として、初期故障期に発生する故障に対しては、温度条件や電圧条件の規格に対して高負荷状態で動作させ、時間経過による初期不良を加速的に発生させ、不良品を排除するいわゆるバーンインと呼ばれる方法がとられている。

しかしながら、半導体集積回路の劣化によって発生確率が増す摩擦故障期に発生する故障に対しては、初期故障期に発生する故障に対する方法は有効ではない。

摩擦故障期に発生する故障を分類すると、以下のような３つの場合が考えられる。１つ目は、酸化膜（絶縁膜）の経過故障による耐圧劣化や短絡。２つ目は、配線、ビアコンタクト、及びスルーホールの腐食やエレクトロマイグレーションが原因のボイドによる開放、短絡、抵抗増大。３つ目は、ワイヤボンディングの接合部の金属化合物成長による高抵抗や断線である。

この摩擦故障期での故障発生を抑制することにより、ＭＴＢＦ（平均故障間隔）は延長され、半導体集積回路の品質を向上させることができる。

半導体集積回路の劣化による故障を判定する方法として、同一の半導体チップ内に機能回路として同一の機能を有するものを複数設け、その機能回路の出力信号を期待値と比較し、不一致が生じている場合には不一致が生じた機能回路が故障したと判定する半導体装置が知られている（例えば、特許文献１参照）。故障が生じていると判定された場合には、故障の生じていない機能回路の出力を選択することで、長寿化を達成することができる。

また、劣化チェック用回路を別途設け、劣化チェック用回路に対して実回路よりも大きな使用負荷を与えて、劣化進行状況測定センサにより劣化チェック用回路の電気特性等を測定し、劣化進行状況を把握する半導体装置が知られている（例えば、特許文献２参照）。劣化チェック用回路は、大きな負荷が与えられているので、実回路よりも劣化の進行が早く、迅速に実回路の劣化を予測することができる。

図１０は、特許文献２に公開されている半導体装置の構成を示す。半導体装置１は、使用頻度の増大によってまたは周囲の環境に起因して経時劣化する実回路要素２を含み各種データ処理等を行う集積回路３と、集積回路３へのデータの入出力の為の複数の入出力端子４と、実回路要素２と同一の積層構造を持つ劣化チェック用回路要素５と、劣化チェック用回路要素５に実回路要素２以上の使用負荷を与える使用最大負荷回路６と、劣化チェック用回路要素５の劣化進行状況を測定するためのセンサ７と、センサ７からの信号を外部に出力する出力端子８とで構成されている。

ここで同一の構造というのは、経時劣化に関し実回路要素２と膜質、応力状態、添加物の析出状態等がほぼ同一の条件にあるような、同一の積層構造と同一の断面積を有する、実回路要素２の劣化を模擬し得る構造を示す。

上記のような構成の半導体装置において、劣化チェック用回路要素５の劣化進行状況をセンサ７が測定するので、実回路要素２の劣化進行状況を間接的に把握することができる。従って、例えばメインテナンスを行う場合、劣化チェック用回路要素５の劣化進行状況を見ることによって、次回のメインテナンスまで半導体装置が仕様を維持できるかどうかを知ることができ、ユーザの使用頻度及び使用環境に応じた半導体装置の交換時期を的確に判断することが可能となる。
特開２００４−３４０８７７号公報 特開平７−１２８３８４号公報

しかしながら、上記のような特許文献１に記載の半導体装置は、半導体集積回路の実際の機能回路と同一の機能を有する回路を複数設ける必要があるので、回路規模が大きくなるという問題点がある。また、特定の限られた機能回路のみを複数設けた場合、故障判定の対象となる回路は、その特定の部位のみとなってしまう。

また、上記のような特許文献２に記載の半導体装置は、実回路には必要のない大きな使用負荷を与える回路と、劣化具合（例えば抵抗値の変化）をアナログ値として判定するセンサとが必要であり、回路が複雑化、大規模化するという問題点がある。

本発明は上述した従来技術の問題点を解決するもので、単純な回路で構成される劣化診断回路を提供すること及びＩＰコア化された劣化診断回路が組み込まれた半導体集積回路を提供することを課題とする。

本発明に係る劣化診断回路は、上記課題を解決するために、請求項１記載の発明は、半導体集積回路内に設けられた実回路の経年劣化による故障時期を予測する劣化診断回路であって、一定の周波数でパルス信号を出力する信号発生回路と、前記実回路と同時期に設けられ、前記信号発生回路により出力されたパルス信号を通過させて出力する劣化診断対象回路と、前記信号発生回路により出力されたパルス信号の立ち上がりから所定時間だけ遅れて立ち上がりかつ前記信号発生回路により出力されたパルス信号と同じ周波数を有するクロック信号を生成するとともに、前記劣化診断対象回路により出力されたパルス信号のタイミングと前記クロック信号のタイミングとを比較して前記劣化診断対象回路の劣化が発生したか否かを判定し、判定結果を前記実回路と外部との少なくとも一方に出力する判定回路とを備えることを特徴とする。

請求項２記載の発明は、請求項１において、前記判定回路は、前記クロック信号の立ち上がり時に前記劣化診断対象回路により出力されたパルス信号がＬレベルである場合には前記劣化診断対象回路の劣化が発生したと判定することを特徴とする。

請求項３記載の発明は、請求項１又は請求項２において、前記判定回路は、前記劣化診断対象回路により出力されたパルス信号が立ち上がってから前記クロック信号が立ち上がるまでの時間が所定時間以内である場合には前記劣化診断対象回路の劣化が発生したと判定することを特徴とする。

請求項４記載の発明は、請求項１又は請求項２において、前記判定回路は、前記クロック信号が立ち上がってから前記劣化診断対象回路により出力されたパルス信号が立ち下がるまでの時間が所定時間以内である場合には前記劣化診断対象回路の劣化が発生したと判定することを特徴とする。

請求項５記載の発明は、請求項１乃至請求項４のいずれか１項において、前記劣化診断対象回路は、経年的に腐食又は酸化による劣化が進行する金属導体配線により構成されることを特徴とする。

請求項６記載の発明は、請求項５において、前記金属導体配線は、アルミ又は銅の配線であることを特徴とする。

請求項７記載の発明は、請求項５又は請求項６において、前記金属導体配線は、前記実回路の近傍又は実回路の内部を通して配線されていることを特徴とする。

請求項８記載の発明は、請求項５乃至請求項７のいずれか１項において、前記金属導体配線は、前記信号発生回路から前記判定回路までの最短距離よりも長く引き回して配線されていることを特徴とする。

請求項９記載の発明は、請求項１乃至請求項８のいずれか１項において、前記劣化診断対象回路は、配線上にビアコンタクト、トランジスタで構成されるバッファ、ワイヤボンディング、アルミ電極、及びリードフレームの少なくとも１つを備えることを特徴とする。

請求項１０記載の発明は、請求項５乃至請求項９のいずれか１項において、前記金属導体配線は、前記半導体集積回路の外周に引き回して配線されるとともに、配線の途中で折り返され、折り返された前記金属導体配線が折り返される前の前記金属導体配線に近接に配置されることを特徴とする。

請求項１１記載の発明は、請求項５乃至請求項９のいずれか１項において、前記劣化診断対象回路は、配線上に論理反転回路を有し、前記金属導体配線は、前記半導体集積回路の外周に引き回して配線されるとともに、前記論理反転回路で折り返され、折り返された前記金属導体配線が折り返される前の前記金属導体配線に近接に配置されることを特徴とする。

請求項１２記載の発明は、請求項５乃至請求項９のいずれか１項において、前記劣化診断対象回路は、太さの異なる複数の前記金属導体配線により構成されていることを特徴とする。

本発明に係る半導体集積回路は、上記課題を解決するために、請求項１３記載の発明は、請求項１乃至請求項１２のいずれか１項記載の劣化診断回路をＩＰコア化して、ＩＰコア化された前記劣化診断回路をＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のパッケージ内に備えることを特徴とする。

本発明の請求項１記載の発明によれば、劣化診断対象回路を通るパルス信号の伝達時間の変化に基づいて、劣化診断対象回路に劣化が生じたか否かを判定するので、簡易な回路構成で劣化診断回路を提供することができる。

本発明の請求項２記載の発明によれば、クロック信号の立ち上がり時に劣化診断対象回路により出力されたパルス信号がＬレベルであるか否かにより劣化を判定するので、簡易な構成で確実に信号の伝達時間の変化を検出して、劣化診断を行うことができる。

本発明の請求項３記載の発明によれば、劣化診断対象回路により出力されたパルス信号が立ち上がってからクロック信号が立ち上がるまでの時間が所定時間以内である場合には劣化が発生したと判定するので、クロック信号の立ち上がり時に劣化診断対象回路により出力されたパルス信号がＨレベルであったとしても、セットアップ違反として早期に劣化を検出することができる。

本発明の請求項４記載の発明によれば、クロック信号が立ち上がってから劣化診断対象回路により出力されたパルス信号が立ち下がるまでの時間が所定時間以内である場合には劣化が発生したと判定するので、クロック信号の立ち上がり時に劣化診断対象回路により出力されたパルス信号がＨレベルであったとしても、劣化診断対象回路内で短絡等が起きた場合にホールド違反として早期に発見することができる。

本発明の請求項５記載の発明によれば、経年的に腐食又は酸化による劣化が進行する金属導体配線を劣化診断対象回路に用いるので、金属導体配線の劣化を調べることができる。また、劣化が発生した場合に、金属導体配線が劣化の原因であると推定することができる。

本発明の請求項６記載の発明によれば、金属導体配線は、アルミ又は銅であるため、実回路内にアルミ又は銅による配線を行っている場合に、劣化の有無を予測できるとともに、劣化の要因を特定することができる。

本発明の請求項７記載の発明によれば、金属導体配線が実回路の近傍又は内部を通して配線されているので、実回路に起きる劣化を早期かつ高い確率で予測することができる。

本発明の請求項８記載の発明によれば、金属導体配線は、信号発生回路から判定回路までの最短距離よりも長く引き回して配線されているので、より信号の伝達時間が長くなり、伝達の遅延が生じた場合に早期に発見することができる。また、半導体集積回路内の大きな面積を引き回しているので、様々な場所で起こる劣化に対して劣化診断を行うことが可能となる。

本発明の請求項９記載の発明によれば、配線上にビアコンタクト、トランジスタで構成されるバッファ、ワイヤボンディング、アルミ電極、及びリードフレームの少なくとも１つを備えるので、半導体回路内のあらゆる部分に対する劣化診断を行うことができる。また、備えた部品から、劣化要因及び場所を特定することができる。

本発明の請求項１０記載の発明によれば、近接した金属導体配線の線間の絶縁シリコンが劣化して短絡が生じた場合に、判定回路がシリコンの劣化を発見することができる。

本発明の請求項１１記載の発明によれば、論理反転回路で論理が反転するので、折り返されて近接した２本の金属導体配線は電位差を有する。したがって、近接した金属導体配線の線間に電位差によるストレスを与え、絶縁シリコンの劣化を促進するので、早期にシリコンの劣化を発見することができる。

本発明の請求項１２記載の発明によれば、劣化診断対象回路が太さの異なる複数の金属導体配線で構成されているので、金属導体配線は、細い順に劣化により切断され、劣化の進行具合を判定することができる。

本発明の請求項１３記載の発明によれば、ＩＰコア化された劣化診断回路をＡＳＩＣ又はＦＰＧＡのパッケージ内に備えるので、必要な劣化診断回路を簡単に選択することができ、より早期のより正確な劣化診断を行うことができる。

以下、本発明の劣化診断回路及び半導体集積回路の実施の形態を、図面に基づいて詳細に説明する。

以下、本発明の実施例について図面を参照しながら説明する。図１は、本発明の実施例１の劣化診断回路１３ａを有する半導体集積回路１０ａの構成を示すブロック図である。

まず、本実施の形態の構成を説明する。図１に示すように、半導体集積回路１０ａは、実回路１２と本実施の形態に係る劣化診断回路１３ａとを有する。実回路１２は、経年劣化する可能性を有する。劣化診断回路１３ａは、信号発生回路１４、劣化診断対象回路１６ａ、及び劣化判定回路１８で構成されている。

劣化診断回路１３ａは、半導体集積回路１０ａ内に設けられた実回路１２の経年劣化による故障時期を予測する。信号発生回路１４は、一定の周波数でパルス信号を劣化診断対象回路１６ａに出力する。

劣化診断対象回路１６ａは、実回路１２と同時期に設けられ、信号発生回路１４により出力されたパルス信号を通過させて劣化判定回路１８に出力する。この劣化診断対象回路１６ａが実回路１２と同時期に設けられているので、劣化診断対象回路１６ａに劣化が生じた場合には、劣化診断回路１３ａは、実回路１２にも経年劣化による故障が生じている可能性が高いと判断する。

劣化判定回路１８は、本発明の判定回路に対応し、信号発生回路１４により出力されたパルス信号の立ち上がりから所定時間だけ遅れて立ち上がりかつ信号発生回路１４により出力されたパルス信号と同じ周波数を有するクロック信号を生成するとともに、劣化診断対象回路１６ａにより出力されたパルス信号のタイミングとクロック信号のタイミングとを比較して劣化診断対象回路１６ａの劣化が発生したか否かを判定し、判定結果を実回路１２と外部との少なくとも一方に出力する。

本実施例においては、劣化判定回路１８は、実回路１２及び外部の両方に接続されている。劣化判定回路１８が実回路１２又は外部に判定結果を出力した後の動作はどのようなものであってもよい。例えば、外部に送られた判定結果が劣化を検出した場合には、ランプ等により使用者に劣化の可能性を知らせることができる。また実回路１２に劣化を示す判定結果が出力された場合には、実回路１２の動作を一時停止しても良いし、メンテナンスの時期を設定してもよい。

信号発生回路１４により出力されたパルス信号と、劣化判定回路１８内で生成されるクロック信号のタイミングの同期をとる方法は色々考えられるが、１例として以下のような方法が考えられる。半導体集積回路１０ａ内には、図示しないクロックが設けられており、劣化判定回路１８内で生成されるクロック信号よりも非常に早い第２クロック信号を生成するとする。この第２クロック信号の１０周期ごとに信号発生回路１４内でパルス信号を生成、出力し、パルス信号を生成してから第２クロック信号の３周期後に常に劣化判定回路１８内でクロック信号を生成するとすれば、パルス信号と劣化判定回路１８内で生成されるクロック信号とのタイミングの同期をとることができる。この場合、第２クロック信号自体に遅れが生じない限り、両信号は、同じ周波数かつ第２クロック信号３周期分の立ち上がり時刻のずれを有する。ここでは第２クロック信号３周期分と仮定しているが、劣化診断対象回路１６ａ内でのパルス信号伝達時間に合わせて調節する必要がある。

次に実施例１に係る劣化診断回路１３ａの動作を説明する。図２及び図３は、各部における信号の動作タイムチャートを示す図である。本実施例において、劣化判定回路１８は、Ｄ（Ｄｅｌａｙ）タイプのフリップフロップを劣化の判定に用いている。Ｄタイプのフリップフロップは、クロック信号の立ち上がり時（ＬレベルからＨレベルに変化した時）に、フリップフロップのＤ端子に入力された信号の状態をそのままＱ端子に出力する。

信号発生回路１４は、時刻ｔ_１においてパルス信号を生成し出力する。出力されたパルス信号は、劣化診断対象回路１６ａを通過し、時刻ｔ_２において劣化判定回路１８に入力される。劣化診断対象回路１６ａをパルス信号が伝達するのに所定の時間を要するため、パルス信号が信号発生回路１４により出力されてから劣化判定回路１８に入力されるまで正常遅延時間Ｔ_１を要する。

信号発生回路１４により生成されたパルス信号のオン時間（Ｈレベルの時間）は、セットアップ時間＋α及びホールド時間＋βの合計期間である。ここで、セットアップ時間は、本発明の所定時間に対応し、フリップフロップにパルス信号が入力されてからクロック信号が立ち上がるまでの間に最小限必要な時間を指す。またホールド時間は、本発明の所定時間に対応し、クロック信号が立ち上がってからフリップフロップに入力されたパルス信号が立ち下がるまでに最小限必要な時間を指す。

α及びβは、劣化診断対象回路１６ａの固有の値であり、計算や経験則により求めて設定する。α及びβの時間を調節することにより、劣化診断の基準を定めることができる。α及びβが非常に短い場合には、判定回路１８は、わずかな劣化に基づく遅延時間の増加に対して劣化を検出することができる。逆にα及びβが長い場合には、判定回路１８は、劣化が進行して遅延時間が非常に長く増加したときに限って劣化を検出する。

したがって、信号発生回路１４は、時間α、βを調節できる機能を有する。この調節により劣化判定のマージンが調節される。

劣化判定回路１８は、時刻ｔ_３においてクロック信号が生成され立ち上がる。劣化判定回路１８にパルス信号が入力される時刻ｔ_２から、劣化判定回路１８がクロック信号を生成する時刻ｔ_３までの時間はセットアップ時間＋αである。したがって、劣化判定回路１８は、信号発生回路１４により出力されたパルス信号の立ち上がりから、正常遅延時間Ｔ_１＋セットアップ時間＋αの時間だけ遅れてクロック信号が立ち上がるように、あらかじめ設定する必要がある。

時刻ｔ_３におけるクロック信号の立ち上がり時に、劣化判定回路１８内のフリップフロップに入力されたパルス信号がＨレベルであるため、劣化判定回路１８内のフリップフロップは、Ｈレベルの信号を出力する。正常状態が続いていれば、劣化判定回路１８内のフリップフロップの出力信号は、常にＨレベルである。

劣化診断対象回路１６ａが劣化した場合、劣化診断対象回路１６ａに入力されたパルス信号が劣化診断対象回路１６ａ内を伝達する時間が遅れる、若しくは進む現象が現れる。パルス信号が遅れる場合の原因は、劣化診断対象回路１６ａ内の半導体の劣化現象により高抵抗になる等が考えられる。

図２において、パルス信号が遅れた場合の動作を説明する。信号発生回路１４は、時刻ｔ_４においてパルス信号を生成し出力する。出力されたパルス信号は、劣化診断対象回路１６ａを通過し、正常な状態であれば、時刻ｔ_５において劣化判定回路１８に入力される。しかしながら、劣化診断対象回路１６ａ内で劣化が生じているためパルス信号の伝達時間に遅延が生じ、パルス信号が信号発生回路１４により出力されてから劣化判定回路１８に入力されるまでにかかる時間Ｔ_２は、正常遅延時間Ｔ_１よりも長い。

したがって、時刻ｔ_６におけるクロック信号の立ち上がり時に、劣化診断対象回路１６ａにより出力され劣化判定回路１８内のフリップフロップに入力されたパルス信号がＬレベルであるため、劣化判定回路１８内のフリップフロップは、Ｌレベルの信号を出力する（時刻ｔ_７）。

劣化判定回路１８は、フリップフロップの出力信号をラッチ判定して、劣化判定信号を出力する。したがって、フリップフロップが１度でもＬレベルの信号を出力すると、劣化判定回路１８は、その後Ｌレベルの劣化判定信号を出力し続ける（時刻ｔ_７）。すなわち、劣化判定回路１８は、劣化診断対象回路１６ａに劣化が生じていることを検出した場合、Ｌレベルの劣化判定信号を出力する
以上のような動作により、劣化判定回路１８は、クロック信号の立ち上がり時に劣化診断対象回路１６ａにより出力されたパルス信号がＬレベルである場合には劣化診断対象回路１６ａの劣化が発生したと判定する。

また、クロック信号の立ち上がり時にセットアップ違反又はホールド違反が生じた場合にも、劣化診断対象回路１６ａの劣化が発生したと判定することができる。この場合の動作を図３を用いて説明する。

劣化診断対象回路１６ａにおいて劣化が生じてない場合、パルス信号は、信号発生回路１４により出力されてから劣化判定回路１８に入力されるまで正常遅延時間Ｔ_１´を要する。時刻ｔ_１´、ｔ_２´、及びｔ_３´における各部の動作は、図２の時刻ｔ_１、ｔ_２、及びｔ_３における各部の動作と同じであるため、詳しい説明を省略する。

信号発生回路１４は、時刻ｔ_４´においてパルス信号を生成し出力する。出力されたパルス信号は、劣化診断対象回路１６ａを通過し、正常な状態であれば、時刻ｔ_５´において劣化判定回路１８に入力される。しかしながら、劣化診断対象回路１６ａ内で劣化が生じているためパルス信号の伝達時間に遅延が生じ、パルス信号が信号発生回路１４により出力されてから劣化判定回路１８に入力されるまでにかかる時間Ｔ_２´は、正常遅延時間Ｔ_１´よりも長い。

しかしながら、劣化診断対象回路１６ａにより出力されたパルス信号が、時刻ｔ_６´において劣化判定回路１８内のフリップフロップに入力された際にまだクロック信号は立ち上がっていない。その後、クロック信号が時刻ｔ_７´において立ち上がった時に、劣化診断対象回路１６ａにより出力され劣化判定回路１８内のフリップフロップに入力されたパルス信号は、Ｈレベルである。

ところが、パルス信号が劣化判定回路１８内のフリップフロップに入力された時刻ｔ_６´から、クロック信号の立ち上がる時刻ｔ_７´までの時間がセットアップ時間よりも短いため、セットアップ違反が起こる。この際、フリップフロップの出力信号は、メタステーブルとなる。ここでメタステーブルとは、フリップフロップの入力信号においてセットアップ時間、もしくはホールド時間が守られなかった場合に、出力信号が不安定な状態になることを言う。

劣化判定回路１８は、フリップフロップの出力信号をラッチ判定して、劣化判定信号を出力する。したがって、フリップフロップの出力信号がメタステーブルとなり、１度でもＬレベルの信号を出力すると、劣化判定回路１８は、その後Ｌレベルの劣化判定信号を出力し続ける（時刻ｔ_８´）。

すなわち、劣化判定回路１８は、劣化診断対象回路１６ａにより出力されたパルス信号が立ち上がってからクロック信号が立ち上がるまでの時間が所定時間（セットアップ時間）以内である場合には劣化診断対象回路１６ａの劣化が発生したと判定して、Ｌレベルの劣化判定信号を出力する
逆に、劣化診断対象回路１６ａ内で短絡等が起きて、パルス信号の伝達時間が短い場合が考えられる。この場合にはホールド違反となり、セットアップ違反の場合と同様にメタステーブルが起きる。すなわち、劣化判定回路１８は、クロック信号が立ち上がってから劣化診断対象回路１６ａにより出力されたパルス信号が立ち下がるまでの時間が所定時間（ホールド時間）以内である場合には劣化診断対象回路１６ａの劣化が発生したと判定して、Ｌレベルの劣化判定信号を出力する。

上述のとおり、本発明の実施例１の形態に係る劣化診断回路１３ａによれば、劣化診断対象回路１６ａを通るパルス信号の伝達時間の変化に基づいて、劣化診断対象回路１６ａに劣化が生じたか否かを判定するので、簡易な回路構成で劣化診断回路１３ａを提供することができる。

また、クロック信号の立ち上がり時に劣化診断対象回路１６ａにより出力されたパルス信号がＬレベルであるか否かにより劣化を判定するので、簡易な構成で確実に信号の伝達時間の変化を検出して、劣化診断を行うことができる。

さらに、劣化診断対象回路１６ａにより出力されたパルス信号が立ち上がってからクロック信号が立ち上がるまでの時間が所定時間以内である場合には劣化が発生したと判定するので、クロック信号の立ち上がり時に劣化診断対象回路により出力されたパルス信号がＨレベルであったとしても、セットアップ違反として早期に劣化を検出することができる。

一方、クロック信号が立ち上がってから劣化診断対象回路１６ａにより出力されたパルス信号が立ち下がるまでの時間が所定時間以内である場合には劣化が発生したと判定するので、クロック信号の立ち上がり時に劣化診断対象回路により出力されたパルス信号がＨレベルであったとしても、劣化診断対象回路１６ａ内で短絡等が起きた場合にホールド違反として早期に発見することができる。

図４は、本発明の実施例２の劣化診断回路１３ｂを有する半導体集積回路１０ｂの構成を示すブロック図である。実施例１の構成と異なる点としては、劣化診断対象回路１６ｂは、経年的に腐食又は酸化による劣化が進行する金属導体配線である銅配線２０により構成されている。本実施例では銅配線２０を用いているが、アルミ配線であってもよい。

また銅配線２０は、実回路１２の近傍で且つ実回路１２を取り囲んで長く引き回して設けられている。したがって、実回路１２において酸化等による劣化が生じた場合に、銅配線２０が実回路１２の近くに設けられているため、銅配線２０に同様に酸化等による劣化が生じ、早期に劣化を発見することができる。銅配線２０は、実回路１２の内部を通るように配線することも可能であり、同様の効果を期待できる。

さらに、銅配線２０は、信号発生回路１４から劣化判定回路１８までの最短距離よりも長く引き回して配線されているので、より信号の伝達時間が長くなり、伝達の遅延が生じた場合に早期に発見することができる。また、銅配線２０は、半導体集積回路１０ｂ内に広い面積を占めるように引き回されているので、様々な場所で起こる劣化に対して劣化診断を行うことが可能となる。

銅配線２０上には、配線の層間接続を行うビアコンタクト２２及びトランジスタで構成されるバッファ２４が設けられている。本実施例においては両方が設けられているが、必ずしも両方設置する必要はなく、いずれか一方若しくは両方が設置されていなくてもよい。

次に実施例２に係る劣化診断回路１３ｂの動作を説明する。信号発生回路１４により出力されたパルス信号が劣化診断対象回路１６ｂを伝達して劣化判定回路１８に入力されるのは、実施例１と同様である。劣化診断対象回路１６ｂ内で、銅配線２０は、エレクトロマイグレーションによる空孔（ボイド）による抵抗増大や断線、若しくは腐食による短絡や断線などが生じる可能性がある。またビアコンタクト２２は、銅配線２０と同様の劣化に加え、不純物混入によりその不純物が劣化していくことで開放などが生じる可能性がある。さらにトランジスタで構成されるバッファ２４は、ゲート酸化膜の絶縁破壊などによる動作不良に至る可能性がある。

以上のような劣化が生じた結果、信号発生回路１４により出力されたパルス信号は、劣化診断対象回路１６ｂ内で伝達時間が長く又は短くなる。劣化判定回路１８の動作は、実施例１と同様である。

上述のとおり、本発明の実施例２の形態に係る劣化診断回路１３ｂによれば、経年的に腐食又は酸化による劣化が進行する金属導体配線である銅配線２０を劣化診断対象回路１６ｂに用いるので、銅配線２０の劣化を調べることができる。また、劣化が発生した場合に、銅配線２０が劣化の原因であると推定することができる。

また、銅配線２０を用いているので、実回路１２内に銅による配線を行っている場合に、劣化の有無を予測できるとともに、劣化の要因を特定することができる。

さらに、銅配線２０が実回路１２の近傍に配線されているので、実回路１２に起きる劣化を早期かつ高い確率で予測することができる。

一方、銅配線２０は、信号発生回路１４から劣化判定回路１８までの最短距離よりも長く引き回して配線されているので、より信号の伝達時間が長くなり、伝達の遅延が生じた場合に早期に発見することができる。また、銅配線２０は、半導体集積回路１０ｂ内で広い面積を占めるように引き回されているので、様々な場所で起こる劣化に対して劣化診断を行うことが可能となる。

さらに、配線上にビアコンタクト２２及びトランジスタで構成されるバッファ２４を備えるので、劣化診断対象回路１６ｂ内に劣化が生じた場合に、実回路１２内のビアコンタクト又はバッファが劣化要因であると特定できるとともに、劣化の場所も特定することができる。

次に、図５は、本発明の実施例３の劣化診断回路１３ｃを有する半導体集積回路１０ｃの構成を示すブロック図である。実施例２の構成と異なる点としては、劣化診断対象回路１６ｃの配線上に、ワイヤボンディング２８と、ワイヤボンディング２８の一端及び信号発生回路１４に接続されたアルミ電極２６と、ワイヤボンディング２８の他端に接続されたリードフレーム３０とが設けられている点である。本実施例においては、ワイヤボンディング２８とアルミ電極２６とリードフレーム３０との全てが設けられているが、必ずしも全て設ける必要はなく、少なくとも一つを設ける構成とすることもできる。

またリードフレーム３０は、外部接続配線３２に接続されている。外部接続配線３２は、例えばあらかじめ設けられたプリント基板上の配線であってもよい。外部接続配線３２の他端は、別のワイヤボンディング及びアルミ電極を介して劣化判定回路１８に接続されている。

次に実施例３に係る劣化診断回路１３ｃの動作を説明する。信号発生回路１４により出力されたパルス信号が劣化診断対象回路１６ｃを伝達して劣化判定回路１８に入力されるのは、実施例１と同様である。劣化診断対象回路１６ｃ内で、半導体集積回路１０ｃの表面電極であるアルミ電極２６やパッケージのリードフレーム３０とワイヤボンディング２８との接合部は、劣化を生じる可能性がある。劣化を生じた場合、金属化合物成長による高抵抗や断線が生じる。

以上のような劣化が生じた結果、信号発生回路１４により出力されたパルス信号は、劣化診断対象回路１６ｃ内で伝達時間が長く又は短くなる。劣化判定回路１８の動作は、実施例１と同様である。

上述のとおり、本発明の実施例３の形態に係る劣化診断回路１３ｃによれば、配線上にアルミ電極２６、ワイヤボンディング２８、及びリードフレーム３０が備えられているので、劣化診断対象回路１６ｃ内に劣化が生じた場合に、実回路１２内のアルミ電極２６、ワイヤボンディング２８、及びリードフレーム３０のいずれかが劣化要因であると特定できるとともに、劣化の場所も特定することができる。

次に、図６は、本発明の実施例４の劣化診断回路１３ｄを有する半導体集積回路１０ｄの構成を示すブロック図である。実施例３の構成と異なる点としては、劣化診断対象回路１６ｄは、配線上に入力された論理を反転して出力する論理反転回路３４を有する。また、銅配線２０は、半導体集積回路１０ｄの外周で且つ実回路１２と劣化診断回路１３ｄとを取り囲むように引き回して配線されるとともに、論理反転回路３４で折り返され、折り返された銅配線２０が折り返される前の銅配線２０に近接に配置されている。

なお、論理反転回路３４は必ずしも必須ではない。論理反転回路３４が無いとすると、銅配線２０は、半導体集積回路１０ｄの外周で且つ実回路１２と劣化診断回路１３ｄとを取り囲むように引き回して配線されるとともに、配線の途中で折り返され、折り返された銅配線２０が折り返される前の銅配線２０に近接に配置されている。

次に実施例４に係る劣化診断回路１３ｄの動作を説明する。信号発生回路１４により出力されたパルス信号が劣化診断対象回路１６ｄを伝達して劣化判定回路１８に入力されるのは、実施例１と同様である。劣化診断対象回路１６ｄ内で、温度サイクル環境において半導体集積回路１０ｄに収縮応力が加わるため、特に半導体集積回路１０ｄのコーナー部に配線スライド現象が起こり、銅配線２０は亀裂等の断線を生じる。また、半導体集積回路１０ｄは、一般的に樹脂封止タイプのパッケージを使用する。このパッケージは、経年とともに水分に進入される。特に樹脂とリードフレームとの界面から進入する水分は、パッケージ表面に付着した不純物を含んだ腐食性水溶液となり、半導体集積回路１０ｄの周辺から進入して、アルミ配線又は銅配線２０を腐食させる。

よって、銅配線２０は半導体集積回路１０ｄの外周に配置されているので、コーナー部に発生するスライド現象による断線や進入した水分による腐食に基づく劣化が生じた場合には、劣化判定回路１８は、劣化を検出することができる。また論理回路３４は、入力された信号の論理を反転させる。したがって、銅配線２０に入力されたパルス信号は、論理反転回路３４により折り返される前と折り返された後とで論理が反転しているため、近接した２本の銅配線２０に電位差を生じさせる。その電位差は、２本の銅配線２０の線間の絶縁シリコンが劣化するのを促進させる。したがって、近接配線間の短絡の劣化が早期に検出される。劣化判定回路１８の動作は、実施例１と同様である。

さらに、仮に論理反転回路３４が無いとしても、近接した２本の銅配線２０の線間に電位差によるストレスは与えられないが、短絡が生じた場合には通常よりも早くパルス信号が劣化診断対象回路１６ｄ内を伝達するので、劣化判定回路１８は、劣化を検出することができる。

上述のとおり、本発明の実施例４の形態に係る劣化診断回路１３ｄによれば、論理反転回路３４で論理が反転するので、折り返されて近接した２本の銅配線２０は電位差を有する。したがって、近接した銅配線２０の線間に電位差によるストレスを与え、絶縁シリコンの劣化を促進するので、早期にシリコンの劣化を発見することができる。また仮に論理反転回路３４が無いとしても、上述した理由により、近接した銅配線２０の線間に生じる短絡を検出することができる。

また銅配線２０は、半導体集積回路１０ｄの外周に配置されている。したがって、コーナー部に発生するスライド現象による断線や進入した水分による腐食に基づく劣化が生じた場合には、劣化判定回路１８は、劣化を検出することができる。

次に、図７は、本発明の実施例５の劣化診断回路１３ｅを有する半導体集積回路１０ｅの構成を示すブロック図である。実施例４の構成と異なる点としては、劣化診断対象回路１６ｅは、太さの異なる複数の配線３６（３６−１〜３６−ｎ）により構成されている。劣化判定回路１８がフリップフロップを用いて劣化の判定を行う場合には、劣化判定回路１８は、太さの異なる複数の配線３６（３６−１〜３６−ｎ）の数ｎと同数のフリップフロップを有し、それぞれの配線に接続されている必要がある。

次に実施例５に係る劣化診断回路１３ｅの動作を説明する。信号発生回路１４により出力されたパルス信号が劣化診断対象回路１６ｅを伝達して劣化判定回路１８に入力されるのは、実施例１と同様である。太さの異なる複数の配線３６（３６−１〜３６−ｎ）は、経年劣化により、細い順に断線する。劣化判定回路１８は、太さの異なる複数の配線３６（３６−１〜３６−ｎ）のいずれかに断線が生じた場合に、パルス信号が入力されずにＬレベルの信号が入力され続けるので、いずれの配線に劣化が生じているのかを判定する。劣化判定回路１８の動作は、実施例１と同様である。さらに劣化判定回路１８は、いずれの配線に劣化が生じているのかを判定した後、判定結果を実回路１２及び外部に出力する。

上述のとおり、本発明の実施例５の形態に係る劣化診断回路１３ｅによれば、劣化診断対象回路１６ｅが太さの異なる複数の配線３６（３６−１〜３６−ｎ）で構成されているので、劣化判定回路１８が複数の配線を個別に判定することで、劣化の進行具合を知ることができる。

次に、図８は、本発明の実施例６の半導体集積回路１０ｆの構成を示すブロック図である。半導体集積回路１０ｆは、ＡＳＩＣ又はＦＰＧＡのパッケージにより構成されており、実回路１２と劣化診断対象回路１６ｆと劣化診断対象回路１６ｇと劣化診断ＩＰコア３８と劣化診断ＩＰコア４０とを有する。いずれもＩＰコアと呼ばれるニーズの多い処理をプログラム化した大規模機能ブロックを書き込むことで、任意の処理を行うことができる。

実回路１２ａは、演算装置ＩＰコア４２、アナログＩＰコア４４、通信ＩＰコア４６といった特定の処理を行う機能ブロックであるＩＰコアを有している。

また実施例１乃至実施例５で詳述した劣化診断回路１３ａ乃至１３ｅ内の信号発生回路１４及び劣化判定回路１８は、ＩＰコア化され、ＡＳＩＣ又はＦＰＧＡのパッケージである半導体集積回路１０ｆ内に劣化診断ＩＰコア３８及び劣化診断ＩＰコア４０として備えられている。劣化診断ＩＰコアは、一つであっても複数であってもよく、本実施例においては、劣化診断ＩＰコア３８と劣化診断ＩＰコア４０とが備えられている。

劣化診断ＩＰコア３８は、実施例２で述べたような実回路１２の近傍に備えられた劣化診断対象回路１６ｆに劣化が生じたが否かを判定する。

劣化診断ＩＰコア４０は、実施例４で述べたような半導体集積回路１０ｄの外周に備えられた劣化診断対象回路１６ｇに劣化が生じたが否かを判定する。

次に実施例６に係る半導体集積回路１０ｆの動作を説明する。劣化診断ＩＰコア３８と劣化診断ＩＰコア４０とは、それぞれＡＳＩＣ又はＦＰＧＡのパッケージに応じて、例えば正常遅延情報などのパラメータが設定されている。また、パッケージ毎の劣化しやすい箇所の情報等が登録されている。使用者は、診断が必要と思われる箇所に応じて必要な劣化診断ＩＰコアを選択する。もしくは実回路１２ａが自動的に選択する。

上述のとおり、本発明の実施例６の形態に係る半導体集積回路１０ｆによれば、ＩＰコア化された劣化診断回路をＡＳＩＣ又はＦＰＧＡのパッケージ内に備えるので、ＡＳＩＣ又はＦＰＧＡのパッケージ毎に適した劣化診断ＩＰコアを選択して構成することができ、より早期の、より正確な劣化診断を実現することができる。

本発明に係る劣化診断回路及び半導体集積回路は、経年劣化による故障を生じる回路を有する半導体集積回路に利用可能である。

本発明の実施例１の形態の劣化診断回路を有する半導体集積回路の構成を示すブロック図である。 本発明の実施例１の形態の劣化診断回路の動作を示すタイムチャートである。 本発明の実施例１の形態の劣化診断回路の動作を示すタイムチャートである。 本発明の実施例２の形態の劣化診断回路を有する半導体集積回路の構成を示すブロック図である。 本発明の実施例３の形態の劣化診断回路を有する半導体集積回路の構成を示すブロック図である。 本発明の実施例４の形態の劣化診断回路を有する半導体集積回路の構成を示すブロック図である。 本発明の実施例５の形態の劣化診断回路を有する半導体集積回路の構成を示すブロック図である。 本発明の実施例６の形態の半導体集積回路の構成を示すブロック図である。 一般的な半導体集積回路の時間経過に対する故障発生率を示す図である。 従来の半導体装置の構成を示すブロック図である。

符号の説明

１ 半導体装置
２ 実回路要素
３ 集積回路
４ 入出力端子
５ 劣化チェック用回路要素
６ 使用最大負荷回路
７ 劣化進行状況測定センサ
８ 出力端子
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ 半導体集積回路
１２、１２ａ 実回路
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ 劣化診断回路
１４ 信号発生回路
１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇ 劣化診断対象回路
１８ 劣化判定回路
２０ 銅配線
２２ ビアコンタクト
２４ バッファ
２６ アルミ電極
２８ ワイヤボンディング
３０ リードフレーム
３２ 外部接続配線
３４ 論理反転回路
３６−１〜３６−ｎ 太さの異なる配線
３８、４０ 劣化診断ＩＰコア
４２ 演算装置ＩＰコア
４４ アナログＩＰコア
４６ 通信ＩＰコア

Claims (13)

1. 半導体集積回路内に設けられた実回路の経年劣化による故障時期を予測する劣化診断回路であって、
   一定の周波数でパルス信号を出力する信号発生回路と、
   前記実回路と同時期に設けられ、前記信号発生回路により出力されたパルス信号を通過させて出力する劣化診断対象回路と、
   前記信号発生回路により出力されたパルス信号の立ち上がりから所定時間だけ遅れて立ち上がりかつ前記信号発生回路により出力されたパルス信号と同じ周波数を有するクロック信号を生成するとともに、前記劣化診断対象回路により出力されたパルス信号のタイミングと前記クロック信号のタイミングとを比較して前記劣化診断対象回路の劣化が発生したか否かを判定し、判定結果を前記実回路と外部との少なくとも一方に出力する判定回路と、
   を備えることを特徴とする劣化診断回路。
2. 前記判定回路は、前記クロック信号の立ち上がり時に前記劣化診断対象回路により出力されたパルス信号がＬレベルである場合には前記劣化診断対象回路の劣化が発生したと判定することを特徴とする請求項１記載の劣化診断回路。
3. 前記判定回路は、前記劣化診断対象回路により出力されたパルス信号が立ち上がってから前記クロック信号が立ち上がるまでの時間が所定時間以内である場合には前記劣化診断対象回路の劣化が発生したと判定することを特徴とする請求項１又は請求項２記載の劣化診断回路。
4. 前記判定回路は、前記クロック信号が立ち上がってから前記劣化診断対象回路により出力されたパルス信号が立ち下がるまでの時間が所定時間以内である場合には前記劣化診断対象回路の劣化が発生したと判定することを特徴とする請求項１又は請求項２記載の劣化診断回路。
5. 前記劣化診断対象回路は、経年的に腐食又は酸化による劣化が進行する金属導体配線により構成されることを特徴とする請求項１乃至請求項４のいずれか１項記載の劣化診断回路。
6. 前記金属導体配線は、アルミ又は銅の配線であることを特徴とする請求項５記載の劣化診断回路。
7. 前記金属導体配線は、前記実回路の近傍又は実回路の内部を通して配線されていることを特徴とする請求項５又は請求項６記載の劣化診断回路。
8. 前記金属導体配線は、前記信号発生回路から前記判定回路までの最短距離よりも長く引き回して配線されていることを特徴とする請求項５乃至請求項７のいずれか１項記載の劣化診断回路。
9. 前記劣化診断対象回路は、配線上にビアコンタクト、トランジスタで構成されるバッファ、ワイヤボンディング、アルミ電極、及びリードフレームの少なくとも１つを備えることを特徴とする請求項１乃至請求項８のいずれか１項記載の劣化診断回路。
10. 前記金属導体配線は、前記半導体集積回路の外周に引き回して配線されるとともに、配線の途中で折り返され、折り返された前記金属導体配線が折り返される前の前記金属導体配線に近接に配置されることを特徴とする請求項５乃至請求項９のいずれか１項記載の劣化診断回路。
11. 前記劣化診断対象回路は、配線上に論理反転回路を有し、
    前記金属導体配線は、前記半導体集積回路の外周に引き回して配線されるとともに、前記論理反転回路で折り返され、折り返された前記金属導体配線が折り返される前の前記金属導体配線に近接に配置されることを特徴とする請求項５乃至請求項９のいずれか１項記載の劣化診断回路。
12. 前記劣化診断対象回路は、太さの異なる複数の前記金属導体配線により構成されていることを特徴とする請求項５乃至請求項９のいずれか１項記載の劣化診断回路。
13. 請求項１乃至請求項１２のいずれか１項記載の劣化診断回路をＩＰコア化して、ＩＰコア化された前記劣化診断回路をＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のパッケージ内に備えることを特徴とする半導体集積回路。

Images