JP2008091013A - 複数の分離されたウェル領域上のローカルコントロールゲートを含む不揮発性メモリ装置及び関連する方法とシステム - Google Patents

Abstract

【課題】不揮発性集積回路メモリ装置を提供する。
【解決手段】本発明の不揮発性集積回路メモリ装置は、同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板と、前記第１ウェル上の複数の第１不揮発性メモリセルトランジスタと、前記第２ウェル上の複数の第２不揮発性メモリセルトランジスタと、前記複数の第１及び第２不揮発性メモリセルトランジスタに電気的に連結されるローカルコントロールゲートラインと、前記ローカルゲートラインとグローバルコントロールゲートラインの間に電気的に連結されるグループ選択トランジスタと、を含む。より詳細には、前記グループ選択トランジスタは、前記グループ選択トランジスタのゲートに印加されたグループ選択ゲート信号に応じて、前記ローカルコントロールゲートライン及び前記グローバルコントロールゲートラインを電気的に断続するように設定される。
【選択図】図３Ｂ

Description

本発明は、電子メモリ装置に関し、より詳細には、不揮発性メモリ装置及び関連するシステムと方法に関する。

発展したＥＥＰＲＯＭ技術は、システム-オン-チップ（ＳＯＣ）機能を実現するために使用される。ＳＯＣ技術は、発展したＣＭＯＳプロセスと共に高い動作性能、早いアクセス、低い電圧及び低い電力で動作するＥＥＰＲＯＭを必要とする。通常、不揮発性メモリは、コード格納のためのフラッシュメモリ及びデータ格納のためのＥＥＰＲＯＭを含む。ＥＥＰＲＯＭは、百万回以上の消去／プログラム動作が行われる程度の非常に高い耐久性及びバイト可変性を必要とする。

一般に、バイト可変ＥＥＰＲＯＭは、フローティングゲートトンネルオキサイド（ＦＬＯＴＯＸ）セルを基盤とし、書き込みと消去動作の両方にＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネリングを使用する。それぞれのセルは、トンネリング領域、高電圧（ＨＶ）選択トランジスタ、そしてドレイン側の個別的な高電圧選択トランジスタを含む。ＦＬＯＴＯＸメモリは、低い電力動作と高い耐久性を提供するが、相対的に大きいセルサイズを有する。

メモリ構造は、Ｔａｏが著述した「Ｄｅｖｉｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ Ａｓｐｅｃｔｓ ｏｆ Ａ Ｎｏｖｅｌ １．２２ ｕｍ^２ ＥＥＰＲＯＭ Ｃｅｌｌ Ｉｎ ０．１８ ｕｍ Ｎｏｄｅ Ｆｏｒ Ｅｍｂｅｄｄｅｄ Ａｐｐｌｉｃａｔｉｏｎｓ（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ， ７２， ２００４， ｐａｇｅｓ ４１５〜４２０）」で論議されており、本発明の参照として含まれる。Ｔａｏが公表したＥＥＰＲＯＭ構造は、バイト可変性、高い耐久性、及び低い電力動作のような特性を提供しながら、拡張性を改善する。より詳細には、Ｔａｏが公表したＥＥＰＲＯＭ構造は、２Ｔ−ＦＮ−ＮＯＲセルに基づく。

他のメモリ構造は、Ｉｍａｍｉｙａの特許文献１「Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ」で論議されており、本発明の参照として含まれる。Ｉｍａｍｉｙａの特許で論議された内容によれば、不揮発性半導体装置は、メモリセルアレイ（例えば、ＮＡＮＤメモリセル）、ワードラインを選択し動作させるための行デコーダ、そしてビットラインを介して選択されたメモリセルとデータを交換するための感知増幅器／ラッチ回路を含む。メモリセルアレイは、ワードライン方向にブロック単位で区分される。それぞれのブロックは、半導体基板に個別的に形成されたウェル（ｗｅｌｌ）内に形成される。行デコーダにより動作されるそれぞれのワードラインは、ブロック間の境界領域に形成されたコントロールトランジスタにより連続的に制御される。コントロールトランジスタをターンオフすることは、データがブロック単位で同時に消去されることを可能にする。

上述のメモリ構造にもかかわらず、改善されたメモリ構造及び方法に対する必要性は常に存在している。
アメリカ登録特許第ＵＳ６０３１７６３号明細書

本発明は、上述の問題点に鑑みてなされたもので、その目的は、高いセルアレイ効率を有するバイト可変性不揮発性メモリ装置及びシステムを提供することにある。

また、本発明の目的は、チップサイズを減少させることができるメモリセルアレイ構造及びそのメモリセルアレイを備えるメモリ装置及びシステムを提供することにある。

上記目的を達成すべく、本発明に係る電子システムは、同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板と、前記第１ウェル上の複数の第１不揮発性メモリセルトランジスタと、前記第２ウェル上の複数の第２不揮発性メモリセルトランジスタと、前記複数の第１及び第２不揮発性メモリセルトランジスタに電気的に連結されるローカルコントロールゲートラインと、前記ローカルゲートラインとグローバルコントロールゲートラインの間に電気的に連結されるグループ選択トランジスタと、を含み、前記グループ選択トランジスタは、前記グループ選択トランジスタのゲートに印加されたグループ選択ゲート信号に応じて、前記ローカルコントロールゲートライン及び前記グローバルコントロールゲートラインを電気的に断続するように設定される。

実施形態として、前記電気的に分離された第１及び第２ウェルは第１伝導性を有し、前記半導体基板は、前記第１伝導性と相違する第２伝導性を有するウェルを含み、前記グループ選択トランジスタは前記第２伝導性を有するウェル上にある。そして、前記同一な伝導性を有する前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含み、前記第２伝導性を有するウェルはｎ型ウェルを含み、前記グループ選択トランジスタはＰＭＯＳグループ選択トランジスタを含む。

実施形態として、前記第２伝導性を有する前記ウェルは、前記第１伝導性を有する前記電気的に分離された第１及び第２ウェルの間にあり、前記第１伝導性を有する前記第１ウェルは、前記第２伝導性を有する前記ウェル及び第１伝導性を有する前記第２ウェルの間にある。

実施形態として、前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含む。本発明に係る電子システムは、前記第１伝導性を有する前記第１及び第２ウェルに連結され、前記グローバルコントロールゲートラインに連結され、前記グループ選択トランジスタのゲートに連結されるコントローラをさらに含み、前記コントローラは、前記第１伝導性を有する前記電気的に分離された第１及び第２ウェルに、相違する第１及び第２電気的バイアスを同時に印加し、前記電気的に分離された第１及び第２ウェルに前記第１及び第２電気的バイアスを印加する間、前記グループ選択トランジスタの前記ゲートにターンオン信号を印加し、前記グループ選択トランジスタを介して、前記ローカルコントロールゲートライン及び前記複数の第１及び第２メモリセルトランジスタに、前記グローバルコントロールゲートラインから伝達された同一なコントロール信号を印加することで、前記複数の第２メモリセルトランジスタのプログラムされた状態を維持しながら、前記複数の第１メモリセルトランジスタのプログラムされた状態を消去するように設定される。前記コントローラは、読み取り動作の際に入出力バスからアドレス情報を伝達され、前記読み取り動作の際に前記アドレス情報に応じて前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つから伝達されたデータを前記入出力バスに提供するように設定される。本発明に係る電子システムは、前記入出力バスと連結されたプロセッサをさらに含み、前記プロセッサは、前記読み取り動作の際に前記アドレス情報を生成し、前記アドレス情報を前記入出力バスを介して前記コントローラに提供し、前記コントローラから前記入出力バスを介して前記データを伝達されるように設定される。

実施形態として、前記コントローラは、書き込み動作の際、前記入出力バスからアドレス情報及びデータを伝達され、前記アドレス情報により指定された前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つに前記データを書き込むように設定され、更に、本発明に係る電子システムは、前記入出力バスに連結されたプロセッサをさらに含み、前記プロセッサは、前記書き込み動作の際、前記アドレス情報及び前記データを生成し、前記アドレス情報及び前記データを前記入出力バスを介して前記コントローラに提供するように設定される。そして、前記複数の第１不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記複数の第２不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含む。

また、同一な伝導性を有する電気的に分離された第１及び第２ウェル上にそれぞれ形成された複数の第１及び第２不揮発性メモリセルトランジスタを含む本発明に係る不揮発性集積回路メモリ装置の動作方法は、同一な伝導性を有する電気的に分離された第１及び第２ウェルに相違する第１及び第２電気的バイアスを印加するステップと、前記電気的に分離された第１及び第２ウェルに前記第１及び第２電気的バイアスを印加する間、前記複数の第１及び第２メモリセルトランジスタに同一なコントロールゲート信号を印加することで、前記複数の第２メモリセルトランジスタのプログラムされた状態を維持しながら、前記複数の第１メモリセルトランジスタのプログラムされた状態を消去するステップと、を含む。

実施形態として、前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含み、更に、本発明に係る動作方法は、読み取り動作の際、入出力バスからアドレス情報を伝達されるステップと、前記読み取り動作の際、前記アドレス情報に応じて、前記複数の第１そして／または第２不揮発性メモリセルトランジスタから伝達されたデータを前記入出力バスに提供するステップと、をさらに含み、前記入出力バスから前記アドレス情報を伝達されるステップの前に、プロセッサから伝達された前記アドレス情報を前記入出力バスに伝達するステップと、前記入出力バスに前記データを提供した後、前記読み取り動作の際に前記入出力バスから前記データを伝達されるステップと、をさらに含む。

実施形態として、本発明に係る動作方法は、書き込み動作の際、入出力バスからアドレス情報及びデータを伝達されるステップと、前記アドレス情報により指定された前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つに前記データを書き込むステップと、をさらに含み、前記入出力バスから前記アドレス情報及び前記データを伝達されるステップの前に、前記プロセッサから伝達された前記アドレス情報及び前記データを前記入出力バスに伝達するステップをさらに含む。そして、前記複数の第１メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記複数の第２メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含む。

また、本発明に係る電子システムは、同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板と、それぞれの不揮発性メモリセルが前記第１ウェル上にあるそれぞれのワード選択及びセクタ選択トランジスタの間に直列に連結された不揮発性メモリセルトランジスタを含む複数の第１不揮発性メモリセルと、それぞれの不揮発性メモリセルが前記第２ウェル上にあるそれぞれのワード選択及びセクタ選択トランジスタの間に直列に連結された不揮発性メモリセルトランジスタを含む複数の第２不揮発性メモリセルと、前記複数の第１メモリセルのそれぞれのセクタ選択トランジスタに連結された複数の第１ビットラインと、前記複数の第２メモリセルのそれぞれのセクタ選択トランジスタに連結された複数の第２ビットラインと、前記複数の第１及び第２メモリセルトランジスタと電気的に連結されたローカルコントロールゲートラインと、前記ローカルコントロールゲートラインとグローバルコントロールゲートラインの間に連結され、ゲートに印加された信号に応じて前記ローカルコントロールゲートラインと前記グローバルコントロールゲートラインを電気的に断続するように設定されるグループ選択トランジスタと、前記複数の第１及び第２不揮発性メモリセルの前記ワード選択及びセクタ選択トランジスタに連結され、前記グローバルコントロールゲートラインに連結される行デコーダと、前記電気的に分離された第１及び第２ウェル、前記複数の第１及び第２ビットライン、及び前記グループ選択ゲートラインに連結される列デコーダと、前記行及び列デコーダに連結されるコントローラと、を含み、前記コントローラは、前記列デコーダが前記第１及び第２ウェルに相違する電気的バイアスを印加するようにし、前記複数の第２メモリセルトランジスタのプログラムされた状態を維持しながら、前記複数の第１メモリセルトランジスタのプログラムされた状態を消去するように、前記第１及び第２ウェルに前記相違する電気的バイアスが印加される間、前記グループ選択トランジスタが前記ローカルゲートラインを介して前記複数の第１及び第２不揮発性メモリセルの前記不揮発性メモリセルトランジスタに前記グローバルコントロールゲートラインから伝達された同一なコントロールゲート信号を提供するように設定される。

実施形態として、前記電気的に分離された第１及び第２ウェルは第１伝導性を有し、前記半導体基板は、前記第１伝導性と相違する第２伝導性を有するウェルを含み、前記グループ選択トランジスタは前記第２伝導性を有するウェル上にあり、前記同一な伝導性を有する前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含み、前記第２伝導性を有するウェルはｎ型ウェルを含み、前記グループ選択トランジスタはＰＭＯＳグループ選択トランジスタを含む。前記第２伝導性を有する前記ウェルは、前記第１伝導性を有する前記電気的に分離された第１及び第２ウェルの間にあり、前記第１伝導性を有する前記第１ウェルは、前記第２伝導性を有する前記ウェル及び第１伝導性を有する前記第２ウェルの間に形成される。

実施形態として、前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含み、前記複数の第１不揮発性メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記複数の第２不揮発性メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含み、前記コントローラは、読み取り動作の際に入出力バスからアドレス情報を伝達され、前記読み取り動作の際に前記アドレス情報に応じて前記複数の第１そして／または第２不揮発性メモリセルトランジスタから伝達されたデータを前記入出力バスに提供するように設定され、本発明に係る電子システムは、前記アドレス情報を生成し、前記入出力バスを介して前記コントローラに前記アドレス情報を提供し、前記読み取り動作の際、前記コントローラから前記入出力バスを介して前記データを伝達されるように設定されるプロセッサをさらに含む。

実施形態として、前記コントローラは、書き込み動作の際、前記入出力バスからアドレス情報及びデータを伝達され、前記アドレス情報により指定された前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つに前記データを書き込むように設定され、本発明に係る電子システムは、前記入出力バスに連結され、前記書き込み動作の際に前記アドレス情報及び前記データを生成し、前記入出力バスを介して前記アドレス情報及び前記データを前記コントローラに提供するように設定されるプロセッサをさらに含む。

また、本発明に係る電子システムは、複数の第１及び第２不揮発性メモリセルトランジスタと、前記複数の第１及び第２不揮発性メモリセルトランジスタに電気的に連結されるローカルコントロールゲートラインと、前記ローカルコントロールゲートラインに連結されるコントローラと、を含み、前記コントローラは、消去動作の際、前記複数の第２不揮発性メモリセルトランジスタのプログラムされた状態を維持しながら、前記ローカルコントロールゲートラインに連結された前記複数の第１不揮発性メモリセルトランジスタのプログラムされた状態を消去するように設定される。

実施形態として、本発明に係る電子システムは、同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板をさらに含み、前記複数の第１不揮発性メモリセルトランジスタは前記第１ウェル上にあり、前記複数の第２不揮発性メモリセルトランジスタは前記第２ウェル上にある。本発明に係る電子システムは、前記消去動作の際、前記第１伝導性を有し、前記電気的に分離された第１及び第２ウェルに相違する第１及び第２電気的バイアスを同時に印加するように設定される。

実施形態として、前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含み、前記複数の第１不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記複数の第２不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含む。

本発明によれば、不揮発性メモリ装置のセルアレイ効率を向上させ、チップサイズを減少させることができる。

以下、本発明の好ましい実施形態を、添付図面に基づき詳細に説明する。しかし、本発明は多数の他の形態で実施されることができ、以下に説明される実施形態に限定されると解釈されてはならない。本発明の実施形態は、明細書を徹底且つ完全にするために、そして本発明の範囲を当分野における通常の知識を有する者に十分に伝達するために提供されるものである。図面において、層（ｌａｙｅｒ）と領域の大きさ及び相対的な大きさは、明確性のために強調されている。同一な参照番号は、同一な構成要素を示す。

図１に示す本実施形態の不揮発性メモリ装置１００は、メモリセルアレイ１０、行デコーダ３０、列デコーダ４０、データ入出力回路５０、入出力バッファ６０、コントローラ７０、及び電圧発生器８０を含む。読み取り、書き込み、そして／または消去動作のための行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤは、コントローラ７０から行デコーダ３０及び列デコーダ４０に提供される。電圧発生器８０は、読み取り、書き込み及び消去動作に使用される相違する電圧レベルを発生する。

入出力回路５０は、書き込みドライバ５２及び感知増幅器５４を含む。書き込みドライバ５２は、コントローラ７０の制御により行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤにより選択されたメモリセルに書き込み及び消去動作を行う。感知増幅器５４は、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤにより選択されたメモリセルに読み取り動作を行う。

例えば、読み取り動作の際に、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含み、読み取るメモリセルを指定するメモリアドレスは、入出力バスから入出力バッファ６０に伝達され、コントローラ７０に提供される。電圧発生器８０から伝達された適切な電圧レベルがメモリセルアレイ１０に提供されるよう、コントローラ７０は、行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。感知増幅器５４は、アドレスにより指定されたメモリセルに格納されたデータを読み取り、読み取ったデータは、感知増幅器５４から入出力バッファ６０に、そして入出力バッファ６０から入出力バスに提供される。

書き込み動作の際に、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含み、データが書き込まれるメモリセルを指定するメモリアドレスは、入出力バスから入出力バッファ６０に伝達され、コントローラ７０に提供される。書き込まれるデータも入出力バスから入出力バッファ６０に伝達され、書き込みドライバ５２に提供される。電圧発生器８０から伝達された適切な電圧レベルがメモリセルアレイ１０に提供されるよう、コントローラ７０は、行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。書き込みドライバ５２は、指定されたメモリセルにデータを書き込む。

消去動作の際に、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含み、データが消去されるメモリセルを指定するメモリアドレスは、入出力バスから入出力バッファ６０に伝達され、コントローラ７０に提供される。電圧発生器８０から伝達された適切な電圧レベルがメモリセルアレイ１０に伝達されて、アドレスにより指定されたメモリセルが消去されるよう、コントローラ７０は、行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。

図１の不揮発性メモリ装置１００は、図２に図示された本実施形態の電子システム５００内の不揮発性メモリ装置１００（例えば、不揮発性フラッシュメモリ装置）として使用されることができる。より詳細には、電子システム５００は、図１の不揮発性メモリ装置１００の入出力バッファ６０に電気的に連結された入出力バス５０１を含む。また、電子システム５００は、暗号化回路５１０、論理回路５２０、デジタル信号プロセッサ（ＤＳＰ）５３０、メインプロセッサ５４０、ＳＲＡＭ５５０、そして／または入出力回路５９０を含む。例えば、不揮発性メモリ装置１００は、メインプロセッサ５４０から入出力バス５０１を介して伝達された指示／アドレスに応じて、読み取り、書き込み、そして／または消去動作を行う。

図２には、実施形態として電子システム５００の構成要素が図示されているが、本発明の全ての実施形態によって図２の全ての構成要素が要求されるのではなく、図２に図示されていない構成要素も含まれることができる。例えば、電子システム５００は、無線電話、無線ＰＤＡ、無線ポケットコンピュータのような無線通信装置であり得る。そして、不揮発性メモリ装置１００は、動作コード、認識情報、シリアルナンバー、接触情報（例えば、名前、住所、電話番号、Ｅメールアドレスなど）、プロフィル情報などを格納するために使用されることができる。したがって、ＲＦ回路５８０は、長距離通信標準（セルラー無線電話標準）、短距離通信標準（ブルートゥース標準）、そして／またはＷｉ−Ｆｉ標準に従って無線通信を提供することができる。無線通信装置で、個別的な入出力回路５９０は、省略されるか、他のコンピュータ装置（例えば、データ伝送のためのパーソナル／ラップトップコンピュータ）に有線結合されるか他の方法で結合されることができる。

本発明の他の実施形態によれば、電子システム５００は、入出力バス５０１に直接連結された外部ホストにより制御されるフラッシュメモリカードシステムであり得る。たとえば、入出力バス５０１は、デジタルカメラ、デジタルビデオレコーダ／プレーヤー、デジタルオーディオレコーダ／プレーヤー、無線電話などのような外部ホストと除去可能な物理的連結を提供するコネクタと共に集積される。フラッシュメモリカードシステムで、電子システム５００の不揮発性メモリ装置１００は、デジタル写真、デジタル映像、デジタル音声、無線電話データ（例えば、無線電話認識情報、シリアルナンバー、接触情報、ＰＤＡ、ポケットコンピュータなど）、動作コード、プロフィル情報などを格納するように構成される。この場合、電子システム５００が入出力バス５０１と電気的及び物理的に連結された外部ホストにより制御されるので、ＲＦ回路５８０、入出力回路５９０、そして／またはメインプロセッサ５４０のような構成は省略する。

前述したように、図１の不揮発性メモリ装置１００は、行デコーダ３０、列デコーダ４０、データ入出力回路５０、入出力バッファ６０、そして／または電圧発生器８０から分離されたコントローラ７０を含むと定義される。しかし、コントローラ７０は、行デコーダ３０、列デコーダ４０、データ入出力回路５０、入出力バッファ６０、そして／または電圧発生器８０のうちの一つ或いはそれ以上の構成要素を含むと定義されることができる。例えば、コントローラ７０は、行デコーダ３０、列デコーダ４０、データ入出力回路５０、入出力バッファ６０、そして電圧発生器８０を含むと定義されることができる。本発明の多様な実施形態に係るセルアレイは、図３Ａ、図３Ｂ、及び図５Ａ〜図６Ｂを参照して詳細に説明する。

図３Ａは、本発明の実施形態に係るメモリセルアレイ１０ａを示す回路図であり、図３Ｂは、図３ＡのメモリセルアレイのセクションラインＡ−Ｂ断面図である。図３Ａ及び図３Ｂに示すように、不揮発性集積回路のメモリセルアレイ１０ａは、高電圧ｎ型ウェル１５により電気的に分離された第１及び第２ｐ型ウェル１１、１２を含む。不揮発性メモリセルトランジスタＴ１は、ワードライン選択トランジスタＴ２と共にｐ型ウェル１１、１２上に形成され、バイト選択トランジスタＴ３は、高電圧ｎ型ウェル１５上に形成される。電気的分離は、ｐ型ウェル１１、１２をｎ型ウェルＢＮＷ内に形成することで提供される。ｐ型ウェル上のセクタ選択トランジスタＴ４のゲートは、それぞれセクタ選択ゲートラインＳＳＧ１、ＳＳＧ２に連結される。図３Ｂの点線で図示された四角形１７の領域は、図３ＡのセクションラインＡ−Ｂによる陰影を付けた暗い領域に対応する。

図３Ａに示すように、不揮発性メモリセルトランジスタＴ１の８バイト及び各ワードライン選択トランジスタＴ２は、それぞれのｐ型ウェル１１、１２内に形成される。不揮発性メモリセルトランジスタＴ１の同一なバイトのそれぞれの不揮発性メモリセルトランジスタＴ１のコントロールゲートは、同一なローカルコントロールゲートラインＬＣＧに連結され、同一なｐ型ウェル内の不揮発性メモリセルトランジスタＴ１のそれぞれのバイトは、相違するローカルコントロールゲートラインＬＣＧに連結される。しかし、各ローカルコントロールゲートラインＬＣＧは、少なくとも二つの相違するｐ型ウェル内の不揮発性メモリセルトランジスタＴ１のバイトに連結される。そして、一つの行内のそれぞれのワード選択トランジスタＴ２のゲートは、それぞれのワードラインＷＬ１、ＷＬ２、ＷＬ３、またはＷＬ４に連結され、それぞれのバイト選択トランジスタＴ３のゲートは、それぞれのバイト選択ゲートラインＢＳＧに連結され、それぞれのセクタ選択トランジスタＴ４のゲートはそれぞれのセクタ選択ゲートラインＳＳＧ１またはＳＳＧ２に連結される。それぞれのワード選択トランジスタＴ２は、不揮発性メモリセルトランジスタＴ１及びそれぞれの共通ソースラインＣＳ１、ＣＳ２、ＣＳ３、またはＣＳ４の間に電気的に連結される。それぞれのセクタ選択トランジスタＴ４は、同一なセクタの相違する行内に位置する隣接メモリセルトランジスタＴ１の共通ソース／ドレイン及びビットラインＬ＿ＢＬ１〜Ｌ＿ＢＬ１６、Ｒ＿ＢＬ１〜Ｒ＿ＢＬ１６のうちの一つとそれぞれ連結される。

相違するｐ型ウェル１１、１２内の不揮発性メモリセルトランジスタＴ１のバイト及び一つの同一なローカルコントロールゲートラインＬＣＧ間の連結は、図３Ｂの断面図に詳細に図示されている。不揮発性メモリセルトランジスタＴ１ａ〜Ｔ１ｈの第１バイトは、ｐ型ウェル１１上に形成され、不揮発性メモリセルトランジスタＴ１ｉ〜Ｔ１ｐの第２バイトは、ｐ型ウェル１２上に形成され、ｐ型ウェル１１、１２は電気的に分離されている。そして、同一なローカルコントロールゲートラインＬＣＧ１２は、全ての不揮発性メモリセルトランジスタＴ１ａ〜Ｔ１ｈ、Ｔ１ｉ〜Ｔ１ｐに提供され、ローカルコントロールゲートラインＬＣＧ１２は、それぞれのバイト選択トランジスタＴ３を介してグローバルコントロールゲートラインＧＣＧ１に連結される。ｐ型ウェル１１上の不揮発性メモリセルトランジスタの他のバイトは、ローカルコントロールゲートラインＬＣＧ１２と分離された別途のローカルコントロールゲートラインＬＣＧ１１に連結され、ｐ型ウェル１２上の不揮発性メモリセルトランジスタの他のバイトは、ローカルコントロールゲートラインＬＣＧ１２と分離された別途のローカルコントロールゲートラインＬＣＧ１３に連結される。図３Ａ及び図３Ｂには図示されていないが、それぞれのローカルコントロールゲートラインＬＣＧ１１〜ＬＣＧ１３は、それぞれ個別的に制御されるバイト選択トランジスタを用いて同一なグローバルコントロールゲートラインＧＣＧ１に連結される。したがって、一つまたはそれ以上のローカルコントロールゲートラインＬＣＧ１１〜ＬＣＧ１３は、他のローカルコントロールゲートラインＬＣＧ１１〜ＬＣＧ１３とグローバルコントロールゲートラインＧＣＧ１との連結が遮断される間、グローバルコントロールゲートラインＧＣＧ１に連結されることができる。

図３Ａに示す本発明の実施形態によれば、同一なｐ型ウェル内の不揮発性メモリセルトランジスタの一バイト（例えば、８個のトランジスタ）がローカルコントロールゲートラインに連結される。しかし、本発明の他の実施形態によって、他の数の不揮発性メモリセルトランジスタがローカルコントロールゲートラインに連結されることができる。例えば、各ローカルコントロールゲートラインは、同一なｐ型ウェル内の４、６、または３２個の不揮発性メモリセルトランジスタグループに連結されることができる。不揮発性メモリセルトランジスタＴ１の全ての構成要素が別途に表示されてはいないが、各不揮発性メモリセルトランジスタＴ１は、それぞれのｐ型ウェルのチャネル領域上のトンネル絶縁層（例えば、トンネル酸化層）、トンネル絶縁層上のフローティングゲート（例えば、フローティングポリシリコンゲート）そして／または電荷トラップ層（例えば、シリコン窒化層）、フローティングゲート／電荷トラップ層上の絶縁層、及び絶縁層上のそれぞれのコントロールゲートを含む。不揮発性メモリセルトランジスタの構造は、Ｔａｏが公表した「Ｄｅｖｉｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ Ａｓｐｅｃｔｓ ｏｆ Ａ Ｎｏｖｅｌ １．２２ ｕｍ^２ ＥＥＰＲＯＭ Ｃｅｌｌ Ｉｎ ０．１８ ｕｍ Ｎｏｄｅ Ｆｏｒ Ｅｍｂｅｄｄｅｄ Ａｐｐｌｉｃａｔｉｏｎｓ（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ， ７２， ２００４， ｐａｇｅｓ ４１５〜４２０）」を参照して論議されており、本発明の参照として含まれる。

図３Ａ及び図３Ｂのメモリセルアレイ１０ａは、図１のメモリセルアレイ１０として使用されることができる。図３Ａ及び図３Ｂのメモリセルアレイ１０ａが図１のメモリセルアレイ１０として使用される場合、ワードラインＷＬ１〜ＷＬ４、共通ソースラインＣＳ１〜ＣＳ４、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４はそれぞれ行デコーダ３０に連結され、そして／または行デコーダ３０により制御される。そして、バイト選択ゲートラインＢＳＧ、ビットラインＬ＿ＢＬ１〜Ｌ＿ＢＬ１６、Ｒ＿ＢＬ１〜Ｒ＿ＢＬ１６、そしてｐ型ウェル１１、１２のバイアスはそれぞれ列デコーダ４０に連結され、そして／または列デコーダ４０により制御される。ｎ型ウェルＢＮＷのバイアスは電圧発生器８０に直接連結される。図４は、本発明の実施形態に係る書き込み、消去、及び読み取り動作に使用される信号を示す表である。以下、図４の表を参照して、図１のメモリ装置１００で使用されるメモリセルアレイ１０ａのための書き込み、消去及び読み取り動作を詳細に説明する。

実施形態として、図４の書き込み信号を参照して、ｐ型ウェル１１内にあり、ローカルコントロールゲートラインＬＣＧ１２に連結されたメモリセルトランジスタＴ１ａ〜Ｔ１ｈに対する書き込み動作が説明される。書き込み動作の開始の際、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含むアドレス情報及び書き込まれるデータが入出力バッファ６０に伝達される。アドレス情報は、コントローラ７０に提供され、コントローラ７０は行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。書き込まれるデータは書き込みドライバ５２に提供される。

行デコーダ３０は、図４に示すように、電圧発生器８０から伝達された書き込み信号を行アドレスＸ−ＡＤＤによって選択及び非選択された共通ソースラインＣＳ１〜ＣＳ４（図４のＣＳ参照）、ワードラインＷＬ１〜ＷＬ４（図４のＷＬ参照）、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２（図４のＳＳＧ参照）、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４（図４のＣＧ参照）に伝達する。列デコーダ４０及び書き込みドライバ５２は、図４に示すように、電圧発生器８０から伝達された書き込み信号を列アドレスＹ−ＡＤＤによって選択及び非選択されたビットラインＬ＿ＢＬ１〜Ｌ＿ＢＬ１６、Ｒ＿ＢＬ１〜Ｒ＿ＢＬ１６（図４のＢＬ参照）、バイト選択ゲートラインＢＳＧ、そしてｐ型ウェル１１、１２（図４のＩ−ＰＷ参照）に伝達する。電圧発生器８０は、ｎ型ウェルＢＮＷに適切なバイアスを直接印加する。

メモリセルトランジスタＴ１ａ〜Ｔ１ｈにデータを書き込む時、行デコーダ３０は、選択されたグローバルコントロールゲートラインＧＣＧ１に「１０Ｖ」を、そして非選択されたグローバルコントロールゲートラインＧＣＧ２〜ＧＣＧ４に「０Ｖ」を印加し、選択されたセクタ選択ゲートラインＳＳＧ１に「１Ｖ」を、そして非選択されたセクタ選択ゲートラインＳＳＧ２に「−５Ｖ」を印加する。列デコーダ４０は、非選択されたビットラインＬ＿ＢＬ１〜Ｌ＿ＢＬ８、Ｒ＿ＢＬ１〜Ｒ＿ＢＬ１６に「０Ｖ」を印加し、ｐ型ウェル１１、１２の間の非選択されたバイト選択ゲートラインＢＳＧに「０Ｖ」を、そしてｐ型ウェル１１の左側及びｐ型ウェル１２の右側の選択されたバイト選択ゲートラインに「１０Ｖ」を印加し、そして選択されたｐ型ウェル１１に「−５Ｖ」を、そして非選択されたｐ型ウェル１２に「０Ｖ」を印加する。列デコーダ４０は、書き込みのために伝達されたデータによって選択されたビットラインＬ＿ＢＬ９〜Ｌ＿ＢＬ１６に「−５Ｖ」または「０Ｖ」を印加する。選択されたｐ型ウェル１１及び非選択されたｐ型ウェル１２に相違するバイアス電圧が提供されるので、ローカルコントロールゲートラインＬＣＧ１２に連結されたメモリセルトランジスタＴ１ｉ〜Ｔ１ｐにはデータを書き込まず、ローカルコントロールゲートラインＬＣＧ１２に連結されたメモリセルトランジスタＴ１ａ〜Ｔ１ｈにはデータが書き込まれる。

図３Ａ及び図３Ｂには図示されていないが、ローカルコントロールゲートラインＬＣＧ１１は、ｐ型ウェル１１の左側のバイト選択トランジスタを介してグローバルコントロールゲートラインＧＣＧ１に連結され、ローカルコントロールゲートラインＬＣＧ１３は、ｐ型ウェル１２の右側のバイト選択トランジスタを介してグローバルコントロールゲートラインＧＣＧ１に連結される。そして、ローカルコントロールゲートラインＬＣＧ１１、ＬＣＧ１３に連結された非選択されたバイト選択トランジスタは、それぞれｐ型ウェル１１の左側及びｐ型ウェル１２の右側の非選択されたバイト選択ゲートラインに応じて動作する。同一な行及び同一なｐ型ウェル１１内のメモリセルトランジスタのそれぞれのバイトのための非選択されたローカルコントロールゲートラインＬＣＧ１１及び選択されたローカルコントロールゲートラインＬＣＧ１２を個別的に制御することで、ローカルコントロールゲートラインＬＣＧ１１に連結されたメモリセルトランジスタの非選択されたバイトのデータに影響を与えず、ローカルコントロールゲートラインＬＣＧ１２に連結されたメモリセルトランジスタＴ１ａ〜Ｔ１ｈの選択されたバイトにデータが書き込まれる。

実施形態として、図４の消去信号を参照して、ローカルコントロールゲートラインＬＣＧ１２に連結され、ｐ型ウェル１１内にあるメモリセルトランジスタＴ１ａ〜Ｔ１ｈのデータを消去する動作が説明される。消去動作の開始の際、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含むアドレス情報が入出力バッファ６０に伝達される。アドレス情報はコントローラ７０に提供され、コントローラ７０は行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。

行デコーダ３０は、図４に示すように、電圧発生器８０から伝達された消去信号を行アドレスＸ−ＡＤＤによって選択及び非選択された共通ソースラインＣＳ１〜ＣＳ４（図４のＣＳ参照）、ワードラインＷＬ１〜ＷＬ４（図４のＷＬ参照）、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２（図４のＳＳＧ参照）、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４（図４のＣＧ参照）に伝達する。列デコーダ４０及び書き込みドライバ５２は、図４に示すように、電圧発生器８０から伝達された消去信号を列アドレスＹ−ＡＤＤによって選択及び非選択されたビットラインＬ＿ＢＬ１〜Ｌ＿ＢＬ１６、Ｒ＿ＢＬ１〜Ｒ＿ＢＬ１６（図４のＢＬ参照）、バイト選択ゲートラインＢＳＧ、そしてｐ型ウェル１１、１２（図４のＩ−ＰＷ参照）に伝達する。電圧発生器８０は、ｎ型ウェルＢＮＷに適切なバイアスを直接印加する。

メモリセルトランジスタＴ１ａ〜Ｔ１ｈのデータを消去する時、行デコーダ３０は、選択されたグローバルコントロールゲートラインＧＣＧ１に「−５Ｖ」を、そして非選択されたグローバルコントロールゲートラインＧＣＧ２〜ＧＣＧ４に「６Ｖ」を印加する。列デコーダ４０は、ｐ型ウェル１１、１２の間の選択されたバイト選択ゲートラインＢＳＧに「−８Ｖ」を、そしてｐ型ウェル１１の左側及びｐ型ウェル１２の右側の非選択されたバイト選択ゲートラインに「６Ｖ」を印加し、そして選択されたｐ型ウェル１１に１「０Ｖ」を、そして非選択されたｐ型ウェル１２に「６Ｖ」を印加する。選択されたｐ型ウェル１１及び非選択されたｐ型ウェル１２に相違するバイアス電圧を提供することで、ローカルコントロールゲートラインＬＣＧ１２に連結されたメモリセルトランジスタＴ１ｉ〜Ｔ１ｐからはデータを消去せず、ローカルコントロールゲートラインＬＣＧ１２に連結されたメモリセルトランジスタＴ１ａ〜Ｔ１ｈからはデータが消去される。

前述したように、ローカルコントロールゲートラインＬＣＧ１１は、ｐ型ウェル１１の左側のバイト選択トランジスタを介してグローバルコントロールゲートラインＧＣＧ１に連結され、ローカルコントロールゲートラインＬＣＧ１３は、ｐ型ウェル１２の右側のバイト選択トランジスタを介してグローバルコントロールゲートラインＧＣＧ１に連結される。そして、ローカルコントロールゲートラインＬＣＧ１１、ＬＣＧ１３に連結された非選択されたバイト選択トランジスタは、それぞれｐ型ウェル１１の左側及びｐ型ウェル１２の右側の非選択されたバイト選択ゲートラインに応じて動作する。同一な行及び同一なｐ型ウェル１１内のメモリセルトランジスタのそれぞれのバイトのための非選択されたローカルコントロールゲートラインＬＣＧ１１及び選択されたローカルコントロールゲートラインＬＣＧ１２を個別的に制御することで、ローカルコントロールゲートラインＬＣＧ１１に連結されたメモリセルトランジスタの非選択されたバイトのデータに影響を与えず、ローカルコントロールゲートラインＬＣＧ１２に連結されたメモリセルトランジスタＴ１ａ〜Ｔ１ｈの選択されたバイトからデータが消去される。

実施形態として、図４の読み取り信号を参照して、ローカルコントロールゲートラインＬＣＧ１２に連結され、ｐ型ウェル１１内にあるメモリセルトランジスタＴ１ａ〜Ｔ１ｈからデータを読み取る動作が説明される。読み取り動作の開始の際、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含むアドレス情報が入出力バッファ６０に伝達される。アドレス情報はコントローラ７０に提供され、コントローラ７０は行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。

行デコーダ３０は、図４に示すように、電圧発生器８０から伝達された読み取り信号を行アドレスＸ−ＡＤＤによって選択及び非選択された共通ソースラインＣＳ１〜ＣＳ４（図４のＣＳ参照）、ワードラインＷＬ１〜ＷＬ４（図４のＷＬ参照）、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２（図４のＳＳＧ参照）、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４（図４のＣＧ参照）に伝達する。列デコーダは、電圧発生器８０から伝達された読み取り信号を選択及び非選択されたビットラインＬ＿ＢＬ１〜Ｌ＿ＢＬ１６、Ｒ＿ＢＬ１〜Ｒ＿ＢＬ１６（図４のＢＬ参照）、バイト選択ゲートラインＢＳＧ、そしてｐ型ウェル１１、１２（図４のＩ−ＰＷ参照）に伝達する。電圧発生器８０は、ｎ型ウェルＢＮＷに適切なバイアスを直接印加する。

メモリセルトランジスタＴ１ａ〜Ｔ１ｈからデータを読み取る時、行デコーダ３０は、選択されたグローバルコントロールゲートラインＧＣＧ１に「１Ｖ」を、そして非選択されたグローバルコントロールゲートラインＧＣＧ２〜ＧＣＧ４に「０Ｖ」を印加し、選択されたセクタ選択ゲートラインＳＳＧ１に電源電圧Ｖｄｄを、そして非選択されたセクタ選択ゲートラインＳＳＧ２に「０Ｖ」を印加し、選択されたワードラインＷＬ１に電源電圧Ｖｄｄを、そして非選択されたワードラインＷＬ２〜ＷＬ４に「０Ｖ」を印加する。列デコーダ４０は、選択されたビットラインＬ＿ＢＬ９〜Ｌ＿ＢＬ１６に「０．５Ｖ」を、そして非選択されたビットラインＬ＿ＢＬ１〜Ｌ＿ＢＬ８に「０Ｖ」を印加し、ｐ型ウェル１１、１２の間の選択されたバイト選択ゲートラインＢＳＧに「０Ｖ」を、そしてｐ型ウェル１１の左側及びｐ型ウェル１２の右側の非選択されたバイト選択ゲートラインに「１Ｖ」を印加し、選択及び非選択されたｐ型ウェル１１、１２に「０Ｖ」を印加する。選択されたメモリセルトランジスタＴ１ａ〜Ｔ１ｈからデータを読み取るために、選択されたビットラインＬ＿ＢＬ９〜Ｌ＿ＢＬ１６の電圧は感知増幅器５０により感知され、読み取ったデータは、入出力バッファ６０から出力として提供される。

図５Ａは、本発明の実施形態に係るメモリセルアレイ１０ｂを示す回路図であり、図５Ｂは、図５ＡのメモリセルアレイのセクションラインＣ−Ｄ断面図である。図５Ａ及び図５Ｂに示すように、不揮発性集積回路のメモリセルアレイ１０ｂは、ｎ型ウェルＢＮＷ内の電気的に分離されたｐ型ウェル２１１、２１２、２２１、２２２を含む半導体基板２０３を含む。不揮発性メモリセルトランジスタＴ１は、ワード選択トランジスタＴ２と共にｐ型ウェル２１１、２１２、２２１、２２２上に形成され、バイト選択トランジスタＴ３、Ｔ５は、高電圧ｎ型ウェル２５上に形成される。ｐ型ウェル２１１、２１２、２２１、２２２上のセクタ選択トランジスタＴ４のゲートは、それぞれセクタ選択ゲートラインＳＳＧ１、ＳＳＧ２に連結される。図５Ｂの点線で図示された四角形２７、２８の領域は、図５ＡのセクションラインＣ−Ｄによる陰影を付けた暗い領域２７、２８に対応する。

図５Ａに示すように、不揮発性メモリセルトランジスタＴ１の４バイト及び各ワード選択トランジスタＴ２は、それぞれのｐ型ウェル２１１、２１２、２２１、２２２内に形成される。そして、不揮発性メモリセルトランジスタＴ１の同一なバイトのそれぞれの不揮発性メモリセルトランジスタＴ１のコントロールゲートは、同一なローカルコントロールゲートラインＬＣＧに連結され、同一なｐ型ウェル内の不揮発性メモリセルトランジスタＴ１のそれぞれのバイトは、相違するローカルコントロールゲートラインＬＣＧに連結される。しかし、各ローカルコントロールゲートラインＬＣＧは、少なくとも二つの相違するｐ型ウェル内の不揮発性メモリセルトランジスタＴ１のバイトに連結される。例えば、図５Ａ及び図５Ｂを参照すると、ローカルコントロールゲートラインＬＣＧ１１は、ｐ型ウェル２１２内のメモリセルトランジスタＴ１の第１バイト及びｐ型ウェル２１１内のメモリセルトランジスタＴ１の第２バイトに連結される。そして、ローカルコントロールゲートラインＬＣＧ２１は、ｐ型ウェル２２１内のメモリセルトランジスタＴ１の第１バイト及びｐ型ウェル２２２内のメモリセルトランジスタＴ１の第２バイトに連結される。

一つの行内の各ワード選択トランジスタＴ２のゲートは、それぞれのワードラインＷＬ１、ＷＬ２、ＷＬ３、またはＷＬ４に連結され、各バイト選択トランジスタＴ３のゲートは、ローカル選択ゲートラインＬＳＧ１に連結され、各バイト選択トランジスタＴ５のゲートは、ローカル選択ゲートラインＬＳＧ２に連結され、各セクタ選択トランジスタＴ４のゲートは、それぞれのセクタ選択ゲートラインＳＳＧ１またはＳＳＧ２に連結される。各ワード選択トランジスタＴ２は、不揮発性メモリセルトランジスタＴ１及びそれぞれの共通ソースラインＣＳ１、ＣＳ２、ＣＳ３またはＣＳ４の間に電気的に連結される。各セクタ選択トランジスタＴ４は、同一セクタの相違する行内の隣接メモリセルトランジスタＴ１及びビットラインＢＬ１ａ〜ＢＬ８ａ、ＢＬ１ｂ〜ＢＬ８ｂ、ＢＬ１ｃ〜ＢＬ８ｃ、ＢＬ１ｄ〜ＢＬ８ｄのうちの一つの間にそれぞれ連結される。相違するｐ型ウェル２１１、２１２または相違するｐ型ウェル２２１、２２２内の不揮発性メモリセルトランジスタＴ１のバイト及び同一なローカルコントロールゲートラインＬＣＧ間の連結は、図５Ｂの断面図に詳細に図示されている。電気的に分離されたｐ型ウェル２１１、２１２で、ローカルコントロールゲートラインＬＣＧ１１は、ｐ型ウェル２１１上の不揮発性メモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’の第１バイトのゲート及びｐ型ウェル２１２上の不揮発性メモリセルトランジスタＴ１ｉ’〜Ｔ１ｐ’の第２バイトのゲートに連結される。同様に、電気的に分離されたｐ型ウェル２２１、２２２で、ローカルコントロールゲートラインＬＣＧ２１は、ｐ型ウェル２２１上の不揮発性メモリセルトランジスタＴ１ａ”〜Ｔ１ｈ”の第１バイトのゲート及びｐ型ウェル２２２上の不揮発性メモリセルトランジスタＴ１ｉ”〜Ｔ１ｐ”の第２バイトのゲートに連結される。そして、ローカルコントロールゲートラインＬＣＧ１１は、それぞれのバイト選択トランジスタＴ３を介してグローバルコントロールゲートラインＧＣＧ１に連結され、ローカルコントロールゲートラインＬＣＧ２１は、それぞれのバイト選択トランジスタＴ５を介してグローバルコントロールゲートラインＧＣＧ１に連結される。したがって、ローカルコントロールゲートラインＬＣＧ１１、ＬＣＧ１２のうちの一つとグローバルコントロールゲートラインＧＣＧ１との連結が遮断される間、ローカルコントロールゲートラインＬＣＧ１１、ＬＣＧ１２のうちの一つはグローバルコントロールゲートラインＧＣＧ１と連結されることができる。

図５Ａ及び図５Ｂに示す本発明の実施形態によれば、不揮発性メモリセルトランジスタの一バイト（例えば、８個のトランジスタ）がローカルコントロールゲートラインに連結される。しかし、本発明の他の実施形態によって、メモリセルトランジスタのうちの他の数のトランジスタがローカルコントロールゲートラインに連結されることができる。例えば、各ローカルコントロールゲートラインは、同一なｐ型ウェル上の４、６、または３２個の不揮発性メモリセルトランジスタグループに連結されることができる。不揮発性メモリセルトランジスタＴ１の全ての構成要素が個別的に表示されてはいないが、各不揮発性メモリセルトランジスタＴ１は、それぞれのｐ型ウェルのチャネル領域上のトンネル絶縁層（例えば、トンネル酸化層）、トンネル絶縁層上のフローティングゲート（例えば、フローティングポリシリコンゲート）そして／または電荷トラップ層（例えば、シリコン窒化層）、フローティングゲート／電荷トラップ層上の絶縁層（例えば、シリコン酸化層）、及び絶縁層上のそれぞれのコントロールゲートを含む。不揮発性メモリセルトランジスタの構造は、Ｔａｏが著述した「Ｄｅｖｉｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ Ａｓｐｅｃｔｓ ｏｆ Ａ Ｎｏｖｅｌ １．２２ ｕｍ^２ ＥＥＰＲＯＭ Ｃｅｌｌ Ｉｎ ０．１８ ｕｍ Ｎｏｄｅ Ｆｏｒ Ｅｍｂｅｄｄｅｄ Ａｐｐｌｉｃａｔｉｏｎｓ（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ， ７２， ２００４， ｐａｇｅｓ ４１５〜４２０）を参照して論議されており、本発明の参照として含まれる。

図５Ａ及び図５Ｂのメモリセルアレイ１０ｂは、図１のメモリセルアレイ１０として使用されることができる。図５Ａ及び図５Ｂのメモリセルアレイ１０ｂが図１のメモリセルアレイ１０として使用される場合、ワードラインＷＬ１〜ＷＬ４、共通ソースラインＣＳ１〜ＣＳ４、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４はそれぞれ行デコーダ３０に連結され、そして／または行デコーダ３０により制御される。ローカル選択ゲートラインＬＳＧ１、ＬＳＧ２、ビットラインＢＬ１ａ〜ＢＬ８ａ、ＢＬ１ｂ〜ＢＬ８ｂ、ＢＬ１ｃ〜ＢＬ８ｃ、ＢＬ１ｄ〜ＢＬ８ｄ、そしてｐ型ウェル２１１、２１２、２２１、２２２のバイアスＰＷ１〜ＰＷ４はそれぞれ列デコーダ４０に連結され、そして／または列デコーダ４０により制御される。ｎ型ウェル２５のバイアスＢＮＷは電圧発生器８０に直接連結される。図４の信号は、本発明の実施形態に係る図５Ａ及び図５Ｂのメモリセルアレイ１０ｂを含むメモリ装置のための書き込み、消去、及び読み取り動作に使用される。以下、図４の表を参照して、図１のメモリ装置１００で使用されるメモリセルアレイ１０ｂのための書き込み、消去及び読み取り動作を詳細に説明する。

実施形態として、ｐ型ウェル２１１内にあり、ローカルコントロールゲートラインＬＣＧ１１に連結されたメモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’にデータを書き込む動作を、図４の書き込み信号を参照して、説明する。書き込み動作の開始の際、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含むアドレス情報及び書き込まれるデータが入出力バッファ６０に伝達される。アドレス情報は、コントローラ７０に提供され、コントローラ７０は行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。書き込まれるデータは書き込みドライバ５２に提供される。

行デコーダ３０は、図４に示すように、電圧発生器８０から伝達された書き込み信号を行アドレスＸ−ＡＤＤによって選択及び非選択された共通ソースラインＣＳ１〜ＣＳ４（図４のＣＳ参照）、ワードラインＷＬ１〜ＷＬ４（図４のＷＬ参照）、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２（図４のＳＳＧ参照）、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４（図４のＣＧ参照）に伝達する。列デコーダ４０及び書き込みドライバ５２は、図４に示すように、電圧発生器８０から伝達された書き込み信号を列アドレスＹ−ＡＤＤによって選択及び非選択されたビットラインＢＬ１ａ〜ＢＬ８ａ、ＢＬ１ｂ〜ＢＬ８ｂ、ＢＬ１ｃ〜ＢＬ８ｃ、ＢＬ１ｄ〜ＢＬ８ｄ（図４のＢＬ参照）、ローカル選択ゲートラインＬＳＧ１、ＬＳＧ２（図４のＬＳＧ参照）、そしてｐ型ウェル２１１、２１２、２２１、２２２の信号ラインＰＷ１〜ＰＷ４（図４のＩ−ＰＷ参照）に伝達する。電圧発生器８０は、ｎ型ウェル２５の信号ラインにＢＮＷ適切なバイアスＢＮＷを直接印加する。

メモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’にデータを書き込む時、行デコーダ３０は、選択されたグローバルコントロールゲートラインＧＣＧ１に「１０Ｖ」を、そして非選択されたグローバルコントロールゲートラインＧＣＧ２〜ＧＣＧ４に「０Ｖ」を印加し、選択されたセクタ選択ゲートラインＳＳＧ１に「１Ｖ」を、非選択されたセクタ選択ゲートラインＳＳＧ２に「−５Ｖ」を印加する。列デコーダ４０は、非選択されたＢＬ１ｂ〜ＢＬ８ｂ、ＢＬ１ｃ〜ＢＬ８ｃ、ＢＬ１ｄ〜ＢＬ８ｄに「０Ｖ」を印加し、選択されたローカル選択ゲートラインＬＳＧ１に「０Ｖ」を、そして非選択されたローカル選択ゲートラインＬＳＧ２に「１０Ｖ」を印加し、選択されたｐ型ウェル２１１に「−５Ｖ」を、そして非選択されたｐ型ウェル２１２、２２１、２２２に「０Ｖ」を印加する。そして、列デコーダ４０は、伝達された書き込まれるデータによって選択されたビットラインＬＢＬ１ａ〜ＢＬ８ａに「−５Ｖ」または「０Ｖ」を印加する。選択されたｐ型ウェル２１１及び非選択されたｐ型ウェル２１２に相違するバイアス電圧が印加されることで、ローカルコントロールゲートラインＬＣＧ１１に連結されたメモリセルトランジスタＴ１ｉ’〜Ｔ１ｐ’にはデータを書き込まず、ローカルコントロールゲートラインＬＣＧ１１に連結されたメモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’にはデータが書き込まれる。

実施形態として、図４の消去信号を参照して、ローカルコントロールゲートラインＬＣＧ１１に連結され、ｐ型ウェル２１１内にあるメモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’のデータを消去する動作が説明される。消去動作の開始の際、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含むアドレス情報が入出力バッファ６０に伝達される。アドレス情報はコントローラ７０に提供され、コントローラ７０は行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。

行デコーダ３０は、図４に示すように、電圧発生器８０から伝達された消去信号を行アドレスＸ−ＡＤＤによって選択及び非選択された共通ソースラインＣＳ１〜ＣＳ４（図４のＣＳ参照）、ワードラインＷＬ１〜ＷＬ４（図４のＷＬ参照）、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２（図４のＳＳＧ参照）、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４（図４のＣＧ参照）に伝達する。列デコーダ４０及び書き込みドライバ５２は、図４に示すように、電圧発生器８０から伝達された消去信号を列アドレスＹ−ＡＤＤによって選択及び非選択されたビットラインＢＬ１ａ〜ＢＬ８ａ、ＢＬ１ｂ〜ＢＬ８ｂ、ＢＬ１ｃ〜ＢＬ８ｃ、ＢＬ１ｄ〜ＢＬ８ｄ（図４のＢＬ参照）、ローカル選択ゲートラインＬＳＧ１、ＬＳＧ２（図４のＬＳＧ参照）、そしてｐ型ウェル２１１、２１２、２２１、２２２に連結された信号ラインＰＷ１〜ＰＷ４（図４のＩ−ＰＷ参照）に伝達する。電圧発生器８０は、ｎ型ウェル２５に適切なバイアスＢＮＷを直接印加する。

メモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’のデータを消去する時、行デコーダ３０は、選択されたグローバルコントロールゲートラインＧＣＧ１に「−５Ｖ」を、そして非選択されたグローバルコントロールゲートラインＧＣＧ２〜ＧＣＧ４に「６Ｖ」を印加する。列デコーダ４０は、選択されたローカル選択ゲートラインＬＳＧ１に「−８Ｖ」を、そして非選択されたローカル選択ゲートラインＬＳＧ２に「６Ｖ」を印加し、選択されたｐ型ウェル２１１に「１０Ｖ」を、そして非選択されたｐ型ウェル２１２、２２１、２２２に「６Ｖ」を印加する。選択されたｐ型ウェル２１１及び非選択されたｐ型ウェル２１２に相違するバイアス電圧を提供することで、ローカルコントロールゲートラインＬＣＧ１１に連結されたメモリセルトランジスタＴ１ｉ’〜Ｔ１ｐ’からはデータを消去せず、ローカルコントロールゲートラインＬＣＧ１１に連結されたメモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’からはデータが消去される。

実施形態として、図４の読み取り信号を参照して、ローカルコントロールゲートラインＬＣＧ１１に連結され、ｐ型ウェル２１１内にあるメモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’からデータを読み取る動作が説明される。読み取り動作の開始の際、行アドレスＸ−ＡＤＤ及び列アドレスＹ−ＡＤＤを含むアドレス情報が入出力バッファ６０に伝達される。アドレス情報はコントローラ７０に提供され、コントローラ７０は行アドレスＸ−ＡＤＤを行デコーダ３０に、そして列アドレスＹ−ＡＤＤを列デコーダ４０に提供する。

行デコーダ３０は、図４に示すように、電圧発生器８０から伝達された読み取り信号を行アドレスＸ−ＡＤＤによって選択及び非選択された共通ソースラインＣＳ１〜ＣＳ４（図４のＣＳ参照）、ワードラインＷＬ１〜ＷＬ４（図４のＷＬ参照）、セクタ選択ゲートラインＳＳＧ１、ＳＳＧ２（図４のＳＳＧ参照）、そしてグローバルコントロールゲートラインＧＣＧ１〜ＧＣＧ４（図４のＣＧ参照）に伝達する。列デコーダ４０は、図４に示すように、電圧発生器８０から伝達された読み取り信号を列アドレスＹ−ＡＤＤによって選択及び非選択されたビットラインＢＬ１ａ〜ＢＬ８ａ、ＢＬ１ｂ〜ＢＬ８ｂ、ＢＬ１ｃ〜ＢＬ８ｃ、ＢＬ１ｄ〜ＢＬ８ｄ（図４のＢＬ参照）、ローカル選択ゲートラインＬＳＧ１、ＬＳＧ２（図４のＬＳＧ参照）、そしてｐ型ウェル２１１、２１２、２２１、２２２に連結された信号ラインＰＷ１〜ＰＷ４（図４のＩ−ＰＷ参照）に伝達する。電圧発生器８０は、ｎ型ウェルＢＮＷに適切なバイアスを直接印加する。

メモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’からデータを読み取る時、行デコーダ３０は、選択されたグローバルコントロールゲートラインＧＣＧ１に「１Ｖ」を、そして非選択されたグローバルコントロールゲートラインＧＣＧ２〜ＧＣＧ４に「０Ｖ」を印加し、選択されたセクタ選択ゲートラインＳＳＧ１に電源電圧Ｖｄｄを、そして非選択されたセクタ選択ゲートラインＳＳＧ２に「０Ｖ」を印加し、選択されたワードラインＷＬ１に電源電圧Ｖｄｄを、そして非選択されたワードラインＷＬ２〜ＷＬ４に「０Ｖ」を印加する。列デコーダ４０は、選択されたビットラインＢＬ１ａ〜ＢＬ８ａに「０．５Ｖ」を、そして非選択されたビットラインＢＬ１ｂ〜ＢＬ８ｂ、ＢＬ１ｃ〜ＢＬ８ｃ、ＢＬ１ｄ〜ＢＬ８ｄに「０Ｖ」を印加し、選択されたローカル選択ゲートラインＬＳＧ１に「０Ｖ」を、そして非選択されたローカル選択ゲートラインに「１Ｖ」を印加し、選択及び非選択されたｐ型ウェル２１１、２１２、２２１、２２２に「０Ｖ」を印加する。選択されたメモリセルトランジスタＴ１ａ’〜Ｔ１ｈ’からデータを読み取るために、選択されたＢＬ１ａ〜ＢＬ８ａの電圧は感知増幅器５０により感知され、読み取ったデータは、入出力バッファ６０から出力として提供される。

図６Ａ及び図６Ｂは、本発明の他の実施形態に係るメモリセルの断面の部分を示す図である。より詳細には、図６Ａ及び図６Ｂは、それぞれのｐ型ウェル２１１、２１２、２２１、２２２で、同一なコントロールゲートラインＬＣＧ１１またはＬＣＧ１２に連結され、同一な行内にある不揮発性メモリセルトランジスタＴ１の複数のバイトを含むように拡張された図５Ａのメモリセルアレイ１０ｂの実施形態を示す。図６Ａ及び図６Ｂで、点線で図示された四角形２７’、２８’の領域は、図５ＡのセクションラインＣ−Ｄによる陰影を付けた暗い領域２７、２８に対応する。

図６Ａ及び図６Ｂに示すように、メモリセルトランジスタのバイトＬＢ１１〜ＬＢ１Ｎは、ｐ型ウェル２１１’上に形成され、メモリセルトランジスタのバイトＬＢＫ１〜ＬＢＫＮは、ｐ型ウェル２１２’上に形成され、バイトＬＢ１１〜ＬＢ１Ｎ、ＬＢＫ１〜ＬＢＫＮは、同一なローカルコントロールゲートラインＬＣＧ１１に連結される。同様に、メモリセルトランジスタＴ１のバイトＲＢ１１〜ＲＢ１Ｎはｐ型ウェル２２１’上に形成され、メモリセルトランジスタＴ１のバイトＲＢＫ１〜ＲＢＫＮはｐ型ウェル２２２’上に形成され、バイトＲＢ１１〜ＲＢ１Ｎ、ＲＢＫ１〜ＲＢＫＮは同一なローカルコントロールゲートラインＬＣＧ２１に連結される。ローカルコントロールゲートラインＬＣＧ１１は、バイト選択トランジスタＴ３を介してグローバルコントロールゲートラインＧＣＧ１に連結され、ローカルコントロールゲートラインＬＣＧ２１は、バイト選択トランジスタＴ５を介してグローバルコントロールゲートラインＧＣＧ１に連結される。

図６Ａ及び図６Ｂの行構造を含む図５Ａのメモリセルアレイ１０ｂで、メモリ書き込み、消去及び読み取り動作は、図４に関する説明と同様に行われる。書き込み動作の際、ｐ型ウェル２１１’、２１２’に相違するバイアス電圧を印加することで、ｐ型ウェル２１１’内のメモリセルトランジスタＬＢ１１そして／またはＬＢ１Ｎにデータが書き込まれず、ｐ型ウェル２１２’内のバイトＬＢＫ１そして／またはＬＢＫＮのメモリセルトランジスタにデータが書き込まれる。したがって、同一なローカルコントロールゲートラインに連結され、相違するｐ型ウェル内にある相違するバイトのメモリセルトランジスタに対する書き込み動作は選択的に行われる。消去動作の際、ｐ型ウェル２１１’、２１２’に相違するバイアスを印加することで、ｐ型ウェル２１１’内のメモリセルトランジスタＬＢ１１そして／またはＬＢ１Ｎのデータを消去せず、ｐ型ウェル２１２’内のバイトＬＢＫ１そして／またはＬＢＫＮのメモリセルトランジスタのデータが消去される。したがって、同一なローカルコントロールゲートラインに連結され、相違するｐ型ウェル内にある相違するバイトのメモリセルトランジスタに対する消去動作は選択的に行われる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

本発明の実施形態に係る不揮発性メモリ装置を示すブロック図である。 本発明の実施形態に係る不揮発性メモリ装置を含む電子システムを示すブロック図である。 本発明の実施形態に係るメモリセルアレイを示す回路図である。 図３ＡのメモリセルアレイのセクションラインのＡ−Ｂ断面図である。 本発明の実施形態に係る書き込み、消去、そして読み取り動作に使用される信号を示す表である。 本発明の実施形態に係るメモリセルアレイを示す回路図である。 図５ＡのメモリセルアレイのセクションラインのＣ−Ｄ断面図である。 本発明の他の実施形態に係るメモリセルの断面の部分を示す図である。 本発明の他の実施形態に係るメモリセルの断面の部分を示す図である。

符号の説明

１０ メモリセルアレイ
１０ａ メモリセルアレイ
１０ｂ メモリセルアレイ
１１、１２ ｐ型ウェル
１５ 高電圧ｎ型ウェル
２５ 高電圧ｎ型ウェル
３０ 行デコーダ
４０ 列デコーダ
５０ データ入出力回路
５２ 書き込みドライバ
５４ 感知増幅器
６０ 入出力バッファ
７０ コントローラ
８０ 電圧発生器
１００ 不揮発性メモリ装置
２０３ 半導体基板
２１１、２１２、２２１、２２２ ｐ型ウェル
５００ 電子システム
５０１ 入出力バス
５１０ 暗号化回路
５２０ 論理回路
５３０ デジタル信号プロセッサ（ＤＳＰ）
５４０ メインプロセッサ
５５０ ＳＲＡＭ
５６０ ＤＲＡＭ
５７０ ＲＯＭ
５８０ ＲＦ回路
５９０ 入出力回路
Ｔ１ 不揮発性メモリセルトランジスタ
Ｔ２ ワードライン選択トランジスタ
Ｔ３、Ｔ５ バイト選択トランジスタ
Ｔ４ セクタ選択トランジスタ
ＢＮＷ ｎ型ウェル
ＳＳＧ セクタ選択ゲートライン
ＬＣＧ ローカルコントロールゲートライン
ＷＬ ワードライン
ＢＳＧ バイト選択ゲートライン
ＣＳ 共通ソースライン
ＧＣＧ グローバルコントロールゲートライン
ＬＳＧ ローカル選択ゲートライン
ＢＬ ビットライン
ＰＷ ｐ型ウェルの信号ライン

Claims (35)

1. 同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板と、
   前記第１ウェル上の複数の第１不揮発性メモリセルトランジスタと、
   前記第２ウェル上の複数の第２不揮発性メモリセルトランジスタと、
   前記複数の第１及び第２不揮発性メモリセルトランジスタに電気的に連結されるローカルコントロールゲートラインと、
   前記ローカルゲートラインとグローバルコントロールゲートラインの間に電気的に連結されるグループ選択トランジスタと、を含み、
   前記グループ選択トランジスタは、前記グループ選択トランジスタのゲートに印加されたグループ選択ゲート信号に応じて、前記ローカルコントロールゲートライン及び前記グローバルコントロールゲートラインを電気的に断続するように設定されることを特徴とする電子システム。
2. 前記電気的に分離された第１及び第２ウェルは第１伝導性を有し、前記半導体基板は、前記第１伝導性と相違する第２伝導性を有するウェルを含み、前記グループ選択トランジスタは前記第２伝導性を有するウェル上にあることを特徴とする請求項１に記載の電子システム。
3. 前記同一な伝導性を有する前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含み、前記第２伝導性を有するウェルはｎ型ウェルを含み、前記グループ選択トランジスタはＰＭＯＳグループ選択トランジスタを含むことを特徴とする請求項２に記載の電子システム。
4. 前記第２伝導性を有する前記ウェルは、前記第１伝導性を有する前記電気的に分離された第１及び第２ウェルの間にあることを特徴とする請求項２に記載の電子システム。
5. 前記第１伝導性を有する前記第１ウェルは、前記第２伝導性を有する前記ウェル及び第１伝導性を有する前記第２ウェルの間にあることを特徴とする請求項２に記載の電子システム。
6. 前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含むことを特徴とする請求項１に記載の電子システム。
7. 前記第１伝導性を有する前記第１及び第２ウェルに連結され、前記グローバルコントロールゲートラインに連結され、前記グループ選択トランジスタのゲートに連結されるコントローラをさらに含み、
   前記コントローラは、前記第１伝導性を有する前記電気的に分離された第１及び第２ウェルに、相違する第１及び第２電気的バイアスを同時に印加し、前記電気的に分離された第１及び第２ウェルに前記第１及び第２電気的バイアスを印加する間、前記グループ選択トランジスタの前記ゲートにターンオン信号を印加し、前記グループ選択トランジスタを介して、前記ローカルコントロールゲートライン及び前記複数の第１及び第２メモリセルトランジスタに、前記グローバルコントロールゲートラインから伝達された同一なコントロール信号を印加することで、前記複数の第２メモリセルトランジスタのプログラムされた状態を維持しながら、前記複数の第１メモリセルトランジスタのプログラムされた状態を消去するように設定されることを特徴とする請求項１に記載の電子システム。
8. 前記コントローラは、読み取り動作の際に入出力バスからアドレス情報を伝達され、前記読み取り動作の際に前記アドレス情報に応じて前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つから伝達されたデータを前記入出力バスに提供するように設定されることを特徴とする請求項７に記載の電子システム。
9. 前記入出力バスと連結されたプロセッサをさらに含み、
   前記プロセッサは、前記読み取り動作の際に前記アドレス情報を生成し、
   前記アドレス情報を前記入出力バスを介して前記コントローラに提供し、
   前記コントローラから前記入出力バスを介して前記データを伝達されるように設定されることを特徴とする請求項８に記載の電子システム。
10. 前記コントローラは、書き込み動作の際、前記入出力バスからアドレス情報及びデータを伝達され、前記アドレス情報により指定された前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つに前記データを書き込むように設定されることを特徴とする請求項７に記載の電子システム。
11. 前記入出力バスに連結されたプロセッサをさらに含み、
    前記プロセッサは、前記書き込み動作の際、前記アドレス情報及び前記データを生成し、前記アドレス情報及び前記データを前記入出力バスを介して前記コントローラに提供するように設定されることを特徴とする請求項１０に記載の電子システム。
12. 前記複数の第１不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記複数の第２不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含むことを特徴とする請求項１に記載の電子システム。
13. 同一な伝導性を有する電気的に分離された第１及び第２ウェル上にそれぞれ形成された複数の第１及び第２不揮発性メモリセルトランジスタを含む不揮発性集積回路メモリ装置の動作方法であって、
    同一な伝導性を有する電気的に分離された第１及び第２ウェルに、相違する第１及び第２電気的バイアスを印加するステップと、
    前記電気的に分離された第１及び第２ウェルに前記第１及び第２電気的バイアスを印加する間、前記複数の第１及び第２メモリセルトランジスタに同一なコントロールゲート信号を印加することで、前記複数の第２メモリセルトランジスタのプログラムされた状態を維持しながら、前記複数の第１メモリセルトランジスタのプログラムされた状態を消去するステップと、を含むことを特徴とする動作方法。
14. 前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含むことを特徴とする請求項１３に記載の動作方法。
15. 読み取り動作の際、入出力バスからアドレス情報を伝達されるステップと、
    前記読み取り動作の際、前記アドレス情報に応じて、前記複数の第１そして／または第２不揮発性メモリセルトランジスタから伝達されたデータを前記入出力バスに提供するステップと、をさらに含むことを特徴とする請求項１３に記載の動作方法。
16. 前記入出力バスから前記アドレス情報を伝達されるステップの前に、
    プロセッサから伝達された前記アドレス情報を前記入出力バスに伝達するステップと、
    前記入出力バスに前記データを提供した後、前記読み取り動作の際に前記入出力バスから前記データを伝達されるステップと、をさらに含むことを特徴とする請求項１５に記載の動作方法。
17. 書き込み動作の際、入出力バスからアドレス情報及びデータを伝達されるステップと、
    前記アドレス情報により指定された前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つに前記データを書き込むステップと、をさらに含むことを特徴とする請求項１３に記載の動作方法。
18. 前記入出力バスから前記アドレス情報及び前記データを伝達されるステップの前に、前記プロセッサから伝達された前記アドレス情報及び前記データを前記入出力バスに伝達するステップをさらに含むことを特徴とする請求項１７に記載の動作方法。
19. 前記複数の第１メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記複数の第２メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含むことを特徴とする請求項１３に記載の動作方法。
20. 同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板と、
    それぞれの不揮発性メモリセルが前記第１ウェル上にあるそれぞれのワード選択及びセクタ選択トランジスタの間に直列に連結された不揮発性メモリセルトランジスタを含む複数の第１不揮発性メモリセルと、
    それぞれの不揮発性メモリセルが前記第２ウェル上にあるそれぞれのワード選択及びセクタ選択トランジスタの間に直列に連結された不揮発性メモリセルトランジスタを含む複数の第２不揮発性メモリセルと、
    前記複数の第１メモリセルのそれぞれのセクタ選択トランジスタに連結された複数の第１ビットラインと、
    前記複数の第２メモリセルのそれぞれのセクタ選択トランジスタに連結された複数の第２ビットラインと、
    前記複数の第１及び第２メモリセルトランジスタと電気的に連結されたローカルコントロールゲートラインと、
    前記ローカルコントロールゲートラインとグローバルコントロールゲートラインの間に連結され、ゲートに印加された信号に応じて前記ローカルコントロールゲートラインと前記グローバルコントロールゲートラインを電気的に断続するように設定されるグループ選択トランジスタと、
    前記複数の第１及び第２不揮発性メモリセルの前記ワード選択及びセクタ選択トランジスタに連結され、前記グローバルコントロールゲートラインに連結される行デコーダと、
    前記電気的に分離された第１及び第２ウェル、前記複数の第１及び第２ビットライン、及び前記グループ選択ゲートラインに連結される列デコーダと、
    前記行及び列デコーダに連結されるコントローラと、を含み、
    前記コントローラは、前記列デコーダが前記第１及び第２ウェルに相違する電気的バイアスを印加するようにし、前記複数の第２メモリセルトランジスタのプログラムされた状態を維持しながら、前記複数の第１メモリセルトランジスタのプログラムされた状態を消去するように、前記第１及び第２ウェルに前記相違する電気的バイアスが印加される間、前記グループ選択トランジスタが前記ローカルゲートラインを介して前記複数の第１及び第２不揮発性メモリセルの前記不揮発性メモリセルトランジスタに前記グローバルコントロールゲートラインから伝達された同一なコントロールゲート信号を提供するように設定されることを特徴とする電子システム。
21. 前記電気的に分離された第１及び第２ウェルは第１伝導性を有し、前記半導体基板は、前記第１伝導性と相違する第２伝導性を有するウェルを含み、前記グループ選択トランジスタは前記第２伝導性を有するウェル上にあることを特徴とする請求項２０に記載の電子システム。
22. 前記同一な伝導性を有する前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含み、前記第２伝導性を有するウェルはｎ型ウェルを含み、前記グループ選択トランジスタはＰＭＯＳグループ選択トランジスタを含むことを特徴とする請求項２１に記載の電子システム。
23. 前記第２伝導性を有する前記ウェルは、前記第１伝導性を有する前記電気的に分離された第１及び第２ウェルの間にあることを特徴とする請求項２１に記載の電子システム。
24. 前記第１伝導性を有する前記第１ウェルは、前記第２伝導性を有する前記ウェル及び第１伝導性を有する前記第２ウェルの間に形成されることを特徴とする請求項２１に記載の電子システム。
25. 前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含むことを特徴とする請求項２０に記載の電子システム。
26. 前記複数の第１不揮発性メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記複数の第２不揮発性メモリセルトランジスタは、８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含むことを特徴とする請求項２０に記載の電子システム。
27. 前記コントローラは、読み取り動作の際に入出力バスからアドレス情報を伝達され、前記読み取り動作の際に前記アドレス情報に応じて前記複数の第１そして／または第２不揮発性メモリセルトランジスタから伝達されたデータを前記入出力バスに提供するように設定されることを特徴とする請求項２０に記載の電子システム。
28. 前記アドレス情報を生成し、前記入出力バスを介して前記コントローラに前記アドレス情報を提供し、前記読み取り動作の際、前記コントローラから前記入出力バスを介して前記データを伝達されるように設定されるプロセッサをさらに含むことを特徴とする請求項２７に記載の電子システム。
29. 前記コントローラは、書き込み動作の際、前記入出力バスからアドレス情報及びデータを伝達され、前記アドレス情報により指定された前記複数の第１そして／または第２不揮発性メモリセルトランジスタのうちの少なくとも一つに前記データを書き込むように設定されることを特徴とする請求項２０に記載の電子システム。
30. 前記入出力バスに連結され、前記書き込み動作の際に前記アドレス情報及び前記データを生成し、前記入出力バスを介して前記アドレス情報及び前記データを前記コントローラに提供するように設定されるプロセッサをさらに含むことを特徴とする請求項２９に記載の電子システム。
31. 複数の第１及び第２不揮発性メモリセルトランジスタと、
    前記複数の第１及び第２不揮発性メモリセルトランジスタに電気的に連結されるローカルコントロールゲートラインと、
    前記ローカルコントロールゲートラインに連結されるコントローラと、を含み、
    前記コントローラは、消去動作の際、前記複数の第２不揮発性メモリセルトランジスタのプログラムされた状態を維持しながら、前記ローカルコントロールゲートラインに連結された前記複数の第１不揮発性メモリセルトランジスタのプログラムされた状態を消去するように設定されることを特徴とする電子システム。
32. 同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板をさらに含み、
    前記複数の第１不揮発性メモリセルトランジスタは前記第１ウェル上にあり、前記複数の第２不揮発性メモリセルトランジスタは前記第２ウェル上にあることを特徴とする請求項３１に記載の電子システム。
33. 前記消去動作の際、前記第１伝導性を有し、前記電気的に分離された第１及び第２ウェルに相違する第１及び第２電気的バイアスを同時に印加するように設定されることを特徴とする請求項３２に記載の電子システム。
34. 前記電気的に分離された第１及び第２ウェルは、電気的に分離された第１及び第２ｐ型ウェルを含むことを特徴とする請求項３１に記載の電子システム。
35. 前記複数の第１不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記複数の第２不揮発性メモリセルトランジスタは８個の不揮発性メモリセルトランジスタを含み、前記グループ選択トランジスタはバイト選択トランジスタを含むことを特徴とする請求項３１に記載の電子システム。

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