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CN111295742A - 用于减少浅沟槽隔离中的锥体形成的选择性蚀刻 - Google Patents

用于减少浅沟槽隔离中的锥体形成的选择性蚀刻 Download PDF

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CN111295742A CN201880070450.4A CN201880070450A CN111295742A CN 111295742 A CN111295742 A CN 111295742A CN 201880070450 A CN201880070450 A CN 201880070450A CN 111295742 A CN111295742 A CN 111295742A
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Abstract

为了制造在浅沟槽形成期间减少或最小化沟槽锥体的数量的浅沟槽隔离结构，单独的蚀刻步骤蚀刻特征尺寸小的浅沟槽和特征尺寸大的浅沟槽。例如，利用第一蚀刻参数在衬底的第一区域中蚀刻第一浅沟槽(316)，并且利用不同于所述第一蚀刻参数的第二蚀刻参数在衬底的第二区域中蚀刻第二浅沟槽(326)。所述蚀刻参数可以包含硅与有助于锥体形成的蚀刻延缓剂的蚀刻选择性比率。由于所述单独的蚀刻步骤(316，326)，所述第一浅沟槽与所述第二浅沟槽之间的侧壁斜率偏差可以处于几度内。

Description

用于减少浅沟槽隔离中的锥体形成的选择性蚀刻
背景技术
浅沟槽隔离(STI)结构通常用于半导体装置，以在晶体管之间提供电隔离。STI结构的制造工艺可能产生如沟槽锥体等外观缺陷，所述缺陷通常不会影响STI结构的电隔离能力。随着近年来对高压装置的需求剧增，STI结构已经被集成以形成高压装置，其中STI结构可以调整为上部导电板与下部衬底之间的高压屏障。在某些配置中，沟槽锥体可以改变STI结构的平均厚度，这可能影响集成装置的高压性能。
发明内容
所描述的技术制造在浅沟槽形成期间减少或最小化沟槽锥体的数量的浅沟槽隔离结构。所描述的技术引入了用于蚀刻特征尺寸小的浅沟槽和用于蚀刻特征尺寸大的浅沟槽的单独的蚀刻步骤。在一个实施方案中，例如，所描述的技术涉及利用第一蚀刻参数在衬底的第一区域中蚀刻第一浅沟槽并且利用不同于所述第一蚀刻参数的第二蚀刻参数在衬底的第二区域中蚀刻第二浅沟槽。所述蚀刻参数可以包含硅与有助于锥体形成的蚀刻延缓剂的蚀刻选择性比率。所述蚀刻参数还可以包含相应浅沟槽的特征尺寸和沟槽密度。此外，所述蚀刻参数可以进一步包含用于控制等离子体各向异性蚀刻的偏置功率。由于所述单独的蚀刻步骤，所描述的技术允许所述第一浅沟槽与所述第二浅沟槽之间的侧壁斜率偏差处于15度内。
附图说明
图1A示出了根据示例实施例的一方面的集成电路的俯视图。
图1B示出了根据示例实施例的一方面的集成电路的第一区域的横截面视图。
图1C示出了根据示例实施例的一方面的集成电路的第二区域的横截面视图。
图2A-2B示出了在沟槽形成工艺期间集成电路的局部横截面视图。
图3示出了根据示例实施例的一方面的部署单独的蚀刻步骤以形成第一浅沟槽和第二浅沟槽的方法的流程图。
图4A-4E示出了在实施如图3所示的方法的制造工艺期间集成电路的局部横截面视图。
具体实施方式
各附图中的相似参考符号指示相似元件。附图未按比例绘制。
图1A示出了根据示例实施例的一方面的集成电路(IC)100的俯视图。为了形成不同类型的浅沟槽，IC 100可以被分为第一区域102和第二区域104。图1B示出了第一区域102的横截面视图，而图1C示出了第二区域104的横截面视图。如图1B和1C中的每个图所示，IC100包含半导体衬底110，所述半导体衬底可以是体硅衬底、绝缘体上硅(SOI)衬底和/或其上开发有一或多个外延层的硅衬底。
半导体衬底110还可以被分为第一区域102和第二区域104。尽管图1A-1C示出了第一区域102是特有的并且远离第二区域104，但是这两个区域102和104可以彼此交错。通常，在第一区域102内定位第一隔离结构120，而在第二区域104内定位第二隔离结构140。第一区域102的组件密度(例如，每平方微米的有源组件和无源组件的数量)可以高于第二区域104的组件密度。
如图1B所示，第一隔离结构120沿着半导体衬底110的顶表面定位。第一隔离结构120中的每个隔离结构包含填充有第一沟槽电介质124的第一浅沟槽122。第一沟槽电介质124可以包含二氧化硅或其它合适的介电材料。第一沟槽电介质124可以与半导体衬底110顶部上的介电层130一起沉积或单独沉积。
第一隔离结构120可以用于在晶体管结构之间提供横向隔离。因此，可以在相邻的第一隔离结构120之间形成各种类型的晶体管。在一个配置中，例如，可以在两个相邻的第一隔离结构120之间形成CMOS晶体管。在另一个配置中，例如，可以在两个相邻的第一隔离结构120之间形成双极性结型晶体管。在又另一个配置中，例如，可以在两个相邻的第一隔离结构120之间形成存储器单元晶体管。
为了执行横向隔离的功能，第一隔离结构120中的每个隔离结构具有一或多个特征尺寸规格，所述特征尺寸规格可以包含第一沟槽宽度126和第一沟槽间间距(ITS)128。第一沟槽宽度126和第一ITS 128一起限定第一隔离结构120的第一沟槽密度，所述第一沟槽密度可以被理解为每单位面积(例如，如图1B所示的横截面面积)的第一浅沟槽122的数量。
如图1C所示，第二隔离结构140沿着半导体衬底110的顶表面定位。尽管图1C仅展示了单个隔离结构140，但是可以在第二区域104内形成第二隔离结构140的多个实例。第二隔离结构140包含填充有第二沟槽电介质144的第二浅沟槽142。第二沟槽电介质144可以包含二氧化硅或其它合适的介电材料。第二沟槽电介质144可以与半导体衬底110顶部上的介电层130一起沉积或单独沉积。
第二隔离结构140可以用作高压屏障以形成高压装置。具体地，第二隔离结构140可以沿着IC 100的竖直方向与电路组件150集成。电路组件150是被配置成接收高压(例如，大于15V)的结构，并且所述电路组件可以包含如掺杂的多晶硅、金属和/或合金等导电材料。在一个配置中，例如，电路组件150可以是横向扩散的MOS晶体管的栅极结构。在另一个实施方案中，例如，电路组件150可以是电阻器条带。在又另一个实施方案中，例如，电路组件150可以是电感器线圈的一部分。在仍另一个实施方案中，例如，电路组件150可以是电容器的电极。
为了执行高压屏障的功能，第二隔离结构140具有一或多个特征尺寸规格，所述特征尺寸规格可以包含第二沟槽宽度146和第二沟槽间间距(ITS)148。第二沟槽宽度146和第二ITS 148一起限定第二隔离结构140的第二沟槽密度，所述第二沟槽密度可以被理解为每单位面积(例如，如图1C所示的横截面面积)的第二浅沟槽142的数量。
通常，第二隔离结构140的特征尺寸大于第一隔离结构120的特征尺寸。在一个实施方案中，例如，第二沟槽宽度146可以为第一沟槽宽度126的至少2倍。在另一个实施方案中，例如，第二ITS 148可以为第一ITS 128的至少2倍。
特征尺寸的差异归因于由第一隔离结构120和由第二隔离结构140服务的不同功能。一方面，(第一隔离结构120被定位的)第一区域102被指定用于通常不处理高压操作的紧凑电路系统。如此，第一区域102可以受益于具有特征尺寸更小和沟槽密度较高的隔离结构。另一方面，第二区域104(第二隔离结构140定位在所述第二区域内)被指定用于可能将在电路组件150与衬底110之间施加高电场的高压操作。如此，第二区域104可以受益于具有特征尺寸更大和沟槽密度较低的隔离结构。
图2A-2B示出了在沟槽形成工艺期间集成电路(IC)200的局部横截面视图。IC 200具有与IC 100类似的拓扑，其中IC 200包含半导体衬底210，所述半导体衬底以与图1A-1C的描述一致的方式被分为第一区域202和第二区域204。参考图2A，在沟槽形成工艺之前，可以在衬底210上直接沉积介电材料的一或多个层。在一个实施方案中，例如：在衬底210的顶表面上直接沉积衬垫氧化物层(例如，氧化硅)212；在衬垫氧化物层212上直接沉积覆盖氮化物层(例如，氮化硅)214；并且在覆盖氮化物层214上直接沉积底部抗反射涂层(BARC)(例如，具有碳氢化合物材料的层)216。沉积衬垫氧化物层212以增强随后的充当掩模层的覆盖氮化物层214与衬底210的粘附。覆盖氮化物层214是用于在如化学机械抛光(CMP)等稍后步骤期间保护衬底的掩模层。沉积BARC层216以在抗蚀剂图案化工艺期间限制来自晶片表面的不想要的反射。
在衬底210上方形成并且图案化光刻胶掩模220，以分别限定第一区域202和第二区域204中的浅沟槽的位置。例如，光刻胶掩模220利用第一开口222进行图案化以在第一区域202中蚀刻浅沟槽，并且所述光刻胶掩模还利用第二开口224进行图案化以在第二区域204中蚀刻较宽的浅沟槽。为了简单起见，图2A示出了光刻胶掩模220仅利用一个开口224在第二区域204上方进行图案化。但实际上，光刻胶掩模220可以利用多个开口224在第二区域204上方进行图案化。
在光刻胶掩模220被图案化之后，沟槽形成工艺将根据介电层212、214和216的组成经历一或多个蚀刻步骤。参考图2B，蚀刻步骤230通常应用于第一区域202和第二区域204两者。蚀刻步骤230可以各自包含等离子体各向异性蚀刻，所述等离子体各向异性蚀刻呈干反应性离子蚀刻的形式。第一等离子体蚀刻可以利用氯(Cl2/O2)蚀刻剂、溴化氢(HBr/O2)蚀刻剂、四氟化碳(CF4/O2)蚀刻剂和/或氧(O2/N2)蚀刻剂去除BARC层216。第二等离子体蚀刻可以利用四氟化碳(CF4/CHF3/A)蚀刻剂、三氟甲烷(CHF3/Ar)蚀刻剂和/或(CHF3/SF6)蚀刻剂去除氮化物层214和氧化物层212。第三等离子体蚀刻可以充当穿透蚀刻，以去除衬底210的顶部部分以及从第一等离子体蚀刻和第二等离子体蚀刻留下的聚合物副产物。第三等离子体蚀刻可以应用四氟化碳(CF4/Ar)蚀刻剂、CHF3/SF6和/或氩(Ar)蚀刻剂。第四等离子体蚀刻用于蚀刻到硅衬底110中。第四等离子体蚀刻可以应用Cl2/O2/N2、HBr/O2、Cl2/HBr/O2、Cl2/HBr/CF4和/或Cl2/O2/SF6蚀刻剂。如以下所描述的，在第四等离子体蚀刻之后形成第一浅沟槽242和第二浅沟槽252。
第三等离子体蚀刻被定时以从第一等离子体蚀刻和第二等离子体蚀刻中去除蚀刻聚合物、颗粒和/或剩余的氮化物/氧化物。如果第三等离子体蚀刻的持续时间太短或者选择性太高，则衬底210可能被大量有助于锥体形成的污染聚合物、剩余的氮化物或氧化物颗粒覆盖。第三等离子体蚀刻可以具有可以影响对较小特征尺寸进行临界尺寸(CD)控制的更快的光刻胶蚀刻速率。实际上，这可能限制允许用于第一浅沟槽242的蚀刻时间。相比之下，第二浅沟槽蚀刻的较大特征对CD变化较不敏感，并且较大的特征尺寸可以允许比第一浅沟槽蚀刻更厚的光刻胶和/或无定形碳掩模层。降低的CD敏感度和较厚的掩蔽层允许在增加对聚合物和蚀刻延缓剂的去除的情况下进行更长的第三等离子体蚀刻。如果期望保持第一硅蚀刻的深度与第二硅蚀刻的深度类似，则可以针对第二沟槽蚀刻调整第四等离子蚀刻时间。
第四等离子体蚀刻具有一定的选择性轮廓，所述选择性轮廓被精确调整以蚀刻第一浅沟槽242。第四等离子体蚀刻的选择性轮廓可以在第一浅沟槽242与第二浅沟槽252之间产生性能权衡。一方面，实现第一浅沟槽242的较小特征尺寸取决于较高的选择性轮廓。用于参考，用于将沟槽(例如，242和/或252)蚀刻到硅衬底(例如，210)中的选择性轮廓可以由硅选择性比率表示，所述硅选择性比率可以是去除硅材料与去除除了硅材料之外的一或多个蚀刻延缓剂材料之比。这些蚀刻延缓剂可以是制造副产物和/或工艺副产物。例如，这些蚀刻延缓剂可以包含从第一等离子体蚀刻和第二等离子体蚀刻剩余的污染蚀刻副产物聚合物、氧化物材料、氮化物材料、污染颗粒和/或碳氢化合物材料。
因为第二浅沟槽252的宽度大于第一浅沟槽242的宽度，所以第二浅沟槽252的经过蚀刻的表面更易于在第四等离子体蚀刻期间接收更大量的蚀刻副产物。当留在第二浅沟槽252的经过蚀刻的侧壁上时，这些聚合物副产物可能阻碍侧壁的蚀刻速率，因为所述聚合物副产物减慢了对底层硅材料的蚀刻。因此，第二浅沟槽252的侧壁斜率可以小于第一浅沟槽242的侧壁斜率。
然而，当留在第二浅沟槽252的底部经过蚀刻的表面上时，由于高选择性轮廓，聚合物副产物可能阻塞对底层硅材料的蚀刻。因此，在第二浅沟槽254的底部处形成沟槽锥体254、256和258。这些沟槽锥体254、256和258干扰沟槽介电层(例如，144)的厚度分布，这可以降低跨沟槽介电层的一些部分的电场势垒。如此，沟槽锥体形成可能影响利用跨第二浅沟槽252的高电场操作的高压装置的性能。
示例实施例提供了一种用于在具有小的特征尺寸的第一组浅沟槽中实现高精度以及在支持高压操作的第二组浅沟槽中实现高性能的解决方案。所描述的解决方案引入了用于将第一组浅沟槽(即，高精度沟槽)的形成与第二组浅沟槽(即，高性能沟槽)的形成分离的两遍蚀刻(two-pass etch)工艺。所描述的解决方案对一遍蚀刻(one-pass etch)工艺(例如，图2A-2B)的低成本简化方法与两遍蚀刻工艺(例如，图3，4A-4E)的高精度高性能的益处进行了权衡。
如图3所示，例如，两遍蚀刻工艺的方法300可以通过第一沟槽形成工艺310和第二沟槽形成工艺320来实施。第一沟槽形成工艺310用于利用与小特征尺寸的高精度相关联的第一蚀刻参数集来蚀刻第一组浅沟槽。第二沟槽形成工艺320用于利用与几乎没有锥体形成的高性能屏障相关联的第二蚀刻参数集来蚀刻第二组浅沟槽。在一个实施方案中，第一沟槽形成工艺310可以在第二沟槽形成工艺320之前执行。此类实施方案的优点包含便于图案化较小的特征，同时晶片表面仍然是平面。可替代地，第一沟槽形成工艺310可以在第二沟槽形成工艺320之后执行。替代性实施方案有利地允许第一沟槽形成不太可能累积来自第二沟槽形成的工艺缺陷。
根据一个方面，第一蚀刻参数和第二蚀刻参数可以各自包含硅选择性比率，所述硅选择性比率可以被理解为去除硅材料与去除来自一或多个制造步骤和/或工艺步骤的蚀刻延缓剂之比。例如，蚀刻延缓剂可以包含从在硅衬底上方去除介电层留下的残留物或污染聚合物，来自介电层的残留氧化物或残留氮化物，颗粒污染或来自硅蚀刻的聚合物副产物。更具体地，蚀刻延缓剂可以由氧化物材料、氮化物材料、碳氢化合物材料和其组合组成。
为了实现对第一组浅沟槽的高精度蚀刻，第一硅选择性比率相对较高。在一个实施方案中，例如，第一硅选择性比率可以大于10。相比之下，第二硅选择性比率相对较低，以便在蚀刻第二组浅沟槽期间减少或最小化锥体形成。在一个实施方案中，例如，第二硅选择性比率可以小于5。
根据另一方面，第一蚀刻参数和第二蚀刻参数可以各自包含用于控制等离子体各向异性蚀刻的偏置功率。通常，偏置功率的水平对应于离子轰击到要蚀刻表面的量。大量的离子轰击可以提供物理溅射以去除副产物和沟槽锥体，以及为利用相对低的硅选择性比率蚀刻的浅沟槽产生更大(即，更竖直)的侧壁斜率。
为了实现对第一组浅沟槽的高精度蚀刻，第一偏置功率相对较低。相比之下，第二偏置功率相对较高，以便在蚀刻第二组浅沟槽期间减少或最小化锥体形成。在一个实施方案中，例如，第二偏置功率可以为第一偏置功率的1.3倍到2倍。
根据又另一方面，第一蚀刻参数和第二蚀刻参数可以各自包含相应浅沟槽的特征尺寸以及相应浅沟槽所定位的区域的沟槽密度。与以上描述一致，第二组浅沟槽的特征尺寸大于第一组浅沟槽的特征尺寸，而第一区域的沟槽密度大于第二区域的沟槽密度。
根据仍另一方面，第一蚀刻参数和第二蚀刻参数可以各自包含具有不同蚀刻时间的工艺步骤。用于蚀刻第一组浅沟槽的第一参数蚀刻时间可以与用于第二组浅沟槽的第二参数蚀刻时间相同。然而，用于降低锥体形成的较低选择性步骤的第一参数蚀刻时间可以小于用于第二沟槽蚀刻的较低选择性步骤的第二参数蚀刻时间，以避免第一组浅沟槽中的轮廓变化，并且提供足够的时间来去除第二组浅沟槽中的沟槽锥体。将调整用于第四工艺步骤或其它工艺步骤的蚀刻时间以获得第一蚀刻参数和第二蚀刻参数的期望深度。
两遍蚀刻工艺的方法300在步骤312处开始，所述步骤涉及在衬底之上图案化第一掩模以部分地暴露第一区域并且覆盖位于第一区域之外的第二区域。参考图4A，例如，在具有如图2A所示和所述的拓扑基本上相同的拓扑的介电层的堆栈上沉积第一光刻胶掩模420。具体地，介电层的堆栈可以包含硅衬底410上的氧化物层412、氧化物层412上的氮化物层414和氮化物层414上的BARC层416。衬底410和介电层412、414和416的材料组成分别与衬底210和介电层212、214和216的材料组成基本上相同。第一光刻胶掩模420利用部分地暴露第一区域402的开口422进行图案化，以限定用于蚀刻第一浅沟槽的若干个蚀刻位点。第一光刻胶掩模420完全覆盖第二区域404，使得所述第一光刻胶掩模阻止第二区域404被蚀刻。
在执行步骤312之后，方法300进行到步骤314，所述步骤涉及在通过第一掩模暴露的第一区域上方蚀刻介电层。并且在执行步骤314之后，方法300进行到步骤316，所述步骤涉及在衬底的通过第一掩模暴露的第一区域中利用第一蚀刻参数蚀刻第一浅沟槽。参考图4B，例如，执行第一选择性蚀刻430，以首先去除介电层412、414、416，然后形成第一浅沟槽442。第一选择性蚀刻430可以是利用与如关于图2B所描述的蚀刻步骤基本上相同的蚀刻步骤的等离子体各向异性蚀刻。
与示例实施例一致，第一蚀刻参数包含第一硅选择性比率、用于控制等离子体蚀刻的第一偏置功率、第一特征尺寸、第一沟槽密度、第一蚀刻时间或其组合中的至少一个。第一硅选择性比率可以大于10，以实现第一浅沟槽442的第一特征尺寸的阈值精度。此外，第一硅选择性比率可以大于20，以实现第一浅沟槽442的第一特征尺寸的高精度。作为使用应用材料DPSII蚀刻器的实例，可以通过改变Cl2:O2:N2:SF6气体比率来调整蚀刻工艺以改变硅、氮化物膜、氧化物膜或蚀刻聚合物副产物之间的选择性比率。对于源功率在600-900W范围内、偏置功率在100-200瓦特范围内、压力在30-90mT范围内的蚀刻工艺方案，硅与氮化物和/或硅与氧化物的蚀刻速率比率为大于10可以使用1:X:0.28:Y的Cl2:O2:N2:SF6气体流量比率来实现，其中X可以为0到0.1并且Y可以为0-0.05。为了使硅与氮化物和/或氧化物蚀刻速率比率为20，X可以为0.05-0.2，并且Y可以为0。
第一特征尺寸可以包含第一沟槽宽度和第一沟槽间间距。在一个配置中，例如，第一沟槽宽度的范围可以为0.1μm到3μm，而第一沟槽间间距的最小值可以为0.1μm。由于第一特征尺寸相对小，第一沟槽密度相对大，所述第一沟槽密度的范围可以为1沟槽/μm2到50沟槽/μm2。
第三等离子体蚀刻步骤的第一蚀刻时间可以小于20秒，以实现第一浅沟槽442的第一特征尺寸的阈值精度。此外，第一蚀刻时间可以小于或等于10秒，以实现第一浅沟槽442的第一特征尺寸的高精度(例如，可以利用300-500W的源功率、50-150W的偏置功率、4-20mT的压力以及针对CF4/Ar工艺化学的1:1的气体流动比率来调整使用应用材料DPSII蚀刻器运行的蚀刻工艺)。第一蚀刻参数的步骤四的第一偏置功率可以小于250W，以实现第一浅沟槽442的第一特征尺寸的阈值精度。此外，第一偏置功率可以小于或等于200W，以实现第一浅沟槽442的步骤4的第一特征尺寸的高精度(例如，使用应用材料DPSII蚀刻器运行的第四蚀刻工艺步骤可以利用600-900W的源功率、30-90mT的压力以及针对Cl2/O2/N2工艺化学的1:0.15:0.30的气体流动比率来调整)。
第一浅沟槽442可以各自具有第一侧壁斜率θ。由于第一特征尺寸相对小，尽管第一硅选择性比率相对高，但是第一浅沟槽442的蚀刻轮廓相对竖直。如此，第一侧壁斜率θ相对大。在一个实施方案中，例如，第一侧壁斜率θ的范围可以为75度到95度。
在执行步骤316之后，方法300进行到步骤318，所述步骤涉及在蚀刻第一浅沟槽(例如，第一浅沟槽442)之后去除第一掩模(例如，光刻胶掩模420)。所述去除步骤可以通过涉及氧等离子体的灰化工艺来实施，随后可能进行酸性/碱性清除。在去除第一掩模时，暴露第一区域(例如，402)中的第一浅沟槽(例如，442)，而第二区域(例如，404)仍由介电层(例如，412，414，416)覆盖。
在执行步骤318之后，方法300进行到步骤322，所述步骤涉及在衬底之上图案化第二掩模以部分地暴露第二区域并且覆盖第一区域。参考图4C，例如，在未经过蚀刻的介电层的堆栈上沉积第二光刻胶掩模425。第二光刻胶掩模425利用部分地暴露第二区域404的开口426进行图案化，以限定用于蚀刻第二浅沟槽的蚀刻位点。尽管图4C仅示出了一个开口426，但是第二光刻胶掩模425还可以利用多个开口426进行图案化。第二光刻胶掩模425完全覆盖第一区域402使得所述第二光刻胶掩模阻止第一区域402以及定位在其中的第一浅沟槽442被进一步蚀刻。
在执行步骤322之后，方法300进行到步骤324，所述步骤涉及在通过第二掩模暴露的第二区域上方蚀刻介电层。并且在执行步骤224之后，方法300进行到步骤326，所述步骤涉及在衬底的通过第二掩模暴露的第二区域中并且利用不同于第一蚀刻参数的第二蚀刻参数蚀刻第二浅沟槽。参考图4D，例如，执行第二选择性蚀刻435以去除介电层412、414、416，然后形成第二浅沟槽452。第二选择性蚀刻435可以是利用与如关于图2B所描述的蚀刻步骤基本上相同的蚀刻步骤的等离子体各向异性蚀刻。
与示例实施例一致，第二蚀刻参数包含第二硅选择性比率、用于控制等离子体蚀刻的第二偏置功率、第二特征尺寸、第二沟槽密度、第二蚀刻时间或其组合中的至少一个。第二硅选择性比率可以小于5，以通过减少或最小化第二浅沟槽452中的沟槽锥体形成来实现阈值性能。此外，第二硅选择性比率可以小于3，以通过减少或最小化第二浅沟槽452中的沟槽锥体形成来实现高性能。例如，使用应用材料DPSII蚀刻器的实例，可以通过改变Cl2:HBr:CF4气体比率来调整蚀刻工艺以改变硅、氮化物膜、氧化物膜或、光刻胶或无定形碳或者或蚀刻聚合物副产物。对于源功率在600-900W范围内、偏置功率在100-200瓦特范围内、压力在15-50mT范围内的蚀刻工艺方案，硅与氮化物和/或硅与氧化物的蚀刻速率比率为小于5可以使用1:4:X的Cl2:HBr:CF4气体流量比率来实现，其中X可以为0.0到0.1。为了实现硅与氮化物或/硅与氧化物蚀刻速率比率为小于3，X可以为0.1到0.8。
第二特征尺寸可以包含第二沟槽宽度和第二沟槽间间距。在一个配置中，例如，第二沟槽宽度可以从3μm开始，而第二沟槽间间距可以从0.5μm开始。由于第二特征尺寸相对大，第二沟槽密度相对低，所述第二沟槽密度的范围可以为0.001沟槽/μm2到1沟槽/μm2。
第三等离子体蚀刻步骤的第二参数蚀刻时间可以大于或等于10秒，以通过减少或最小化第二浅沟槽452中的沟槽锥体形成来实现阈值性能。此外，第三等离子体蚀刻步骤的第二蚀刻参数时间可以大于20秒以通过减少或最小化第二浅沟槽452中的沟槽锥体形成来实现高性能(例如，利用300-500W的源功率、50-150W的偏置功率、4-20mT的压力以及针对CF4/Ar工艺化学的1:1气体流动比率的使用应用材料DPSII蚀刻器运行的蚀刻工艺)。第二蚀刻参数的步骤四的偏置功率可以大于或等于250W，以通过减少或最小化第二浅沟槽452中的沟槽锥体形成来实现阈值性能。此外，在第四蚀刻步骤中，第二偏置功率可以大于300W，以通过减少或最小化第二浅沟槽452中的沟槽锥体形成来实现高性能(例如，可以利用600-900W的源功率、30-90mT的压力以及针对Cl2/O2/N2工艺化学的1:0.15:0.30的气体流量比率来调整使用应用材料DPSII蚀刻器运行的第四蚀刻工艺步骤)。
第二浅沟槽442可以各自具有第二侧壁斜率
Figure BDA0002471354390000091
由于硅选择性比率相对低，尽管第二特征尺寸相对大，但是第二浅沟槽452的蚀刻轮廓相对竖直。如此，第二侧壁斜率
Figure BDA0002471354390000095
相对大。由于较大的第二侧壁斜率
Figure BDA0002471354390000092
与副产物去除的尺度相关，因此所述第二侧壁斜率指示第二浅沟槽452的底表面基本上没有沟槽锥体(即，基本上没有锥体的表面)。作为一个指示，例如，第二侧壁斜率
Figure BDA0002471354390000093
可以大于85度。作为另一个指示，例如，第二侧壁斜率
Figure BDA0002471354390000096
可以大于90度。作为又另一个指示，例如，第二侧壁斜率
Figure BDA0002471354390000094
可以具有与第一侧壁斜率θ的偏差处于(例如，正或负)15度内。
因为当蚀刻第二浅沟槽452时，特征尺寸的精度不是那么重要，所以第二光刻胶掩模425的第二厚度428可以大于第一光刻胶掩模420的第一厚度424。更大的第二厚度428可以允许对第一经过蚀刻的区域的完全抗蚀剂覆盖。可替代地，第二厚度428可以与第一厚度422基本上相同以支持更简单且更均匀的工艺流程。
在执行步骤326之后，方法300进行到步骤328，所述步骤涉及在蚀刻第二浅沟槽(例如，452)之后去除第二掩模(例如，第二光刻胶掩模425)。所述去除步骤可以通过涉及氧等离子体的灰化工艺来实施，随后可能进行酸性/碱性清除。在去除第二掩模时，暴露第一区域(例如，402)中的第一浅沟槽(例如，442)以及第二区域(例如，404)中的第二浅沟槽(例如，452)以进行另外的工艺。
例如，如图4E的集成电路400所示，在去除第二光刻胶掩模425之后，介电层(例如，412、414、416)被剥离。第一浅沟槽442填充有第一沟槽电介质462，所述第一沟槽电介质可以包含氧化硅材料或其它合适的介电材料。同样地，第二浅沟槽452填充有第二沟槽电介质462，所述第二沟槽电介质也可以包含二氧化硅材料或其它合适的介电材料。在衬底410以及第一浅沟槽442和第二浅沟槽464之上形成若干个层间介电(ILD)层。在一个实施方案中，例如，ILD层可以包含第一ILD层472、第二ILD层474和第三ILD层476。ILD层472、474和476中的每个层可以包含二氧化硅材料或其它合适的介电材料。
在第二沟槽介电层464上形成导电层482。导电层482可以包含掺杂的多晶硅材料、金属材料或合金。导电层482被配置成接收高压并且所述导电层充当电路组件150以与第二隔离结构(即，沟槽452和沟槽电介质464)竖直集成以形成高压装置。导电层482可以驻留在第二ILD层472内，并且所述导电层可以通过导电通孔484耦接到更高的金属层486。更高的金属层486可以进而驻留在第三ILD层476内。
与示例实施例一致，术语“被配置成”描述了一或多个有形非暂时性组件的结构特性和功能特性。例如，术语“被配置成”可以被理解为具有设计用于或专用于执行一定功能的特定配置。在这种理解下，如果装置包含可以被启用、被激活或被供电以执行一定功能的有形非暂时性组件，则此类装置被“配置成”执行所述一定功能。虽然术语“被配置成”可以涵盖可配置，但是此术语不限于此类狭义定义。因此，当用于描述装置时，术语“被配置成”不要求所描述的装置在任何给定时间点是可配置的。
具体地，关于由以上所述的组件(例如，元件、资源等)执行的各种功能，除非另有指示，否则用于描述此类组件的术语旨在对应于执行所描述组件的指定功能的(例如，功能等效的)任何组件，即使结构上不等效于所描述的结构。而且，虽然可能已经关于若干个实施方案中的仅一个实施方案描述了本文的特定特征，但此类特征可以与如对于任何给定的或特定的应用而言可以是期望的且有利的其它实现方案的一或多个其它特征组合。
在单独的实施例的上下文中在本说明书中描述的某些特征还可以在单个实施例中组合实施。相反，在单个实施例的上下文下描述的各种特征还可以在多个实施例中单独地或以任何合适的子组合来实施。此外，尽管特征在上文可以被描述为以某些组合起作用，但是在一些情况下，可以从组合中删除来自组合的一或多个特征，并且所述组合可以指向子组合或子组合的变体。
类似地，虽然在附图中以特定顺序描述了操作，但是此类操作不要求按所示的特定顺序或以先后顺序执行(一些所展示的操作可以是任选的)，以实现所期望的结果。在一些情况下，多任务处理和并行处理可能是有利的。此外，以上所述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要此类分离。
在权利要求的范围内，可以对所描述的布置进行修改，并且其它布置是可能的。

Claims (26)

1.一种方法，其包括：
利用第一蚀刻参数在衬底的第一区域中蚀刻第一浅沟槽；以及
利用不同于所述第一蚀刻参数的第二蚀刻参数在所述衬底的位于所述第一区域之外的第二区域中蚀刻第二浅沟槽。
2.根据权利要求1所述的方法，其中：
所述第一蚀刻参数包含第一硅选择性比率；并且
所述第二蚀刻参数包含第二硅选择性比率，所述第二硅选择性比率低于所述第一硅选择性比率。
3.根据权利要求2所述的方法，其中：
所述第一硅选择性比率大于10；并且
所述第二硅选择性比率小于5。
4.根据权利要求2所述的方法，其中：
所述第一硅选择性比率限定去除硅材料相对于去除包含氧化物材料、氮化物材料和碳氢化合物材料中的至少一种的蚀刻延缓剂的第一比率；并且
所述第二硅选择性比率限定去除所述硅材料相对于去除包含所述氧化物材料、所述氮化物材料和所述碳氢化合物材料中的至少一种的所述蚀刻延缓剂的第二比率。
5.根据权利要求1所述的方法，其中：
所述第一蚀刻参数包含第一偏置功率；并且
所述第二蚀刻参数包含高于所述第一偏置功率的第二偏置功率。
6.根据权利要求1所述的方法，其中：
所述第一蚀刻参数包含所述第一浅沟槽的第一特征尺寸和所述第一区域的第一沟槽密度；并且
所述第二蚀刻参数包含所述第二浅沟槽的第二特征尺寸和所述第二区域的第二沟槽密度，所述第二特征尺寸大于所述第一特征尺寸，并且所述第二沟槽密度低于所述第一沟槽密度。
7.根据权利要求6所述的方法，其中：
所述第二浅沟槽的沟槽斜率大于85度。
8.根据权利要求1所述的方法，其中：
所述蚀刻所述第一浅沟槽包含执行第一等离子体时间蚀刻；并且
所述蚀刻所述第二浅沟槽包含在所述蚀刻所述第一浅沟槽之前或之后执行第二等离子体时间蚀刻。
9.根据权利要求1所述的方法，其进一步包括：
在所述蚀刻所述第一浅沟槽之前，在所述衬底之上图案化第一掩模以部分地暴露所述第一区域并且覆盖所述第二区域；
在所述蚀刻所述第一浅沟槽之后去除所述第一掩模；
在所述蚀刻所述第二浅沟槽之前，在所述衬底之上图案化第二掩模以部分地暴露所述第二区域并且覆盖所述第一区域；以及
在所述蚀刻所述第二浅沟槽之后去除所述第二掩模。
10.根据权利要求1所述的方法，其进一步包括：
在所述蚀刻所述第一浅沟槽和所述蚀刻所述第二浅沟槽之前，在所述第一区域和所述第二区域上方蚀刻介电层，
其中所述介电层包含氧化硅层、氮化硅层或碳氢化合物层中的至少一个。
11.一种方法，其包括：
利用第一硅选择性比率在衬底的第一区域中蚀刻第一浅沟槽；以及
利用第二硅选择性比率在所述衬底的位于所述第一区域之外的第二区域中蚀刻第二浅沟槽，所述第二浅沟槽的特征尺寸大于所述第一浅沟槽的特征尺寸，所述第二区域的沟槽密度低于所述第一区域的沟槽密度，所述第二硅选择性比率低于所述第一硅选择性比率。
12.根据权利要求11所述的方法，其中：
所述第一硅选择性比率大于10；并且
所述第二硅选择性比率小于5。
13.根据权利要求11所述的方法，其中：
所述第一硅选择性比率限定去除硅材料相对于去除包含氧化物材料、氮化物材料和碳氢化合物材料中的至少一种的蚀刻延缓剂的第一比率；并且
所述第二硅选择性比率限定去除所述硅材料相对于去除包含所述氧化物材料、所述氮化物材料和所述碳氢化合物材料中的至少一种的所述蚀刻延缓剂的第二比率。
14.根据权利要求11所述的方法，其中：
所述第二浅沟槽的沟槽斜率大于85度。
15.根据权利要求11所述的方法，其中：
所述蚀刻所述第一浅沟槽包含执行第一等离子体时间蚀刻；并且
所述蚀刻所述第二浅沟槽包含在所述蚀刻所述第一浅沟槽之前或之后执行第二等离子体时间蚀刻。
16.根据权利要求11所述的方法，其进一步包括：
在所述蚀刻所述第一浅沟槽之前，在所述衬底之上图案化第一掩模以部分地暴露所述第一区域并且覆盖所述第二区域；
在所述蚀刻所述第一浅沟槽之后去除所述第一掩模；
在所述蚀刻所述第二浅沟槽之前，在所述衬底之上图案化第二掩模以部分地暴露所述第二区域并且覆盖所述第一区域；以及
在所述蚀刻所述第二浅沟槽之后去除所述第二掩模。
17.根据权利要求11所述的方法，其进一步包括：
在所述蚀刻所述第一浅沟槽和所述蚀刻所述第二浅沟槽之前，在所述第一区域和所述第二区域上方蚀刻介电层，
其中所述介电层包含氧化硅层、氮化硅层或碳氢化合物层中的至少一个。
18.一种集成电路，其包括：
半导体衬底，所述半导体衬底具有表面；
沿所述表面的第一隔离结构，所述第一隔离结构具有第一特征尺寸和第一侧壁斜率；
沿所述表面的第二隔离结构，所述第二隔离结构具有大于所述第一特征尺寸的第二特征尺寸，所述第二隔离结构具有与所述第一侧壁斜率偏差15度内的第二侧壁斜率；
晶体管结构，所述晶体管结构由所述第一隔离结构横向隔离；以及
电路组件，所述电路组件集成所述第二隔离结构。
19.根据权利要求18所述的集成电路，其中所述电路组件包含电阻器、电感器或电容器中的至少一个。
20.根据权利要求18所述的集成电路，其中所述电路组件包含横向扩散MOS晶体管的栅极结构。
21.根据权利要求18所述的集成电路，其中所述晶体管结构包含MOS晶体管或双极性结型晶体管中的至少一个。
22.根据权利要求18所述的集成电路，其中所述晶体管结构包含存储器单元晶体管。
23.根据权利要求18所述的集成电路，其中所述第二侧壁斜率大于85度。
24.根据权利要求18所述的集成电路，其中：
所述半导体衬底被分为第一区域和第二区域；
所述第一区域的组件密度高于所述第二区域的组件密度；
所述第一隔离结构定位在所述第一区域内；并且
所述第二隔离结构定位在所述第二区域内。
25.根据权利要求18所述的集成电路，其中：
所述第一特征尺寸包含第一沟槽宽度；并且
所述第二特征尺寸包含至少2倍于所述第一沟槽宽度的第二沟槽宽度。
26.根据权利要求18所述的集成电路，其中：
所述第一特征尺寸包含第一沟槽间间距；并且
所述第二特征尺寸包含至少2倍于所述第一沟槽间间距的第二沟槽间间距。
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