JP2007221558A - Ｆｍ送信機およびこれを用いた小型電子機器 - Google Patents

Abstract

【課題】ＦＭ送信機の回路規模を縮小する。
【解決手段】ステレオ変調器１０は、入力されたオーディオ信号Ｓ１Ｌ、Ｓ１Ｒをステレオコンポジット信号Ｓ２に変換する。周波数変調器２０は、ＰＬＬ回路を含み、ステレオ変調器１０から出力されたステレオコンポジット信号Ｓ２を変調信号として、周波数変調を実行する。第１プログラマブル分周器４０、第２プログラマブル分周器４２は、外部から入力された外部クロック信号ＣＫｅｘｔを、それぞれに設定された第１分周比ｎ１、第２分周比ｎ２で分周して出力する。第１プログラマブル分周器４０から出力される第１クロック信号ＣＫ１を、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号とし、第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２を、ＰＬＬ回路の基準クロック信号とする。
【選択図】図１

Description

本発明は、ステレオコンポジット信号を生成し、周波数変調して出力するＦＭ送信機に関する。

オーディオ信号をステレオコンポジット信号に変換し、周波数変調器を用いて周波数変調して出力するＦＭ送信機が知られている。このようなＦＭ送信機は、オーディオ信号をＲＣＡケーブルなどの配線を介さずに伝送することができるため、カーオーディオのＣＤチェンジャとメインのヘッドユニット間の信号の伝送などに利用されている。さらに近年、ハードディスクオーディオ機器、メモリオーディオ機器、音楽再生機能を有する携帯電話端末が著しい普及を見せているが、こうした小型電子機器に蓄えられた楽曲データを、据え置き型のオーディオコンポ等のスピーカから再生する用途にも、ＦＭ送信機が用いられている。

ＦＭ送信機を、携帯電話端末などの小型電子機器に内蔵する場合、回路の小型化が非常に重要な課題となる。ＦＭ送信機においては、オーディオ信号をステレオコンポジット信号に変換し、ステレオコンポジット信号を用いて周波数変調を行い、増幅した後にアンテナから放出する。ステレオコンポジット信号の生成には、３８ｋＨｚの副搬送波と、１９ｋＨｚとパイロット信号が使用される。さらにＰＬＬを用いた直接変調方式によって周波数変調を行う場合、搬送波の周波数を決定するための基準クロック信号が必要とされる。

特開平９−０６９７２９号公報 特開平１０−０１３３７０号公報

これらの信号を生成するために、従来のＦＭ送信機では、ＰＬＬの基準クロック信号の周波数（たとえば２００ｋＨｚ）と、ステレオコンポジット信号の生成に必要な周波数（１９ｋＨｚおよび３８ｋＨｚ）の整数倍、好ましくはこれらの公約数倍の周波数で発振する水晶振動子をＦＭ送信機専用に搭載する必要があった。しかしながら、水晶振動子は実装面積が大きくまた高価であるため、小型電子機器の小型化、低コスト化を妨げる要因となっていた。また、ＦＭ送信機で必要とする水晶振動子の発振周波数は、小型電子機器の他のブロックと共有することが困難であった。

本発明はこうした課題に鑑みてなされたものであり、その目的は、回路規模を縮小したＦＭ送信機の提供にある。

本発明のある態様のＦＭ送信機は、入力されたオーディオ信号をステレオコンポジット信号に変換するステレオ変調器と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、ステレオ変調器から出力されたステレオコンポジット信号を変調信号として、周波数変調を実行する周波数変調器と、入力された外部クロック信号を、それぞれに設定された第１、第２の分周比で分周して出力する第１、第２プログラマブル分周器と、を備える。第１プログラマブル分周器の出力信号を、ステレオコンポジット信号を生成するための基準クロック信号とし、第２プログラマブル分周器の出力信号を、ＰＬＬ回路の基準クロック信号とする。

この態様によると、ステレオコンポジット信号の生成用の基準クロック信号と、ＰＬＬ回路の基準クロック信号を、プログラマブル分周器を用いて同一の外部クロック信号から生成するため、専用の発振器を設ける必要がなく、回路規模を縮小することができる。また、外部クロック信号の周波数が、ＦＭ送信機が搭載されるセットごとに異なる場合でも、第１、第２プログラマブル分周器の分周比を、独立に設定することができるため、所望の基準クロックを得ることができる。

ＰＬＬ回路の基準クロック信号の周波数は、周波数変調器から出力される被変調信号として必要な周波数が得られる値に設定されるとともに、外部クロック信号の周波数は、ＰＬＬ回路の基準クロック信号の周波数の整数倍に設定されてもよい。
ＰＬＬ回路の基準クロック信号は、ＦＭ送信機の搬送波の周波数に影響するため、高精度で生成すべきであるのに対して、ステレオコンポジット信号の生成用の基準クロック信号の周波数精度は、それほど高く要求されない。そこで、外部クロック信号の周波数と、ＰＬＬ回路の基準クロック信号の周波数との関係を優先的に規定することにより、ＦＭ送信機全体の性能を上げることができる。

ある態様のＦＭ変調器は、ステレオ変調器の前段に設けられ、入力されたオーディオ信号の帯域を補正し、ステレオ変調器へと出力するフィルタと、外部クロック信号を、設定された第３の分周比で分周して出力する第３プログラマブル分周器と、をさらに備えてもよい。フィルタを、スイッチング素子を含むスイッチトキャパシタフィルタで構成するとともに、第３プログラマブル分周器の出力信号を、スイッチング素子をオンオフするためのクロック信号として用いてもよい。
この場合、第３プログラマブル分周器を追加することにより、スイッチトキャパシタフィルタに必要なクロック信号を生成することができ、回路を簡素化することができる。

外部クロック信号は、本ＦＭ送信機が搭載されるセットのシステムクロックであってもよい。ＦＭ送信機を、上述の構成とすることにより、第１、第２プログラマブル分周器の分周比を独立に変更できるため、外部クロック信号の周波数は、特定の値に限定されることはない。そこで、セットのシステムクロックを起源として、ＦＭ送信機の内部のクロック信号を生成することにより、ＦＭ送信機専用の発振器が不要となり、セットを簡素化することができる。

ＦＭ送信機は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。ＦＭ送信機を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、小型電子機器である。この小型電子機器は、所定の周波数のシステムクロックを生成する発振器と、発振器により生成されるシステムクロックが入力されたＦＭ送信機と、ＦＭ送信機の出力信号を外部へと送信するためのアンテナと、を備える。
この態様によれば、ＦＭ送信機を簡素化することにより、機器全体を小型化、簡素化することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ＦＭ送信機の回路規模を縮小することができる。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＦＭ送信機１００の構成を示す回路図である。ＦＭ送信機１００は、入力端子１０２に入力されたＬチャンネルとＲチャンネルからなるステレオオーディオ信号Ｓ１Ｌ、Ｓ１Ｒを、ステレオコンポジット信号に変換し、さらに周波数変調した後に、増幅し、出力端子１０４から出力する。ＦＭ送信機１００は、１つの半導体基板上に機能ＩＣとして一体集積化されている。なお、入力端子１０２に入力されるオーディオ信号は、モノラルであってもよい。

まず、ＦＭ送信機１００における信号処理の内容を概説する。ステレオ変調器１０は、入力されたオーディオ信号Ｓ１Ｌ、Ｓ１Ｒをステレオコンポジット信号Ｓ２に変換する。周波数変調器２０は、後述のように、ＰＬＬ回路を含み、ステレオ変調器１０から出力されたステレオコンポジット信号Ｓ２を変調信号として、周波数変調を実行する。周波数変調器２０は、搬送周波数を有する高周波信号Ｓ３をパワーアンプ３０へと出力する。パワーアンプ３０は、入力された高周波信号Ｓ３を増幅し、出力端子１０４から出力する。

クロック入力端子１０６には、外部クロック信号ＣＫｅｘｔが入力される。この外部クロック信号ＣＫｅｘｔの周波数の条件としては予めＦＭ送信機１００の仕様として決定しておくことが望ましい。たとえば、ある態様のＦＭ送信機１００においては、外部クロック信号ＣＫｅｘｔの周波数は、１０ＭＨｚ〜２０ＭＨｚの間で、所定の周波数幅Δｆごとに刻まれた周波数のいずれかとして入力されるものとする。

第１プログラマブル分周器４０は、外部から入力された外部クロック信号ＣＫｅｘｔを、予め設定された第１分周比ｎ１で分周し、ステレオ変調器１０へと出力する。すなわち、ステレオ変調器１０に入力される第１クロック信号ＣＫ１の周波数ｆ１は、外部クロック信号ＣＫｅｘｔの周波数ｆｅｘｔを用いて、ｆ１＝ｆｅｘｔ／ｎ１で与えられる。第１プログラマブル分周器４０から出力される第１クロック信号ＣＫ１は、ステレオ変調器１０において、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号として使用される。本実施の形態において、第１分周比ｎ１は、第１クロック信号ＣＫ１の周波数ｆ１が３８ｋＨｚに最も近い値となるように設定する。

第２プログラマブル分周器４２は、外部クロック信号ＣＫｅｘｔを、予め設定した第２分周比ｎ２で分周し、周波数変調器２０へと出力する。すなわち、周波数変調器２０に入力される第２クロック信号ＣＫ２の周波数ｆ２は、外部クロック信号ＣＫｅｘｔの周波数ｆｅｘｔを用いて、ｆ２＝ｆｅｘｔ／ｎ２で与えられる。第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２は、周波数変調器２０のＰＬＬ回路の基準クロック信号として使用される。

図２は、図１のＦＭ送信機１００のステレオ変調器１０、周波数変調器２０の内部構成を示すブロック図である。はじめに、ステレオ変調器１０、周波数変調器２０の構成、動作については、広く知られているため、ここでは簡単に説明する。以降の図において、既出の構成要素と同一または同等の構成要素には、同一の符号を付すものとし、適宜説明を省略する。

ステレオ変調器１０は、加算器１２、減算器１３、加算器１４、振幅変調器１５、マルチプレクサ１６、１／２分周器１７を含む。加算器１２は、ＬチャンネルとＲチャンネルのステレオオーディオ信号を加算し、和信号Ｌ＋Ｒを生成する。減算器１３は、ＬチャンネルとＲチャンネルのステレオオーディオ信号から差信号Ｌ−Ｒを生成する。振幅変調器１５は、差信号Ｌ−Ｒを用いて、図１の第１プログラマブル分周器４０から出力された３８ｋＨｚの第１クロック信号ＣＫ１を振幅変調する。マルチプレクサ１６は、和信号Ｌ＋Ｒを、振幅変調器１５から出力される副搬送波Ｓ１’を合成する。１／２分周器１７は、３８ｋＨｚの第１クロック信号ＣＫ１を１／２分周し、１９ｋＨｚのパイロット信号Ｓｐを生成する。加算器１４は、マルチプレクサ１６の出力信号と、パイロット信号Ｓｐを合成して、ステレオコンポジット信号Ｓ２を生成する。

周波数変調器２０は、ＶＣＯ２２、分周器２４、位相比較器２６、ループフィルタ２８、加算器２９を含む。
ＶＣＯ２２は、制御電圧Ｖｃｎｔに応じた周波数で発振する。ＶＣＯ２２の出力信号Ｓ３は、被変調信号として外部へと出力されるとともに、分周器２４へと入力される。分周器２４は、ＶＣＯ２２の出力信号Ｓ３の周波数ｆｒｆを、１／ｎ（ｎは自然数）に分周し、帰還信号Ｓｆｂを出力する。位相比較器２６には、分周器２４から出力される周波数ｆｒｆ／ｎの帰還信号Ｓｆｂを、基準クロック信号ＣＫｒｅｆと比較し、２つの信号の位相差に応じた電圧（以下、位相差電圧Ｖｐｃという）を出力する。ＰＬＬ回路の基準クロック信号ＣＫｒｅｆは、上述のように、図１の第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２である。

ループフィルタ２８は、位相比較器２６から出力される位相差電圧Ｖｐｃの高周波成分を除去し、加算器２９に出力する。加算器２９は、ステレオ変調器１０から出力されたステレオコンポジット信号Ｓ２を、ループフィルタ２８の出力信号に重畳し、制御電圧Ｖｃｎｔとして出力する。

ＶＣＯ２２の出力信号Ｓ３は、搬送周波数ｆｒｆ＝ＣＫ２×ｎであり、ステレオコンポジット信号Ｓ２によって周波数変調された信号となる。
ここで、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ２）の周波数は、周波数変調器２０から出力される被変調信号Ｓ３として必要な周波数が得られる値に設定される。すなわち、被搬送波の周波数を１００ｋＨｚステップで変化させたい場合、基準クロック信号ＣＫｒｅｆの周波数は、１００ｋＨｚ、あるいはその約数に設定する。もし、周波数変調器２０の後段に１／２分周器をさらに設け、出力信号Ｓ３を、１／２分周した後に、後段のブロックに出力する構成とした場合、基準クロック信号ＣＫｒｅｆは、２００ｋＨｚ、あるいはその約数に設定する。さらに、外部クロック信号ＣＫｅｘｔの周波数ｆｅｘｔは、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ２）の周波数ｆ２の整数倍に設定するのが望ましい。

以上のように構成されたＦＭ送信機１００によれば、ステレオコンポジット信号Ｓ２の生成用の基準クロック信号ＣＫ１と、ＰＬＬ回路の基準クロック信号ＣＫ２（＝ＣＫｒｅｆ）を、プログラマブル分周器を用いて同一の外部クロック信号ＣＫｅｘｔから生成する。その結果、専用の発振器を設ける必要がなく、回路規模を縮小することができる。また、外部クロック信号ＣＫｅｘｔの周波数が、ＦＭ送信機が搭載されるセットごとに異なる場合でも、第１プログラマブル分周器４０、第２プログラマブル分周器４２の分周比ｎ１、ｎ２を、独立に設定することができるため、ステレオ変調器１０、周波数変調器２０において必要とされる所望の基準クロックを得ることができる。

また、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ２）は、ＦＭ送信機１００の搬送波の周波数に影響するため、高精度で生成すべきであるのに対して、ステレオコンポジット信号生成用の基準クロック信号ＣＫ１の周波数精度は、それほど高く要求されない。そこで、外部クロック信号ＣＫｅｘｔの周波数と、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ２）との関係を外部クロック信号ＣＫｅｘｔと第１クロック信号ＣＫ１の関係よりも優先的に規定することにより、ＦＭ送信機全体の性能を上げることができる。

（第２の実施の形態）
第２の実施の形態では、ＦＭ送信機１００において、ステレオ変調器１０の前段に設けられるフィルタをスイッチトキャパシタを用いて構成する。図３は、第２の実施の形態に係るＦＭ送信機１００ａの構成を示すブロック図である。以下、第１の実施の形態との相違点を中心に説明する。

ＦＭ送信機１００ａは、図１の構成要素に加えて、フィルタ５０、第３プログラマブル分周器４４を更に備える。フィルタ５０は、ステレオ変調器１０の前段に設けられ、入力されたステレオオーディオ信号Ｓ１Ｌ、Ｓ１Ｒの帯域を補正し、ステレオ変調器１０へと出力する。たとえば、フィルタ５０は、ローパスフィルタ、プリエンファシスフィルタなどである。本実施の形態において、これらのフィルタの少なくとも一部は、キャパシタおよびスイッチング素子を用いたスイッチトキャパシタフィルタとして構成される。

第３プログラマブル分周器４４は、外部クロック信号ＣＫｅｘｔを、予め設定された第３分周比ｎ３で分周し、フィルタ５０へと供給する。第３プログラマブル分周器４４から出力される第３クロック信号ＣＫ３は、フィルタ５０内部のスイッチング素子をオンオフするためのクロック信号として用いられる。

スイッチトキャパシタフィルタの周波数特性は、内部のスイッチング素子のスイッチング周波数に依存する。そこで、スイッチング素子に供給するクロック信号を、外部クロック信号ＣＫｅｘｔにもとづいて、分周比が調節可能な第３プログラマブル分周器４４を用いて生成することにより、新たな発振器を付加することなく、回路を構成することが可能となる。さらに、外部クロック信号ＣＫｅｘｔの周波数が変化した場合でも、第３プログラマブル分周器４４の第３分周比ｎ３を適切な値に設定することにより、フィルタ５０の帯域特性を所望のものとすることができる。

以上、実施の形態にもとづいて、ＦＭ送信機の構成、動作について説明した。次に、実施の形態に係るＦＭ送信機１００の応用例について説明する。上述のＦＭ送信機１００は、たとえば、オーディオ再生機能を有する携帯電話端末などの小型電子機器に好適に搭載することができる。図４は、実施の形態に係るＦＭ送信機を搭載した小型電子機器の構成を示すブロック図である。

小型電子機器２００は、ＦＭ送信機１００、メモリ１１０、オーディオエンコーダ１２０、アンテナ１３０、発振器１４０、制御部１５０を備える。
発振器１４０は、所定の発振周波数を有しており、小型電子機器２００のシステムクロックＣＫｓｙｓを生成する。メモリ１１０には、オーディオデータが圧縮、あるいは非圧縮の形式で記録されている。オーディオエンコーダ１２０は、メモリ１１０からオーディオデータＤＡを読み出し、必要に応じてエンコードして、オーディオ信号Ｓ１Ｌ、Ｓ１Ｒを生成し、ＦＭ送信機１００へと出力する。ＦＭ送信機１００は、上述のように、ステレオ変調、周波数変調を行い、さらに増幅した高周波信号Ｓ４をアンテナ１３０に出力する。

オーディオエンコーダ１２０、制御部１５０は、システムクロック信号ＣＫｓｙｓによって所定の演算処理を行う。また、このシステムクロック信号ＣＫｓｙｓは、ＦＭ送信機１００に外部クロック信号ＣＫｅｘｔとして入力される。

制御部１５０は、たとえばマイクロプロセッサであって、発振器１４０の発振周波数、すなわちシステムクロックＣＫｓｙｓの周波数に応じて、ＦＭ送信機１００の第１プログラマブル分周器４０、第２プログラマブル分周器４２等の分周比ｎ１、ｎ２等を設定する。分周比の設定は、ＦＭ送信機１００にレジスタなどを用意し、外部から値を変更可能とすることに実現できる。

図４の小型電子機器２００によれば、システムクロックＣＫｓｙｓを、ＦＭ送信機１００の外部クロック信号として利用し、他の回路ブロックのクロック信号として利用するため、１つの発振器で動作させることができる。すなわち、ＦＭ送信機専用に高価な水晶振動子等を設ける必要がないため、セットの小型化、低コスト化が実現できる。また、ＦＭ送信機１００が、システムクロック信号の周波数が異なるセットに搭載される場合においても第１プログラマブル分周器４０、第２プログラマブル分周器４２等の分周比ｎ１、ｎ２を適切に設定することにより、安定なステレオ変調、周波数変調を実現することができる。すなわち、ＦＭ送信機１００は、搭載されるセットのシステムクロックに制限されることがなく、従来のＦＭ送信機に比べて、汎用性が高いという利点も有する。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

本発明の第１の実施の形態に係るＦＭ送信機の構成を示す回路図である。 図１のＦＭ送信機のステレオ変調器、周波数変調器の内部構成を示すブロック図である。 第２の実施の形態に係るＦＭ送信機の構成を示すブロック図である。 実施の形態に係るＦＭ送信機を搭載した小型電子機器の構成を示すブロック図である。

符号の説明

１０ ステレオ変調器、 １２ 加算器、 １３ 減算器、 １４ 加算器、 １５ 振幅変調器、 １６ マルチプレクサ、 １７ １／２分周器、 ２０ 周波数変調器、 ２２ ＶＣＯ、 ２４ 分周器、 ２６ 位相比較器、 ２８ ループフィルタ、 ２９ 加算器、 ３０ パワーアンプ、 ４０ 第１プログラマブル分周器、 ４２ 第２プログラマブル分周器、 ４４ 第３プログラマブル分周器、 ５０ フィルタ、 １０２ 入力端子、 １０４ 出力端子、 １０６ クロック入力端子、 １００ ＦＭ送信機、 １１０ メモリ、 １２０ オーディオエンコーダ、 １３０ アンテナ、 １４０ 発振器、 １５０ 制御部、 ２００ 小型電子機器、 Ｓ１ ステレオ信号、 Ｓ２ ステレオコンポジット信号、 Ｓ３ 高周波信号、 Ｓ４ 高周波信号、 ＣＫ１ 第１クロック信号、 ＣＫ２ 第２クロック信号、 ｎ１ 第１分周比、 ｎ２ 第２分周比。

Claims (6)

1. 入力されたオーディオ信号をステレオコンポジット信号に変換するステレオ変調器と、
   ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、前記ステレオ変調器から出力されたステレオコンポジット信号を変調信号として、周波数変調を実行する周波数変調器と、
   入力された外部クロック信号を、それぞれに設定された第１、第２の分周比で分周して出力する第１、第２プログラマブル分周器と、
   を備え、
   前記第１プログラマブル分周器の出力信号を、前記ステレオコンポジット信号を生成するための基準クロック信号とし、前記第２プログラマブル分周器の出力信号を、前記ＰＬＬ回路の基準クロック信号としたことを特徴とするＦＭ送信機。
2. 前記ＰＬＬ回路の基準クロック信号の周波数は、前記周波数変調器から出力される被変調信号として必要な周波数が得られる値に設定されるとともに、
   前記外部クロック信号の周波数は、前記ＰＬＬ回路の基準クロック信号の周波数の整数倍に設定されることを特徴とする請求項１に記載のＦＭ送信機。
3. 前記ステレオ変調器の前段に設けられ、入力された前記オーディオ信号の帯域を補正し、前記ステレオ変調器へと出力するフィルタと、
   前記外部クロック信号を、設定された第３の分周比で分周して出力する第３プログラマブル分周器と、
   をさらに備え、
   前記フィルタを、スイッチング素子を含むスイッチトキャパシタフィルタで構成するとともに、前記第３プログラマブル分周器の出力信号を、前記スイッチング素子をオンオフするためのクロック信号として用いたことを特徴とする請求項１または２に記載のＦＭ送信機。
4. 前記外部クロック信号は、本ＦＭ送信機が搭載されるセットのシステムクロックであることを特徴とする請求項１から３のいずれかに記載のＦＭ送信機。
5. １つの半導体基板上に一体集積化されたことを特徴とする請求項１から３のいずれかに記載のＦＭ送信機。
6. 所定の周波数のシステムクロックを生成する発振器と、
   前記発振器により生成されるシステムクロックが入力された請求項１から３のいずれかに記載のＦＭ送信機と、
   前記ＦＭ送信機の出力信号を外部へと送信するためのアンテナと、
   を備えることを特徴とする小型電子機器。

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