JP2007133351A - 表示装置、アクティブマトリクス装置およびそれらの駆動方法 - Google Patents

Abstract

【課題】 ＥＬ素子などの電気光学素子に流れる電流のばらつきを抑制し、輝度ばらつきを低減させる。
【解決手段】 表示装置は、電気光学素子に電流を供給するための画素回路２が行方向および列方向にマトリクス状に複数配置された画像表示部９と、画像表示部９の行毎に共通に接続された複数の行選択線２０と、画像表示部９に列毎に共通に接続された複数のデータ線１４と、画像表示部９の列数に応じて配置され、かつ、入力される映像信号をデータ信号に変換して複数のデータ線１４に列毎に同時に出力する複数の列駆動回路１と、を有し、列駆動回路１の出力先となるデータ線１４を選択する選択手段３４と、列駆動回路１のデータ信号出力先となるデータ線１４を単位水平走査期間毎に順次変更するように、選択手段３４を制御する制御手段３５と、を有する。
【選択図】 図６

Description

本発明は、電気光学素子又は画素回路をマトリクス状に配置した表示装置及びアクティブマトリクス装置と、それらの駆動方法に関する。

近年、次世代ディスプレイとして電気光学素子を用いたディスプレイ等が注目されている。ここでは、素子に流れる電流によって発光輝度が制御される電流制御型の発光素子である有機エレクトロルミネッセンス（ＥＬ）素子を例に挙げて説明する。

周辺回路を含んだ有機ＥＬディスプレイでは、表示領域に限らず、周辺回路においても薄膜トランジスタ（ＴＦＴ）が用いられている。このような自発光素子であるＥＬ素子を画像表示素子に利用し、その表示領域および周辺回路にＴＦＴを用いた画像表示パネルについて、以下、図面を参照して説明する。

図１６に示すＥＬパネル１００には、ＲＧＢ原色数のＥＬ素子と、このＥＬ素子に入力される電流を制御するためのＴＦＴから構成される画素（画素回路）２とがＮ列×Ｍ行の２次元状に配列された画素表示部９と、その周辺回路とが配置される。周辺回路のうち、入力回路６には、外部より水平走査制御信号１１ａが入力される。また、入力回路７には、外部より垂直走査制御信号１２ａが入力される。さらに、入力回路８には、外部より補助列制御信号１３ａが入力される。

入力回路６にて変換された水平走査制御信号１１（水平クロック信号と水平走査開始信号）は、列シフトレジスタ３に入力される。また、入力回路７にて変換された垂直走査制御信号１２は、行シフトレジスタ５に入力される。行シフトレジスタ５の各出力端子から出力された行走査信号は、行選択線２０としての走査線を介して各行の画素回路２に入力される。

また、入力回路８にて変換された補助列制御信号１３は、ゲート回路４、１６にそれぞれ入力される。水平シフトレジスタ３の各端子から出力される水平サンプリング信号１７は、ゲート回路１６にて変換された制御信号２１と共に、水平サンプリング信号ゲート回路１５に入力される。水平サンプリング信号ゲート回路１５にて変換される水平サンプリング信号１８は、外部より入力された映像信号（電圧信号）１０と、ゲート回路４にて変換された制御信号１９と共に、列駆動回路１に入力される。列駆動回路１にて映像信号から変換された電流信号である列制御信号１４は、データ線を介して各列の画素回路２に入力される。

列駆動回路１は、画素回路２の各列の原色数（例えば、赤、緑、青の３色）に応じて複数配置され、各原色数の入力映像信号１０に対応するように構成される。この列駆動回路１は、１画素毎の時系列に入力される点順次電圧映像信号を行単位で同時に出力可能な線順次電流映像信号に変換する電圧電流変換回路を用いている。

図１７は、列駆動回路１に用いられる電圧電流変換回路の構成例である。

図１７において、ｇｍは電圧電流変換回路、Ｍ０乃至Ｍ３はｐチャンネル型ＴＦＴ、Ｍ４乃至Ｍ６はｎチャンネル型ＴＦＴ、Ｖ（ｄａｔａ）は電圧電流変換回路ｇｍに入力される映像信号電圧、Ｉ（ｄａｔａ）は電圧電流変換回路ｇｍからデータ線に出力される電流信号（データ信号）、ＶＣＣは電源、Ｖ０は基準電流バイアス値、Ｖｒｅｆは基準電圧、Ｐ０は制御信号である。Ｍ２とＭ３はソース結合回路、Ｍ４とＭ５はカレントミラー回路を構成する。

図１７に示す電圧電流変換回路ｇｍにおいて、映像信号電圧Ｖ（ｄａｔａ）がＴＦＴ（Ｍ２）のゲートＧに入力される。すると、ＴＦＴ（Ｍ１）のドレイン電流を基準電流として、ソース結合回路、カレントミラー回路を介して、映像信号電圧Ｖ（ｄａｔａ）の電圧値に応じた電流値をもつ電流信号Ｉ（ｄａｔａ）が生成され、データ線に出力される。

この回路では、電圧電流変換ゲインは、Ｍ０とＭ１、Ｍ２とＭ３、Ｍ４とＭ５の各々で互いに相関性がある場合、Ｍ１のドレイン電流と、Ｍ２、Ｍ３の駆動能力によって決定される。なお、列駆動回路１の他の回路構成や駆動方法は、特許文献１に記載の図１、図２に示されている。

しかしながら、上記ＴＦＴは、非単結晶半導体を活性層に用いているため、その特性上、単結晶を活性層に用いたトランジスタに比べて素子間のばらつきが大きく、近接的にもばらつきに相関性が保証できない。ＴＦＴの閾値やキャリア移動度等のばらつきにより、列駆動回路の電圧電流変換ゲインが素子間で異なると、ＥＬ素子に供給される電流値が画素間でばらつく。そうすると、ＥＬ素子が所望の輝度で発光することができない。その結果、表示領域において輝度のばらつきとなって表れる。

そのため、特許文献２には、輝度ばらつきを抑制するための回路構成が記載されている。この回路構成によれば、画素回路を駆動する列駆動回路の出力電流を検出して基準電流データと比較して補正係数を演算し、その補正係数を用いて列駆動回路へ入力される映像信号を補正して輝度ばらつきを軽減している。
特開２００４−１４５２９６号公報 特開２００４−２９５０８１号公報

しかしながら、特許文献２に記載されているような、列駆動回路の出力電流を検出して補正をする方法では、画素密度が増え、列駆動回路の出力が小さくなる場合には、充分なＳＮ比をもつ検出信号が得られないことがある。また、列駆動回路の数が増えるにつれて、検出に費やす時間及び補正処理に費やす時間が無視できなくなる。

また、特許文献１に記載されているような、従来の表示装置においては、１つの列駆動回路の電流出力先は、１フレーム走査期間中常に同じデータ線である。つまり、１つの列駆動回路の電流出力先は、１フレーム走査期間中常に同じ列の画素回路２に入力される。

従って、電気光学素子や画素回路にばらつきが全く無いものと仮定した場合、全画素に同じ輝度レベルの１フレームの表示画像信号を入力し、これを表示したときに、列毎に輝度がばらつくことがある。

本発明は、複数列のＥＬ素子などの電気光学素子に流れる電流のばらつきを時間的に平均化することで、輝度ばらつきを低減させる表示装置およびその駆動方法を提供することを目的とする。

上記目的を達成するため、本発明に係る表示装置は、複数の電気光学素子を有する画素がマトリクス状に配置された表示部と、
前記表示部の行毎に共通に接続された複数の行選択線と、
前記表示部に列毎に共通に接続された複数のデータ線と、
前記表示部の列に対応して設けられ、入力される映像信号を前記画素に供給されるデータ信号に変換して前記複数のデータ線に行毎に同時に出力する複数の列駆動回路と、
を有する表示装置において、
前記列駆動回路の出力先となるデータ線を選択するための選択回路と、
前記列駆動回路の出力先となるデータ線を一垂直走査期間より短い単位水平走査期間毎に順次変更するように、前記選択回路を制御する制御回路と、
を有することを特徴とする。

本発明に係わるアクティブマトリクス装置は、複数の画素回路がマトリクス状に配置されたマトリクス回路部と、
前記マトリクス回路部の行毎に共通に接続された複数の行選択線と、
前記マトリクス回路部に列毎に共通に接続された複数のデータ線と、
前記マトリクス回路部の列に対応して設けられ、入力される映像信号を前記画素回路に供給されるデータ信号に変換して前記複数のデータ線に行毎に同時に出力する複数の列駆動回路と、
を有するアクティブマトリクス装置において、
前記列駆動回路の出力先となるデータ線を選択するための選択回路と、
前記列駆動回路の出力先となるデータ線を一垂直走査期間より短い単位水平走査期間毎に順次変更するように、前記選択回路を制御する制御回路と、
を有することを特徴とする。

本発明において、前記画素回路は、前記映像信号の表示色を決める３つの原色画素に対応して配置され、前記複数のデータ線は、前記３つの原色画素に対応する列に配置される３つのデータ線を有し、前記複数の列駆動回路は、３つの列駆動回路であり、前記選択手段は、前記３つの原色画素のうち任意の原色画素に対応する列に配置されたデータ線に対して前記３つの列駆動回路のうち１つの列駆動回路からのデータ信号を出力可能に選択する手段であってもよい。

本発明において、前記複数の列駆動回路の総和出力電流を検出し、検出された前記総和出力電流に基づいて前記列駆動回路に入力される映像信号を列毎に補正する補正手段をさらに有してもよい。前記電流制御型表示素子は、エレクトロルミネセンス素子であってもよい。

本発明においては、共通のデータ線に接続された隣接行の画素回路には、１フレーム走査期間内に同じ列駆動回路からの出力が供給されないように、インターレース走査により行を選択することも好ましいものである。

また、本発明においては、３単位水平ライン周期で、少なくとも３つの前記列駆動回路の前記データ信号出力先が３色のデータ線となるように、前記選択手段を制御することも好ましいものである。

本発明に係る表示装置及びアクティブマトリクス装置の駆動方法は、
前記列駆動回路の出力先となるデータ線を選択する工程と、
前記列駆動回路のデータ信号出力先となるデータ線を一垂直走査期間より短い単位水平ライン周期で順次変更する工程と、
を含むことを特徴とする。

本発明によれば、列駆動回路の出力先のデータ線を順次変更しながら、その出力を画素或いは画素回路に供給するように構成する。こうして、画素或いは画素回路に供給される電流の値のばらつきを時間的に平均化、換言すれば空間的に分散させることができる。よって、画面に現れる縦筋のような、表示画像の不均一性を視覚的に低減できる。

以下、本発明に係る表示装置或いはアクティブマトリクス装置を実施するための最良の形態について、図面を参照して具体的に説明する。

本発明に用いられる電気光学素子としては、有機ＥＬ素子、無機ＥＬ素子、電子放出素子を用いた発光素子、発光ダイオードなどが挙げられる。

画素は、上記電気光学素子からなるパッシブマトリクス回路であってもよく、或いは、画素は、少なくとも１つのトランジスタを有するアクティブマトリクス回路を構成していてもよい。

本発明に用いられる列駆動回路は、映像信号をデータ信号に変換する回路が好ましく用いられる。映像信号としては、アナログ電圧信号、デジタル信号などが好適に用いられる。データ信号としては、画素の輝度を決定するためのアナログ電流信号が好ましく用いられる。

そして、列駆動回路は、パッシブマトリクス回路を構成する電気光学素子に供給されるデータ信号を供給する回路、或いは、アクティブマトリクス回路を構成する画素回路に供給されるデータ信号を供給する回路となる。

列駆動回路を構成する電圧電流変換回路は、一列に１個設けられる場合以外に、一列に２個づつ設けられ、１水平走査期間毎に切り替えて用いられてもよい。或いは、４つの列駆動回路を３列のデータ線毎に設け、そのうち、２つの列駆動回路を一つのデータ線に接続する構成であってもよい。

本発明は、列駆動回路を構成するトランジスタに製造プロセスに起因する特性ばらつきが生じやすい回路に有効に働くため、非単結晶半導体を活性層に用いたＴＦＴにて構成された列駆動回路に好適に用いられる。非単結晶半導体とは非晶質シリコン、多結晶シリコン、微結晶シリコンである。或いは、単結晶シリコンのような単結晶半導体を活性層に用いたトランジスタであっても、特性ばらつきが無視し得ない回路であれば、本発明が適用可能である。

本発明のデータ信号は、マトリクス回路の画素又は画素回路のうち同じ行選択線により選択可能な同一行の画素又は画素回路に同時に供給される。この行選択期間は水平走査期間に相当し、全ての行を順次選択することで１フレーム走査期間におけるデータ信号の出力が完了する。

本発明においては、列駆動回路の出力先となるデータ線を単位水平走査期間毎に順次変更する。ここで単位水平走査期間とは１水平走査期間或いは２乃至３水平走査期間ように、所定の水平走査期間であればよいが、好ましくは１水平走査期間であることが望まれる。

本発明は、電気光学素子を用いたマトリクス型表示装置に適用されているが、ＥＬ素子のような電気光学素子を形成する前のアクティブマトリクス装置にも好ましく用いられる。

本実施形態に係る表示装置は、電気光学素子およびＴＦＴを含む画素回路がマトリクス状に配置された表示部（アクティブマトリクス部）を有する。そして、データ線にデータ信号を出力するデータ線駆動回路と、行選択線（走査線）に走査信号を出力する走査線駆動回路とを有する。また、映像信号や制御信号の入力、および電源供給を行う端子部と、各画素の電気光学素子と接続された共通配線と、を有する。共通配線は、表示領域の周辺を囲んで配置されており、配線引出部から配線を引いて端子部の一部と接続される。

本発明においては、必要に応じて、複数の列駆動回路の出力電流を検出し、それを評価して、当該複数の列駆動回路へ入力される映像信号を補正する補正回路を有することも好ましいものである。

また、本発明においては、列駆動回路の出力先が単位水平走査期間毎に変更されるため、列駆動回路に入力される映像信号は、その変更を考慮してサンプリングされるか、映像信号の供給順序を列単位で並び替える必要がある。具体的には、列駆動回路への入力サンプリングを制御するか、映像信号を供給する回路（補正回路）側で供給順序を列単位で並び替える制御を行えばよい。

本実施形態によれば、列駆動回路の出力先のデータ線を順次変更し、電気光学素子に供給される電流の値のばらつきを時間的に平均化する。換言すれば、空間的にばらつきを分散することで、表示画像の不均一性を視覚的に低減できる。

そして、列駆動回路の出力先のデータ線を変更する周期を一垂直走査期間より短い単位水平走査期間毎とする。垂直走査期間とは一フィールド走査期間または一フレーム走査期間である。即ち単位水平ライン周期とすることで、単位フレーム周期と比較して、出力先のデータ線を変更する周期が短いため、視覚的な画素間ばらつきをさらに低減できる。

（第１の実施形態）
図１は、第１の実施形態による表示装置の構成を示す模式図である。

なお、前述した図１６に示す従来例と同様の構成要素については、同一符号を付している。また、図１６で記載した入力回路６、７、８については省略している。

図１に示す表示装置は、表示パネル１００を有する。表示パネル１００の共通基板には、ＲＧＢ原色数のＥＬ素子と、このＥＬ素子に入力される電流を制御するためのＴＦＴから構成される画素回路２とがＮ列×Ｍ行の２次元状に配列された画像表示部９と、周辺回路とが配置される。周辺回路には、前述した図１６に示す従来例と同様の列駆動回路１、列シフトレジスタ３、行シフトレジスタ５、ゲート回路４を備える。その他、本実施形態では、列駆動回路１と画素回路２の間に、列駆動回路１より出力された電流信号を総和電流として出力する総和電流出力回路２９と、本発明の主要部を構成する選択回路３４とを備える。総和電流出力回路１の制御信号入力側には、ゲート回路３０が接続される。総和電流出力回路１の出力側には、総和電流を検出する総和電流検出回路３３が接続される。総和電流検出回路３３の出力側には、検出された総和電流が入力される補正回路３２が接続される。映像信号電圧Ｖｉｄｅｏは、補正回路３２を介して列駆動回路１に入力される。

上記構成のうち、選択回路３４及び制御回路３５以外の回路、即ち列駆動回路１、画素回路２、総和電流出力回路２９、補正回路３２については、前述した特許文献１、２等の先行技術文献に開示されている回路構成を適用可能である。

まず、前述した列駆動回路以外の各回路の構成および動作について順次説明する。

（総和電流出力回路）
図２は、本実施例の総和電流出力回路２９の回路構成例を示す。

図中、４３は列駆動回路１の出力が共通に接続される電流信号出力線、４１は列駆動回路１の出力と電流信号出力線４３との接続関係を制御するスイッチ部、４２は列駆動回路１と画素側との接続関係を制御するスイッチ部である遮断部、ｄａｔａ１ａ乃至ｄａｔａＮｃはデータ線、Ｍ１１乃至Ｍ３Ｎ、Ｍ４１乃至Ｍ６ＮはスイッチとしてのＴＦＴ、Ｉｏｕｔは総和電流、ＣＣｘ，ＣＣｙは総和電流検出用制御信号である。

総和電流出力回路２９より総和電流を出力して映像信号の補正を行うには、通常の動作期間の前に補正期間を設ける。この補正期間において、総和電流出力回路２９のスイッチ部４１のＭ１１乃至Ｍ３ＮをＣＣｘにより全てオンにし、遮断部４２のＭ４１乃至Ｍ６ＮをＣＣｙにより全てオフとする。以上の動作により、列駆動回路１から出力された電流信号は、画素回路２には流れず、全て出力線４３より出力される。

そして、Ｒ、Ｇ、Ｂの３列のスイッチＭ１１、Ｍ２１、Ｍ３１に対応する列駆動回路に検出用の所定の明レベルの入力電圧を与え、他の全列の列駆動回路には例えば最大暗レベルの入力電圧を与える。すると、３列のスイッチＭ１１、Ｍ２１、Ｍ３１に対応する列駆動回路から加算された検出電流信号が得られ、これが基準データと比較され、スイッチＭ１１、Ｍ２１、Ｍ３１に対応する列駆動回路一組の補正係数ｋ１が算出される。

続いて、Ｒ、Ｇ、Ｂの３列のスイッチＭ１２、Ｍ２２、Ｍ３２に対応する列駆動回路に検出用の所定の明レベルの入力電圧を与え、他の全列の列駆動回路には例えば最大暗レベルの入力電圧を与える。すると、スイッチＭ１２、Ｍ２２、Ｍ３２に対応する列駆動回路の３列から加算された検出電流信号が得られ、これが基準データと比較され、スイッチＭ１２、Ｍ２２、Ｍ３２に対応した列駆動回路一組の補正係数ｋ２が算出される。この動作を時系列的に順次、水平方向に選択される列駆動回路一組を変更しながら、補正係数ｋ１、ｋ２・・・ｋＮを算出する。このように、一つの列駆動回路から順次検出信号を得るのではなく、所定個数（ここでは３つ）の列駆動回路をまとめて、それらの加算値として検出信号を得ている。よって、検出時間は３分の１に短縮され、また、所望のＳＮ比の検出信号を得ることができる。

また、補正回路３２において補正に必要な演算時間も３分の１に短縮されるので、映像信号の高速処理が可能となる。

ここで、一つの列駆動回路としては、特許文献１の図１の回路を採用することも好ましいものである。この場合、補正のための検出時には、一対の電圧電流変換回路に同じ検出用の所定の明レベルの入力電圧を与え、これら一対の電圧電流変換回路からの出力電流を加算して同時に検出するようにしている。このように、本実施形態によれば、６つ（２×ＲＧＢ）の電圧電流変換回路から同時に検出信号を加算して得てもよい。

なお、図２中、スイッチを構成するトランジスタをＮチャネル型としたが、それに限らない。

（補正回路）
本実施形態の補正回路３２は、Ｒ、Ｇ、Ｂ３本のデータ線からなる組毎に検出された電流信号と、基準となる電流信号とで演算処理を行い、補正係数ｋ１乃至ｋＮを得て、その補正係数ｋ１乃至ｋＮを記憶する。Ｒ、Ｇ、Ｂの３つの入力信号Ｖｉｄｅｏが補正回路３２に記憶された共通の補正係数ｋ１乃至ｋＮを用いて補正される。こうして補正された映像信号がＲ、Ｇ、Ｂの３つの列駆動回路１に順次入力される。列駆動回路１の出力電流は、データ線を介して画素回路２に入力される。ここで、隣接する３つの列駆動回路１に入力されるＲ、Ｇ、Ｂの信号は総和電流により得られた補正係数で補正されているため、各列駆動回路毎の近接的なばらつき、例えば隣合う列のＥＬ素子に流れ込む電流に関しては不十分である。本実施形態は、その対策として、後述する選択回路３４を用いるものである、という見方もできる。

ＲＧＢ各色画素毎の画素データをシリアルに転送する構成の補正回路を採用する場合には、上述したように、列駆動回路の出力先の変更に併せて、ＲＧＢ各色画素データの出力順序を変更した映像信号を供給することもできる。

（画素回路）
図３は、本実施例のＥＬ素子を含む画素回路２の構成例を示す。

図３において、Ｐ１及びＰ２が行選択線２０に印加される走査信号であり、データ信号として電流データＩｄａｔａが入力される。ＥＬ素子の陽極（アノード）はＴＦＴ（Ｍ４）のドレイン端子に接続されており、陰極（カソード）は接地電位ＣＧＮＤに接続されている。Ｍ１、Ｍ２、Ｍ４がＰ型ＴＦＴであり、Ｍ３がＮ型ＴＦＴである。

図４は、画素回路２の駆動方法を説明するタイミングチャートである。図４において、Ｉ（ｍ−１）、Ｉ（ｍ）、Ｉ（ｍ＋１）は、ｍ−１行（１行前）、ｍ行（対象行）、ｍ＋１行（１行後）の対象列の画素回路２に入力される電流データＩｄａｔａを示す。

まず、時刻ｔ０前の時点では、対象行の画素回路２には、走査信号Ｐ１にはＬｏｗレベルの信号が、Ｐ２にはＨｉｇｈレベルの信号が入力され、トランジスタＭ２がＯＦＦ、Ｍ３がＯＦＦ、Ｍ４がＯＮの状態である。この状態では、対象行であるｍ行の画素回路２には、１行前の電流データＩｄａｔａに対応するＩ（ｍ−１）は入力されない。

次いで、時刻ｔ０では、Ｐ１にはＨｉｇｈレベルの信号が、Ｐ２にはＬｏｗレベルの信号が入力され、トランジスタＭ２、Ｍ３がＯＮ、Ｍ４はＯＦＦとなる。この状態で、ｍ行の画素回路２に該当行の電流データＩｄａｔａに対応するＩ（ｍ）が入力される。このとき、Ｍ４は導通状態でないため、ＥＬ素子には電流が流れない。入力されたＩｄａｔａによりＭ１の電流駆動能力に応じた電圧が、Ｍ１のゲート端子と電源電位ＶＣＣの間に配置された容量Ｃ１に生じる。つまり、画素回路で一旦
電流電圧変換を行う。

次いで、時刻ｔ１では、Ｐ２にＨｉｇｈレベルの信号が入力され、Ｍ２がＯＦＦの状態となる。さらに、時刻ｔ２では、Ｐ１にＬｏｗレベルの信号が入力され、Ｍ３がＯＦＦ、Ｍ４がＯＮとなる。この状態では、Ｍ４が導通状態であるため、Ｃ１に生じた電圧により、Ｍ１の電流駆動能力に応じた電流がＥＬ素子に供給される。つまり、ここで再び電流に変換される。これにより、供給された電流に応じた輝度でＥＬ素子が発光する。

本実施例においては画素回路として、図３の構成を一例に挙げたが、これに限るものではない。

（選択回路）
次に、本実施例の選択回路３４について、図５および図６を参照して説明する。ここでは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に割当てた画素回路で構成された画素を例にして説明する。

図５は、Ｒ、Ｇ、Ｂそれぞれの列と１対１に対応した列駆動回路１と、総和電流出力回路２９の概略図である。図中の例では、Ｒ１、Ｇ１、Ｂ１は１列目の画素に、またＲ２、Ｇ２、Ｂ２は２列目の画素に、さらにＲ３、Ｇ３、Ｂ３は３列目の画素に、以下同様にＲｎ、Ｇｎ、Ｂｎはｎ列目の画素にそれぞれ対応する列駆動回路１を示す。

前述の補正回路により得られた補正係数ｋ１乃至ｋＮで補正をかけた出力電流のばらつきをさらに低減させるために、本実施形態では、列駆動回路１と画素回路２の間に選択回路３４を備え、この選択回路３４により列駆動回路１とデータ線１４を単位水平走査期間毎に順次切り替える制御を行う。

例えば、上記の手段のように列駆動回路１の総和出力電流を用いて３列の列駆動回路１の補正係数ｋ１を得た場合、３列の列駆動回路１それぞれの出力とそれに対応する３つのデータ線の接続関係を順次切り替える。これにより、画素回路２には時間的に平均化された電流が入力されるようになる。

以上の構成を持つことにより、画素間でのばらつきと近接的なばらつきを低減させることが可能である。なお、データ線の切り替えを３列の列駆動回路１で説明したが、本発明はそれに限らない。

図６は、列電流を時間的に平均化する選択回路３４の概略図である。図６では、不図示であるが、列駆動回路１と選択回路３４との間に、前述した総和電流出力回路２９が必要に応じて設けられている。

図６において、Ｒ、Ｇ、Ｂは各色に対応する入力映像信号Ｖｉｄｅｏ、Ｇｍ１乃至Ｇｍ３は１列の画素を構成するＲ、Ｇ、Ｂの画素回路に対応する３列の列駆動回路１を示す。Ｍ１１乃至Ｍ１３、Ｍ２１乃至Ｍ２３、Ｍ３１乃至Ｍ３３は、Ｇｍ１、Ｇｍ２、Ｇｍ３の出力側の接続されるスイッチとしてのトランジスタを示す。

Ｌ１は、Ｍ１１、Ｍ２１、Ｍ３１のゲート端子に、Ｌ２はＭ１２、Ｍ２２、Ｍ３２のゲート端子に、Ｌ３はＭ１３、Ｍ２３、Ｍ３３のゲート端子にそれぞれ接続されるＯＮ／ＯＦＦ制御用の制御信号を示す。１４ｒ、１４ｇ、１４ｂは、１列の画素を構成するＲ、Ｇ、Ｂの各画素回路に接続されるＲ列、Ｇ列、Ｂ列の各データ線１４のそれぞれに接続される共通線を示す。なお、Ｌ１乃至Ｌ３の制御信号は、選択回路３４の外部（又は内部）に設けた制御回路としてのゲート回路（ロジック回路）３５から、予め設定された動作タイミングで出力されるようになっている。

つまり、制御信号Ｌ１乃至Ｌ３を出力する回路は、単結晶半導体を用いた集積回路で表示パネルの外部に設けられた回路、或いは、非単結晶半導体を用いて、表示パネルと同じ基板上にＴＦＴで形成された薄膜半導体集積回路であってもよい。

図６において、Ｇｍ１、Ｇｍ２、Ｇｍ３の各入力端には、Ｒ、Ｇ、Ｂ各色の映像信号の配線に個別に接続されている。そして、列駆動回路の出力先の変更に応じて、各列駆動回路がサンプリングする映像信号の種類（色）も変更される。

Ｇｍ１の出力端には、スイッチＭ１１、Ｍ１２、Ｍ１３及びそれらの接続配線と、共通線１４ｒ、１４ｇ、１４ｂを介して、Ｒ、Ｇ、Ｂ各色のデータ線１４が接続されている。Ｇｍ２の出力端には、スイッチＭ２１、Ｍ２２、Ｍ２３及びそれらの接続配線と、共通線１４ｒ、１４ｇ、１４ｂを介して、Ｒ、Ｇ、Ｂ各色のデータ線１４が接続されている。Ｇｍ３の出力端には、スイッチＭ３１、Ｍ３２、Ｍ３３とそれらの接続配線と、共通線１４ｒ、１４ｇ、１４ｂを介して、Ｒ、Ｇ、Ｂ各色のデータ線１４が接続されている。

上記構成により、選択回路３４内のトランジスタのスイッチＯＮ／ＯＦＦ制御により、例えば、Ｇｍ１の出力先のデータ線１４をＲ列→Ｇ列→Ｂ列、Ｇ列→Ｂ列→Ｒ列、Ｂ列→Ｒ列→Ｇ列のように、単位水平走査期間毎に切り替えることが可能である。

次に、図７および図８を参照して、選択回路３４の動作を説明する。

図７は制御回路３５の出力タイミングチャート、図８はその駆動シーケンスを示す。図７のタイミングチャートは、選択回路３４のトランジスタで構成されたスイッチのゲート端子に入力されるＬ１乃至Ｌ３の信号の電位を示す。また、Ｔ１乃至Ｔ４は、予め設定された単位水平走査期間（単位水平ライン周期）を示す。図８において、Ｎｏ．は駆動シーケンス番号、ＯＮ＿ＳＷはＯＮ状態のトランジスタ、ＯＦＦ＿ＳＷはＯＦＦ状態のトランジスタを示す。Ｉ（ｇｍ１）、Ｉ（ｇｍ２）、Ｉ（ｇｍ３）はそれぞれＧｍ１、Ｇｍ２、Ｇｍ３の電流信号を示す。

図７において、まず、第１の単位水平ライン周期Ｔ１では、Ｌ１のみにＨｉｇｈレベルの信号が入力され、Ｌ２およびＬ３にはＬｏｗレベルの信号が入力される。このとき、選択回路３４のＭ１１、Ｍ２１、Ｍ３１のトランジスタのみがＯＮとなり、その他のトランジスタはＯＦＦである。この状態では、Ｇｍ１はＢの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＲの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＧの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｂ、１４ｒ、１４ｇを介して、Ｂ列、Ｇ列、Ｂ列の各データ線１４に出力する。この周期Ｔ１は、図８に示す駆動シーケンスＮｏ．１に対応する。

次いで、第２の単位水平ライン周期Ｔ２では、Ｌ２のみにＨｉｇｈレベルが入力され、Ｌ１およびＬ３はＬＯＷレベルの信号が入力される。このとき選択回路３４のＭ１２、Ｍ２２、Ｍ３２のトランジスタがＯＮとなり、その他のトランジスタはＯＦＦである。この状態では、Ｇｍ１はＧの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＢの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＲの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｇ、１４ｂ、１４ｒを介して、Ｇ列、Ｂ列、Ｒ列の各データ線１４に出力する。この周期Ｔ２は、図８に示す駆動シーケンスＮｏ．２に対応する。

次いで、第３の単位水平ライン周期Ｔ３では、Ｌ３のみＨｉｇｈレベルが入力され、Ｌ１およびＬ２はＬｏｗレベルの信号が入力される。このとき選択回路３４のＭ１３、Ｍ２３、Ｍ３３のトランジスタがＯＮとなり、その他のトランジスタはＯＦＦである。この状態では、Ｇｍ１はＲの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＧの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＢの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｒ、１４ｇ、１４ｂを介して、Ｒ列、Ｇ列、Ｂ列の各データ線１４に出力する。この周期Ｔ３は、図８に示す駆動シーケンスＮｏ．３に対応する。

次いで、第４の周期Ｔ４では、第１の周期Ｔ１と同様の動作が行われ、これ以降、上記と同様の動作が繰り返し実行される。

以上のように選択回路３４と制御回路３５により、列駆動回路１の出力先を順次変更する。

なお、説明の中で図６中の選択回路３４のトランジスタをＮチャネル型としたがそれに限らない。また、画素構成をＲＧＢの３色一組としたがそれに限らない。従って、本実施形態によれば、ＴＦＴ等の絶縁ゲート型電界効果トランジスタの素子特性ばらつきによるＥＬ素子に流れる電流ばらつきを大幅に低減できる。加えて、近接する列毎の特性ばらつきを時間的に平均化することで、表示装置の視覚的なムラやスジ等といった課題を軽減することが出来る。

（実施形態２）
本実施形態は、２つのフィールド（ＥＶＥＮ／ＯＤＤフィールドとする）からなるインターレース走査方式で表示を行う表示装置の例である。

図９は、６行３列の画素回路のマトリクスに０行から５行まで順次行を選択しながらノンインターレース走査を行う場合を示している。

この場合、選択回路３４によって、データ線Ｄａｔａ１に接続される列駆動回路１の順序は、Ｇｍ１、Ｇｍ２、Ｇｍ３、Ｇｍ１、Ｇｍ２、Ｇｍ３の順となる。

しかしながら、このように動作する選択回路３４を用いて、インターレース走査を行う場合には、改善すべき課題がある。

図１０に示すように、ＥＶＥＮ／ＯＤＤフィールドで同じ分散順序（列駆動回路とデータ線の接続順序）では、隣接する２行（ＥＶＥＮ／ＯＤＤ）の画素には同じ列駆動回路から電流データ信号が供給されることになる。すると、分散周期が長くなり分散周期が視認されやすくなる。

そこで、本実施形態では、偶数行を表示する第１のフィールドと奇数行を表示する第２のフィールドによって１フレームを表示するインターレース走査方式で表示を行う。そして、列駆動回路の出力先となるデータ線を単位水平走査期間毎に順次変更しながら、選択されたデータ線を介して列駆動回路からのデータ信号を画素回路に供給し、第１のフィールドと第２のフィールドではデータ線を順次選択する順序を異ならしめる。

本実施形態における表示装置の駆動方法について図１１を用いて説明する。簡略化のため表示画素を６行×３列の１８画素とする。Ｇｍ１乃至Ｇｍ３は列駆動回路を示し、映像信号電圧に応じた電流データ信号を出力する。３４は選択回路であり、列駆動回路の出力先となるデータ線を選択する。Ｐｓは選択回路３４を制御する選択制御信号であり、制御回路３５から出力される。

選択信号Ｐｓによりスイッチの接点を単位走査期間毎に切り替え、列駆動回路を順次変更しながら、データ線を介して列駆動回路からの電流データ信号を同じ列の画素回路に供給する。

図１１において選択回路３４の接点（１、２、３）を選択する順序は、ＥＶＥＮフィールドにおいては１→３→２→１→・・・、ＯＤＤフィールドにおいては２→１→３→２→・・・としている。ただし、選択する順序はこの限りではない。各画素に記載されたＧｍ１乃至Ｇｍ３は該画素に電流データ信号を供給する列駆動回路を示している。このように各列の画素には、行毎に３つの列駆動回路を切り替え、かつフィールド毎に変更順序を変えて電流データ信号が供給される。

また、この分散表示において前記複数のデータ線を選択するときに、３つの原色画素のうち任意の原色画素に対応する列に配置されたデータ線に対して３つの列駆動回路のうち１つの列駆動回路からの電流データ信号を出力可能に選択することが好ましい。

また、複数の列駆動回路のうち２つ以上の列駆動回路を、前記複数のデータ線のうち１つのデータ線に共通に接続し、かつ、当該１つのデータ線に対して前記データ信号を出力してもよい。例えば、画素回路が映像信号の表示色を決める３つの原色画素に対応して配置され、複数のデータ線は、前記３つの原色画素に対応する列に配置される３つのデータ線を有し、前記３つのデータ線に切り替え可能に接続された４つ以上の列駆動回路を有し、そのうちの２つ以上の列駆動回路は、前記３つの原色画素のうち所定の原色画素に対応する列に配置された１つのデータ線に共通に接続され、当該１つのデータ線に対して前記データ信号を出力してもよい。

本実施形態によれば、インターレース走査方式による表示を行う場合に、列駆動回路の出力先のデータ線を順次切り替えて選択する周期を単位水平ライン周期としてＥＶＥＮ／ＯＤＤフィールド毎に分散順序を異ならせることによって、ＥＶＥＮ／ＯＤＤフィールドでの分散順序が同一の場合と比較して同じ列駆動回路Ｇｍで電流データ信号を供給する画素をより分散して配置できるため列駆動回路１の電圧電流変換ゲインばらつきによる輝度ばらつきを視覚的にさらに低減できる。

ここで、本実施形態による表示装置の動作をより詳しく説明する。

基本的な構成は前述した実施形態１と同じであり、異なる点は選択回路３４及びその制御回路３５の動作である。

図１２は選択回路３４の動作タイミングチャートを示している。この図１２のタイミングチャートは、選択回路３４のトランジスタで構成されたスイッチ（ＳＷ）のゲート端子に入力されるＬ１乃至Ｌ３の信号の電位を示す。（Ａ）はＥＶＥＮフィールド時、（Ｂ）はＯＤＤフィールド時のタイミングチャートを示している。また、Ｔ１乃至Ｔ４は、予め設定された単位水平ライン期間（単位水平走査期間）を示す。

まず、図１２（Ａ）に示されるＥＶＥＮフィールド時の動作について説明する。

第１の単位水平ライン期間Ｔ１では、Ｌ１のみにＨｉｇｈレベルの信号が入力され、Ｌ２およびＬ３にはＬｏｗレベルの信号が入力される。このとき、選択回路３４のＭ１１、Ｍ２１、Ｍ３１のトランジスタのみがＯＮとなり、その他のトランジスタはＯＦＦである。図６の回路図の結線によれば、この状態では、Ｇｍ１はＢの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＲの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＧの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｂ、１４ｒ、１４ｇを介して、Ｂ列、Ｒ列、Ｇ列の各データ線１４に出力する。この期間Ｔ１は、図８に示す駆動シーケンスＮｏ．１に対応する。

次いで、第２の単位水平ライン期間Ｔ２では、Ｌ３のみＨｉｇｈレベルの信号が入力され、Ｌ１およびＬ２はＬｏｗレベルの信号が入力される。このとき選択回路３４のＭ１３、Ｍ２３、Ｍ３３のトランジスタがＯＮとなり、その他のトランジスタはＯＦＦである。図６の回路図の結線によれば、この状態では、Ｇｍ１はＲの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＧの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＢの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｒ、１４ｇ、１４ｂを介して、Ｒ列、Ｇ列、Ｂ列の各データ線１４に出力する。この期間Ｔ２は、図８に示す駆動シーケンスＮｏ．３に対応する。

次いで、第３の単位水平ライン期間Ｔ３では、Ｌ２のみにＨｉｇｈレベルの信号が入力され、Ｌ１およびＬ３はＬｏｗレベルの信号が入力される。このとき選択回路３４のＭ１２、Ｍ２２、Ｍ３２のトランジスタがＯＮとなり、その他のトランジスタはＯＦＦである。図６の回路図の結線によれば、この状態では、Ｇｍ１はＧの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＢの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＲの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｇ、１４ｂ、１４ｒを介して、Ｇ列、Ｂ列、Ｒ列の各データ線１４に出力する。この期間Ｔ２は、図８に示す駆動シーケンスＮｏ．２に対応する。

次いで、第４の期間Ｔ４では、第１の期間Ｔ１と同様の動作が行われ、これ以降、上記と同様の動作が繰り返し実行される。

次に、図１２（Ｂ）に示されるＯＤＤフィールド時の動作について説明する。

第１の単位水平ライン期間Ｔ１’では、Ｌ２のみにＨｉｇｈレベルの信号が入力され、Ｌ１およびＬ３はＬｏｗレベルの信号が入力される。このとき選択回路３４のＭ１２、Ｍ２２、Ｍ３２のトランジスタがＯＮとなり、その他のトランジスタはＯＦＦである。図６によれば、この状態では、Ｇｍ１はＧの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＢの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＲの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｇ、１４ｂ、１４ｒを介して、Ｇ列、Ｂ列、Ｒ列の各データ線１４に出力する。この期間Ｔ１’は、図８に示す駆動シーケンスＮｏ．２に対応する。

次いで、第２の単位水平ライン期間Ｔ２’では、Ｌ１のみにＨｉｇｈレベルの信号が入力され、Ｌ２およびＬ３にはＬｏｗレベルの信号が入力される。このとき、選択回路３４のＭ１１、Ｍ２１、Ｍ３１のトランジスタのみがＯＮとなり、その他のトランジスタはＯＦＦである。図６によれば、この状態では、Ｇｍ１はＢの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＲの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＧの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｂ、１４ｒ、１４ｇを介して、Ｂ列、Ｒ列、Ｇ列の各データ線１４に出力する。この期間Ｔ２’は、図８に示す駆動シーケンスＮｏ．１に対応する。

次いで、第３の単位水平ライン期間Ｔ３’では、Ｌ３のみＨｉｇｈレベルの信号が入力され、Ｌ１およびＬ２はＬｏｗレベルの信号が入力される。このとき選択回路３４のＭ１３、Ｍ２３、Ｍ３３のトランジスタがＯＮとなり、その他のトランジスタはＯＦＦである。図６によれば、この状態では、Ｇｍ１はＲの電流信号Ｉ（ｇｍ１）を、Ｇｍ２はＧの電流信号Ｉ（ｇｍ２）を、Ｇｍ３はＢの電流信号Ｉ（ｇｍ３）を、それぞれ共通線１４ｒ、１４ｇ、１４ｂを介して、Ｒ列、Ｇ列、Ｂ列の各データ線１４に出力する。この期間Ｔ３’は、図８に示す駆動シーケンスＮｏ．３に対応する。

次いで、第４の期間Ｔ４’では、第１の期間Ｔ１’と同様の動作が行われ、これ以降、上記と同様の動作が繰り返し実行される。

以上の駆動シーケンスによれば、ＥＶＥＮフィールドでは、Ｒ列の画素群に注目すると、Ｔ１→Ｔ２→Ｔ３→Ｔ４→・・・と単位水平ライン期間が切り替わる毎に、Ｇｍ２→Ｇｍ１→Ｇｍ３→Ｇｍ２→・・・の順で列駆動回路１から電流データ信号が供給される。Ｇ列の画素群に注目すると、Ｇｍ３→Ｇｍ２→Ｇｍ１→Ｇｍ３→・・・の順で列駆動回路１から電流データ信号が供給される。Ｂ列の画素群に注目すると、Ｇｍ１→Ｇｍ３→Ｇｍ２→Ｇｍ１→・・・の順で列駆動回路１から電流データ信号が供給される。

また、ＯＤＤフィールドでは、Ｒ列の画素群に注目すると、Ｔ１’→Ｔ２’→Ｔ３’→Ｔ４’→・・・と単位水平ライン期間が切り替わる毎に、Ｇｍ３→Ｇｍ２→Ｇｍ１→Ｇｍ３→・・・の順で列駆動回路１から電流データ信号が供給される。Ｇ列の画素群に注目すると、Ｇｍ１→Ｇｍ３→Ｇｍ２→Ｇｍ１→・・・の順で列駆動回路１から電流データ信号が供給される。Ｂ列の画素群に注目すると、Ｇｍ２→Ｇｍ１→Ｇｍ３→Ｇｍ２→・・・の順で列駆動回路１から電流データ信号が供給される。

したがって、ＥＶＥＮフィールドにおいて、Ｔ１では第０行、Ｔ２では第２行、Ｔ３では第４行、Ｔ４では第６行を表示し、ＯＤＤフィールドにおいて、Ｔ１’では第１行、Ｔ２’では第３行、Ｔ３’では第５行、Ｔ４’では第７行を表示することとすると、画素とその画素に電流データ信号を供給する列駆動回路との関係は、図１３に示される配置となる。図１３には画素２の配列とその画素に電流データ信号を供給する列駆動回路との対応関係が示されている。

以上のように、ＥＶＥＮフィールドとＯＤＤフィールドにおいて列駆動回路１の出力先を順次選択してデータ線に出力する順序を変えて分散順序を異ならせることで、図１３に示すように、同一の列駆動回路１から電流データ信号が供給される画素を分散して配置することができるため、列駆動回路１の電圧電流変換ゲインばらつきによる輝度ばらつきを視覚的に低減することが可能となる。なお、画素構成をＲＧＢの３色一組としたがそれに限らない。

（実施形態３）
３つ以上の列駆動回路のうち２つ以上の列駆動回路を、前記複数のデータ線のうち１つのデータ線に共通に接続し、かつ、当該１つのデータ線に対して２つの列駆動回路から前記データ信号を出力してもよい。

図１４は、本実施形態による表示装置の列駆動回路１、選択回路３４、制御回路３５に注目した回路図である。画素回路を３つの原色画素（Ｒ、Ｇ、Ｂ）の色毎に列を分けて配置し、３つの原色画素（ＲＧＢ）に対応する列に配置される３つのデータ線１４に対して選択回路３４で切り替え可能に４つの列駆動回路（Ｇｍ１、Ｇｍ２、Ｇｍ３、Ｇｍ４）を接続する。この構成によれば、４つの列駆動回路のうちの２つの列駆動回路が、前記３つの原色画素のうち所定の原色画素（ここでは輝度が低い傾向にある青色画素）に対応する列に配置された１つのデータ線に共通に接続される。こうして、青色画素の列では、１つのデータ線に対して複数の列駆動回路から前記データ信号を出力することになる。

従って、本実施例によれば、ＴＦＴ等のトランジスタの素子特性ばらつきによるＥＬ素子に流れる電流ばらつきによる表示装置の視覚的なムラやスジ等といった問題を軽減することが出来る。

上述した各実施形態の表示装置は各種電子機器に適用できる。

図１５は、本発明が用いられる電子機器としてのデジタルスチルカメラシステムのブロック図である。図中、５０はデジタルスチルカメラシステム、５１は撮影部、５２は映像信号処理回路、５３は表示パネル、５４はメモリ、５５はＣＰＵ、５６は操作部を示す。

図１５において、撮像部５１で撮影した映像または、メモリ５４に記録された映像を、映像信号処理回路５２で信号処理し、表示パネル５３で見ることができる。ＣＰＵ５５では、操作部５６からの入力によって、撮影部５１、メモリ５４、映像信号処理回路５２などを制御して、状況に適した撮影、記録、再生、表示を行う。また、表示パネル５３は、この他にも各種電子機器の表示部として利用できる。

本発明の情報表示装置は、例えば携帯電話、携帯コンピュータ、スチルカメラもしくはビデオカメラのいずれかの形態をとる。もしくは、それらの各機能の複数を実現する装置である。情報表示装置は、情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。ＰＤＡや携帯ＰＣの場合には、情報入力部は、ネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はＣＣＤやＣＭＯＳなどによる光センサ部を含んで構成される。

本発明の一実施形態に係る表示装置の構成を示すブロック図である。 本発明に用いられる信号検出回路の回路図である。 本発明に用いられる画素回路の回路図である。 図３に示す画素回路の動作を説明するためのタイミングチャートである。 本発明に用いられる補正回路を説明するためのブロック図である。 本発明に用いられる選択回路の回路図である。 図６に示す選択回路の動作を説明するためのタイミングチャートである。 図６に示す選択回路の駆動シーケンスを説明する図である。 本発明の実施形態に係る表示装置の基本動作を説明するための模式図である。 比較例による表示動作を説明するための模式図である。 本発明の別の実施形態による表示装置の表示動作を説明するための模式図である。 本発明の別の実施形態による選択回路の動作を説明するためのタイミングチャートである。 本発明の別の実施形態による表示状態を示す模式図である。 本発明の更に別の実施形態による選択回路を示す回路図である。 本発明が用いられる電子機器のブロック図である。 従来例の表示装置の全体構成を示す図である。 列駆動回路の回路図である。

符号の説明

１ 列駆動回路
２ 画素回路
３ 列シフトレジスタ
４ ゲート回路
５ 行シフトレジスタ
６、７、８ 入力回路
９ 画像表示部
１０ 映像信号線
１１ 水平走査制御信号
１２ 垂直走査制御信号
１３ 副制御信号
１４ データ線
１５ 水平サンプリング信号ゲート回路
１６ ゲート回路
１７ 水平サンプリング信号
１８ 水平サンプリング信号
１９ 制御信号
２０ 行選択線
２１ 制御信号
２９ 総和電流検出回路
３０ ゲート回路
３２ 補正回路
３３ 総和電流出力回路
３４ 選択回路
３５ 制御回路
４１ スイッチ部
４２ 遮断部
４３ 出力線
５０ デジタルスチルカメラシステム
５１ 撮影部
５２ 映像信号処理回路
５３ 表示パネル
５４ メモリ
５５ ＣＰＵ
５６ 操作部
１００ 表示パネル

Claims (9)

1. 複数の電気光学素子を有する画素がマトリクス状に配置された表示部と、
   前記表示部の行毎に共通に接続された複数の行選択線と、
   前記表示部に列毎に共通に接続された複数のデータ線と、
   前記表示部の列に対応して設けられ、入力される映像信号を前記画素に供給されるデータ信号に変換して前記複数のデータ線に行毎に同時に出力する複数の列駆動回路と、
   を有する表示装置において、
   前記列駆動回路の出力先となるデータ線を選択するための選択回路と、
   前記列駆動回路の出力先となるデータ線を一垂直走査期間より短い単位水平走査期間毎に順次変更するように、前記選択回路を制御する制御回路と、
   を有することを特徴とする表示装置。
2. 前記複数の列駆動回路の出力を検出し、検出結果に基づいて前記列駆動回路に入力される映像信号を複数の列毎に補正する補正手段をさらに有することを特徴とする請求項１に記載の表示装置。
3. 前記電気光学素子は、エレクトロルミネセンス素子であることを特徴とする請求項１または２に記載の表示装置。
4. 共通のデータ線に接続された隣接行の画素には、１フレーム走査期間内に同じ列駆動回路からの出力が供給されないように、インターレース走査により行を選択することを特徴とする請求項１乃至３に記載の表示装置。
5. ３水平走査期間毎に、少なくとも３つの前記列駆動回路の出力先が３色の画素のデータ線となるように、前記選択回路を制御する請求項１乃至４のいずれか１項に記載の表示装置。
6. 複数の画素回路がマトリクス状に配置されたマトリクス回路部と、
   前記マトリクス回路部の行毎に共通に接続された複数の行選択線と、
   前記マトリクス回路部に列毎に共通に接続された複数のデータ線と、
   前記マトリクス回路部の列に対応して設けられ、入力される映像信号を前記画素回路に供給されるデータ信号に変換して前記複数のデータ線に行毎に同時に出力する複数の列駆動回路と、
   を有するアクティブマトリクス装置において、
   前記列駆動回路の出力先となるデータ線を選択するための選択回路と、
   前記列駆動回路の出力先となるデータ線を一垂直走査期間より短い単位水平走査期間毎に順次変更するように、前記選択回路を制御する制御回路と、
   を有することを特徴とするアクティブマトリクス装置。
7. 複数の電気光学素子を有する画素がマトリクス状に配置された表示部と、
   前記表示部の行毎に共通に接続された複数の行選択線と、
   前記表示部に列毎に共通に接続された複数のデータ線と、
   前記表示部の列に対応して設けられ、入力される映像信号を前記画素に供給されるデータ信号に変換して前記複数のデータ線に行毎に同時に出力する複数の列駆動回路と、
   を有する表示装置の駆動方法において、
   前記列駆動回路の出力先となるデータ線を選択する工程と、
   前記列駆動回路の出力先となるデータ線を一垂直走査期間より短い単位水平走査期間毎に順次変更する工程と、
   を含むことを特徴とする表示装置の駆動方法。
8. 共通のデータ線に接続された隣接行の画素には、１フレーム走査期間内に同じ列駆動回路からの出力が供給されないように、インターレース走査により行を選択する工程を含むことを特徴とする請求項７に記載の表示装置の駆動方法。
9. 複数の画素回路がマトリクス状に配置されたマトリクス回路部と、
   前記マトリクス回路部の行毎に共通に接続された複数の行選択線と、
   前記マトリクス回路部に列毎に共通に接続された複数のデータ線と、
   前記マトリクス回路部の列に対応して設けられ、入力される映像信号を前記画素回路に供給されるデータ信号に変換して前記複数のデータ線に行毎に同時に出力する複数の列駆動回路と、
   を有するアクティブマトリクス装置の駆動方法において、
   前記列駆動回路の出力先となるデータ線を選択する工程と、
   前記列駆動回路の出力先となるデータ線を一垂直走査期間より短い単位水平走査期間毎に順次変更する工程と、
   を含むことを特徴とするアクティブマトリクス装置の駆動方法。
   

Images